JP2015154677A - Switching power source and fet device - Google Patents
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Abstract
Description
本発明は、スイッチング電源およびＦＥＴデバイスに関する。 The present invention relates to switching power supplies and FET devices.
直流電圧を所望の電圧に変換するスイッチング電源として、DC-DCコンバータが知られている。DCーDCコンバータは、直流電源からトランスの一次側コイルに流れる電流をスイッチでオンオフし、トランスで変圧された二次側コイルに発生する交流を直流に変換して負荷に出力する。そして、DC-DCコンバータは、負荷に出力する電圧をモニタして所望の電圧になるようにスイッチをオンオフするパルス幅を制御する。DC-DCコンバータは、出力回路の耐圧やコスト的な問題などにより、出力電圧が５０Ｖから１００Ｖ程度のものが広く用いられている。そこで、数百ボルト程度の高電圧を要する場合に、複数のDC-DCコンバータを直列に接続する技術が検討されている（特許文献１参照）。 A DC-DC converter is known as a switching power supply that converts a DC voltage into a desired voltage. The DC-DC converter turns on and off the current flowing from the DC power source to the primary coil of the transformer with a switch, converts the AC generated in the secondary coil transformed by the transformer to DC, and outputs it to the load. The DC-DC converter monitors the voltage output to the load and controls the pulse width for turning on and off the switch so as to obtain a desired voltage. As the DC-DC converter, one having an output voltage of about 50V to 100V is widely used due to the withstand voltage of the output circuit and cost problems. Therefore, a technique for connecting a plurality of DC-DC converters in series when a high voltage of about several hundred volts is required has been studied (see Patent Document 1).
一方、直列に接続される複数のDC-DCコンバータは、所望の出力電圧を等分した電圧を出力するのが好ましい。ところが、スイッチとして用いられるＦＥＴがオンする時のスレシホールド電圧のばらつきにより、オンできないＦＥＴが存在する。そして、出力電圧を一定に維持するためには、オンしていないＦＥＴのDC-DCコンバータの出力電圧分をオンしているＦＥＴのDC-DCコンバータが負担することになる。これにより、オンしているＦＥＴのDC-DCコンバータの出力電圧が高くなり、出力回路の耐圧がオーバーしてコンデンサなどが壊れるという問題が生じる。 On the other hand, it is preferable that the plurality of DC-DC converters connected in series output a voltage obtained by equally dividing a desired output voltage. However, there are FETs that cannot be turned on due to variations in threshold voltages when the FETs used as switches are turned on. In order to maintain the output voltage constant, the DC-DC converter of the FET that is turned on bears the output voltage of the DC-DC converter of the FET that is not turned on. As a result, the output voltage of the DC-DC converter of the FET that is turned on increases, causing the problem that the breakdown voltage of the output circuit is exceeded and the capacitor is broken.
本件開示のスイッチング電源およびＦＥＴデバイスは、コンバータを直列に接続した場合の軽負荷時におけるコンバータの出力電圧のばらつきを低減できる技術を提供することを目的とする。 An object of the switching power supply and the FET device of the present disclosure is to provide a technique capable of reducing variations in the output voltage of the converter at a light load when the converters are connected in series.
一つの観点によれば、直流電源からトランスの一次側コイルに流れる電流をオンオフするスイッチを有し、トランスの二次側コイルに発生する交流電圧を直流電圧に変換して出力するコンバータが複数台、直列に接続され、直列に接続された複数のコンバータの合計の出力電圧が予め設定された電圧になるように、スイッチを制御する制御回路とを有し、スイッチは、特性の異なる複数のスイッチが並列に接続され、複数のスイッチは、制御回路から出力される同一のパルスによりオンオフされることを特徴とする。 According to one aspect, there are a plurality of converters that have a switch for turning on and off the current flowing from the DC power source to the primary coil of the transformer, and convert the AC voltage generated in the secondary coil of the transformer into a DC voltage and output it. And a control circuit that controls the switch so that a total output voltage of the plurality of converters connected in series becomes a preset voltage, and the switch has a plurality of switches having different characteristics. Are connected in parallel, and the plurality of switches are turned on and off by the same pulse output from the control circuit.
一つの観点によれば、複数のＦＥＴ回路が同一の半導体基板上に設けられたＦＥＴデバイスにおいて、異なる個数のＦＥＴ回路が含まれるように半導体基板を複数の領域に分け、複数のＦＥＴ回路のゲートを領域毎に束ねて、領域毎にゲート端子を設け、複数のＦＥＴ回路のドレインおよびソースをそれぞれ束ねた共通のドレイン端子および共通のソース端子を有することを特徴とする。 According to one aspect, in a FET device in which a plurality of FET circuits are provided on the same semiconductor substrate, the semiconductor substrate is divided into a plurality of regions so that different numbers of FET circuits are included, and gates of the plurality of FET circuits are included. And a gate terminal provided for each region, and having a common drain terminal and a common source terminal in which the drains and sources of a plurality of FET circuits are respectively bundled.
本件開示のスイッチング電源およびＦＥＴデバイスは、コンバータを直列に接続した場合の軽負荷時におけるコンバータの出力電圧のばらつきを低減することができる。 The switching power supply and FET device of the present disclosure can reduce variations in the output voltage of the converter at light loads when the converters are connected in series.
以下、図面を用いて実施形態を説明する。 Hereinafter, embodiments will be described with reference to the drawings.
図１は、本実施形態に係るスイッチング電源１００の一例を示す。図１において、スイッチング電源１００は、DC-DCコンバータ１０１（１）と、DC-DCコンバータ１０１（２）と、DC-DCコンバータ１０１（３）と、制御回路１０２と、コンデンサ１０３とを有する。図１において、DC-DCコンバータ１０１（１）と、DC-DCコンバータ１０１（２）と、DC-DCコンバータ１０１（３）とのそれぞれの入力は、電圧Ｖｉｎの同一の直流電源に接続されている。また、DC-DCコンバータ１０１（１）の出力と、DC-DCコンバータ１０１（２）の出力と、DC-DCコンバータ１０１（３）の出力は、直列に接続されている。
FIG. 1 shows an example of a switching
ここで、DC-DCコンバータ１０１（１）と、DC-DCコンバータ１０１（２）と、DC-DCコンバータ１０１（３）とは、同一又は同様の機能を有する。尚、以降の説明において、DC-DCコンバータ１０１（１）と、DC-DCコンバータ１０１（２）と、DC-DCコンバータ１０１（３）とに共通の説明を行う場合は、符号末尾の（番号）を省略して、DC-DCコンバータ１０１と表記する。また、後述する他の素子についても符号末尾の（番号）は、各DC-DCコンバータ１０１の（番号）に対応し、各素子に共通の説明を行う場合は、符号末尾の（番号）を省略して表記する。
Here, the DC-DC converter 101 (1), the DC-DC converter 101 (2), and the DC-DC converter 101 (3) have the same or similar functions. In the following description, when a description common to the DC-DC converter 101 (1), the DC-DC converter 101 (2), and the DC-DC converter 101 (3) is given, ) Is abbreviated as DC-
各DC-DCコンバータ１０１は、直流電源から供給される入力電圧Ｖｉｎに応じて、昇降圧変換した電圧を出力する。例えばDC-DCコンバータ１０１（１）は、入力電圧Ｖｉｎを変換して電圧Ｖｏ１を出力する。同様に、DC-DCコンバータ１０１（２）およびDC-DCコンバータ１０１（３）は、入力電圧Ｖｉｎを変換して、それぞれ電圧Ｖｏ２および電圧Ｖｏ３を出力する。図１の例では、DC-DCコンバータ１０１（１）の出力電圧Ｖｏ１と、DC-DCコンバータ１０１（２）の出力電圧Ｖｏ２と、DC-DCコンバータ１０１（３）の出力電圧Ｖｏ３とが直列に接続されている。従って、スイッチング電源１００は、DC-DCコンバータ１０１の各出力電圧を加算した電圧Ｖｏｕｔ（Ｖｏ１＋Ｖｏ２＋Ｖｏ３）を出力する。尚、図１の例では、３つのDC-DCコンバータ１０１を直列に接続しているが、複数のDC-DCコンバータ１０１を直列に接続する場合においても本実施形態と同様の効果が得られる。
Each DC-
制御回路１０２は、直列に接続されたDC-DCコンバータ１０１の出力電圧Ｖｏｕｔが予め設定された電圧になるように、各DC-DCコンバータ１０１を制御する回路である。図１において、制御回路１０２は、抵抗Ｒ１１，Ｒ１２，Ｒ１３と、増幅回路ＡＭＰと、三角波発振器ＯＳＣ(OSCirator）と、比較回路ＣＯＭＰと、基準電圧Ｖｒｅｆを与える電源Ｐｓとを有する。
The
抵抗Ｒ１１および抵抗Ｒ１２は、スイッチング電源１００の出力電圧Ｖｏｕｔをモニタするために、出力電圧Ｖｏｕｔを分圧する回路である。尚、抵抗Ｒ１１に加えられる出力電圧Ｖｏｕｔは、スイッチング電源１００から負荷Ｌｄに出力される電圧を電気的に絶縁する回路を通してモニタされる。或いは、制御回路１０２の接地をスイッチング電源１００の出力の接地と共通にして、スイッチング電源１００から負荷Ｌｄに出力される電圧を直接、抵抗Ｒ１１に加えてもよい。
The resistors R11 and R12 are circuits that divide the output voltage Vout in order to monitor the output voltage Vout of the
増幅回路ＡＭＰは、電源Ｐｓにより与えられる基準電圧Ｖｒｅｆと、抵抗Ｒ１１と抵抗Ｒ１２とで分圧された出力電圧Ｖｏｕｔとの差の電圧を出力する。増幅回路ＡＭＰは、基準電圧Ｖｒｅｆに応じて、比較回路ＣＯＭＰに出力する出力電圧Ｖｏｕｔのモニタ電圧を調整することができる。 The amplifier circuit AMP outputs a voltage difference between the reference voltage Vref given by the power source Ps and the output voltage Vout divided by the resistors R11 and R12. The amplifier circuit AMP can adjust the monitor voltage of the output voltage Vout output to the comparison circuit COMP according to the reference voltage Vref.
三角波発振器ＯＳＣは、三角波を出力する発振器である。 The triangular wave oscillator OSC is an oscillator that outputs a triangular wave.
比較回路ＣＯＭＰは、増幅回路ＡＭＰの出力電圧と、三角波発振器ＯＳＣが出力する三角波の電圧とを比較して、三角波の電圧が増幅回路ＡＭＰの出力電圧より大きい場合に正のパルスを出力する。比較回路ＣＯＭＰが出力するパルスＰＷは、DC-DCコンバータ１０１に与えられる。ここで、比較回路ＣＯＭＰが出力するパルスＰＷの幅は、スイッチング電源１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも大きい場合に広くなり、スイッチング電源１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも小さい場合に狭くなる。
The comparison circuit COMP compares the output voltage of the amplifier circuit AMP with the triangular wave voltage output from the triangular wave oscillator OSC, and outputs a positive pulse when the triangular wave voltage is larger than the output voltage of the amplifier circuit AMP. The pulse PW output from the comparison circuit COMP is given to the DC-
図２は、負荷電流ＩｏとパルスＰＷのオン幅の特性例を示す。図２において、横軸は負荷電流Ｉｏ（Ａ）、縦軸はパルスＰＷのオン幅（μｓ）をそれぞれ示す。図２に示すように、制御回路１０２は、負荷電流Ｉｏが大きくなる（重負荷）につれてパルスＰＷのオン幅を長くし、負荷電流Ｉｏが小さくなる（軽負荷）につれてパルスＰＷのオン幅を短くする。
FIG. 2 shows an example of the on-width characteristics of the load current Io and the pulse PW. In FIG. 2, the horizontal axis represents the load current Io (A), and the vertical axis represents the ON width (μs) of the pulse PW. As shown in FIG. 2, the
このようにして、制御回路１０２は、出力電圧Ｖｏｕｔが所望の電圧になるように、DC-DCコンバータ１０１（１）、DC-DCコンバータ１０１（２）およびDC-DCコンバータ１０１（３）の３つのDC-DCコンバータ１０１を制御する。
In this way, the
次に、DC-DCコンバータ１０１の回路について説明する。尚、ここでは、DC-DCコンバータ１０１（１）の回路について説明するが、DC-DCコンバータ１０１（２）およびDC-DCコンバータ１０１（３）の回路も同じである。
Next, the circuit of the DC-
図１において、DC-DCコンバータ１０１（１）は、トランスＴｒ２（１）と、トランスＴｒ２（１）の一次側回路および二次側回路とを有する。一次側回路は、トランスＴｒ１（１）と、スイッチＱａ（１），Ｑｂ（１）と、抵抗Ｒ１ａ（１），Ｒ１ｂ（１），Ｒ２（１）と、ダイオードＤ１（１）と、コンデンサＣ１（１）とを有する。二次側回路は、ダイオードＤ２（１），Ｄ３（１）と、コンデンサＣ２（１）と、チョークコイルＬ１（１）とを有する。 In FIG. 1, the DC-DC converter 101 (1) includes a transformer Tr2 (1), and a primary side circuit and a secondary side circuit of the transformer Tr2 (1). The primary side circuit includes a transformer Tr1 (1), switches Qa (1), Qb (1), resistors R1a (1), R1b (1), R2 (1), a diode D1 (1), and a capacitor C1. (1) The secondary circuit includes diodes D2 (1) and D3 (1), a capacitor C2 (1), and a choke coil L1 (1).
トランスＴｒ１（１）は、制御回路１０２から出力されるパルスＰＷをDC-DCコンバータ１０１（１）内部の回路に電気的に絶縁して伝えるためのパルストランスである。
The transformer Tr1 (1) is a pulse transformer for electrically insulating and transmitting the pulse PW output from the
トランスＴｒ２（１）は、直流電源から流れる電流をスイッチングすることにより、一次側コイルの端子a1と端子a2との間に発生する交流電圧を変圧して二次側コイルに出力する。 The transformer Tr2 (1) switches the current flowing from the DC power source, transforms the AC voltage generated between the terminal a1 and the terminal a2 of the primary coil, and outputs it to the secondary coil.
スイッチＱａ（１）およびスイッチＱｂ（１）は、例えばＦＥＴが用いられる。スイッチＱａ（１）およびスイッチＱｂ（１）は、トランスＴｒ２（１）の一次側コイルに流れる電流をオンオフする。また、スイッチＱａ（１）およびスイッチＱｂ（１）は、制御回路１０２が出力する同一のパルスＰＷによりオンオフされる。尚、スイッチＱａ（１）およびスイッチＱｂ（１）は、ドレインとソースが並列に配置され、トランスＴｒ２（１）の一次側コイルに流れる電流をオンオフする。従って、スイッチＱａ（１）およびスイッチＱｂ（１）の少なくとも一方がオンしている時に、トランスＴｒ２（１）の一次側コイルに電流が流れる。尚、図１は、２個の独立したスイッチＱａおよびスイッチＱｂを使用する例を示したが、３個以上のスイッチＱを並列に接続してもよい。
For example, FETs are used for the switch Qa (1) and the switch Qb (1). Switch Qa (1) and switch Qb (1) turn on and off the current flowing through the primary coil of transformer Tr2 (1). Further, the switch Qa (1) and the switch Qb (1) are turned on / off by the same pulse PW output from the
抵抗Ｒ１ａ（１）および抵抗Ｒ１ｂ（１）は、スイッチＱａ（１）およびスイッチＱｂ（１）のそれぞれのゲートに流れる電流を調整する。 Resistor R1a (1) and resistor R1b (1) adjust the current flowing through the gates of switch Qa (1) and switch Qb (1).
ダイオードＤ１（１）、コンデンサＣ１（１）および抵抗Ｒ２（１）は、トランスＴｒ２（１）がオフした時に発生するサージ電圧を吸収するための保護回路である。 The diode D1 (1), the capacitor C1 (1) and the resistor R2 (1) are a protection circuit for absorbing a surge voltage generated when the transformer Tr2 (1) is turned off.
ダイオードＤ２（１）およびダイオードＤ３（１）は、トランスＴｒ２（１）の二次側コイルに発生する交流を直流に変換するための整流用のダイオードである。ダイオードＤ２（１）のアノードは二次側コイルの端子ｂ１、ダイオードＤ３（１）のアノードは二次側コイルの端子ｂ２にそれぞれ接続される。そして、二次側コイルの端子ｂ２側を基準として、ダイオードＤ２（１）およびダイオードＤ３（１）のカソード側に正電圧が出力される。 The diode D2 (1) and the diode D3 (1) are rectifying diodes for converting alternating current generated in the secondary coil of the transformer Tr2 (1) into direct current. The anode of the diode D2 (1) is connected to the terminal b1 of the secondary coil, and the anode of the diode D3 (1) is connected to the terminal b2 of the secondary coil. Then, a positive voltage is output to the cathode side of the diode D2 (1) and the diode D3 (1) with the terminal b2 side of the secondary coil as a reference.
チョークコイルＬ１（１）およびコンデンサＣ２（１）は、ダイオードＤ２（１）およびダイオードＤ３（１）により整流された直流電圧のリップルを除去するためのフィルタとして機能する。 The choke coil L1 (1) and the capacitor C2 (1) function as a filter for removing the ripple of the DC voltage rectified by the diode D2 (1) and the diode D3 (1).
このようにして、DC-DCコンバータ１０１（１）は、直流電源から供給される入力電圧Ｖｉｎを電圧Ｖｏ１に変換して出力する。尚、同様に、DC-DCコンバータ１０１（２）およびDC-DCコンバータ１０１（３）は、直流電源から供給される入力電圧Ｖｉｎを電圧Ｖｏ２および電圧Ｖｏ３にそれぞれ変換して出力する。 In this way, the DC-DC converter 101 (1) converts the input voltage Vin supplied from the DC power source into the voltage Vo1 and outputs it. Similarly, the DC-DC converter 101 (2) and the DC-DC converter 101 (3) convert the input voltage Vin supplied from the DC power source into the voltage Vo2 and the voltage Vo3, respectively, and output the converted voltage.
そして、DC-DCコンバータ１０１（１）の正電圧側がコンデンサ１０３の正極側に接続され、負電圧側がDC-DCコンバータ１０１（２）の正電圧側に接続される。さらに、DC-DCコンバータ１０１（２）の負電圧側がDC-DCコンバータ１０１（３）の正電圧側に接続され、DC-DCコンバータ１０１（３）の負電圧側がコンデンサ１０３の負極側に接続される。
The positive voltage side of the DC-DC converter 101 (1) is connected to the positive electrode side of the
このようにして、本実施形態に係るスイッチング電源１００は、DC-DCコンバータ１０１（１）の電圧Ｖｏ１と、DC-DCコンバータ１０１（２）の電圧Ｖｏ２と、DC-DCコンバータ１０１（３）の電圧Ｖｏ３とが加算された出力電圧Ｖｏｕｔを負荷Ｌｄに供給する。ここで、一例として、入力電圧Ｖｉｎが１２Ｖ、各DC-DCコンバータ１０１の電圧Ｖｏ１、電圧Ｖｏ２および電圧Ｖｏ３が１００Ｖとした場合、スイッチング電源１００は、３００Ｖの出力電圧Ｖｏｕｔを負荷Ｌｄに供給する。
In this way, the switching
尚、図１は、３台のDC-DCコンバータ１０１を直列に接続する例を示したが、２個または４個以上のDC-DCコンバータ１０１を直列に接続した場合でも本実施形態に係るスイッチング電源１００と同様の効果が得られる。
Although FIG. 1 shows an example in which three DC-
図３は、比較例のスイッチング電源９００の一例を示す。尚、図３において、スイッチング電源９００は、DC-DCコンバータ９０１（１）と、DC-DCコンバータ９０１（２）と、DC-DCコンバータ９０１（３）と、制御回路１０２と、コンデンサ１０３とを有する。ここで、図３において、図１と同符号の素子は、図１の素子と同一又は同様の機能を有する。
FIG. 3 shows an example of the switching
図３において、DC-DCコンバータ９０１（１）、DC-DCコンバータ９０１（２）およびDC-DCコンバータ９０１（３）は、図１で説明した３つのDC-DCコンバータ１０１と同様に直列に接続されている。そして、スイッチング電源９００は、各DC-DCコンバータ９０１の出力電圧を加算した電圧Ｖｏｕｔ（Ｖｏ１＋Ｖｏ２＋Ｖｏ３）を出力する。
In FIG. 3, a DC-DC converter 901 (1), a DC-DC converter 901 (2), and a DC-DC converter 901 (3) are connected in series similarly to the three DC-
図３の比較例において、図１と異なる部分は、トランスＴｒ２（１）の一次側コイルに流れる電流をオンオフするためのスイッチである。図１のDC-DCコンバータ１０１（１）は、トランスＴｒ２（１）の一次側コイルに流れる電流を並列に接続されたスイッチＱａ（１）およびスイッチＱｂ（１）によりオンオフした。これに対して、図３のDC-DCコンバータ９０１（１）は、トランスＴｒ２（１）の一次側コイルに流れる電流を１つのスイッチＱ（１）によりオンオフする。尚、抵抗Ｒ１（１）は、図１の抵抗Ｒ１ａ（１）および抵抗Ｒ１ｂ（１）と同様に、スイッチＱ（１）のゲートに流れる電流を調整する。 In the comparative example of FIG. 3, the part different from FIG. 1 is a switch for turning on and off the current flowing through the primary coil of the transformer Tr2 (1). The DC-DC converter 101 (1) in FIG. 1 is turned on and off by a switch Qa (1) and a switch Qb (1) connected in parallel to the current flowing through the primary coil of the transformer Tr2 (1). On the other hand, the DC-DC converter 901 (1) in FIG. 3 turns on and off the current flowing through the primary coil of the transformer Tr2 (1) by one switch Q (1). The resistor R1 (1) adjusts the current flowing through the gate of the switch Q (1), similarly to the resistors R1a (1) and R1b (1) in FIG.
このようにして、DC-DCコンバータ９０１（１）は、１つのスイッチＱ（１）により、トランスＴｒ２（１）の一次側コイルに流れる電流をオンオフして交流を発生させ、変換した電圧を二次側コイルから出力する。そして、DC-DCコンバータ９０１（１）は、直流電源から供給される入力電圧Ｖｉｎを変換した電圧Ｖｏ１を出力する。尚、DC-DCコンバータ９０１（２）およびDC-DCコンバータ９０１（３）は、DC-DCコンバータ９０１（１）と同様に、直流電源から供給される入力電圧Ｖｉｎを変換した電圧Ｖｏ２および電圧Ｖｏ３をそれぞれ出力する。 In this way, the DC-DC converter 901 (1) uses one switch Q (1) to turn on and off the current flowing through the primary coil of the transformer Tr2 (1) to generate an alternating current, and to convert the converted voltage into two. Output from the secondary coil. The DC-DC converter 901 (1) outputs a voltage Vo1 obtained by converting the input voltage Vin supplied from the DC power supply. The DC-DC converter 901 (2) and the DC-DC converter 901 (3) are similar to the DC-DC converter 901 (1) in that the voltage Vo2 and the voltage Vo3 are obtained by converting the input voltage Vin supplied from the DC power supply. Are output respectively.
このようにして、比較例のスイッチング電源９００は、DC-DCコンバータ９０１（１）の電圧Ｖｏ１と、DC-DCコンバータ９０１（２）の電圧Ｖｏ２と、DC-DCコンバータ９０１（３）の電圧Ｖｏ３とが加算された出力電圧Ｖｏｕｔを負荷Ｌｄに供給する。
In this way, the switching
図４は、DC-DCコンバータ９０１のスイッチＱの周辺回路の一例を示す。ここで、DC-DCコンバータ９０１は、図３のDC-DCコンバータ９０１（１）、DC-DCコンバータ９０１（２）およびDC-DCコンバータ９０１（３）に対応する。そして、トランスＴｒ１は、図３のトランスＴｒ１（１）、トランスＴｒ１（２）およびトランスＴｒ１（３）に対応する。また、抵抗Ｒ１は、図３の抵抗Ｒ１（１）、抵抗Ｒ１（２）および抵抗Ｒ１（３）に対応する。
FIG. 4 shows an example of a peripheral circuit of the switch Q of the DC-
図４において、スイッチＱとして用いられるＦＥＴは、ゲートとソースとの間に与えられるゲート・ソース間電圧がＶｇｓで、入力容量がＣｉｓｓである。ところが、数十アンペアなどの比較的大きな電流を流すことができるＦＥＴは、数アンペア程度のＦＥＴに比べて入力容量Ｃｉｓｓが大きい。入力容量Ｃｉｓｓが相対的に大きいＦＥＴは、パルスＰＷを受けたときにゲートソース間電圧Ｖｇｓが立ち上がるまでの時間が長くなる。 In FIG. 4, the FET used as the switch Q has a gate-source voltage applied between the gate and the source of Vgs and an input capacitance of Ciss. However, an FET capable of flowing a relatively large current such as several tens of amperes has a larger input capacitance Ciss than an FET of about several amperes. An FET having a relatively large input capacitance Ciss takes a long time until the gate-source voltage Vgs rises when receiving the pulse PW.
図５は、入力容量Ｃｉｓｓが相対的に大きいＦＥＴにおいて、負荷Ｌｄの大きさが異なる場合のスイッチＱの動作例を示す。ここで、負荷Ｌｄに流れる電流の大きさに応じて軽負荷または重負荷と称する。例えば、軽負荷は負荷Ｌｄに流れる電流が数アンペア程度とし、重負荷は負荷Ｌｄに流れる電流が数十アンペアとする。 FIG. 5 shows an operation example of the switch Q when the load Ld is different in an FET having a relatively large input capacitance Ciss. Here, it is called a light load or a heavy load depending on the magnitude of the current flowing through the load Ld. For example, the current flowing through the load Ld is about several amperes for a light load, and the current flowing through the load Ld is about tens of amperes for a heavy load.
図５（ａ）は、軽負荷時におけるパルスＰＷ、ゲートソース間電圧Ｖｇｓおよびドレイン電流Ｉｄの一例を示す。図５（ｂ）は、重負荷時におけるパルスＰＷ、ゲートソース間電圧Ｖｇｓおよびドレイン電流Ｉｄの一例を示す。ここで、制御回路１０２は、軽負荷時のパルスＰＷの幅が重負荷時のパルスＰＷの幅よりも狭くなるように制御する。
FIG. 5A shows an example of the pulse PW, the gate-source voltage Vgs, and the drain current Id at a light load. FIG. 5B shows an example of the pulse PW, the gate-source voltage Vgs, and the drain current Id under heavy load. Here, the
図５（ａ）において、軽負荷時はパルスＰＷの幅が重負荷時よりも狭いので、タイミングＴ１でパルスＰＷがオンになってからスイッチＱのゲートソース間電圧Ｖｇｓが十分に上昇しない内にパルスＰＷがオフになる（タイミングＴ２）。このため、ゲートソース間電圧Ｖｇｓは、スイッチＱがオンするスレシホールドＴｈの電圧より大きくならず、スイッチＱはオフしたままの状態になり、ドレイン電流Ｉｄは流れない。 In FIG. 5A, since the width of the pulse PW is smaller at the time of light load than at the time of heavy load, the gate-source voltage Vgs of the switch Q is not sufficiently increased after the pulse PW is turned on at the timing T1. The pulse PW is turned off (timing T2). Therefore, the gate-source voltage Vgs does not become larger than the threshold Th voltage at which the switch Q is turned on, the switch Q remains turned off, and the drain current Id does not flow.
これに対して、図５（ｂ）において、重負荷時はパルスＰＷの幅が軽負荷時よりも広いので、タイミングＴ１でパルスＰＷがオンになってからスイッチＱのゲートソース間電圧ＶｇｓがタイミングＴ３でスレシホールドＴｈの電圧より大きくなる。そして、タイミングＴ４でパルスＰＷがオフになってからタイミングＴ５でゲートソース間電圧ＶｇｓがスレシホールドＴｈの電圧以下になり、スイッチＱはオフする。これにより、タイミングＴ３からタイミングＴ５までの期間、スイッチＱのドレイン電流Ｉｄが流れる。 On the other hand, in FIG. 5B, since the width of the pulse PW is wider at the heavy load than at the light load, the gate-source voltage Vgs of the switch Q is changed to the timing after the pulse PW is turned on at timing T1. At T3, the voltage becomes larger than the threshold Th. Then, after the pulse PW is turned off at timing T4, the gate-source voltage Vgs becomes equal to or lower than the threshold Th voltage at timing T5, and the switch Q is turned off. Thereby, the drain current Id of the switch Q flows during the period from the timing T3 to the timing T5.
このように、スイッチＱが入力容量Ｃｉｓｓの相対的に大きなＦＥＴの場合、スイッチＱが軽負荷時にオンしないことがある。尚、スイッチング電源９００は、１つのスイッチＱで動作させるので、重負荷時にも対応できるＦＥＴが用いられ、軽負荷時だけに用いるＦＥＴに比べて入力容量Ｃｉｓｓは大きくなる。また、スレシホールドＴｈは、スイッチＱとして使用するＦＥＴの素子ばらつきがあり、同じ電圧でオンオフしない場合がある。従って、DC-DCコンバータ９０１（１）のスイッチＱ（１）、DC-DCコンバータ９０１（２）のスイッチＱ（２）およびDC-DCコンバータ９０１（３）のスイッチＱ（３）は、軽負荷時において、いずれかのスイッチＱがオンしない状態になる場合が生じる。
Thus, when the switch Q is a FET having a relatively large input capacitance Ciss, the switch Q may not be turned on at a light load. Since the switching
図６は、入力容量Ｃｉｓｓが相対的に小さいＦＥＴにおいて、負荷Ｌｄの大きさが異なる場合のスイッチＱの動作例を示す。 FIG. 6 shows an operation example of the switch Q when the load Ld is different in an FET having a relatively small input capacitance Ciss.
図６（ａ）は、図５（ａ）に対応し、軽負荷時におけるパルスＰＷ、ゲートソース間電圧Ｖｇｓおよびドレイン電流Ｉｄの一例を示す。図６（ｂ）は、図５（ｂ）に対応し、重負荷時におけるパルスＰＷ、ゲートソース間電圧Ｖｇｓおよびドレイン電流Ｉｄの一例を示す。 FIG. 6A corresponds to FIG. 5A and shows an example of a pulse PW, a gate-source voltage Vgs, and a drain current Id at a light load. FIG. 6B corresponds to FIG. 5B and shows an example of the pulse PW, the gate-source voltage Vgs, and the drain current Id at the time of heavy load.
図６（ａ）の軽負荷時において、スイッチＱの入力容量Ｃｉｓｓは図５で説明したスイッチＱの入力容量Ｃｉｓｓよりも小さいので、タイミングＴ１でパルスＰＷがオンになって直ぐにスイッチＱのゲートソース間電圧Ｖｇｓが上昇する。そして、ゲートソース間電圧Ｖｇｓは、スレシホールドＴｈの電圧より大きくなり、スイッチＱは、パルスＰＷのタイミングＴ１からタイミングＴ２までの期間内にオンになり、ドレイン電流Ｉｄが流れる。図６（ｂ）の重負荷時においても、スイッチＱは、パルスＰＷのタイミングＴ１からタイミングＴ４までの期間内にオンになり、ドレイン電流Ｉｄが流れる。 6A, the input capacitance Ciss of the switch Q is smaller than the input capacitance Ciss of the switch Q described in FIG. 5, so that the pulse PW is turned on at the timing T1 and the gate source of the switch Q is immediately The voltage Vgs increases. Then, the gate-source voltage Vgs becomes larger than the threshold Th voltage, the switch Q is turned on within the period from the timing T1 to the timing T2 of the pulse PW, and the drain current Id flows. Even at the time of heavy load in FIG. 6B, the switch Q is turned on within the period from the timing T1 to the timing T4 of the pulse PW, and the drain current Id flows.
このように、スイッチＱの入力容量Ｃｉｓｓが相対的に小さなＦＥＴの場合、パルスＰＷがオンオフするタイミングに合わせてスイッチＱはオンオフする。 As described above, in the case where the input capacitance Ciss of the switch Q is a relatively small FET, the switch Q is turned on / off in accordance with the timing at which the pulse PW is turned on / off.
図７は、比較例のスイッチング電源９００の負荷電流Ｉｏと出力電圧Ｖｏｕｔの特性例を示す。尚、図７の例では、DC-DCコンバータ９０１（１）、DC-DCコンバータ９０１（２）およびDC-DCコンバータ９０１（３）の合計の出力電圧Ｖｏｕｔは、３００Ｖである。このような場合、DC-DCコンバータ９０１（１）の出力電圧Ｖｏ１、DC-DCコンバータ９０１（２）の出力電圧Ｖｏ２およびDC-DCコンバータ９０１（３）の出力電圧Ｖｏ３は、それぞれ１００Ｖになるのが理想的である。
FIG. 7 shows a characteristic example of the load current Io and the output voltage Vout of the switching
ところが、DC-DCコンバータ９０１で用いるスイッチＱは、重負荷に対応するＦＥＴなので、先に説明したように、入力容量Ｃｉｓｓが大きく、また、スレシホールドＴｈの電圧にばらつきがあり、スイッチＱがオンするタイミングに偏りが生じる。このため、図７に示すように、軽負荷時のDC-DCコンバータ９０１（１）の出力電圧Ｖｏ１と、DC-DCコンバータ９０１（２）の出力電圧Ｖｏ２と、DC-DCコンバータ９０１（３）の出力電圧Ｖｏ３とにばらつきが生じる。ここで、制御回路１０２は、スイッチング電源９００の出力電圧Ｖｏｕｔをモニタして所定電圧（例えば３００Ｖ）になるように制御するので、電圧Ｖｏ１、電圧Ｖｏ２および電圧Ｖｏ３の合計の電圧が所定電圧になる。このため、図７に示したように、DC-DCコンバータ９０１（１）の出力電圧Ｖｏ１およびDC-DCコンバータ９０１（２）の出力電圧Ｖｏ２がそれぞれ１００Ｖに満たない場合、DC-DCコンバータ９０１（３）の出力電圧Ｖｏ３で不足分を補うことになる。ところが、DC-DCコンバータ９０１（３）の出力電圧Ｖｏ３が３つのDC-DCコンバータ９０１で等分した理想的な出力電圧（１００Ｖ）よりも大きくなり、DC-DCコンバータ９０１（３）のＣ２（３）の耐圧を超えることがある。この場合、Ｃ２（３）は、絶縁破壊される。或いは、３００Ｖに対応できる耐圧の高いコンデンサを用いることが求められ、コンデンサのサイズが大きくなり、コストが高くなるという問題がある。尚、図７において、負荷が大きくなるにつれて、DC-DCコンバータ９０１（１）のスイッチＱ（１）、DC-DCコンバータ９０１（２）のスイッチＱ（２）およびDC-DCコンバータ９０１（３）のスイッチＱ（３）は、全てがオン状態になる。これにより、DC-DCコンバータ９０１（１）の出力電圧Ｖｏ１、DC-DCコンバータ９０１（２）の出力電圧Ｖｏ２およびDC-DCコンバータ９０１（３）の出力電圧Ｖｏ３は、出力電圧Ｖｏｕｔを等分した理想的な電圧（１００Ｖ）に安定する。尚、図７の例において、電圧Ｖｏ１、電圧Ｖｏ２および電圧Ｖｏ３の各線は、わかり易いように、上下に少しずつずらして描いてある。
However, since the switch Q used in the DC-
このように、比較例のスイッチング電源９００は、軽負荷時に各DC-DCコンバータ９０１の出力電圧がばらつくという問題が生じる。
As described above, the switching
そこで、本実施形態に係るスイッチング電源１００は、図１で説明したように、入力容量Ｃｉｓｓが相対的に大きい重負荷時に対応するスイッチＱａと、入力容量Ｃｉｓｓが相対的に小さい軽負荷時に対応するスイッチＱｂとを並列に配置する。
Therefore, as described with reference to FIG. 1, the switching
図８は、DC-DCコンバータ１０１のスイッチＱａおよびスイッチＱｂの回路例を示す。ここで、DC-DCコンバータ１０１は、図１のDC-DCコンバータ１０１（１）、DC-DCコンバータ１０１（２）およびDC-DCコンバータ１０１（３）に対応する。そして、トランスＴｒ１は、図１のトランスＴｒ１（１）、トランスＴｒ１（２）およびトランスＴｒ１（３）に対応する。また、抵抗Ｒ１ａは、図１の抵抗Ｒ１ａ（１）、抵抗Ｒ１ａ（２）および抵抗Ｒ１ａ（３）に対応する。同様に、抵抗Ｒ１ｂは、図１の抵抗Ｒ１ｂ（１）、抵抗Ｒ１ｂ（２）および抵抗Ｒ１ｂ（３）に対応する。さらに、スイッチＱａは、スイッチＱａ（１）、スイッチＱａ（２）およびスイッチＱａ（３）に対応し、スイッチＱｂは、スイッチＱｂ（１）、スイッチＱｂ（２）およびスイッチＱｂ（３）に対応する。
FIG. 8 shows a circuit example of the switch Qa and the switch Qb of the DC-
図８において、スイッチＱａとして用いられるＦＥＴは、ゲートとソースとの間に与えられるゲート・ソース間電圧がＶｇｓａ、入力容量がＣｉｓｓａである。また、スイッチＱｂとして用いられるＦＥＴは、ゲートとソースとの間に与えられるゲート・ソース間電圧がＶｇｓｂ、入力容量がＣｉｓｓｂである。スイッチＱａは、例えば、数十アンペアなどの比較的大きな電流を流すことができるＦＥＴである。これに対して、スイッチＱｂは、例えば、数アンペア程度の比較的小さな電流を流すことができるＦＥＴである。従って、スイッチＱａのＦＥＴの入力容量Ｃｉｓｓａは、スイッチＱｂのＦＥＴの入力容量Ｃｉｓｓｂよりも大きい。このため、パルスＰＷが入力された時に、スイッチＱａのゲートソース間電圧Ｖｇｓａが立ち上がるまでの時間は、スイッチＱｂのゲートソース間電圧Ｖｇｓｂが立ち上がるまでの時間よりも長くなる。 In FIG. 8, the FET used as the switch Qa has a gate-source voltage applied between the gate and the source of Vgsa and an input capacitance of Cissa. The FET used as the switch Qb has a gate-source voltage Vgsb applied between the gate and the source, and an input capacitance Cissb. The switch Qa is an FET that can flow a relatively large current such as several tens of amperes. On the other hand, the switch Qb is an FET that can flow a relatively small current of about several amperes, for example. Therefore, the input capacitance Cissa of the FET of the switch Qa is larger than the input capacitance Cissb of the FET of the switch Qb. Therefore, when the pulse PW is input, the time until the gate-source voltage Vgsa of the switch Qa rises is longer than the time until the gate-source voltage Vgsb of the switch Qb rises.
図９は、DC-DCコンバータ１０１において負荷Ｌｄの大きさが異なる場合のスイッチＱの動作例を示す。
FIG. 9 shows an operation example of the switch Q when the load Ld is different in the DC-
図９（ａ）は、軽負荷時におけるパルスＰＷ、スイッチＱａのゲートソース間電圧Ｖｇｓａおよびドレイン電流Ｉｄａ、スイッチＱｂのゲートソース間電圧Ｖｇｓｂおよびドレイン電流Ｉｄｂの一例を示す。同様に、図９（ｂ）は、重負荷時におけるパルスＰＷ、スイッチＱａのゲートソース間電圧Ｖｇｓａおよびドレイン電流Ｉｄａ、スイッチＱｂのゲートソース間電圧Ｖｇｓｂおよびドレイン電流Ｉｄｂの一例を示す。尚、制御回路１０２は、軽負荷時のパルスＰＷの幅が重負荷時のパルスＰＷの幅よりも狭くなるように制御する。
FIG. 9A shows an example of the pulse PW, the gate-source voltage Vgsa and the drain current Ida of the switch Qa, and the gate-source voltage Vgsb and the drain current Idb of the switch Qb at a light load. Similarly, FIG. 9B shows an example of the pulse PW, the gate-source voltage Vgsa and the drain current Ida of the switch Qa, and the gate-source voltage Vgsb and the drain current Idb of the switch Qb during heavy load. Note that the
図９（ａ）において、軽負荷時はパルスＰＷの幅が重負荷時よりも狭く、タイミングＴ１からＴ２の期間でオンになる。入力容量ＣｉｓｓａがスイッチＱｂよりも大きいスイッチＱａでは、パルスＰＷがオンの期間内（タイミングＴ１からＴ２までの期間内）に、スイッチＱａのゲートソース間電圧ＶｇｓａがスレシホールドＴｈの電圧まで上昇しない。このため、スイッチＱａはオフしたままの状態になり、ドレイン電流Ｉｄａは流れない。 In FIG. 9A, at the time of light load, the width of the pulse PW is narrower than that at the time of heavy load, and is turned on in the period from timing T1 to T2. In the switch Qa whose input capacitance Cissa is larger than the switch Qb, the gate-source voltage Vgsa of the switch Qa does not rise to the threshold Th during the period when the pulse PW is on (in the period from the timing T1 to T2). . For this reason, the switch Qa remains off and the drain current Ida does not flow.
一方、入力容量ＣｉｓｓｂがスイッチＱａよりも小さいスイッチＱｂでは、タイミングＴ１においてパルスＰＷがオンになった後、直ぐにスイッチＱｂのゲートソース間電圧Ｖｇｓｂが立ち上がる。そして、スイッチＱｂは、パルスＰＷがオンの期間内（タイミングＴ１からＴ２までの期間内）にオンになり、ドレイン電流Ｉｄｂが流れる。 On the other hand, in the switch Qb whose input capacitance Cissb is smaller than the switch Qa, the gate-source voltage Vgsb of the switch Qb rises immediately after the pulse PW is turned on at the timing T1. The switch Qb is turned on during the period when the pulse PW is on (within the period from the timing T1 to T2), and the drain current Idb flows.
また、図９（ｂ）に示すように、重負荷時はパルスＰＷの幅が軽負荷時よりも広く、タイミングＴ１からＴ４の期間でオンになる。そして、入力容量ＣｉｓｓａがスイッチＱｂよりも大きいスイッチＱａでは、タイミングＴ１でパルスＰＷがオンになった後、スイッチＱａのゲートソース間電圧Ｖｇｓａが徐々に上昇していく。スイッチＱａのゲートソース間電圧ＶｇｓａがスレシホールドＴｈの電圧より大きくなった時（タイミングＴ３）、スイッチＱａはオンになり、ドレイン電流Ｉｄａが流れる。 Further, as shown in FIG. 9B, the width of the pulse PW is wider than that in the light load at the time of heavy load, and is turned on in the period from the timing T1 to T4. In the switch Qa whose input capacitance Cissa is larger than the switch Qb, the gate-source voltage Vgsa of the switch Qa gradually increases after the pulse PW is turned on at the timing T1. When the gate-source voltage Vgsa of the switch Qa becomes larger than the voltage of the threshold Th (timing T3), the switch Qa is turned on and the drain current Ida flows.
一方、図９（ｂ）において、入力容量ＣｉｓｓｂがスイッチＱａよりも小さいスイッチＱｂでは、タイミングＴ１でパルスＰＷがオンになった後、直ぐにスイッチＱｂのゲートソース間電圧Ｖｇｓｂが立ち上がる。そして、スイッチＱｂは、パルスＰＷがオンの期間内（タイミングＴ１からＴ４までの期間内）にオンになり、ドレイン電流Ｉｄｂが流れる。 On the other hand, in FIG. 9B, in the switch Qb whose input capacitance Cissb is smaller than the switch Qa, the gate-source voltage Vgsb of the switch Qb rises immediately after the pulse PW is turned on at the timing T1. The switch Qb is turned on during the period when the pulse PW is on (within the period from the timing T1 to T4), and the drain current Idb flows.
ここで、図９（ｂ）において、スイッチＱａがオンするタイミングＴ３において、スイッチＱｂのドレイン電流Ｉｄｂは、タイミングＴ３以前の電流よりも減少している。ドレイン電流Ｉｄｂが減少する理由は、スイッチＱｂよりも大きな電流を流すことができるスイッチＱａがスイッチＱｂと並列に接続されているためである。スイッチＱａのドレインソース間のオン抵抗Ｒｏｎａは、スイッチＱｂのドレインソース間のオン抵抗Ｒｏｎｂよりも小さい。このため、スイッチＱａとスイッチＱｂの両方がオンになると、抵抗比率により、スイッチＱｂよりもスイッチＱａの方に電流が多く流れる。 Here, in FIG. 9B, at the timing T3 when the switch Qa is turned on, the drain current Idb of the switch Qb is smaller than the current before the timing T3. The reason why the drain current Idb decreases is because the switch Qa that can flow a larger current than the switch Qb is connected in parallel with the switch Qb. The on-resistance Rona between the drain and source of the switch Qa is smaller than the on-resistance Ronb between the drain and source of the switch Qb. For this reason, when both the switch Qa and the switch Qb are turned on, a larger amount of current flows in the switch Qa than in the switch Qb due to the resistance ratio.
図１において、トランスＴｒ２の一次側のコイルに流れる電流をＩｃとすると、スイッチＱａのドレイン電流ＩｄａとスイッチＱｂのドレイン電流Ｉｄｂとの関係は、（式１）のようになる。
Ｉｃ ＝ Ｉｄａ ＋ Ｉｄｂ ・・・（式１）
そして、スイッチＱａのオン抵抗ＲｏｎａとスイッチＱｂのオン抵抗Ｒｏｎｂとを用いてＩｄａおよびＩｄｂを表すと、（式２）および（式３）のようになる。
Ｉｄａ ＝ Ｉｃ × Ｒｏｎｂ／（Ｒｏｎａ ＋ Ｒｏｎｂ） ・・・（式２）
Ｉｄｂ ＝ Ｉｃ × Ｒｏｎａ／（Ｒｏｎａ ＋ Ｒｏｎｂ） ・・・（式３）
ここで、例えば、Ｒｏｎａ ＜ Ｒｏｎｂの関係を満たし、ＲｏｎｂがＲｏｎａの９倍の抵抗値である場合、スイッチＱａに流れるドレイン電流ＩｄａとスイッチＱｂに流れるドレイン電流Ｉｄｂとの比率は９：１となる。例えば、図９の点線１５０は、ドレイン電流Ｉｄｂを拡大した図である。期間ｔ１は、スイッチＱａがオフ状態でスイッチＱｂがオン状態にある期間、期間ｔ２は、スイッチＱａおよびスイッチＱｂが共にオン状態にある期間をそれぞれ示している。軽負荷時の期間ｔ１では、スイッチＱａがオフ状態なので、スイッチＱｂによるドレイン電流Ｉｄｂ１がトランスＴｒ２の一次側コイルに流れる電流Ｉｃとなる。重負荷時の期間ｔ２では、スイッチＱａおよびスイッチＱｂが共にオン状態なので、オン抵抗がスイッチＱｂよりも小さいスイッチＱａによるドレイン電流Ｉｄａが支配的となる。つまり、トランスＴｒ２の一次側コイルに流れる電流Ｉｃは（Ｉｄａ＋Ｉｄｂ２）となるが、電流Ｉｃの大部分は、スイッチＱａのドレイン電流Ｉｄａにより供給され、重い負荷Ｌｄにも対応できる。
In FIG. 1, assuming that the current flowing through the primary coil of the transformer Tr2 is Ic, the relationship between the drain current Ida of the switch Qa and the drain current Idb of the switch Qb is as shown in (Equation 1).
Ic = Ida + Idb (Formula 1)
When Ida and Idb are expressed by using the on-resistance Rona of the switch Qa and the on-resistance Ronb of the switch Qb, they are as shown in (Expression 2) and (Expression 3).
Ida = Ic × Ronb / (Rona + Ronb) (Formula 2)
Idb = Ic × Rona / (Rona + Ronb) (Formula 3)
Here, for example, when the relationship Rona <Ronb is satisfied and Ronb has a resistance value nine times that of Rona, the ratio of the drain current Ida flowing through the switch Qa and the drain current Idb flowing through the switch Qb is 9: 1. . For example, the dotted
このように、本実施形態に係るスイッチング電源１００は、軽負荷時において、スイッチＱｂがスイッチＱａよりも速くオンしてドレイン電流ＩｄｂをトランスＴｒ２の一次側コイルに流すことができる。そして、本実施形態に係るスイッチング電源１００は、重負荷時において、スイッチＱｂよりも大きい電流を流すことができるスイッチＱａが支配的になり、ドレイン電流ＩｄａをトランスＴｒ２の一次側コイルに流すことができる。
As described above, the switching
これにより、図７で説明したような軽負荷時の各DC-DCコンバータ１０１の出力電圧のばらつきを軽減し、各DC-DCコンバータ１０１の出力のコンデンサＣ２が絶縁破壊されることを防止できる。また、コンデンサＣ２に求められる耐圧は、比較例で示した図３の場合よりも低くすることができ、部品コストを低減することができる。
Thereby, the variation in the output voltage of each DC-
ここで、スイッチＱａおよびスイッチＱｂの実例を示す。下記は、ＳＴマイクロ社の２種類のＦＥＴの仕様例である。ここで、本実施形態に係るスイッチング電源１００におけるスイッチＱａはＦＥＴａ（型番：STW25N95K3）、スイッチＱｂはＦＥＴｂ（STD5N95K3）にそれぞれ対応する。
（１）ＦＥＴａ（STW25N95K3の仕様例）
・Vdss(ト゛レインソース間耐圧)：950V
・Id(ト゛レイン電流)：22A
・Vgs-th(ケ゛ートソース間閾値電圧)：3Vから5V
・Rds-on(オン抵抗)：0.32Ω
・Ciss(入力容量)：3680pF
・td-on(オン時間)：39ns
・td-off(オフ時間)：97ns
（２）ＦＥＴｂ（STD5N95K3の仕様例）
・Vdss(ト゛レインソース間耐圧)：950V
・Id(ト゛レイン電流)：4A
・Vgs-th(ケ゛ートソース間閾値電圧)：3Vから5V
・Rds-on(オン抵抗)：3Ω
・Ciss(入力容量)：460pF
・td-on(オン時間)：17ns
・td-off(オフ時間)：32ns
上記のように、ＦＥＴａとＦＥＴｂのドレインソース間の耐電圧は共に９５０Ｖ、ゲートソース間の閾値（スレシホールドＴｈ）電圧も共に３Ｖから５Ｖの仕様になっている。ここで、ＦＥＴａのドレイン電流Ｉｄは２２Ａ、ＦＥＴｂのドレイン電流Ｉｄは４Ａであり、４Ａ以下の軽負荷時はＦＥＴｂだけで負荷Ｌｄに電流を供給することができるが、４Ａを超える重負荷時はＦＥＴａにより負荷Ｌｄに電流を供給することが求められる。また、ＦＥＴａの入力容量（３６８０ｐＦ）は、ＦＥＴｂの入力容量（４６０ｐＦ）よりも大きいので、ゲートソース間電圧がスレシホールドＴｈの電圧になるまで時間が掛かる。このため、パルスがゲートに与えられてからＦＥＴａがオンするまでの時間は３９ｎｓであるのに対して、ＦＥＴｂがオンするまでの時間は１７ｎｓである。さらに、ＦＥＴａのオン抵抗（０．３２Ω）は、ＦＥＴｂのオン抵抗（３Ω）よりも小さいので、ＦＥＴａとＦＥＴｂとが共にオンした場合、ＦＥＴｂよりもＦＥＴａの方に大きな電流が流れる。
Here, actual examples of the switch Qa and the switch Qb are shown. The following is a specification example of two types of FETs manufactured by STMicro. Here, in the switching
(1) FETa (Specification example of STW25N95K3)
・ Vdss (withstand voltage between drain sources): 950V
・ Id (drain current): 22A
・ Vgs-th (gate-source threshold voltage): 3V to 5V
・ Rds-on (ON resistance): 0.32Ω
・ Ciss (input capacity): 3680pF
・ Td-on (on time): 39ns
・ Td-off (off time): 97ns
(2) FETb (Specification example of STD5N95K3)
・ Vdss (withstand voltage between drain sources): 950V
・ Id (drain current): 4A
・ Vgs-th (gate-source threshold voltage): 3V to 5V
・ Rds-on (ON resistance): 3Ω
・ Ciss (input capacity): 460pF
・ Td-on (on time): 17ns
・ Td-off (off time): 32ns
As described above, the withstand voltage between the drain and source of FETa and FETb is both 950 V, and the threshold (threshold Th) voltage between the gate and source is also 3 V to 5 V. Here, the drain current Id of the FETa is 22A, and the drain current Id of the FETb is 4A. At a light load of 4A or less, the current can be supplied to the load Ld only by the FETb, but at a heavy load exceeding 4A It is required to supply current to the load Ld by the FETa. Further, since the input capacitance (3680 pF) of FETa is larger than the input capacitance (460 pF) of FETb, it takes time until the gate-source voltage becomes the threshold Th voltage. For this reason, the time from when the pulse is applied to the gate until the FETa is turned on is 39 ns, whereas the time until the FETb is turned on is 17 ns. Furthermore, since the on-resistance (0.32Ω) of FETa is smaller than the on-resistance (3Ω) of FETb, when both FETa and FETb are turned on, a larger current flows through FETa than FETb.
このように、本実施形態に係るDC-DCコンバータ１０１は、特性の異なる２個のＦＥＴを並列に接続して、制御回路１０２から出力される同一のパルスによりオンオフすることにより、軽負荷時から重負荷時まで安定した電圧を出力することができる。そして、複数のDC-DCコンバータ１０１を直列に接続したスイッチング電源１００の場合、各DC-DCコンバータ１０１は軽負荷時から重負荷時まで安定した電圧を出力することができる。これにより、軽負荷時における各DC-DCコンバータ１０１の出力電圧のばらつきを低減し、いずれかのDC-DCコンバータ１０１に偏って電圧が掛かることがなくなり、出力コンデンサの故障を防ぐことができる。
［応用例］
先に説明した実施形態では、スイッチＱａとスイッチＱｂとの２つの独立したＦＥＴデバイスを用いたが、１つのＦＥＴデバイスの中にスイッチＱａとスイッチＱｂとの２つの特性を有する素子を組み込んだＦＥＴデバイスを製造してもよい。
As described above, the DC-
[Application example]
In the above-described embodiment, two independent FET devices of the switch Qa and the switch Qb are used. However, an FET in which elements having two characteristics of the switch Qa and the switch Qb are incorporated in one FET device. Devices may be manufactured.
図１０は、ＦＥＴデバイス２００の等価回路の一例を示す。ＦＥＴデバイス２００は、１枚の半導体基板上に設けられた複数のＦＥＴを有し、並列に接続するＦＥＴの数を調整することにより、ドレイン電流Ｉｄの容量を増減することができる。
FIG. 10 shows an example of an equivalent circuit of the
図１１は、半導体基板３００の一例を示す。半導体基板３００には、図１０に示したＦＥＴデバイス２００が設けられる。尚、図１０に示した半導体領域ａおよび半導体領域ｂと図１１に示した半導体領域ａおよび半導体領域ｂとは、それぞれ同じ領域を示している。そして、図１１の各領域に斜線で示した方形状の単位（ＦＥＴｓ）は、図１０に示した複数のＦＥＴを示している。例えば、図１０に示したＦＥＴａ１からＦＥＴａ１２０までの１２０個のＦＥＴおよびＦＥＴｂ１からＦＥＴｂ１２までの１２個のＦＥＴは、図１１に示したＦＥＴｓにそれぞれ対応する。
FIG. 11 shows an example of the
図１０（ａ）において、半導体領域ａは、ＦＥＴａ１、ＦＥＴａ２、ＦＥＴａ３からＦＥＴａ１２０までの１２０個のＦＥＴが並列に接続されている。これに対して、半導体領域ｂは、ＦＥＴｂ１からＦＥＴｂ１２までの１２個のＦＥＴが並列に接続されている。尚、半導体領域毎に、各ＦＥＴのゲートが束ねられ、各半導体領域が１つのＦＥＴとして機能する。例えば、半導体領域ａは、ＦＥＴａ１からＦＥＴａ１２０までの１２０個のＦＥＴのゲートが束ねられたゲート端子２０１が外部に設けられ、１つのＦＥＴａとして機能する。同様に、半導体領域ｂは、ＦＥＴｂ１からＦＥＴｂ１２までの１２個のＦＥＴのゲートが束ねられたゲート端子２０２が外部に設けられ、１つのＦＥＴｂとして機能する。ＦＥＴａとＦＥＴｂは、互いに独立したＦＥＴとして動作するが、半導体領域ａのＦＥＴのドレインおよびソースは、半導体領域ｂのＦＥＴのドレインおよびソースにそれぞれ接続され、ドレイン端子およびソース端子が外部に設けられる。尚、半導体領域ａのドレインおよびソースと、半導体領域ｂのドレインおよびソースとをそれぞれ別のドレイン端子およびソース端子として外部に設けてもよい。
In FIG. 10A, 120 FETs from FETa1, FETa2, FETa3 to FETa120 are connected in parallel to the semiconductor region a. On the other hand, in the semiconductor region b, 12 FETs from FETb1 to FETb12 are connected in parallel. Note that the gates of the FETs are bundled for each semiconductor region, and each semiconductor region functions as one FET. For example, in the semiconductor region a, a
ここで、ＦＥＴａは、１２０個のＦＥＴが並列に接続されているので、１２個のＦＥＴｓが並列に接続されたＦＥＴｂよりも大きなドレイン電流Ｉｄを流すことができる。一方、ＦＥＴａの入力容量Ｃｉｓｓは、１２０個のＦＥＴｓの入力容量Ｃｉｓｓの総和となり、ＦＥＴｂの入力容量Ｃｉｓｓは、１２個のＦＥＴｓの入力容量Ｃｉｓｓの総和となる。従って、ＦＥＴａの入力容量ＣｉｓｓとＦＥＴｂの入力容量Ｃｉｓｓは、ＦＥＴａの入力容量Ｃｉｓｓ ＞ ＦＥＴｂの入力容量Ｃｉｓｓ、の関係になる。同様に、ＦＥＴａが流すことができるドレイン電流Ｉｄは、ＦＥＴｂが流すことができるドレイン電流Ｉｄよりも大きいので、ＦＥＴａは、大容量のスイッチＱａに対応する。一方、ＦＥＴｂが流すことができるドレイン電流Ｉｄは、ＦＥＴａが流すことができるドレイン電流Ｉｄよりも小さいので、ＦＥＴｂは、小容量のスイッチＱｂに対応する。 Here, since 120 FETs are connected in parallel to FETa, a larger drain current Id can flow than FETb in which 12 FETs are connected in parallel. On the other hand, the input capacitance Ciss of the FETa is the sum of the input capacitances Ciss of the 120 FETs, and the input capacitance Ciss of the FETb is the sum of the input capacitances Ciss of the 12 FETs. Therefore, the input capacitance Ciss of the FETa and the input capacitance Ciss of the FETb are in the relationship of the input capacitance Ciss of the FETa> the input capacitance Ciss of the FETb. Similarly, since the drain current Id that can flow through the FETa is larger than the drain current Id that can flow through the FETb, the FETa corresponds to the large-capacity switch Qa. On the other hand, since the drain current Id that can flow through the FETb is smaller than the drain current Id that can flow through the FETa, the FETb corresponds to the switch Qb having a small capacity.
図１０（ｂ）は、図１に示した外付けの抵抗Ｒ１ａおよび抵抗Ｒ１ｂを半導体デバイス２００ａに内蔵する一例を示す。尚、図１０（ｂ）において、図１０（ａ）と同符号のブロックは、図１０（ａ）と同一又は同様の機能を有する。図１０（ｂ）において、ＦＥＴａの束ねられたゲートには抵抗Ｒ１ａ、ＦＥＴｂの束ねられたゲートには抵抗Ｒ１ｂがそれぞれ接続され、抵抗Ｒ１ａと抵抗Ｒ１ｂは、ゲート端子２０５として外部に設けられる。
FIG. 10B shows an example in which the external resistor R1a and resistor R1b shown in FIG. 1 are built in the
ここで、抵抗Ｒ１ａとＦＥＴａの入力容量Ｃｉｓｓとで決まる時定数τａと、抵抗Ｒ１ｂとＦＥＴｂの入力容量Ｃｉｓｓとで決まる時定数τｂとの関係は、τａ ＞＞ τｂとなる。つまり、ＦＥＴａのゲートにパルスＰＷが入力されてからＦＥＴａがオンになるまでの時間は、ＦＥＴｂのゲートにパルスＰＷが入力されてからＦＥＴｂがオンになるまでの時間よりも長くなる。 Here, the relationship between the time constant τa determined by the resistor R1a and the input capacitance Ciss of the FETa and the time constant τb determined by the input capacitance Ciss of the resistor R1b and the FETb is τa >> τb. That is, the time from when the pulse PW is input to the gate of the FETa until the FETa is turned on is longer than the time from the input of the pulse PW to the gate of the FETb until the FETb is turned on.
このようにして、本実施形態に係るスイッチング電源１００におけるスイッチＱａおよびスイッチＱｂを１つの半導体基板３００に設けて１個のＦＥＴ部品として製造することができる。
Thus, the switch Qa and the switch Qb in the switching
尚、図１０および図１１は、ドレイン電流Ｉｄの容量が異なる２個の独立したＦＥＴを１つの半導体基板３００に設ける例を示したが、３個以上のＦＥＴを１つの半導体基板３００に設けるようにしてもよい。
FIGS. 10 and 11 show an example in which two independent FETs having different drain current Id capacities are provided on one
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。 From the above detailed description, features and advantages of the embodiments will become apparent. This is intended to cover the features and advantages of the embodiments described above without departing from the spirit and scope of the claims. Also, any improvement and modification should be readily conceivable by those having ordinary knowledge in the art. Therefore, there is no intention to limit the scope of the inventive embodiments to those described above, and appropriate modifications and equivalents included in the scope disclosed in the embodiments can be used.
１００，９００・・・スイッチング電源；１０１，９０１・・・DC-DCコンバータ；１０２・・・制御回路；１０３，Ｃ１，Ｃ２・・・コンデンサ；Ｄ１，Ｄ２，Ｄ３・・・ダイオード；Ｌ１・・・コイル；Ｌｄ・・・負荷；Ｔｒ１，Ｔｒ２・・・トランス；Ｑ，Ｑ１，Ｑ２・・・スイッチ；Ｒ１，Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３・・・抵抗；増幅回路・・・ＡＭＰ；比較回路・・・ＣＯＭＰ 100, 900 ... switching power supply; 101, 901 ... DC-DC converter; 102 ... control circuit; 103, C1, C2 ... capacitor; D1, D2, D3 ... diode; · Coil; Ld ··· load; Tr1, Tr2 ··· transformer; Q, Q1, Q2 ··· switch; R1, R1a, R1b, R2, R3, R11, R12, R13 ··· resistor; ..AMP: Comparison circuit ... COMP
Claims (6)
直列に接続された複数の前記コンバータの合計の出力電圧が予め設定された電圧になるように、前記スイッチを制御する制御回路と
を有し、
前記スイッチは、特性の異なる複数のスイッチが並列に接続され、前記複数のスイッチは、前記制御回路から出力される同一のパルスによりオンオフされる
ことを特徴とするスイッチング電源。 A switch having a switch for turning on and off the current flowing from the DC power supply to the primary coil of the transformer, a plurality of converters that convert the AC voltage generated in the secondary coil of the transformer into a DC voltage and output the DC voltage, is connected in series,
A control circuit for controlling the switch so that a total output voltage of the plurality of converters connected in series becomes a preset voltage;
The switching power supply, wherein a plurality of switches having different characteristics are connected in parallel, and the plurality of switches are turned on and off by the same pulse output from the control circuit.
前記スイッチは、ＦＥＴが用いられ、
複数の前記ＦＥＴは、それぞれのソースおよびドレインが並列に接続されて前記トランスの一次側コイルに流れる電流をオンオフし、
複数の前記ＦＥＴのゲートソース間の容量は、互いに異なる
ことを特徴とするスイッチング電源。 The switching power supply according to claim 1,
The switch is an FET,
The plurality of FETs are connected in parallel with their respective sources and drains to turn on and off the current flowing through the primary coil of the transformer,
The switching power supply characterized in that the capacitance between the gate sources of the plurality of FETs is different from each other.
複数の前記ＦＥＴは、第１ＦＥＴと、第２ＦＥＴとを有し、
前記第１ＦＥＴのゲートソース間の容量は、前記第２ＦＥＴのゲートソース間の容量よりも大きい
ことを特徴とするスイッチング電源。 The switching power supply according to claim 2,
The plurality of FETs include a first FET and a second FET,
The switching power supply, wherein the capacitance between the gate and source of the first FET is larger than the capacitance between the gate and source of the second FET.
異なる個数の前記ＦＥＴ回路が含まれるように前記半導体基板を複数の領域に分け、複数の前記ＦＥＴ回路のゲートを領域毎に束ねて、領域毎にゲート端子を設け、
複数の前記ＦＥＴ回路のドレインおよびソースをそれぞれ束ねた共通のドレイン端子および共通のソース端子を有する
ことを特徴とするＦＥＴデバイス。 In a FET device in which a plurality of FET circuits are provided on the same semiconductor substrate,
The semiconductor substrate is divided into a plurality of regions so that different numbers of the FET circuits are included, the gates of the plurality of FET circuits are bundled for each region, and a gate terminal is provided for each region,
A FET device comprising a common drain terminal and a common source terminal each of which is a bundle of drains and sources of a plurality of the FET circuits.
前記領域毎に束ねたそれぞれのゲートを抵抗を接続する共通のゲート端子を設けたことを特徴とするＦＥＴデバイス。 The FET device of claim 4, wherein
A FET device comprising a common gate terminal for connecting a resistor to each of the gates bundled in each region.
前記ＦＥＴ回路の個数が相対的に多い領域と少ない領域とに分け、
前記ＦＥＴ回路の個数が相対的に多い領域の入力容量と当該領域のゲートに接続される抵抗とで決まる第１時定数と、前記ＦＥＴ回路の個数が相対的に少ない領域の入力容量と当該領域のゲートに接続される抵抗とで決まる第２時定数との関係は、
第１時定数 ＞＞ 第２時定数
であることを特徴とするＦＥＴデバイス。 The FET device of claim 5, wherein
Dividing into a region where the number of the FET circuits is relatively large and a region where the number is relatively small,
A first time constant determined by an input capacitance in a region where the number of FET circuits is relatively large and a resistance connected to a gate of the region, an input capacitance in a region where the number of FET circuits is relatively small, and the region The relationship with the second time constant determined by the resistance connected to the gate of
An FET device characterized by: a first time constant >> a second time constant.
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| JP2008130950A (en) * | 2006-11-24 | 2008-06-05 | Denso Corp | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001016083A (en) * | 1999-06-29 | 2001-01-19 | Taiyo Yuden Co Ltd | Switching control method, switching circuit, electronic component for switching, and electronic component for switching control |
| JP2008130950A (en) * | 2006-11-24 | 2008-06-05 | Denso Corp | Semiconductor device |
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