JP2015139206A - デューティ比補正回路および位相同期回路 - Google Patents

Abstract

【課題】消費電力を低減することができるデューティ比補正回路を得る。
【解決手段】第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するバッファ回路と、第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成する波形整形部と、第１の容量素子と、第３の信号に基づいて第１の容量素子を選択的に充放電することにより第１の制御信号を発生させる第１の充放電制御回路とを備える。
【選択図】図１

Description

本開示は、信号のデューティ比を調整するデューティ比補正回路、およびそのようなデューティ比補正回路を備えた位相同期回路に関する。

電子回路においては、クロック信号がしばしば用いられる。クロック信号のデューティ比は、一般に５０％程度であることが望ましいが、例えば、バッファ回路の特性や、負荷などにより、デューティ比が５０％からずれることがある。このような場合には、デューティ比を補正するデューティ比補正回路がしばしば用いられる。

このようなデューティ比補正回路について、様々な技術が開示されている。例えば、特許文献１には、ローパスフィルタを用いてクロック信号の直流レベルを取得し、その直流レベルが電源電圧の半分付近になるように、クロック信号の立ち上がり時間と立ち下がり時間とを負帰還制御する回路が開示されている。

特開平１１−２４３３２７号公報

ところで、一般に、電子機器では消費電力を低減することが望まれており、電子回路においても、消費電力の低減が期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、消費電力を低減することができるデューティ比補正回路および位相同期回路を提供することにある。

本開示のデューティ比補正回路は、バッファ回路と、波形整形部と、第１の容量素子と、第１の充放電制御回路とを備えている。バッファ回路は、第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するものである。波形整形部は、第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成するものである。第１の充放電制御回路は、第３の信号に基づいて第１の容量素子を選択的に充放電することにより第１の制御信号を発生させるものである。

本開示の位相同期回路は、位相比較回路と、発振回路と、分周回路と、デューティ比補正回路とを備えている。位相比較回路は、入力クロック信号の位相と、帰還クロック信号の位相とを比較するものである。発振回路は、位相比較回路における比較結果に基づいて第１の信号を生成するものである。分周回路は、第１の信号を分周して帰還クロック信号を生成するものである。デューティ比補正回路は、バッファ回路と、波形整形部と、第１の容量素子と、第１の充放電制御回路とを有している。バッファ回路は、第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するものである。波形整形部は、第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成するものである。第１の充放電制御回路は、第３の信号に基づいて第１の容量素子を選択的に充放電することにより第１の制御信号を発生させるものである。

本開示のデューティ比補正回路および位相同期回路では、第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号が生成され、この第２の信号が波形整形され、第３の信号が生成される。そして、この第３の信号に基づいて、第１の容量素子が選択的に充放電されることにより、第１の制御信号が生成される。

本開示のデューティ比補正回路および位相同期回路によれば、第３の信号に基づいて第１の容量素子を選択的に充放電することにより、第１の制御信号を発生させるようにしたので、消費電力を低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の第１の実施の形態に係るデューティ比補正回路の一構成例を表す回路図である。 図１に示したバッファ回路の一構成例を表す回路図である。 図１に示したデューティ比補正回路の一動作例を表すタイミング波形図である。 図１に示したデューティ比補正回路の他の動作例を表すタイミング波形図である。 第１の実施の形態の比較例に係るデューティ比補正回路の一構成例を表す回路図である。 第１の実施の形態の変形例に係るデューティ比補正回路の一構成例を表す回路図である。 図６に示したバッファ回路の一構成例を表す回路図である。 図６に示したデューティ比補正回路の一動作例を表すタイミング波形図である。 図６に示したデューティ比補正回路の他の動作例を表すタイミング波形図である。 第２の実施の形態に係るデューティ比補正回路の一構成例を表す回路図である。 図１０に示したデューティ比補正回路の一動作例を表すタイミング波形図である。 図１０に示したデューティ比補正回路の他の動作例を表すタイミング波形図である。 第２の実施の形態の比較例に係るデューティ比補正回路の一動作例を表すタイミング波形図である。 第１の実施の形態の変形例に係るデューティ比補正回路の一構成例を表す回路図である。 図１４に示したデューティ比補正回路の一動作例を表すタイミング波形図である。 図１４に示したデューティ比補正回路の他の動作例を表すタイミング波形図である。 実施の形態に係るデューティ比補正回路の適用例に係る位相同期回路の一構成例を表すブロック図である。 変形例に係るデューティ比補正回路の一構成例を表す回路図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係るデューティ比補正回路の一構成例を表すものである。デューティ比補正回路１は、チャージポンプを用いて負帰還制御によりデューティ比を補正する回路である。デューティ比補正回路１は、バッファ回路１０と、インバータ２１，２２と、デューティ比検出回路３０とを備えている。

バッファ回路１０は、差動信号ＩＮＤ（信号ＩＮＰ，ＩＮＮ）に基づいて、制御電圧Ｖｃに応じたコモンモード電圧Ｖcom2を有する差動信号ＯＵＴＤ（信号ＯＵＴＰ１，ＯＵＴＮ１）を生成するものである。

図２は、バッファ回路１０の一構成例を表すものである。バッファ回路１０は、バッファ部１１と、トランジスタＮ１２と、トランジスタＰ１３とを有している。バッファ部１１は、トランジスタＮ１４，Ｐ１５，Ｎ１６，Ｐ１７を有している。

トランジスタＮ１２，Ｎ１４，Ｎ１６は、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＰ１３，Ｐ１５，Ｐ１７は、Ｐ型のＭＯＳＦＥＴである。トランジスタＮ１２のゲートには制御電圧Ｖｃが供給され、ドレインはトランジスタＮ１４，Ｎ１６のソースに接続され、ソースは接地されている。トランジスタＰ１３のゲートには制御電圧Ｖｃが供給され、ドレインはトランジスタＰ１５，Ｐ１７のソースに接続され、ソースには電源電圧ＶＤＤが供給されている。トランジスタＮ１４のゲートはトランジスタＰ１５のゲートに接続されるとともに信号ＩＮＰが供給され、ドレインはトランジスタＰ１５のドレインに接続され、ソースはトランジスタＮ１６のソースおよびトランジスタＮ１２のドレインに接続されている。トランジスタＰ１５のゲートはトランジスタＮ１４のゲートに接続されるとともに信号ＩＮＰが供給され、ドレインはトランジスタＮ１４のドレインに接続され、ソースはトランジスタＰ１７のソースおよびトランジスタＰ１３のドレインに接続されている。トランジスタＮ１６のゲートはトランジスタＰ１７のゲートに接続されるとともに信号ＩＮＮが供給され、ドレインはトランジスタＰ１７のドレインに接続され、ソースはトランジスタＮ１４のソースおよびトランジスタＮ１２のドレインに接続されている。トランジスタＰ１７のゲートはトランジスタＮ１６のゲートに接続されるとともに信号ＩＮＮが供給され、ドレインはトランジスタＮ１６のドレインに接続され、ソースはトランジスタＰ１５のソースおよびトランジスタＰ１３のドレインに接続されている。

この構成により、トランジスタＮ１４，Ｐ１５は、信号ＩＮＰを反転して信号ＯＵＴＰ１を生成し、トランジスタＮ１６，Ｐ１７は、信号ＩＮＮを反転して信号ＯＵＴＮ１を生成する。その際、トランジスタＮ１２，Ｐ１３は、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2を調整する。具体的には、例えば、制御電圧Ｖｃの電圧レベルが高い場合には、トランジスタＮ１２のドレイン・ソース間抵抗が小さくなるとともに、トランジスタＰ１３のドレイン・ソース間抵抗が大きくなる。これにより、トランジスタＮ１２の駆動力が上がるととともにトランジスタＰ１３の駆動力が下がり、その結果、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が低くなる。また、例えば、制御電圧Ｖｃの電圧レベルが低い場合には、トランジスタＮ１２のドレイン・ソース間抵抗が大きくなるとともに、トランジスタＰ１３のドレイン・ソース間抵抗が小さくなる。これにより、トランジスタＮ１２の駆動力が下がるととともにトランジスタＰ１３の駆動力が上がり、その結果、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が高くなる。このようにして、バッファ回路１０は、信号ＩＮＰ，ＩＮＮに基づいて、制御電圧Ｖｃに応じたコモンモード電圧Ｖcom2を有する信号ＯＵＴＰ１，ＯＵＴＮ１を生成するようになっている。

なお、信号ＩＮＰ，ＩＮＮのスルーレートは、低い方が望ましい。すなわち、例えば、信号ＩＮＰ，ＩＮＮのスルーレートが高い場合には、例えば、制御電圧Ｖｃを高くしても、トランジスタＮ１２の駆動力が十分に上がらないおそれがあり、また、制御電圧Ｖｃを低くしても、トランジスタＰ１３の駆動力が十分に上がらないおそれがある。このような場合には、制御電圧Ｖｃを変化させても、コモンモード電圧Ｖcom2が変化しにくくなる。よって、信号ＩＮＰ，ＩＮＮのスルーレートは、コモンモード電圧Ｖcom2が変化しやすい程度に低い方が望ましい。

インバータ２１は、論理しきい値電圧Ｖlogicを基準にして、アナログ信号である信号ＯＵＴＰ１を反転して増幅し、電源電圧ＶＤＤ（高レベル）と接地電圧ＧＮＤ（低レベル）との間で遷移するデジタル信号である信号ＯＵＴＰを生成するものである。インバータ２２は、論理しきい値電圧Ｖlogicを基準にして、アナログ信号である信号ＯＵＴＮ１を反転して増幅し、電源電圧ＶＤＤ（高レベル）と接地電圧ＧＮＤ（低レベル）との間で遷移するデジタル信号である信号ＯＵＴＮを生成するものである。インバータ２１，２２の論理しきい値電圧Ｖlogicは、この例では、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）に設定されている。なお、これに限定されるものではなく、論理しきい値電圧Ｖlogicは、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）からずれていてもよい。

デューティ比検出回路３０は、信号ＯＵＴＰ，ＯＵＴＮに基づいて制御電圧Ｖｃを生成するものである。デューティ比検出回路３０は、チャージポンプ３１と、容量素子３６とを有している。

チャージポンプ３１は、トランジスタＰ３４，Ｎ３５と、電流源３２，３３とを有している。トランジスタＰ３４は、Ｐ型のＭＯＳＦＥＴであり、トランジスタＮ３５は、Ｎ型のＭＯＳＦＥＴである。トランジスタＰ３４のゲートはインバータ２１の出力端子に接続されて信号ＯＵＴＰが供給され、ドレインはトランジスタＮ３５のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路１０のトランジスタＮ１２，Ｐ１３のゲートに接続され、ソースは電流源３２の一端に接続されている。トランジスタＮ３５のゲートはインバータ２２の出力端子に接続されて信号ＯＵＴＮが供給され、ドレインはトランジスタＰ３４のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路１０のトランジスタＮ１２，Ｐ１３のゲートに接続され、ソースは電流源３３の一端に接続されている。電流源３２は、容量素子３６に対して流し込む電流Ｉｐを生成する回路であり、一端はトランジスタＰ３４のソースに接続され、他端には電源電圧ＶＤＤが供給されている。電流源３３は、容量素子３６からシンクする電流Ｉｎを生成する回路であり、一端はトランジスタＮ３５のソースに接続され、他端は接地されている。この例では、電流源３２，３３は、電流Ｉｐと電流Ｉｎが互いに等しくなるように構成されている。

容量素子３６の一端はトランジスタＰ３４，Ｎ３５のドレインに接続されるとともにバッファ回路１０のトランジスタＮ１２，Ｐ１３のゲートに接続され、他端は接地されている。

この構成により、デューティ比検出回路３０では、信号ＯＵＴＰが低レベルである場合には、トランジスタＰ３４がオン状態になり、電流源３２が容量素子３６に対して電流Ｉｐを流し込む。また、信号ＯＵＴＮが高レベルである場合には、トランジスタＮ３５がオン状態になり、電流源３３が容量素子３６から電流Ｉｎをシンクする。そして、デューティ比検出回路３０は、容量素子３６の一端の電圧を制御電圧Ｖｃとして、バッファ回路１０に供給するようになっている。

このように、デューティ比補正回路１では、バッファ回路１０が、差動信号ＩＮＤ（信号ＩＮＰ，ＩＮＮ）に基づいて、制御電圧Ｖｃに応じたコモンモード電圧Ｖcom2を有する差動信号ＯＵＴＤ（信号ＯＵＴＰ１，ＯＵＴＮ１）を生成し、インバータ２１，２２が信号ＯＵＴＰ１，ＯＵＴＮ１に基づいて信号ＯＵＴＰ，ＯＵＴＮをそれぞれ生成する。そして、デューティ比検出回路３０は、信号ＯＵＴＰ，ＯＵＴＮに基づいて制御電圧Ｖｃを生成する。これにより、デューティ比補正回路１では、後述するように、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％付近になるように負帰還制御を行うようになっている。

ここで、信号ＩＮＰ，ＩＮＮは、本開示における「第１の信号」の一具体例に対応する。信号ＯＵＴＰ１，ＯＵＴＮ１は、本開示における「第２の信号」の一具体例に対応する。信号ＯＵＴＰ，ＯＵＴＮは、本開示における「第３の信号」の一具体例に対応する。インバータ２１，２２は、本開示における「波形整形部」の一具体例に対応する。トランジスタＰ３４，Ｎ３５は、本開示における「第１の充放電制御回路」の一具体例に対応する。電流源３２は、本開示における「第１の電流源」の一具体例に対応する。電流源３３は、本開示における「第２の電流源」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態のデューティ比補正回路１の動作および作用について説明する。

（全体動作概要）
まず、図１，２を参照して、デューティ比補正回路１の全体動作概要を説明する。バッファ回路１０は、差動信号ＩＮＤ（信号ＩＮＰ，ＩＮＮ）に基づいて、制御電圧Ｖｃに応じたコモンモード電圧Ｖcom2を有する差動信号ＯＵＴＤ（信号ＯＵＴＰ１，ＯＵＴＮ１）を生成する。インバータ２１は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴＰ１を反転して増幅し、信号ＯＵＴＰを生成する。インバータ２２は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴＮ１を反転して増幅し、信号ＯＵＴＮを生成する。デューティ比検出回路３０は、信号ＯＵＴＰ，ＯＵＴＮに基づいて制御電圧Ｖｃを生成する。具体的には、トランジスタＰ３４は、信号ＯＵＴＰが低レベルである場合にオン状態になり、電流源３２が容量素子３６に対して電流Ｉｐを流し込む。また、トランジスタＮ３５は、信号ＯＵＴＮが高レベルである場合にオン状態になり、電流源３３が容量素子３６から電流Ｉｎをシンクする。デューティ比検出回路３０は、容量素子３６の一端の電圧を制御電圧Ｖｃとして、バッファ回路１０に供給する。

（詳細動作）
図３は、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％からずれている場合の動作を表すものであり、（Ａ）は信号ＩＮＰの波形を示し、（Ｂ）は信号ＩＮＮの波形を示し、（Ｃ）は信号ＯＵＴＰ１の波形を示し、（Ｄ）は信号ＯＵＴＮ１の波形を示し、（Ｅ）は信号ＯＵＴＰの波形を示し、（Ｆ）は信号ＯＵＴＮの波形を示し、（Ｇ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｈ）は制御電圧Ｖｃの波形を示す。

この例では、前段の回路から、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）よりもやや高いコモンモード電圧Ｖcom1を有する差動信号ＩＮＤ（信号ＩＮＰ，ＩＮＮ）が供給される（図３（Ａ），（Ｂ））。そして、バッファ回路１０は、このような差動信号ＩＮＤ（信号ＩＮＰ，ＩＮＮ）に基づいて、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）よりもやや高いコモンモード電圧Ｖcom2を有する差動信号ＯＵＴＤ（信号ＯＵＴＰ１，ＯＵＴＮ１）を生成する（図３（Ｃ），（Ｄ））。インバータ２１は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴＰ１を反転して増幅し、信号ＯＵＴＰを生成する（図３（Ｅ））。インバータ２２は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴＮ１を反転して増幅し、信号ＯＵＴＮを生成する（図３（Ｆ））。このとき、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は、それぞれ５０％よりも低くなっている。すなわち、この例では、差動信号ＯＵＴＤ（信号ＯＵＴＰ１，ＯＵＴＮ１）のコモンモード電圧Ｖcom2が、インバータ２１，２２の論理しきい値電圧Ｖlogicよりも高いため、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が、それぞれ５０％よりも低くなっている。

トランジスタＰ３４は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ１〜ｔ４の期間）においてオン状態になり、信号ＯＵＴＰが高レベルである期間（例えばタイミングｔ４〜ｔ５の期間）においてオフ状態になる。これにより、容量素子３６は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ１〜ｔ４の期間）において、電流Ｉｐにより充電される（図３（Ｇ））。また、トランジスタＮ３５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ２〜ｔ３の期間）においてオン状態になり、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ３〜ｔ６の期間）においてオフ状態になる。これにより、容量素子３６は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ２〜ｔ３の期間）において、電流Ｉｎにより放電される（図３（Ｇ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも長いため、容量素子３６における充電量が放電量よりも大きくなり、制御電圧Ｖｃが徐々に上昇する（図３（Ｈ））。

バッファ回路１０は、制御電圧Ｖｃが徐々に上昇することにより、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2を徐々に低下させる。具体的には、制御電圧Ｖｃが高くなることにより、トランジスタＮ１２のドレイン・ソース間抵抗が徐々に小さくなるとともに、トランジスタＰ１３のドレイン・ソース間抵抗が徐々に大きくなる。これにより、トランジスタＮ１２の駆動力が上がるととともにトランジスタＰ１３の駆動力が下がり、それに応じて、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が徐々に低くなる。その結果、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は５０％に向かって徐々に変化する。

以上の例では、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が、インバータ２１，２２の論理しきい値電圧Ｖlogicよりも高い場合について説明した。一方、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が、この論理しきい値電圧Ｖlogicよりも低い場合には、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が、それぞれ５０％よりも高くなる。この場合には、容量素子３６における放電量が充電量よりも大きいため、制御電圧Ｖｃは徐々に低下し、それに応じて、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が徐々に高くなる。その結果、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は５０％に向かって徐々に変化する。

このように、デューティ比補正回路１では、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が論理しきい値電圧Ｖlogicよりも高い場合には、制御電圧Ｖｃを高くすることにより、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2を低くするように制御する。また、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が論理しきい値電圧Ｖlogicよりも低い場合には、制御電圧Ｖｃを低くすることにより、コモンモード電圧Ｖcom2を高くするように制御する。このような負帰還動作により、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2は、論理しきい値電圧Ｖlogic程度になり、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は、５０％付近に収束する。

図４は、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％付近に収束している場合の動作を表すものであり、（Ａ）は信号ＩＮＰの波形を示し、（Ｂ）は信号ＩＮＮの波形を示し、（Ｃ）は信号ＯＵＴＰ１の波形を示し、（Ｄ）は信号ＯＵＴＮ１の波形を示し、（Ｅ）は信号ＯＵＴＰの波形を示し、（Ｆ）は信号ＯＵＴＮの波形を示し、（Ｇ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｈ）は制御電圧Ｖｃの波形を示す。

バッファ回路１０は、制御電圧Ｖｃに基づいて、論理しきい値電圧Ｖlogicと同程度のコモンモード電圧Ｖcom2を有する信号ＯＵＴＰ１，ＯＵＴＮ１を生成する（図４（Ｃ），（Ｄ））。そして、インバータ２１，２２は、これらの信号ＯＵＴＰ１，ＯＵＴＮ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮをそれぞれ生成する（図４（Ｅ），（Ｆ））。トランジスタＰ３４は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ１１〜ｔ１２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図４（Ｇ））。同様に、トランジスタＮ３５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ１１〜ｔ１２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図４（Ｇ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるため、容量素子３６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図４（Ｈ））。言い換えれば、容量素子３６における充電量と放電量がつりあうように、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が設定される。このようにして、デューティ比補正回路１では、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を、それぞれ５０％程度にすることができる。

このように、デューティ比補正回路１では、チャージポンプ３１により制御電圧Ｖｃを生成するようにしたので、後述する比較例に係るデューティ比補正回路１Ｒの場合と異なり、デューティ比検出回路３０において電流が定常的に流れないため、消費電力を低減することができる。

また、デューティ比補正回路１では、チャージポンプ３１を用いるようにしたので、後述する比較例に係るデューティ比補正回路１Ｒの場合に比べて、回路構成をシンプルにすることができ、回路の配置面積を小さくすることができる。

（比較例）
次に、比較例に係るデューティ比補正回路１Ｒについて説明する。

図５は、比較例に係るデューティ比補正回路１Ｒの一構成例を表すものである。デューティ比補正回路１Ｒは、特許文献１に記載の回路と同様の回路である。デューティ比補正回路１Ｒは、バッファ回路１０Ｒと、デューティ比検出回路４０Ｒとを備えている。

バッファ回路１０Ｒは、信号ＩＮに基づいて、制御電圧Ｖｃに応じた直流レベルＶdcを有する信号ＯＵＴを生成するものである。バッファ回路１０Ｒは、トランジスタＮ１８，Ｐ１９を有している。トランジスタＮ１８は、Ｎ型のＭＯＳＦＥＴであり、トランジスタＰ１９は、Ｐ型のＭＯＳＦＥＴである。トランジスタＮ１８のゲートはトランジスタＰ１９のゲートに接続されるとともに信号ＩＮが供給され、ドレインはトランジスタＰ１９のドレインに接続され、ソースはトランジスタＮ１２のドレインに接続されている。トランジスタＰ１９のゲートはトランジスタＮ１８のゲートに接続されるとともに信号ＩＮが供給され、ドレインはトランジスタＮ１８のドレインに接続され、ソースはトランジスタＰ１３のドレインに接続されている。この構成により、トランジスタＮ１８，Ｐ１９は、信号ＩＮを反転して信号ＯＵＴを生成する。そして、トランジスタＮ１２，Ｐ１３は、本実施の形態の場合と同様に、信号ＯＵＴの直流レベルＶdcを調整するようになっている。

デューティ比検出回路４０Ｒは、信号ＯＵＴに基づいて制御電圧Ｖｃを生成するものである。デューティ比検出回路４０Ｒは、バッファ４１と、抵抗素子４２と、容量素子４３と、差動アンプ４４と、抵抗素子４５と、容量素子４６とを有している。バッファ４１は、信号ＯＵＴを波形整形して出力する回路である。抵抗素子４２の一端はバッファ４１の出力端子に接続され、他端は差動アンプ４４の正入力端子（後述）に接続されている。容量素子４３の一端は、抵抗素子４２の他端および差動アンプ４４の正入力端子（後述）に接続され、他端は接地されている。抵抗素子４２および容量素子４３は、バッファ４１の出力信号の直流レベルを抽出する低域通過フィルタとして機能するものである。差動アンプ４４は、正入力端子の電圧と負入力端子の電圧との電圧差を増幅する回路である。差動アンプ４４の正入力端子は、抵抗素子４２の他端および容量素子４３の一端に接続され、負入力端子には、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）が供給されている。抵抗素子４５の一端は、差動アンプ４４の出力端子に接続され、他端は容量素子４６に接続されるとともにバッファ回路１０ＲのトランジスタＮ１２，Ｐ１３のゲートに接続されている。容量素子４６の一端は、抵抗素子４５の他端に接続されるとともにバッファ回路１０ＲのトランジスタＮ１２，Ｐ１３のゲートに接続され、他端は接地されている。

この構成により、デューティ比補正回路１Ｒでは、信号ＯＵＴのデューティ比が５０％付近になるように負帰還制御が行われる。すなわち、デューティ比補正回路１Ｒでは、信号ＯＵＴのデューティ比が５０％より高い場合には、制御電圧Ｖｃを高くして、信号ＯＵＴの直流レベルＶdcを下げる。これにより、信号ＯＵＴのデューティ比が低くなる。また、デューティ比補正回路１Ｒでは、信号ＯＵＴのデューティ比が５０％より低い場合には、制御電圧Ｖｃを低くして、信号ＯＵＴの直流レベルＶdcを高くする。これにより、信号ＯＵＴのデューティ比が高くなる。

比較例に係るデューティ比補正回路１Ｒでは、デューティ比検出回路４０Ｒが時間的に継続して動作する回路であるため、定常電流が流れ、消費電力が大きくなってしまうおそれがある。また、デューティ比補正回路１Ｒでは、差動アンプ４４がバッファ４１の出力信号の直流レベルと、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）との電圧差を増幅することにより、その直流レベルが電源電圧ＶＤＤの半分の電圧程度になるように負帰還制御が行われる。よって、このような差動アンプ４４は、例えば、デューティ比補正の精度を高めるため、利得が十分に高いことが求められ、あるいは、入力オフセット電圧が十分に低いことが求められる。このように利得を十分に高くする場合には、例えば、消費電力が大きくなってしまうおそれがある。また、入力オフセット電圧を低くする場合には、例えば、差動アンプ４４の入力段の差動対を構成するトランジスタの面積が大きくなってしまうおそれがある。また、デューティ比補正回路１Ｒでは、バッファ４１の出力信号から、抵抗素子４２および容量素子４３からなる低域通過フィルタにより直流レベルを抽出する。一般に、このような抵抗素子４２の抵抗値は大きい値になり、また、このような容量素子４３の容量値は大きい値となる。このため、抵抗素子４２や容量素子４３の配置面積が大きくなってしまうおそれがある。

一方、本実施の形態に係るデューティ比補正回路１では、チャージポンプ３１を設け、電流Ｉｐ，Ｉｎが間欠的に流れるようにしたので、電流が定常的に流れる場合と比較して、消費電力を低減することができる。特に、デューティ比補正回路１では、電流Ｉｐ，Ｉｎの値を小さい値に設定するとともに、容量素子３６の容量値を小さくすることにより、負帰還動作のループ応答特性を維持したまま消費電力を低減することができる。

また、デューティ比補正回路１では、チャージポンプ３１を用いるようにしたので、差動アンプ４４などを用いる比較例の場合に比べて、回路構成をシンプルにすることができる。また、デューティ比補正回路１では、抵抗値の大きな抵抗素子や、容量値の大きな容量素子を含まないため、回路の配置面積を小さくすることができる。特に、トランジスタは、製造プロセスの世代が進むにつれて、微細化に応じて小型化されるため、トランジスタＰ３４，Ｎ３５や、電流源３３，３４を構成するトランジスタの配置面積は、今後もさらなる縮小が期待される。

［効果］
以上のように本実施の形態では、チャージポンプを設け、電流が間欠的に流れるようにしたので、消費電力を低減することができる。

本実施の形態では、チャージポンプを設けるようにしたので、回路構成をシンプルにすることができ、回路の配置面積を小さくすることができる。

［変形例１−１］
上記実施の形態では、バッファ回路１０は差動信号を扱うようにしたが、これに限定されるものではなく、これに代えて、例えば、シングルエンド信号を扱うようにしてもよい。以下に、本変形例に係るデューティ比補正回路２について詳細に説明する。

図６は、デューティ比補正回路２の一構成例を表すものである。デューティ比補正回路２は、バッファ回路５０と、バッファ２３と、インバータ２４と、デューティ比検出回路６０とを備えている。

バッファ回路５０は、信号ＩＮに基づいて、制御電圧Ｖｃに応じた直流レベルＶdc2を有する信号ＯＵＴ１を生成するものである。

図７は、バッファ回路５０の一構成例を表すものである。バッファ回路５０は、バッファ部５１と、トランジスタＮ１２と、トランジスタＰ１３とを有している。バッファ部５１は、トランジスタＮ５４，Ｐ５５を有している。トランジスタＮ５４のゲートはトランジスタＰ５５のゲートに接続されるとともに信号ＩＮが供給され、ドレインはトランジスタＰ５５のドレインに接続され、ソースはトランジスタＮ１２のドレインに接続されている。トランジスタＰ５５のゲートはトランジスタＮ５４のゲートに接続されるとともに信号ＩＮが供給され、ドレインはトランジスタＮ５４のドレインに接続され、ソースはトランジスタＰ１３のドレインに接続されている。この構成により、トランジスタＮ５４，Ｐ５５は、信号ＩＮを反転して信号ＯＵＴを生成する。そして、トランジスタＮ１２，Ｐ１３は、上記第１の実施の形態の場合と同様に、信号ＯＵＴ１の直流レベルＶdc2を調整するようになっている。

バッファ２３は、論理しきい値電圧Ｖlogicを基準にして、アナログ信号である信号ＯＵＴ１を増幅し、電源電圧ＶＤＤ（高レベル）と接地電圧ＧＮＤ（低レベル）との間で遷移するデジタル信号である信号ＯＵＴＰを生成するものである。インバータ２４は、論理しきい値電圧Ｖlogicを基準にして、アナログ信号である信号ＯＵＴ１を反転して増幅し、電源電圧ＶＤＤ（高レベル）と接地電圧ＧＮＤ（低レベル）との間で遷移するデジタル信号である信号ＯＵＴＮを生成するものである。バッファ２３およびインバータ２４の論理しきい値電圧Ｖlogicは、この例では、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）に設定されている。

デューティ比検出回路６０は、信号ＯＵＴＮに基づいて制御電圧Ｖｃを生成するものである。デューティ比検出回路６０は、チャージポンプ６１と、容量素子３６とを有している。チャージポンプ６１は、トランジスタＰ６４，Ｎ６５と、電流源３２，３３とを有している。トランジスタＰ６４は、Ｐ型のＭＯＳＦＥＴであり、トランジスタＮ６５は、Ｎ型のＭＯＳＦＥＴである。トランジスタＰ６４のゲートは、トランジスタＮ６５のゲートおよびインバータ２４の出力端子に接続されて信号ＯＵＴＮが供給され、ドレインはトランジスタＮ６５のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路５０のトランジスタＮ１２，Ｐ１３のゲートに接続され、ソースは電流源３２の一端に接続されている。トランジスタＮ６５のゲートは、トランジスタＰ６４のゲートおよびインバータ２４の出力端子に接続されて信号ＯＵＴＮが供給され、ドレインはトランジスタＰ６４のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路５０のトランジスタＮ１２，Ｐ１３のゲートに接続され、ソースは電流源３３の一端に接続されている。この構成により、デューティ比検出回路６０では、信号ＯＵＴＮが低レベルである場合には、トランジスタＰ６４がオン状態になり、電流源３２が容量素子３６に対して電流Ｉｐを流し込む。また、信号ＯＵＴＮが高レベルである場合には、トランジスタＮ６５がオン状態になり、電流源３３が容量素子３６から電流Ｉｎをシンクする。そして、デューティ比検出回路６０は、容量素子３６の一端の電圧を制御電圧Ｖｃとして、バッファ回路５０に供給するようになっている。

ここで、信号ＩＮは、本開示における「第１の信号」の一具体例に対応する。信号ＯＵＴ１は、本開示における「第２の信号」の一具体例に対応する。信号ＯＵＴＮは、本開示における「第３の信号」の一具体例に対応する。インバータ２４は、本開示における「波形整形部」の一具体例に対応する。トランジスタＰ６４，Ｎ６５は、本開示における「第１の充放電制御回路」の一具体例に対応する。

図８は、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％からずれている場合の動作を表すものであり、（Ａ）は信号ＩＮの波形を示し、（Ｂ）は信号ＯＵＴ１の波形を示し、（Ｃ）は信号ＯＵＴＰの波形を示し、（Ｄ）は信号ＯＵＴＮの波形を示し、（Ｅ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｆ）は制御電圧Ｖｃの波形を示す。

この例では、前段の回路から、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）よりもやや高い直流レベルＶdc1を有する信号ＩＮが供給される（図８（Ａ））。そして、バッファ回路５０は、このような信号ＩＮに基づいて、電源電圧ＶＤＤの半分の電圧よりもやや高い直流レベルＶdc2を有する信号ＯＵＴ１を生成する（図８（Ｂ））。バッファ２３は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴ１を増幅し、信号ＯＵＴＰを生成する（図８（Ｃ））。インバータ２４は、論理しきい値電圧Ｖlogicを基準にして信号ＯＵＴ１を反転して増幅し、信号ＯＵＴＮを生成する（図８（Ｄ））。このとき、信号ＯＵＴＰのデューティ比は５０％よりも高くなり、信号ＯＵＴＮのデューティ比は５０％よりも低くなる。

トランジスタＰ６４は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ２１〜ｔ２２の期間）においてオン状態になり、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ２２〜ｔ２３の期間）においてオフ状態になる。これにより、容量素子３６は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ２１〜ｔ２２の期間）において、電流Ｉｐにより充電される（図８（Ｅ））。また、トランジスタＮ６５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ２２〜ｔ２３の期間）においてオン状態になり、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ２１〜ｔ２２の期間）においてオフ状態になる。これにより、容量素子３６は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ２２〜ｔ２３の期間）において、電流Ｉｎにより放電される（図８（Ｅ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも長いため、容量素子３６における充電量が放電量よりも大きくなり、制御電圧Ｖｃが徐々に上昇する（図８（Ｆ））。

バッファ回路５０は、制御電圧Ｖｃが徐々に上昇することにより、信号ＯＵＴ１の直流レベルＶdc2を徐々に低下させる。これにより、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は５０％に向かって徐々に変化する。

以上の例では、信号ＯＵＴ１の直流レベルＶdc2が、バッファ２３およびインバータ２４の論理しきい値電圧Ｖlogicよりも高い場合について説明した。一方、信号ＯＵＴ１の直流レベルＶdc2が、この論理しきい値電圧Ｖlogicよりも低い場合には、信号ＯＵＴＰのデューティ比が５０％よりも低くなり、信号ＯＵＴＮのデューティ比が５０％よりも高くなる。この場合には、容量素子３６における放電量が充電量よりも大きいため、制御電圧Ｖｃは徐々に低下し、それに応じて、信号ＯＵＴ１の直流レベルＶdc2が徐々に高くなる。その結果、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は５０％に向かって徐々に変化する。

図９は、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％付近に収束している場合の動作を表すものであり、（Ａ）は信号ＩＮの波形を示し、（Ｂ）は信号ＯＵＴ１の波形を示し、（Ｃ）は信号ＯＵＴＰの波形を示し、（Ｄ）は信号ＯＵＴＮの波形を示し、（Ｅ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｆ）は制御電圧Ｖｃの波形を示す。

バッファ回路５０は、制御電圧Ｖｃに基づいて、論理しきい値電圧Ｖlogicと同程度の直流レベルＶdc2を有する信号ＯＵＴ１を生成する（図９（Ｂ））。そして、バッファ２３およびインバータ２４は、信号ＯＵＴ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮを生成する（図９（Ｃ），（Ｄ））。トランジスタＰ６４は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ３１〜ｔ３２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図９（Ｅ））。同様に、トランジスタＮ６５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ３２〜ｔ３３の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図９（Ｅ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるため、容量素子３６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図９（Ｆ））。言い換えれば、容量素子３６における充電量と放電量がつりあうように、信号ＯＵＴ１の直流レベルＶdc2が設定される。このようにして、デューティ比補正回路２では、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を、それぞれ５０％程度にすることができる。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係るデューティ比補正回路３について説明する。本実施の形態は、第１の実施の形態に係るデューティ比検出回路３０において、電流源３２が生成する電流Ｉｐと、電流源３３が生成する電流Ｉｎとが等しくなるように負帰還制御を行うようにしたものである。なお、上記第１の実施の形態に係るデューティ比補正回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１０は、本実施の形態に係るデューティ比補正回路３の一構成例を表すものである。デューティ比補正回路３は、デューティ比検出回路７０を備えている。デューティ比検出回路７０は、インバータ７７，７８と、トランジスタＰ７４，Ｎ７５と、容量素子７６と、差動アンプ７９と、可変電流源７３とを有している。トランジスタＰ３４，Ｎ３５、電流源３２、および可変電流源７３は、チャージポンプ７１を構成し、トランジスタＰ７４，Ｎ７５、電流源３２、および可変電流源７３は、チャージポンプ７２を構成する。すなわち、チャージポンプ７１およびチャージポンプ７２は、電流源３２を共有するとともに、可変電流源７３を共有している。ここで、チャージポンプ７１は、第１の実施の形態に係るチャージポンプ３１に対応するものである。

インバータ７７は、信号ＯＵＴＰを論理反転して出力するものである。インバータ７８は、信号ＯＵＴＮを論理反転して出力するものである。

トランジスタＰ７４は、Ｐ型のＭＯＳＦＥＴであり、トランジスタＮ７５は、Ｎ型のＭＯＳＦＥＴである。トランジスタＰ７４のゲートはインバータ７７の出力端子に接続され、ドレインはトランジスタＮ７５のドレインおよび容量素子７６の一端に接続されるとともに差動アンプ７９の正入力端子（後述）に接続され、ソースはトランジスタＰ３４のソースおよび電流源３２の一端に接続されている。トランジスタＮ７５のゲートはインバータ７８の出力端子に接続され、ドレインはトランジスタＰ７４のドレインおよび容量素子７６の一端に接続されるとともに差動アンプ７９の正入力端子（後述）に接続され、ソースは可変電流源７３の一端に接続されている。容量素子７６の一端はトランジスタＰ７４，Ｎ７５のドレインに接続されるとともに差動アンプ７９の正入力端子（後述）に接続され、他端は接地されている。

差動アンプ７９は、正入力端子の電圧と負入力端子の電圧との電圧差を増幅する回路である。差動アンプ７９の正入力端子は、トランジスタＰ７４，Ｎ７５のドレインおよび容量素子７６の一端に接続され、負入力端子は、トランジスタＰ３４，Ｎ３５のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路１０のトランジスタＮ１２，Ｐ１３のゲートに接続されている。

可変電流源７３は、容量素子３６，７６からシンクする電流Ｉｎを生成する回路であり、差動アンプ７９の出力電圧に基づいて電流Ｉｎの大きさを変更できるように構成したものである。この例では、可変電流源７３は、差動アンプ７９の出力電圧が高いほど電流Ｉｎの電流量を大きくするようになっている。可変電流源７３の一端はトランジスタＮ３５，Ｎ７５のソースに接続され、他端は接地されている。

この構成により、デューティ比補正回路３では、上記第１の実施の形態に係るデューティ比補正回路１と同様に、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％付近になるように負帰還制御を行う。その際、デューティ比検出回路７０では、後述するように、可変電流源７３の電流Ｉｎが、電流源３２の電流Ｉｐと等しくなるように負帰還制御を行うようになっている。

ここで、トランジスタＰ７４，Ｎ７５は、本開示における「第２の充放電制御回路」の一具体例に対応する。

図１１は、電流Ｉｎが電流Ｉｐよりも大きい場合の動作を表すものであり、（Ａ）は信号ＩＮＰの波形を示し、（Ｂ）は信号ＩＮＮの波形を示し、（Ｃ）は信号ＯＵＴＰ１の波形を示し、（Ｄ）は信号ＯＵＴＮ１の波形を示し、（Ｅ）は信号ＯＵＴＰの波形を示し、（Ｆ）は信号ＯＵＴＮの波形を示し、（Ｇ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｈ）は制御電圧Ｖｃの波形を示し、（Ｉ）は容量素子７６に対応する充放電電流Ｉcp2の波形を示し、（Ｊ）は制御電圧Ｖｃ２の波形を示す。

バッファ回路１０は、信号ＩＮＰ，ＩＮＮに基づいて、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）よりもやや高いコモンモード電圧Ｖcom2を有する信号ＯＵＴＰ１，ＯＵＴＮ１を生成する（図１１（Ｃ），（Ｄ））。そして、インバータ２１，２２は、これらの信号ＯＵＴＰ１，ＯＵＴＮ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮをそれぞれ生成する（図１１（Ｅ），（Ｆ））。これにより、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は、上記第１の実施の形態の場合（図３）と同様に、それぞれ５０％よりも低くなっている。

デューティ比検出回路７０では、信号ＯＵＴＰが低レベルである場合には、トランジスタＰ３４がオン状態になり、電流源３２が容量素子３６に対して電流Ｉｐを流し込み、信号ＯＵＴＰが高レベルである場合には、トランジスタＰ７４がオン状態になり、電流源３２が容量素子７６に対して電流Ｉｐを流し込む。また、デューティ比検出回路７０では、信号ＯＵＴＮが高レベルである場合には、トランジスタＮ３５がオン状態になり、電流源７３が容量素子３６から電流Ｉｎをシンクし、信号ＯＵＴＮが低レベルである場合には、トランジスタＮ７５がオン状態になり、電流源７３が容量素子７６から電流Ｉｎをシンクする。

具体的には、チャージポンプ７１では、トランジスタＰ３４は、上記第１の実施の形態の場合と同様に、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ４１〜ｔ４４の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図１１（Ｇ））。また、トランジスタＮ３５は、上記第１の実施の形態の場合と同様に、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ４２〜ｔ４３の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図１１（Ｇ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも長くなる。しかしながら、電流Ｉｎが電流Ｉｐよりも大きいため、この例では容量素子３６における充電量と放電量はつりあい、制御電圧Ｖｃは維持される（図１１（Ｈ））。

また、チャージポンプ７２では、トランジスタＰ７４は、信号ＯＵＴＰが高レベルである期間（例えばタイミングｔ４４〜ｔ４５の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｐにより充電される（図１１（Ｉ））。また、トランジスタＮ７５は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ４３〜ｔ４６の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｎにより放電される（図１１（Ｉ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも短くなる。また、電流Ｉｐは電流Ｉｎよりも小さい。よって、容量素子７６における放電量が充電量よりも大きくなるため、制御電圧Ｖｃ２が徐々に低下する（図１１（Ｊ））。

差動アンプ７９は、容量素子７６の一端の電圧（制御電圧Ｖｃ２）と容量素子３６の一端の電圧（制御電圧Ｖｃ）の電圧差に基づいて、可変電流源７３の電流Ｉｎの値を調整する。すなわち、この例では、制御電圧Ｖｃが維持され、制御電圧Ｖｃ２が徐々に低下しているため、差動アンプ７９の出力電圧は徐々に低下し、電流Ｉｎは徐々に小さくなる。

以上の例では、電流Ｉｎが電流Ｉｐよりも大きい場合について説明した。一方、電流Ｉｎが電流Ｉｐよりも小さい場合には、制御電圧Ｖｃ２は徐々に上昇し、それに応じて、電流Ｉｎは徐々に大きくなる。

このように、デューティ比補正回路３では、電流Ｉｎが電流Ｉｐよりも大きい場合には、制御電圧Ｖｃ２を低くすることにより、電流Ｉｎを小さくするように制御する。また、電流Ｉｎが電流Ｉｐよりも小さい場合には、制御電圧Ｖｃ２を高くすることにより、電流Ｉｎを大きくするように制御する。このような負帰還動作により、電流Ｉｎが電流Ｉｐと等しくなるように制御される。

図１２は、電流Ｉｎが電流Ｉｐと同程度の電流値に収束した場合の動作を表すものであり、（Ａ）は信号ＩＮＰの波形を示し、（Ｂ）は信号ＩＮＮの波形を示し、（Ｃ）は信号ＯＵＴＰ１の波形を示し、（Ｄ）は信号ＯＵＴＮ１の波形を示し、（Ｅ）は信号ＯＵＴＰの波形を示し、（Ｆ）は信号ＯＵＴＮの波形を示し、（Ｇ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｈ）は制御電圧Ｖｃの波形を示し、（Ｉ）は容量素子７６に対応する充放電電流Ｉcp2の波形を示し、（Ｊ）は制御電圧Ｖｃ２の波形を示す。

バッファ回路１０は、制御電圧Ｖｃに基づいて、論理しきい値電圧Ｖlogicと同程度のコモンモード電圧Ｖcom2を有する信号ＯＵＴＰ１，ＯＵＴＮ１を生成する（図１２（Ｃ），（Ｄ））。そして、インバータ２１，２２は、これらの信号ＯＵＴＰ１，ＯＵＴＮ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮをそれぞれ生成する（図１２（Ｅ），（Ｆ））。

チャージポンプ７１では、トランジスタＰ３４は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ５１〜ｔ５２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図１２（Ｇ））。同様に、トランジスタＮ３５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ５１〜ｔ５２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図１２（Ｇ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるとともに、電流Ｉｎが電流Ｉｐと等しくなるため、容量素子３６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図１２（Ｈ））。

また、チャージポンプ７２では、トランジスタＰ７４は、信号ＯＵＴＰが高レベルである期間（例えばタイミングｔ５２〜ｔ５３の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｐにより充電される（図１２（Ｉ））。同様に、トランジスタＮ７５は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ５２〜ｔ５３の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｎにより放電される（図１２（Ｉ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるとともに、電流Ｉｎが電流Ｉｐと等しくなるため、容量素子７６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図１２（Ｊ））。

このように、デューティ比補正回路３では、容量素子３６における充電量と放電量がつりあい、かつ、容量素子７６における充電量と放電量がつりあうように、可変電流源７３の電流Ｉｎおよび信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が制御される。このようにして、デューティ比補正回路３では、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を、それぞれ５０％程度にすることができる。

このように、デューティ比補正回路３では、チャージポンプ７２をさらに設け、電流Ｉｎを制御するようにした。これにより、電流Ｉｐと電流Ｉｎとをほぼ等しくすることができるため、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を高い精度で補正することができる。すなわち、例えば、上記第１の実施の形態に係るデューティ比補正回路１と同等の構成において、電流Ｉｐと電流Ｉｎとの間にいわゆる電流ミスマッチが生じ、電流値が互いに異なってしまった場合には、以下に説明するように、信号ＯＵＴＰ，ＯＵＴＮのデューティ比が５０％から大きくずれるおそれがある。

図１３は、デューティ比補正回路１において電流ミスマッチがある場合の動作を表すものであり、（Ａ）は信号ＩＮＰの波形を示し、（Ｂ）は信号ＩＮＮの波形を示し、（Ｃ）は信号ＯＵＴＰ１の波形を示し、（Ｄ）は信号ＯＵＴＮ１の波形を示し、（Ｅ）は信号ＯＵＴＰの波形を示し、（Ｆ）は信号ＯＵＴＮの波形を示し、（Ｇ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｈ）は制御電圧Ｖｃの波形を示す。図１３は、電流Ｉｎが電流Ｉｐよりも大きい場合の例を示す。デューティ補正回路１では、容量素子３６における充電量と放電量がつりあうように、信号ＯＵＴＰ１，ＯＵＴＮ１のコモンモード電圧Ｖcom2が制御される。その際、電流Ｉｎが電流Ｉｐよりも大きいため、電流Ｉｐが流れる期間（例えばタイミングｔ６１〜ｔ６４の期間）は、電流Ｉｎが流れる期間（例えばタイミングｔ６２〜ｔ６３の期間）よりも長くなる。よって、信号ＯＵＴＰ，ＯＵＴＮのデューティ比は、図１３（Ｅ），（Ｆ）に示したように、５０％よりも低くなってしまう。

一方、デューティ比補正回路３では、チャージポンプ７２をさらに設け、電流Ｉｎを制御するようにした。これにより、電流Ｉｐと電流Ｉｎとをほぼ等しくすることができるため、電流Ｉｐと電流Ｉｎとが異なることに起因するデューティ比のずれを抑えることができる。これにより、デューティ比補正回路３では、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を高い精度で補正することができる。

以上のように本実施の形態では、チャージポンプ７２をさらに設け、電流Ｉｎが電流Ｉｐと等しくなるように制御したので、デューティ比を高い精度で補正することができる。その他の効果は、上記第１の実施の形態の場合と同様である。

［変形例２−１］
上記実施の形態では、バッファ回路１０は差動信号を扱うようにしたが、これに限定されるものではなく、これに代えて、例えば、変形例１−１に係るデューティ比補正回路２と同様に、シングルエンド信号を扱うようにしてもよい。以下に、本変形例に係るデューティ比補正回路４について詳細に説明する。

図１４は、デューティ比補正回路４の一構成例を表すものである。デューティ比補正回路４は、デューティ比検出回路８０を備えている。デューティ比検出回路８０は、トランジスタＰ８４，Ｎ８５を有している。トランジスタＰ６４，Ｎ５５、電流源３２、および可変電流源７３は、チャージポンプ８１を構成し、トランジスタＰ８４，Ｎ８５、電流源３２、および可変電流源７３は、チャージポンプ８２を構成する。すなわち、チャージポンプ８１およびチャージポンプ８２は、電流源３２を共有するとともに、可変電流源７３を共有している。ここで、チャージポンプ８１は、第１の実施の形態の変形例に係るチャージポンプ６１に対応するものである。トランジスタＰ８４は、Ｐ型のＭＯＳＦＥＴであり、トランジスタＮ８５は、Ｎ型のＭＯＳＦＥＴである。トランジスタＰ８４のゲートは、トランジスタＮ８５のゲートに接続されるとともにバッファ２３の出力端子に接続され、ドレインはトランジスタＮ８５のドレインおよび容量素子７６の一端に接続されるとともに差動アンプ７９の正入力端子に接続され、ソースはトランジスタＰ６４のソースおよび電流源３２の一端に接続されている。トランジスタＮ８５のゲートは、トランジスタＰ８４のゲートに接続されるとともにバッファ２３の出力端子に接続され、ドレインはトランジスタＰ８４のドレインおよび容量素子７６の一端に接続されるとともに差動アンプ７９の正入力端子（後述）に接続され、ソースは可変電流源７３の一端に接続されている。

この構成により、デューティ比検出回路８０では、信号ＯＵＴＰが低レベルである場合には、トランジスタＰ８４がオン状態になり、電流源３２が容量素子７６に対して電流Ｉｐを流し込む。また、信号ＯＵＴＰが高レベルである場合には、トランジスタＮ８５がオン状態になり、可変電流源７３が容量素子７６から電流Ｉｎをシンクする。そして、差動アンプ７９が、容量素子７６の一端の電圧（制御電圧Ｖｃ２）と容量素子３６の一端の電圧（制御電圧Ｖｃ）の電圧差に基づいて、可変電流源７３の電流Ｉｎの値を調整するようになっている。

ここで、バッファ２３およびインバータ２４は、本開示における「波形整形部」の一具体例に対応する。トランジスタＰ８４，Ｎ８５は、本開示における「第２の充放電制御回路」の一具体例に対応する。

図１５は、電流Ｉｎが電流Ｉｐよりも大きい場合の動作を表すものであり、（Ａ）は信号ＩＮの波形を示し、（Ｂ）は信号ＯＵＴ１の波形を示し、（Ｃ）は信号ＯＵＴＰの波形を示し、（Ｄ）は信号ＯＵＴＮの波形を示し、（Ｅ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｆ）は制御電圧Ｖｃの波形を示し、（Ｇ）は容量素子７６に対する充放電電流Ｉcp2の波形を示し、（Ｈ）は制御電圧Ｖｃ２の波形を示す。

バッファ回路５０は、信号ＩＮに基づいて、電源電圧ＶＤＤの半分の電圧（ＶＤＤ／２）よりもやや高い直流レベルＶdc2を有する信号ＯＵＴ１を生成する（図１５（Ｂ））。そして、バッファ２３およびインバータ２４は、信号ＯＵＴ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮを生成する（図１５（Ｃ），（Ｄ））。これにより、信号ＯＵＴＰのデューティ比は５０％よりも高くなり、信号ＯＵＴＮのデューティ比は５０％よりも低くなる。

チャージポンプ８１では、トランジスタＰ６４は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ７１〜ｔ７２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図１５（Ｅ））。また、トランジスタＮ６５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ７２〜ｔ７３の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図１５（Ｅ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも長くなる。しかしながら、電流Ｉｎが電流Ｉｐよりも大きいため、この例では容量素子３６における充電量と放電量はつりあい、制御電圧Ｖｃは維持される（図１５（Ｆ））。

また、チャージポンプ８２では、トランジスタＰ８４は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ７２〜ｔ７３の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｐにより充電される（図１５（Ｇ））。また、トランジスタＮ８５は、信号ＯＵＴＰが高レベルである期間（例えばタイミングｔ７１〜ｔ７２の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｎにより放電される（図１５（Ｇ））。その際、電流Ｉｐにより充電される期間が、電流Ｉｎにより放電される期間よりも短くなる。また、電流Ｉｐは電流Ｉｎよりも小さい。よって、容量素子７６における放電量が充電量よりも大きくなるため、制御電圧Ｖｃ２が徐々に低下する（図１５（Ｈ））。

差動アンプ７９は、容量素子７６の一端の電圧（制御電圧Ｖｃ２）と容量素子３６の一端の電圧（制御電圧Ｖｃ）の電圧差に基づいて、可変電流源７３の電流Ｉｎの値を調整する。すなわち、この例では、制御電圧Ｖｃが維持され、制御電圧Ｖｃ２が徐々に低下しているため、差動アンプ７９の出力電圧は徐々に低下し、電流Ｉｎは徐々に小さくなる。

図１６は、電流Ｉｎが電流Ｉｐと同程度の電流値に収束した場合の動作を表すものであり、（Ａ）は信号ＩＮの波形を示し、（Ｂ）は信号ＯＵＴ１の波形を示し、（Ｃ）は信号ＯＵＴＰの波形を示し、（Ｄ）は信号ＯＵＴＮの波形を示し、（Ｅ）は容量素子３６に対する充放電電流Ｉcpの波形を示し、（Ｆ）は制御電圧Ｖｃの波形を示し、（Ｇ）は容量素子７６に対する充放電電流Ｉcp2の波形を示し、（Ｈ）は制御電圧Ｖｃ２の波形を示す。

バッファ回路５０は、制御電圧Ｖｃに基づいて、論理しきい値電圧Ｖlogicと同程度の直流レベルＶdc2を有する信号ＯＵＴ１を生成する（図１６（Ｂ））。そして、バッファ２３およびインバータ２４は、信号ＯＵＴ１に基づいて、信号ＯＵＴＰ，ＯＵＴＮを生成する（図１６（Ｃ），（Ｄ））。

チャージポンプ８１では、トランジスタＰ６４は、信号ＯＵＴＮが低レベルである期間（例えばタイミングｔ８１〜ｔ８２の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｐにより充電される（図１６（Ｅ））。同様に、トランジスタＮ６５は、信号ＯＵＴＮが高レベルである期間（例えばタイミングｔ８２〜ｔ８３の期間）においてオン状態になり、容量素子３６は、この期間において、電流Ｉｎにより放電される（図１６（Ｅ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるとともに、電流Ｉｎが電流Ｉｐと等しくなるため、容量素子３６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図１６（Ｆ））。

また、チャージポンプ８２では、トランジスタＰ８４は、信号ＯＵＴＰが低レベルである期間（例えばタイミングｔ８２〜ｔ８３の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｐにより充電される（図１６（Ｇ））。同様に、トランジスタＮ８５は、信号ＯＵＴＰが高レベルである期間（例えばタイミングｔ８１〜ｔ８２の期間）においてオン状態になり、容量素子７６は、この期間において、電流Ｉｎにより放電される（図１６（Ｇ））。その際、電流Ｉｐにより充電される期間の長さが、電流Ｉｎにより放電される期間の長さと等しくなるとともに、電流Ｉｎが電流Ｉｐと等しくなるため、容量素子７６における充電量と放電量がつりあい、制御電圧Ｖｃが維持される（図１６（Ｈ））。

このように、デューティ比補正回路４では、容量素子３６における充電量と放電量がつりあい、かつ、容量素子７６における充電量と放電量がつりあうように、可変電流源７３の電流Ｉｎおよび信号ＯＵＴ１の直流レベルＶdc2が設定される。このようにして、デューティ比補正回路４では、信号ＯＵＴＰ，ＯＵＴＮのデューティ比を、それぞれ５０％程度にすることができる。

＜３．適用例＞
次に、上記実施の形態および変形例で説明したデューティ比補正回路の適用例について説明する。

図１７は、上記実施の形態等のデューティ比補正回路が適用される位相同期回路１００の一構成例を表すものである。位相同期回路１００は、位相周波数比較回路（ＰＦＤ；Phase Frequency Detector）１０１と、チャージポンプ１０２と、ループフィルタ１０３と、電圧制御発振回路１０４と、分周回路１０５と、デューティ比補正回路１０６とを備えている。位相周波数比較回路１０１は、クロック信号ＣＫ１の位相と、クロック信号ＣＫ３の位相とを比較し、比較結果を出力するものである。チャージポンプ１０２は、位相周波数比較回路１０１から供給された比較結果に基づいて、ループフィルタ１０３に対して電流を流し込み、もしくはループフィルタ１０３から電流をシンクするものである。ループフィルタ１０３は、チャージポンプ１０２から供給された電流信号をフィルタリングしつつ電圧信号に変換して、電圧Ｖctrlを生成する。電圧制御発振回路１０４は、電圧Ｖctrlに応じた周波数のクロック信号ＣＫ２を生成するものである。分周回路１０５は、クロック信号ＣＫ２を所定の分周比で分周してクロック信号ＣＫ３を生成するものである。デューティ比補正回路１０６は、クロック信号ＣＫ２のデューティ比を補正し、クロック信号ＣＫ４を生成するものである。このデューティ比補正回路１０６は、上記実施の形態等に係るデューティ比補正回路１〜４等により構成されている。

この例では、デューティ比補正回路１〜４などを位相同期回路１００に適用したが、これに限定されるものではなく、信号のデューティ比を補正する必要がある様々な用途に適用することができる。具体的には、例えば、クロックデータリカバリなどの用途に適用することができる。

以上、いくつかの実施の形態および変形例、ならびに適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の第２の実施の形態に係るデューティ比補正回路３，４では、電流Ｉｎが電流Ｉｐと等しくなるように制御したが、これに限定されるものではなく、これに代えて、例えば、図１８に示すデューティ比補正回路３Ａのように、電流Ｉｐが電流Ｉｎと等しくなるように制御してもよい。デューティ比補正回路３Ａは、デューティ比検出回路７０Ａを備えている。デューティ比検出回路７０Ａは、差動アンプ７９Ａと、可変電流源７２Ａを有している。トランジスタＰ３４，Ｎ３５、可変電流源７２Ａ、および電流源３３は、チャージポンプ９１を構成し、トランジスタＰ７４，Ｎ７５、可変電流源７２Ａ、および電流源３３は、チャージポンプ９２を構成する。差動アンプ７９Ａの正入力端子は、トランジスタＰ３４，Ｎ３５のドレインおよび容量素子３６の一端に接続されるとともにバッファ回路１０のトランジスタＮ１２，Ｐ１３のゲートに接続され、負入力端子は、トランジスタＰ７４，Ｎ７５のドレインおよび容量素子７６の一端に接続されている。可変電流源７２Ａは、容量素子３６，７６に対して流し込む電流Ｉｐを生成する回路であり、差動アンプ７９Ａの出力電圧に基づいて電流Ｉｐの大きさを変更できるように構成したものである。この例では、可変電流源７２Ａは、差動アンプ７９Ａの出力電圧が高いほど電流Ｉｐの電流量を大きくするようになっている。可変電流源７２Ａの一端はトランジスタＰ３４，７４のソースに接続され、他端には電源電圧ＶＤＤが供給されている。デューティ比補正回路３Ａでは、電流Ｉｐが電流Ｉｎよりも小さい場合には、制御電圧Ｖｃ２を低くすることにより、電流Ｉｐを大きくするように制御する。また、電流Ｉｐが電流Ｉｎよりも大きい場合には、制御電圧Ｖｃ２を高くすることにより、電流Ｉｐを小さくするように制御する。このような負帰還動作により、電流Ｉｐが電流Ｉｎと等しくなるように制御される。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するバッファ回路と、
前記第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成する波形整形部と、
第１の容量素子と、
前記第３の信号に基づいて前記第１の容量素子を選択的に充放電することにより前記第１の制御信号を発生させる第１の充放電制御回路と
を備えたデューティ比補正回路。

（２）第１の電流源と、
第２の電流源と
をさらに備え、
前記第１の充放電制御回路は、前記第１の電流源の電流により前記第１の容量素子を充電し、前記第２の電流源の電流により前記第１の容量素子を放電する
前記（１）に記載のデューティ比補正回路。

（３）第２の容量素子と、
前記第３の信号に基づいて前記第２の容量素子を選択的に充放電することにより第２の制御信号を発生させる第２の充放電制御回路をさらに備え、
前記第１の電流源または前記第２の電流源は、前記第１の制御信号と前記第２の制御信号との信号差に基づいて電流値が変化する可変電流源である
前記（２）に記載のデューティ比補正回路。

（４）前記第２の充放電制御回路は、前記第１の電流源の電流により前記第２の容量素子を充電し、前記第２の電流源の電流により前記第２の容量素子を放電する
前記（３）に記載のデューティ比補正回路。

（５）前記第２の信号は、第１の極性信号および第２の極性信号からなり、
前記波形整形部は、
前記第１の極性信号を波形整形して、デューティ比補正の対象となる第３の極性信号を生成する第１の波形整形部と、
前記第２の極性信号を波形整形して、デューティ比補正の対象となる第４の極性信号を生成する第２の波形整形部と
を有し、
前記第１の充放電制御回路は、
前記第３の極性信号に基づいて前記第１の電流源と前記第１の容量素子との間を接続切断する第１のトランジスタと、
前記第４の極性信号に基づいて前記第２の電流源と前記第１の容量素子との間を接続切断する第２のトランジスタと
を有する
前記（３）または（４）に記載のデューティ比補正回路。

（６）前記第１の充放電制御回路は、
前記第３の信号に基づいて前記第１の電流源と前記第１の容量素子との間を接続切断する第１のトランジスタと、
前記第３の信号に基づいて前記第２の電流源と前記第１の容量素子との間を接続切断する第２のトランジスタと
を有する
前記（３）または（４）に記載のデューティ比補正回路。

（７）前記第２の充放電制御回路は、
前記第１の電流源と前記第２の容量素子との間に挿設され、前記第１のトランジスタが切断状態になる期間において接続状態になる第３のトランジスタと、
前記第２の電流源と前記第２の容量素子との間に挿設され、前記第２のトランジスタが切断状態になる期間において接続状態になる第４のトランジスタと
を有する
前記（５）または（６）に記載のデューティ比補正回路。

（８）入力クロック信号の位相と、帰還クロック信号の位相とを比較する位相比較回路と、
前記位相比較回路における比較結果に基づいて第１の信号を生成する発振回路と、
前記第１の信号を分周して前記帰還クロック信号を生成する分周回路と、
前記第１の信号に基づいて動作するデューティ比補正回路と
を備え、
前記デューティ比補正回路は、
前記第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するバッファ回路と、
前記第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成する波形整形部と、
第１の容量素子と、
前記第３の信号に基づいて前記第１の容量素子を選択的に充放電することにより前記第１の制御信号を発生させる第１の充放電制御回路と
を有する
位相同期回路。

１〜４，３Ａ…デューティ比補正回路、１０，５０…バッファ回路、１１，５１…バッファ部、Ｎ１２，Ｐ１３，Ｎ１４，Ｐ１５，Ｎ１６，Ｐ１７，Ｐ３４，Ｎ３５，Ｎ５４，Ｐ５５，Ｐ６４，Ｎ６５，Ｐ７４，Ｎ７５，Ｐ８４，Ｎ８５…トランジスタ，２１，２２，２４，７７，７８…インバータ、２３…バッファ、３０，６０，７０，７０Ａ，８０…デューティ比検出回路、３１，６１，７１，７２，８１，８２，９１，９２…チャージポンプ、３２，３３…電流源、３６，７６…容量素子、７２Ａ，７３…可変電流源、７９，７９Ａ…差動アンプ、Ｉcp，Ｉcp2…充放電電流、ＩＮＤ，ＯＵＴＤ…差動信号、ＩＮ，ＩＮＰ，ＩＮＮ，ＯＵＴＮ，ＯＵＴＮ１，ＯＵＴＰ，ＯＵＴＰ１…信号、Ｉｐ，Ｉｎ…電流、Ｖｃ，Ｖｃ２…制御電圧、Ｖcom1，Ｖcom2…コモンモード電圧、Ｖdc1，Ｖdc2…直流レベル。

Claims (8)

1. 第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するバッファ回路と、
   前記第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成する波形整形部と、
   第１の容量素子と、
   前記第３の信号に基づいて前記第１の容量素子を選択的に充放電することにより前記第１の制御信号を発生させる第１の充放電制御回路と
   を備えたデューティ比補正回路。
2. 第１の電流源と、
   第２の電流源と
   をさらに備え、
   前記第１の充放電制御回路は、前記第１の電流源の電流により前記第１の容量素子を充電し、前記第２の電流源の電流により前記第１の容量素子を放電する
   請求項１に記載のデューティ比補正回路。
3. 第２の容量素子と、
   前記第３の信号に基づいて前記第２の容量素子を選択的に充放電することにより第２の制御信号を発生させる第２の充放電制御回路をさらに備え、
   前記第１の電流源または前記第２の電流源は、前記第１の制御信号と前記第２の制御信号との信号差に基づいて電流値が変化する可変電流源である
   請求項２に記載のデューティ比補正回路。
4. 前記第２の充放電制御回路は、前記第１の電流源の電流により前記第２の容量素子を充電し、前記第２の電流源の電流により前記第２の容量素子を放電する
   請求項３に記載のデューティ比補正回路。
5. 前記第２の信号は、第１の極性信号および第２の極性信号からなり、
   前記波形整形部は、
   前記第１の極性信号を波形整形して、デューティ比補正の対象となる第３の極性信号を生成する第１の波形整形部と、
   前記第２の極性信号を波形整形して、デューティ比補正の対象となる第４の極性信号を生成する第２の波形整形部と
   を有し、
   前記第１の充放電制御回路は、
   前記第３の極性信号に基づいて前記第１の電流源と前記第１の容量素子との間を接続切断する第１のトランジスタと、
   前記第４の極性信号に基づいて前記第２の電流源と前記第１の容量素子との間を接続切断する第２のトランジスタと
   を有する
   請求項３に記載のデューティ比補正回路。
6. 前記第１の充放電制御回路は、
   前記第３の信号に基づいて前記第１の電流源と前記第１の容量素子との間を接続切断する第１のトランジスタと、
   前記第３の信号に基づいて前記第２の電流源と前記第１の容量素子との間を接続切断する第２のトランジスタと
   を有する
   請求項３に記載のデューティ比補正回路。
7. 前記第２の充放電制御回路は、
   前記第１の電流源と前記第２の容量素子との間に挿設され、前記第１のトランジスタが切断状態になる期間において接続状態になる第３のトランジスタと、
   前記第２の電流源と前記第２の容量素子との間に挿設され、前記第２のトランジスタが切断状態になる期間において接続状態になる第４のトランジスタと
   を有する
   請求項５に記載のデューティ比補正回路。
8. 入力クロック信号の位相と、帰還クロック信号の位相とを比較する位相比較回路と、
   前記位相比較回路における比較結果に基づいて第１の信号を生成する発振回路と、
   前記第１の信号を分周して前記帰還クロック信号を生成する分周回路と、
   前記第１の信号に基づいて動作するデューティ比補正回路と
   を備え、
   前記デューティ比補正回路は、
   前記第１の信号に基づいて、第１の制御信号に応じた直流成分を有する第２の信号を生成するバッファ回路と、
   前記第２の信号を波形整形して、デューティ比補正の対象となる第３の信号を生成する波形整形部と、
   第１の容量素子と、
   前記第３の信号に基づいて前記第１の容量素子を選択的に充放電することにより前記第１の制御信号を発生させる第１の充放電制御回路と
   を有する
   位相同期回路。
   

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