JP2015120620A - Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体 - Google Patents

Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体 Download PDF

Info

Publication number
JP2015120620A
JP2015120620A JP2013265771A JP2013265771A JP2015120620A JP 2015120620 A JP2015120620 A JP 2015120620A JP 2013265771 A JP2013265771 A JP 2013265771A JP 2013265771 A JP2013265771 A JP 2013265771A JP 2015120620 A JP2015120620 A JP 2015120620A
Authority
JP
Japan
Prior art keywords
crystal film
main surface
crystal
substrate
based crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013265771A
Other languages
English (en)
Other versions
JP5892495B2 (ja
Inventor
公平 佐々木
Kohei Sasaki
公平 佐々木
東脇　正高
Masataka Towaki
正高 東脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Information and Communications Technology
Tamura Corp
Original Assignee
National Institute of Information and Communications Technology
Tamura Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Information and Communications Technology, Tamura Corp filed Critical National Institute of Information and Communications Technology
Priority to JP2013265771A priority Critical patent/JP5892495B2/ja
Priority to US14/581,893 priority patent/US9245749B2/en
Priority to CN201410810880.9A priority patent/CN104726935B/zh
Priority to EP14200002.5A priority patent/EP2889398B1/en
Publication of JP2015120620A publication Critical patent/JP2015120620A/ja
Application granted granted Critical
Publication of JP5892495B2 publication Critical patent/JP5892495B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/06—Heating of the deposition chamber, the substrate or the materials to be evaporated
    • C30B23/063—Heating of the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】量産に十分な成長速度で、結晶品質や表面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することのできるＧａ２Ｏ３系結晶膜の成膜方法、及びその成膜方法により成膜されたＧａ２Ｏ３系結晶膜を含む結晶積層構造体を提供する。【解決手段】一実施の形態として、Ｇａ２Ｏ３系基板１０の面方位が（００１）である主面１１上に、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜１２をエピタキシャル成長させる、Ｇａ２Ｏ３系結晶膜１２の成膜方法を提供する。【選択図】図１

Description

本発明は、Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体に関する。
従来、Ｇａ２Ｏ３系基板上にＧａ２Ｏ３系結晶膜をエピタキシャル成長させる技術が知られている（例えば、特許文献１参照）。
特許文献１によれば、主面の面方位が（００１）であるＧａ２Ｏ３系基板上に成長温度７００℃でＧａ２Ｏ３系結晶膜を成長させた場合、Ｇａ２Ｏ３系結晶膜の成長速度はおよそ９０ｎｍ／ｈである。また、主面の面方位が（０１０）であるＧａ２Ｏ３系基板上に成長温度７００℃でＧａ２Ｏ３系結晶膜を成長させた場合、Ｇａ２Ｏ３系結晶膜の成長速度はおよそ１３０ｎｍ／ｈである。
国際公開第２０１３／０３５４６４号
Ｇａ２Ｏ３系結晶膜の成長速度は、Ｇａ２Ｏ３系結晶膜の量産性を考慮した場合には高いほど好ましく、最低でも０．１μｍ／ｈ程度の速度が求められる。一方で、Ｇａ２Ｏ３系結晶膜の成長速度が高くても、結晶品質や表面の平坦性が十分でない場合は、実用には耐えられない。
したがって、本発明の目的の１つは、量産に十分な成長速度で、結晶品質や表面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することのできるＧａ２Ｏ３系結晶膜の成膜方法、及びその成膜方法により成膜されたＧａ２Ｏ３系結晶膜を含む結晶積層構造体を提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］〜［３］のＧａ２Ｏ３系結晶膜の成膜方法を提供する。
［１］Ｇａ２Ｏ３系基板の面方位が（００１）である主面上に、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜をエピタキシャル成長させる、Ｇａ２Ｏ３系結晶膜の成膜方法。
［２］前記Ｇａ２Ｏ３系結晶膜の主面が、ＲＭＳ値が１ｎｍ以下の平坦性を有する、前記［１］に記載のＧａ２Ｏ３系結晶膜の成膜方法。
［３］前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、前記［１］又は［２］に記載のＧａ２Ｏ３系結晶膜の成膜方法。
また、本発明の他の態様は、上記目的を達成するために、下記［４］、［５］の結晶積層構造体を提供する。
［４］主面の面方位が（００１）であるＧａ２Ｏ３系基板と、前記Ｇａ２Ｏ３系基板の前記主面上にエピタキシャル結晶成長により形成され、その主面が、ＲＭＳ値が１ｎｍ以下の平坦性を有するＧａ２Ｏ３系結晶膜と、を含む結晶積層構造体。
［５］前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、前記［４］に記載の結晶積層構造体。
本発明によれば、量産に十分な成長速度で、結晶品質や表面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することのできるＧａ２Ｏ３系結晶膜の成膜方法、及びその成膜方法により成膜されたＧａ２Ｏ３系結晶膜を含む結晶積層構造体を提供することができる。
図１は、第１の実施の形態に係る結晶積層構造体の垂直断面図である。 図２（ａ）、（ｂ）は、それぞれ主面の面方位が（０１０）、（−２０１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。 図３（ａ）、（ｂ）は、それぞれ主面の面方位が（１０１）、（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。 図４は、面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と成長速度との関係を表すグラフである。 図５は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、Ｘ線ロッキングカーブ測定により得られたＸ線回折スペクトルを表すグラフである。 図６は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、２θ−ωスキャンにより得られたＸ線回折スペクトルを表すグラフである。 図７は、第２の実施の形態に係る高電子移動度トランジスタの垂直断面図である。 図８は、第３の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。 図９は、第４の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図１０は、第５の実施の形態に係るＭＯＳＦＥＴの垂直断面図である。
〔第１の実施の形態〕
（結晶積層構造体の構成）
図１は、第１の実施の形態に係る結晶積層構造体の垂直断面図である。結晶積層構造体１は、Ｇａ２Ｏ３系基板１０と、Ｇａ２Ｏ３系基板１０上にエピタキシャル結晶成長により形成されたＧａ２Ｏ３系結晶膜１２を有する。
Ｇａ２Ｏ３系基板１０は、Ｇａ２Ｏ３系単結晶からなる基板である。ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。また、Ｇａ２Ｏ３系基板１０は、Ｓｉ等の導電型不純物を含んでもよい。
Ｇａ２Ｏ３系基板１０の主面１１の面方位は、（００１）である。
Ｇａ２Ｏ３系基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growt）法等の融液成長法により育成したＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。
Ｇａ２Ｏ３系結晶膜１２は、Ｇａ２Ｏ３系基板１０と同様に、Ｇａ２Ｏ３系単結晶からなる。また、Ｇａ２Ｏ３系結晶膜１２はＧａ２Ｏ３系基板１０の主面１１上にエピタキシャル結晶成長により形成されるため、Ｇａ２Ｏ３系結晶膜１２の主面１３の面方位は、Ｇａ２Ｏ３系基板１０の主面１１と同じく、（００１）である。また、Ｇａ２Ｏ３系結晶膜１２は、Ｓｉ等の導電型不純物を含んでもよい。
Ｇａ２Ｏ３系結晶膜１２は、例えば、ＭＢＥ（Molecular Beam Epitaxy）法等の物理的気相成長法やＣＶＤ（Chemical Vapor Deposition）法等の化学的気相成長法により形成される。
Ｇａ２Ｏ３系結晶膜１２は、７５０℃以上の成長温度でのエピタキシャル成長により形成される。成長温度を７５０℃以上とすることにより、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高くなる。具体的には、主面１３のＲＭＳ値が１ｎｍ以下となる。
ここで、ＲＭＳ値は平坦性の指標となる数値であり、原子間力顕微鏡によりＧａ２Ｏ３結晶膜の主面の鉛直方向の高さと水平方向の位置との関係を表す曲線を測定し、その平均線から曲線までの偏差の二乗を平均した値の平方根を求めることにより得られる。
ＲＭＳ値が大きいと、例えば、結晶積層構造体１を用いてショットキーダイオードやＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）を製造する場合、Ｇａ２Ｏ３系結晶膜１２上に形成されたショットキー電極において電界集中が発生し、素子耐圧の低下を引き起こすおそれがある。これは、Ｇａ２Ｏ３系結晶膜１２の主面１３の凹凸により形成されたショットキー電極の底面の凹凸の凸部に電界が集中することによる。この電界集中を抑えるためのショットキー電極の底面の表面粗さの条件として、ＲＭＳ値が１ｎｍ以下であることが知られている。すなわち、Ｇａ２Ｏ３系結晶膜１２の主面１３のＲＭＳ値が１ｎｍ以下であれば、ショットキー電極における電界集中を抑えることができる。
また、成長温度を７５０℃以上とすることにより、結晶品質の高いＧａ２Ｏ３系結晶膜１２が得られる。なお、成長温度が９００℃を超えると、供給したＧａの再蒸発が急激に大きくなり、成長温度６００℃の時と比較して、成長速度が１／１０以下に低下する。このように、原料使用効率の面からは、成長温度は低い方が好ましい。したがって、Ｇａ２Ｏ３系結晶膜１２の成長温度は９００℃以下であることが好ましい。
Ｇａ２Ｏ３系結晶膜１２が結晶品質及び主面の平坦性に優れるため、Ｇａ２Ｏ３系結晶膜１２上に高品質な金属―半導体界面および絶縁膜―半導体界面を形成できる。このため、結晶積層構造体１を高品質な半導体装置の製造に用いることができる。
（Ｇａ２Ｏ３系結晶膜の評価）
以下に、Ｇａ２Ｏ３系結晶膜の主面の平坦性、成長速度、結晶品質についての評価結果を示す。なお、本評価においては、Ｇａ２Ｏ３系基板としてＧａ２Ｏ３基板を用いて、Ｇａ２Ｏ３系結晶膜として厚さおよそ１００〜３００ｎｍのＧａ２Ｏ３結晶膜をＭＢＥ法により形成した。また、Ｇａ２Ｏ３結晶膜の酸素源にはオゾンを用いた。
図２（ａ）、（ｂ）は、それぞれ主面の面方位が（０１０）、（−２０１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
図３（ａ）、（ｂ）は、それぞれ主面の面方位が（１０１）、（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
図２（ａ）、（ｂ）、及び図３（ａ）、（ｂ）の横軸はＧａ２Ｏ３結晶膜の成長温度（℃）を表し、縦軸はＧａ２Ｏ３結晶膜の主面のＲＭＳ値（ｎｍ）を表す。なお、ＲＭＳ値は、１μｍ角の領域における原子間力顕微鏡像から算出した。
図２（ｂ）、及び図３（ａ）は、Ｇａ２Ｏ３基板の主面の面方位が（−２０１）又は（１０１）である場合は、成長温度に依らず、平坦性に優れた（例えば、主面のＲＭＳ値が１ｎｍ以下）のＧａ２Ｏ３結晶膜が得られないことを示している。Ｇａ２Ｏ３結晶膜の平坦性が低い場合、研磨加工により平坦性を向上する方法も考えられるが、工程の増加に伴い製造コストが増加するため、好ましくない。
また、図２（ａ）は、Ｇａ２Ｏ３基板の主面の面方位が（０１０）である場合、成長温度がおよそ５５０〜６５０℃のときに、Ｇａ２Ｏ３結晶膜の主面のＲＭＳ値が１ｎｍ以下になることを示している。しかしながら、５５０〜６５０℃程度の成長温度では、結晶品質の高いＧａ２Ｏ３結晶膜を得ることはできない。具体的には、例えば、成長温度６００℃で形成した場合は、Ｇａ２Ｏ３結晶膜のエッチピット密度が１０６ｃｍ−２程度であるのに対し、成長温度７００℃で形成した場合には１０４ｃｍ−２程度に減少する(すなわち、欠陥が１／１００に減少する)。なお、Ｇａ２Ｏ３基板のエッチピット密度は１０４ｃｍ−２程度であり、成長温度を７００℃以上にすることで、Ｇａ２Ｏ３基板と同程度の品質のＧａ２Ｏ３結晶膜が得られる。
そして、図２（ａ）によれば、７００℃以上の領域では、主面のＲＭＳ値が１ｎｍ以下のＧａ２Ｏ３結晶膜を得ることができない。このことは、Ｇａ２Ｏ３基板の主面の面方位が（０１０）である場合、結晶品質と主面の平坦性の両方に優れたＧａ２Ｏ３結晶膜を得ることは困難であることを示している。
また、図３（ｂ）は、Ｇａ２Ｏ３基板の主面の面方位が（００１）である場合、成長温度が７５０℃以上のときに、Ｇａ２Ｏ３結晶膜の主面のＲＭＳ値が１ｎｍ以下になることを示している。
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、Ｇａ２Ｏ３系結晶膜の成長温度が７５０℃以上のときに、主面のＲＭＳ値が１ｎｍ以下になるといえる。
図４は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と成長速度との関係を表すグラフである。
図４の横軸はＧａ２Ｏ３結晶膜の成長温度（℃）を表し、縦軸はＧａ２Ｏ３結晶膜の成長速度（μｍ／ｈ）を表す。
図４によれば、Ｇａ２Ｏ３系結晶膜の主面のＲＭＳ値が１ｎｍ以下になる７５０℃以上の成長温度における成長速度は、６００〜７００℃の比較的低い成長温度における成長速度よりも低くなっているものの、０．４μｍ／ｈ程度の値は得られており、Ｇａ２Ｏ３結晶膜の量産性に問題がないことがわかった。
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、Ｇａ２Ｏ３系結晶膜の成長温度が７５０℃以上のときに、０．４μｍ／ｈ程度の成長速度が得られる。
図５は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、Ｘ線ロッキングカーブ測定により得られたＸ線回折スペクトルを表すグラフである。
図５の横軸はＸ線の入射角ω（ｄｅｇｒｅｅ）を表し、縦軸はＸ線の回折強度（任意単位）を表す。
図５は、Ｇａ２Ｏ３基板（Ｇａ２Ｏ３結晶膜なし）のスペクトル、及び６００℃、６５０℃、７００℃、７２５℃、７５０℃、及び７７５℃でそれぞれＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体のスペクトルを示す。ここで、図５の各スペクトルに含まれる回折ピークは、（００２）面の回折ピークである。
図５は、いずれの結晶積層構造体の回折ピークも、Ｇａ２Ｏ３基板の回折ピークとほぼ同じ半値幅を有することを示している。このことは、６００〜７７５℃のいずれの成長温度でＧａ２Ｏ３結晶膜を成長させたとしても、結晶軸方向のばらつきが小さいＧａ２Ｏ３結晶膜が得られることを示している。
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、６００〜７７５℃のいずれの成長温度でＧａ２Ｏ３系結晶膜を成長させたとしても、結晶軸方向のばらつきが小さいＧａ２Ｏ３系結晶膜を得ることができる。
図６は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、２θ−ωスキャンにより得られたＸ線回折スペクトルを表すグラフである。
図６の横軸はＸ線の入射方位と反射方位のなす角２θ（ｄｅｇｒｅｅ）を表し、縦軸はＸ線の回折強度（任意単位）を表す。
図６は、Ｇａ２Ｏ３基板（Ｇａ２Ｏ３結晶膜なし）のスペクトル、及び６００℃、６５０℃、７００℃、７２５℃、７５０℃、及び７７５℃でそれぞれＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体のスペクトルを示す。
図６は、６００〜７２５℃の成長温度でＧａ２Ｏ３結晶膜を成長させた結晶積層構造体のスペクトルにおいて見られる異相の存在に起因する（−４０１）面の回折ピークが、７５０℃以上の成長温度でＧａ２Ｏ３結晶膜を成長させた結晶積層構造体のスペクトルにおいて消滅することを示している。このことは、７５０℃以上の成長温度でＧａ２Ｏ３結晶膜を成長させることにより、単相のＧａ２Ｏ３結晶膜が得られることを示している。なお、２θ＝２６°付近のブロードなピークは、Ｘ線回折装置の基板フォルダからの回折に起因するものである。
また、７５０℃の成長温度で形成したＧａ２Ｏ３結晶膜のエッチピット密度は１０４ｃｍ−２程度であり、１０４ｃｍ−２程度であるＧａ２Ｏ３基板のエッチピット密度とほぼ等しかった。このことは、Ｇａ２Ｏ３結晶膜がＧａ２Ｏ３基板と同程度の高い結晶品質を有することを示している。
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜を成長させることにより、単相のＧａ２Ｏ３系結晶膜が得られる。
そして、図５のＸ線回折スペクトルから得られる評価結果と図６のＸ線回折スペクトルから得られる評価結果を総合すれば、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜を成長させることにより、結晶品質に優れたＧａ２Ｏ３系結晶膜が得られることがわかる。
〔第２の実施の形態〕
第２の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つである高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）について説明する。
図７は、第２の実施の形態に係る高電子移動度トランジスタの垂直断面図である。この高電子移動度トランジスタ２は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、高電子移動度トランジスタ２は、Ｇａ２Ｏ３系結晶膜１２の主面１３上の電子供給層２１、電子供給層２１上のゲート電極２３、ソース電極２４、及びドレイン電極２５を含む。ゲート電極２３は、ソース電極２４とドレイン電極２５との間に配置される。
ゲート電極２３は電子供給層２１の主面２２に接触してショットキー接合を形成する。また、ソース電極２４及びドレイン電極２５は、電子供給層２１の主面２２に接触してオーミック接合を形成する。
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。また、Ｇａ２Ｏ３系結晶膜１２はｉ型であり、電子走行層として機能する。
電子供給層２１は、例えば、Ｓｉ、Ｓｎ等のドナーが添加されたβ−（ＡｌＧａ）２Ｏ３単結晶からなり、Ｇａ２Ｏ３系結晶膜１２上にエピタキシャル成長により形成される。
Ｇａ２Ｏ３系結晶膜１２と電子供給層２１とはバンドギャップの大きさが異なるので、その界面ではバンドの不連続が生じ、電子供給層２１のドナーから発生した電子がＧａ２Ｏ３系結晶膜１２側に集まって界面近傍の領域に分布し、二次元電子ガスと呼ばれる電子層が形成される。
このように、電子供給層２１には、ゲート電極２３とのショットキー接合により発生する第１の空乏層と、二次元電子ガスの形成による第２の空乏層とが発生する。電子供給層２１は、第１の空乏層と第２の空乏層とが接するような厚さを有する。
そして、ゲート電極２３に電圧を加えることにより、第１及び第２の空乏層の厚さを変化させて二次元電子ガスの濃度を調節し、ドレイン電流を制御する。
Ｇａ２Ｏ３系結晶膜１２の厚さは、特に限定されないが、１ｎｍ以上であることが好ましい。また、電子供給層２１の厚さは、ドーピング濃度に応じて０．００１〜１μｍに設定される。
高電子移動度トランジスタ２においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２上に形成される電子供給層２１の主面２２の平坦性も高くなり、電子供給層２１とショットキー接合を形成するゲート電極２３における電界集中が抑えられる。このため、高電子移動度トランジスタ２の耐圧性能の低下が抑えられる。
〔第３の実施の形態〕
第３の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）について説明する。
図８は、第３の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。このＭＥＳＦＥＴ３は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ＭＥＳＦＥＴ３は、Ｇａ２Ｏ３系結晶膜１２上のゲート電極３１、ソース電極３２、及びドレイン電極３３を含む。ゲート電極３１は、ソース電極３２とドレイン電極３３との間に配置される。
ゲート電極３１はＧａ２Ｏ３系結晶膜１２の主面１３に接触してショットキー接合を形成する。また、ソース電極３２及びドレイン電極３３は、Ｇａ２Ｏ３系結晶膜１２の主面１３に接触してオーミック接合を形成する。
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。
本実施の形態においては、Ｇａ２Ｏ３系結晶膜１２はｎ型であり、ソース電極３２及びドレイン電極３３との接触部付近におけるドナー濃度が他の部分におけるドナー濃度よりも高い。
ゲート電極３１に印加するバイアス電圧を制御することにより、Ｇａ２Ｏ３系結晶膜１２内のゲート電極３１下の空乏層の厚さを変化させ、ドレイン電流を制御することができる。
ＭＥＳＦＥＴ３においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２とショットキー接合を形成するゲート電極３１における電界集中が抑えられる。このため、ＭＥＳＦＥＴ３の耐圧性能の低下が抑えられる。
〔第４の実施の形態〕
第４の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるショットキーバリアダイオードについて説明する。
図９は、第４の実施の形態に係るショットキーバリアダイオードの垂直断面図である。このショットキーバリアダイオード４は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ショットキーバリアダイオード４は、Ｇａ２Ｏ３系結晶膜１２の主面１３上のショットキー電極４１、Ｇａ２Ｏ３系基板１０の主面１１と反対側の主面１４上のオーミック電極４２を含む。
ショットキー電極４１はＧａ２Ｏ３系結晶膜１２の主面１３に接触してショットキー接合を形成する。また、オーミック電極４２は、Ｇａ２Ｏ３系基板１０の主面１４に接触してオーミック接合を形成する。
本実施の形態においては、Ｇａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２はｎ型であり、Ｇａ２Ｏ３系結晶膜１２のドナー濃度はＧａ２Ｏ３系基板１０のドナー濃度よりも低い。
ショットキーバリアダイオード４に対して順方向の電圧（ショットキー電極４１側が正電位）を印加すると、Ｇａ２Ｏ３系基板１０からＧａ２Ｏ３系結晶膜１２へ移動する電子が増加する。これにより、ショットキー電極４１からオーミック電極４２へ順方向電流が流れる。
一方、ショットキーバリアダイオード４に対して逆方向の電圧（ショットキー電極４１側が負電位）を印加すると、ショットキーバリアダイオード４を流れる電流はほぼゼロとなる。
ショットキーバリアダイオード４においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２とショットキー接合を形成するショットキー電極４１における電界集中が抑えられる。このため、ショットキーバリアダイオード４の耐圧性能の低下が抑えられる。
〔第５の実施の形態〕
第５の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるＭＯＳＦＥＴ（Metal-oxide-Semiconductor Field Effect Transistor）について説明する。
図１０は、第５の実施の形態に係るＭＯＳＦＥＴの垂直断面図である。このＭＯＳＦＥＴ５は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ＭＯＳＦＥＴ５は、Ｇａ２Ｏ３系結晶膜１２上の酸化物絶縁膜５２、ゲート電極５１、ソース電極５３、及びドレイン電極５４を含む。酸化物絶縁膜５２、ゲート電極５１は、ソース電極５３とドレイン電極５４との間に配置される。
ゲート電極５１はＧａ２Ｏ３系結晶膜１２の主面１３上に酸化物絶縁膜５２を介して形成される。また、ソース電極５３及びドレイン電極５４は、Ｇａ２Ｏ３系結晶膜１２の主面１３に接触してオーミック接合を形成する。
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。
ゲート電極５１に印加するバイアス電圧を制御することにより、Ｇａ２Ｏ３系結晶膜１２内を流れるドレイン電流を制御することができる。
ＭＯＳＦＥＴ５においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２と酸化物絶縁膜５２との界面を急峻にでき、電界集中やチャネル移動度の低下等を抑制できる。
（実施の形態の効果）
上記実施の形態によれば、量産に十分な成長速度で、結晶品質や主面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することができる。また、Ｇａ２Ｏ３系結晶膜が結晶品質及び主面の平坦性に優れるため、Ｇａ２Ｏ３系結晶膜上に品質のよい結晶膜を成長させることができる。このため、本実施の形態に係るＧａ２Ｏ３系結晶膜を含む結晶積層構造体を高品質な半導体装置の製造に用いることができる。
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…結晶積層構造体、１０…Ｇａ２Ｏ３系基板、１１…主面、１２…Ｇａ２Ｏ３系結晶膜

Claims (5)

  1. Ｇａ２Ｏ３系基板の面方位が（００１）である主面上に、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜をエピタキシャル成長させる、
    Ｇａ２Ｏ３系結晶膜の成膜方法。
  2. 前記Ｇａ２Ｏ３系結晶膜の主面が、ＲＭＳ値が１ｎｍ以下の平坦性を有する、
    請求項１に記載のＧａ２Ｏ３系結晶膜の成膜方法。
  3. 前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、
    請求項１又は２に記載のＧａ２Ｏ３系結晶膜の成膜方法。
  4. 主面の面方位が（００１）であるＧａ２Ｏ３系基板と、
    前記Ｇａ２Ｏ３系基板の前記主面上にエピタキシャル結晶成長により形成され、その主面が、ＲＭＳ値が１ｎｍ以下の平坦性を有するＧａ２Ｏ３系結晶膜と、
    を含む結晶積層構造体。
  5. 前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、
    請求項４に記載の結晶積層構造体。
JP2013265771A 2013-12-24 2013-12-24 Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体 Active JP5892495B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013265771A JP5892495B2 (ja) 2013-12-24 2013-12-24 Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体
US14/581,893 US9245749B2 (en) 2013-12-24 2014-12-23 Method of forming Ga2O3-based crystal film and crystal multilayer structure
CN201410810880.9A CN104726935B (zh) 2013-12-24 2014-12-23 Ga2O3系晶体膜的成膜方法和晶体层叠结构体
EP14200002.5A EP2889398B1 (en) 2013-12-24 2014-12-23 Crystal multilayer structure and semiconductor device comprising ga2o3 crystal film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013265771A JP5892495B2 (ja) 2013-12-24 2013-12-24 Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体

Publications (2)

Publication Number Publication Date
JP2015120620A true JP2015120620A (ja) 2015-07-02
JP5892495B2 JP5892495B2 (ja) 2016-03-23

Family

ID=52144568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013265771A Active JP5892495B2 (ja) 2013-12-24 2013-12-24 Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体

Country Status (4)

Country Link
US (1) US9245749B2 (ja)
EP (1) EP2889398B1 (ja)
JP (1) JP5892495B2 (ja)
CN (1) CN104726935B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041593A (ja) * 2015-08-21 2017-02-23 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の形成方法
JP2019046984A (ja) * 2017-09-04 2019-03-22 株式会社Flosfia 半導体装置の製造方法および半導体装置
JP2020021829A (ja) * 2018-08-01 2020-02-06 国立研究開発法人物質・材料研究機構 半導体装置および半導体装置の製造方法
JP2020021828A (ja) * 2018-08-01 2020-02-06 国立研究開発法人物質・材料研究機構 半導体装置および半導体装置の製造方法
WO2023149180A1 (ja) * 2022-02-02 2023-08-10 信越化学工業株式会社 結晶性酸化物膜、積層構造体、半導体装置、及び結晶性酸化物膜の製造方法
JP7461325B2 (ja) 2021-09-13 2024-04-03 株式会社豊田中央研究所 酸化ガリウム系半導体基板の表面処理方法および半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5984069B2 (ja) 2013-09-30 2016-09-06 株式会社タムラ製作所 β−Ｇａ２Ｏ３系単結晶膜の成長方法、及び結晶積層構造体
JP6744523B2 (ja) * 2015-12-16 2020-08-19 株式会社タムラ製作所 半導体基板、並びにエピタキシャルウエハ及びその製造方法
US20170179987A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Embedded port in wearable mobile electronic device
WO2018045175A1 (en) * 2016-09-01 2018-03-08 Hrl Laboratories, Llc Normally-off gallium oxide based vertical transistors with p-type algan blocking layers
CN106876484B (zh) * 2017-01-23 2019-10-11 西安电子科技大学 高击穿电压氧化镓肖特基二极管及其制作方法
US10930743B2 (en) * 2017-06-28 2021-02-23 Flosfia Inc. Layered structure, semiconductor device including layered structure, and semiconductor system including semiconductor device
CN107785241B (zh) * 2017-10-09 2019-08-02 哈尔滨工业大学 一种在硅衬底上制备β-氧化镓薄膜的方法
TWI700737B (zh) * 2018-09-05 2020-08-01 財團法人工業技術研究院 半導體元件及其製造方法
WO2023073404A1 (en) 2021-10-27 2023-05-04 Silanna UV Technologies Pte Ltd Methods and systems for heating a wide bandgap substrate
WO2023084275A1 (en) 2021-11-10 2023-05-19 Silanna UV Technologies Pte Ltd Ultrawide bandgap semiconductor devices including magnesium germanium oxides
US11522103B1 (en) * 2021-11-10 2022-12-06 Silanna UV Technologies Pte Ltd Epitaxial oxide materials, structures, and devices
WO2023084274A1 (en) 2021-11-10 2023-05-19 Silanna UV Technologies Pte Ltd Epitaxial oxide materials, structures, and devices
KR102546042B1 (ko) * 2021-12-22 2023-06-22 주식회사루미지엔테크 HVPE법에 따른 Ga2O3 결정막 증착방법, 증착장치 및 이를 사용한 Ga2O3 결정막 증착 기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008303119A (ja) * 2007-06-08 2008-12-18 Nippon Light Metal Co Ltd 高機能性Ｇａ２Ｏ３単結晶膜及びその製造方法
JP2009091212A (ja) * 2007-10-10 2009-04-30 Nippon Light Metal Co Ltd 酸化ガリウム単結晶基板及びその製造方法
WO2013035464A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 結晶積層構造体及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1598450B1 (en) * 2003-02-24 2011-09-21 Waseda University Beta-Ga2O3 SINGLE CRYSTAL GROWING METHOD
JP2005235961A (ja) * 2004-02-18 2005-09-02 Univ Waseda Ｇａ２Ｏ３系単結晶の導電率制御方法
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
JP2008156141A (ja) * 2006-12-21 2008-07-10 Koha Co Ltd 半導体基板及びその製造方法
JP2010123920A (ja) * 2008-10-20 2010-06-03 Sumitomo Electric Ind Ltd 窒化物系半導体発光素子を作製する方法、及びエピタキシャルウエハを作製する方法
JP5136615B2 (ja) * 2010-09-08 2013-02-06 住友電気工業株式会社 Ｉｉｉ族窒化物半導体発光素子を製造する方法
WO2013035845A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 Ｇａ2Ｏ3系半導体素子
JP5866727B2 (ja) * 2011-09-08 2016-02-17 株式会社タムラ製作所 β−Ｇａ２Ｏ３単結晶膜の製造方法及び結晶積層構造体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008303119A (ja) * 2007-06-08 2008-12-18 Nippon Light Metal Co Ltd 高機能性Ｇａ２Ｏ３単結晶膜及びその製造方法
JP2009091212A (ja) * 2007-10-10 2009-04-30 Nippon Light Metal Co Ltd 酸化ガリウム単結晶基板及びその製造方法
WO2013035464A1 (ja) * 2011-09-08 2013-03-14 株式会社タムラ製作所 結晶積層構造体及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041593A (ja) * 2015-08-21 2017-02-23 株式会社タムラ製作所 Ｇａ２Ｏ３系結晶膜の形成方法
JP2019046984A (ja) * 2017-09-04 2019-03-22 株式会社Flosfia 半導体装置の製造方法および半導体装置
JP7065440B2 (ja) 2017-09-04 2022-05-12 株式会社Flosfia 半導体装置の製造方法および半導体装置
JP2020021829A (ja) * 2018-08-01 2020-02-06 国立研究開発法人物質・材料研究機構 半導体装置および半導体装置の製造方法
JP2020021828A (ja) * 2018-08-01 2020-02-06 国立研究開発法人物質・材料研究機構 半導体装置および半導体装置の製造方法
JP7160318B2 (ja) 2018-08-01 2022-10-25 国立研究開発法人物質・材料研究機構 半導体装置および半導体装置の製造方法
JP7162833B2 (ja) 2018-08-01 2022-10-31 国立研究開発法人物質・材料研究機構 半導体装置の製造方法
JP7461325B2 (ja) 2021-09-13 2024-04-03 株式会社豊田中央研究所 酸化ガリウム系半導体基板の表面処理方法および半導体装置
WO2023149180A1 (ja) * 2022-02-02 2023-08-10 信越化学工業株式会社 結晶性酸化物膜、積層構造体、半導体装置、及び結晶性酸化物膜の製造方法

Also Published As

Publication number Publication date
US20150179445A1 (en) 2015-06-25
US9245749B2 (en) 2016-01-26
JP5892495B2 (ja) 2016-03-23
EP2889398B1 (en) 2019-06-12
CN104726935B (zh) 2020-02-18
EP2889398A1 (en) 2015-07-01
CN104726935A (zh) 2015-06-24

Similar Documents

Publication Publication Date Title
JP5892495B2 (ja) Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体
US10211296B2 (en) P-doping of group-III-nitride buffer layer structure on a heterosubstrate
US9685323B2 (en) Buffer layer structures suited for III-nitride devices with foreign substrates
US8426893B2 (en) Epitaxial substrate for electronic device and method of producing the same
KR102573938B1 (ko) 화합물 반도체 기판
KR102171509B1 (ko) n형 질화알루미늄 단결정 기판 및 수직형 질화물 반도체 디바이스
US8816399B2 (en) Semiconductor device
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
JP6482732B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2016092169A (ja) 半導体装置およびその製造方法
WO2015115126A1 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP2016204214A (ja) Ｇａ２Ｏ３系結晶膜の形成方法、及び結晶積層構造体
JP2019075508A (ja) 半導体装置および半導体ウェーハ
US20220020871A1 (en) Stacked buffer in transistors
JP2017041593A (ja) Ｇａ２Ｏ３系結晶膜の形成方法
US20160013327A1 (en) Nitride semiconductor diode
JP2011258782A (ja) 窒化物半導体基板
JP2019047096A (ja) ダイヤモンド半導体素子
JP2010177416A (ja) 窒化物半導体装置
JP2021100051A (ja) ヘテロ構造およびその製造方法
WO2016047534A1 (ja) ＳｉＣ層を備えた半導体装置
Kimura et al. Electrical characterization of n+-InSb/p-Si heterojunctions grwon by surface reconstruction controlled epitaxy

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20150402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150602

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20151124

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20151214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160215

R150 Certificate of patent or registration of utility model

Ref document number: 5892495

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250