JP2015116042A - 直流電圧変換装置及び直流電圧変換装置の逆流防止方法 - Google Patents

Abstract

【課題】出力側からの逆流が生じない限り、出力電流が流れるスイッチング素子をオン又はオン／オフに駆動して損失を低減することが可能な直流電圧変換装置、及び該直流変換装置の逆流防止方法を提供する。
【解決手段】フルブリッジ回路１の入力側レグの上アームが有するＦＥＴ１１のドレインから入力された直流電圧を変換して出力側レグの上アームが有するＦＥＴ１３のドレインから出力する。ＦＥＴ１３は、正の出力電流が流れるように並列的に接続されたボディダイオードＤ３を含んでいる。第１電流検出器３が検出した出力電流が−１Ａより絶対値が大きい負の電流である場合、コンパレータ回路５の出力信号がＨレベルとなるため、駆動回路２がＦＥＴ１３の駆動を禁止する。その後、第２電流検出器４が検出した出力電流が１０Ａより多い場合、制御部６がコンパレータ回路５をリセットさせるため、駆動回路２がＦＥＴ１３の駆動の禁止を解除する。
【選択図】図１

Description

本発明は、インダクタに流れる電流をスイッチング素子でスイッチングして他のスイッチング素子に還流させることにより、入力された電圧を変換する直流電圧変換装置、及び該直流電圧変換装置の逆流防止方法に関する。

従来、２つのレグに含まれる４つのアームの夫々にスイッチング素子を有するフルブリッジ回路と、各レグ夫々の上下アームの接続点の間に介装されたインダクタとを備えており、各スイッチング素子を適当に駆動することによって、一のレグの上アームの一端に入力された電圧を変換して他のレグの上アームの一端から出力する直流電圧変換装置が知られている。

例えば、一のレグの上アームが有するスイッチング素子がインダクタに流入する電流をオン／オフし、同下アームが有するスイッチング素子がインダクタに流れる電流を同期整流して還流させることにより、電圧が降圧される。また、他のレグの下アームが有するスイッチング素子がインダクタに流れる電流をオン／オフし、同上アームが有するスイッチング素子がインダクタに流れる電流を同期整流して還流させることにより、電圧が昇圧される。

ところで、この種の直流電圧変換装置では、変換された電圧の負荷側にバッテリやキャパシタ等の電圧源となり得るものが接続されている場合、出力電圧が急激に低下したり、何らかの原因によって出力電圧よりも負荷側の電圧源の電圧が高くなったりするときに、負荷側から出力側のレグの上アームを介して電流が逆流する虞があった。

これに対し、特許文献１には、入力側のレグの下アームが有するスイッチング素子と、出力側のレグの上アームが有するスイッチング素子とをオフすることによって同期整流を停止させておき、これらのスイッチング素子に含まれるボディダイオードが整流を行うように構成された双方向コンバータが開示されている。

特開２０１２−２０５４２７号公報

しかしながら、特許文献１に開示された技術によれば、同期整流による損失の低減が期待できないため、ボディダイオードが導通してスイッチング素子における損失及び発熱量が増大するという問題がある。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、出力側からの逆流が生じない限り、出力電流が流れるスイッチング素子をオン又はオン／オフに駆動して損失を低減することが可能な直流電圧変換装置、及び該直流変換装置の逆流防止方法を提供することにある。

本発明に係る直流電圧変換装置は、第１乃至第４アームの夫々にスイッチング素子を有するフルブリッジ回路と、第１及び第２アームの接続点と第３及び第４アームの接続点との間に介装されたインダクタと、各スイッチング素子を駆動する駆動部とを備え、前記第１アームの一端に入力された電圧を変換して前記第３アームの一端から出力する直流電圧変換装置において、出力電流を検出する電流検出部と、該電流検出部が検出した電流が、負の第１閾値より絶対値が大きい負の電流であるか否かを判定する判定部とを備え、前記駆動部は、前記判定部が、前記第１閾値より絶対値が大きい負の電流であると判定した場合、前記第３アームが有するスイッチング素子の駆動を禁止するようにしてあることを特徴とする。

本発明に係る直流電圧変換装置は、一端同士が接続された第１及び第２スイッチング素子と、該第１及び第２スイッチング素子の接続点に一端が接続されたインダクタと、前記第１及び第２スイッチング素子を駆動する駆動部とを備え、前記第１スイッチング素子（又は前記インダクタ）の他端に印加された電圧を降圧（又は昇圧）して前記インダクタ（又は前記第２スイッチング素子）の他端から出力する直流電圧変換装置において、出力電流を検出する電流検出部と、該電流検出部が検出した電流が、負の第１閾値より絶対値が大きい負の電流であるか否かを判定する判定部とを備え、前記駆動部は、前記判定部が、前記第１閾値より絶対値が大きい負の電流であると判定した場合、前記第２スイッチング素子の駆動を禁止するようにしてあることを特徴とする。

本発明に係る直流電圧変換装置は、前記電流検出部は、検出した電流に応じた電圧を前記判定部に与えるようにしてあり、前記判定部は、ヒステリシス特性を有するコンパレータを含み、該コンパレータにて前記電流検出部から与えられた電圧が第１トリップ電圧を超えるか否かを判定するようにしてあることを特徴とする。

本発明に係る直流電圧変換装置は、前記第３アームが有するスイッチング素子又は第２スイッチング素子は、正の出力電流が流れる方向に並列的に接続されたダイオードを含み、出力電流を検出する第２の電流検出部と、該第２の電流検出部が検出した出力電流が所定電流より多いか否かを判定する第２の判定部とを備え、前記駆動部は、前記第２の判定部が多いと判定した場合、前記スイッチング素子又は第２スイッチング素子の駆動の禁止を解除するようにしてあることを特徴とする。

本発明に係る直流電圧変換装置は、前記第３アームが有するスイッチング素子又は第２スイッチング素子は、正の出力電流が流れる方向に並列的に接続されたダイオードを含み、前記判定部は、前記コンパレータにて前記電流検出部から与えられた電圧が第２トリップ電圧を超えるか否かを判定することにより、前記電流検出部が検出した出力電流が正の第２閾値より絶対値が大きい正の電流であるか否かを判定するようにしてあり、前記駆動部は、前記判定部が、前記第２閾値より絶対値が大きい正の電流であると判定した場合、前記スイッチング素子又は第２スイッチング素子の駆動の禁止を解除するようにしてあることを特徴とする。

本発明に係る直流電圧変換装置の逆流防止方法は、第１乃至第４アームの夫々にスイッチング素子を有するフルブリッジ回路と、第１及び第２アームの接続点と第３及び第４アームの接続点との間に介装されたインダクタと、出力側から逆流する電流を検出する電流検出部と、各スイッチング素子を駆動する駆動部とを備え、前記第１アームの一端に入力された電圧を変換して前記第３アームの一端から出力する直流電圧変換装置で出力電流の逆流を防止する方法であって、前記電流検出部が検出した電流が所定電流より多いか否かを判定し、多いと判定した場合、前記第３アームが有するスイッチング素子の駆動を禁止することを特徴とする。

本発明にあっては、フルブリッジ（Ｈブリッジ）回路に含まれる２つのレグの間にインダクタが介装されており、入力側レグの上アームの一端から入力された電圧を変換して出力側レグの上アームの一端から出力する。電流検出器が検出した出力電流が負の第１閾値より絶対値が大きい負の電流である場合、駆動部は出力側レグの上アームが有するスイッチング素子の駆動を禁止する。
これにより、出力側から電流が逆流する場合、出力側レグの上アームのスイッチング素子がオフとなって、出力側からの電流の流入が阻止される。

本発明にあっては、第１及び第２スイッチング素子の一端同士の接続点にインダクタの一端が接続されており、第１スイッチング素子の他端に印加された電圧を降圧及び同期整流してインダクタの他端から出力するか、又はインダクタの他端に印加された電圧を昇圧及び同期整流して第２スイッチング素子の他端から出力する。電流検出器が検出した出力電流が負の第１閾値より絶対値が大きい負の電流である場合、駆動部は同期整流を行う第２スイッチング素子の駆動を禁止する。
これにより、出力側から電流が逆流する場合、第２スイッチング素子による同期整流がオフとなって、出力側からの電流の流入が阻止される。

本発明にあっては、ヒステリシス特性を有するコンパレータにて、電流検出部から出力電流に応じて与えられた電圧が、出力電流に係る負の第１閾値に対応して設定された第１トリップ電圧を超えるか否かを判定する。
これにより、出力電流が第１閾値より絶対値が大きい負の電流であるか否かがコンパレータにて判定される。

本発明にあっては、出力側レグの上アームが有するスイッチング素子又は第２スイッチング素子が、正の出力電流が流れるように並列的に接続されたダイオードを含んでいる。上記何れかのスイッチング素子の駆動が禁止された後に、第２の電流検出部が検出した出力電流が所定電流より多い場合、駆動部は上記何れかのスイッチング素子の駆動の禁止を解除する。
これにより、負の出力電流が検出されて特定のスイッチング素子がオフとなった後に出力電流が正の電流になった場合、ダイオードに出力電流が流れるようになり、その出力電流が所定電流を超えたときに、特定のスイッチング素子のオフが解除される。

本発明にあっては、出力側レグの上アームが有するスイッチング素子又は第２スイッチング素子が、正の出力電流が流れるように並列的に接続されたダイオードを含んでいる。上記何れかのスイッチング素子の駆動が禁止された後に、電流検出部から出力電流に応じて与えられた電圧が、出力電流に係る正の第２閾値に対応して設定された第２トリップ電圧を超えるか否かを上記コンパレータにて判定する。コンパレータにて第２トリップ電圧を超えると判定した場合、即ち出力電流が第２閾値より絶対値が大きい正の電流であると判定した場合、駆動部は上記何れかのスイッチング素子の駆動の禁止を解除する。
これにより、負の出力電流が検出されて特定のスイッチング素子がオフとなった後に出力電流が正の電流になった場合、ダイオードに出力電流が流れるようになり、その出力電流が第２の閾値を超えたときに、特定のスイッチング素子のオフが解除される。

本発明によれば、出力側から電流が逆流する場合、出力側からの電流の流入が阻止される。
従って、出力側からの逆流が生じない限り、出力電流が流れるスイッチング素子をオン又はオン／オフに駆動して損失を低減することが可能となる。

本発明の実施の形態１に係る直流電圧変換装置の構成例を示す回路図である。 Ａは本発明の実施の形態１に係る直流電圧変換装置における第１電流検出器の検出特性を示す特性図であり、Ｂは同第２電流検出器の検出特性を示す特性図である。 本発明の実施の形態１に係る直流電圧変換装置におけるコンパレータ回路の比較特性を示す特性図である。 本発明の実施の形態１に係る直流電圧変換装置でコンパレータ回路をリセットするＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態２に係る直流電圧変換装置の構成例を示す回路図である。 本発明の実施の形態２に係る直流電圧変換装置における第１電流検出器の検出特性を示す特性図である。 Ａは本発明の実施の形態２に係る直流電圧変換装置におけるコンパレータ回路の比較特性を示す特性図であり、ＢはＡの縦軸と横軸とを入れ替えて表示した特性図である。 本発明の実施の形態３に係る直流電圧変換装置の構成例を示す回路図である。 本発明の実施の形態４に係る直流電圧変換装置の構成例を示す回路図である。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係る直流電圧変換装置の構成例を示す回路図である。直流電圧変換装置は、第１，第２，第３，第４アームの夫々にＮチャネル型のＭＯＳＦＥＴ（スイッチング素子に相当：以下ＦＥＴという）１１，１２，１３，１４を有するフルブリッジ回路１と、ＦＥＴ１１及び１２の接続点とＦＥＴ１３及び１４の接続点との間に介装されたインダクタ１５と、ＦＥＴ１１，１２，１３，１４夫々のゲートに接続された駆動回路２とを備え、第１アームの一端に入力された直流電圧を変換して第３アームの一端から出力する。

直流電圧変換装置は、また、第３アームの一端から出力された直流電圧を平滑するコンデンサＣ１と、出力電流を検出する第１電流検出器（電流検出部に相当）３及び第２電流検出器（第２の電流検出部に相当）４と、第１電流検出器３が検出した電流に応じた電圧と所定のトリップ電圧（第１トリップ電圧に相当）とを比較判定するヒステリシスコンパレータ回路（判定部及びコンパレータに相当：以下、単にコンパレータ回路という）５と、装置内の各部を制御する制御部６とを備える。

フルブリッジ回路１は、ＦＥＴ１１及び１２が入力側のレグを、ＦＥＴ１３及び１４が出力側のレグを構成しており、ＦＥＴ１１，１２，１３，１４の夫々が、ドレイン及びソース間に並列的に接続されたボディダイオード（ダイオードに相当）Ｄ１，Ｄ２，Ｄ３，Ｄ４を含んでなる。ＦＥＴ１２及び１４のソースは接地電位に接続されている。

フルブリッジ回路１の各アームが有するスイッチング素子はＮチャネル型のＦＥＴ１１乃至１４に限定されず、Ｐチャネル型のＦＥＴ、ＩＧＢＴ等の他のスイッチング素子を用いてもよい。但し、ＩＧＢＴのようなボディダイオード（寄生ダイオード）を含まないスイッチング素子を用いた場合は、少なくとも第３アームが有するスイッチング素子と並列にダイオードを接続しておくこととする。

駆動回路２は、制御部６から与えられた制御信号に基づいて、ＦＥＴ１１，１２，１３，１４夫々のゲートに駆動信号を与える。ここでは、制御部６によって制御される駆動回路２が、駆動部に相当する。ＦＥＴ１２のゲートには、ＦＥＴ１１のゲートに与えられる駆動信号をインバータ２１で反転した駆動信号が与えられる。ＦＥＴ１３のゲートには、ＦＥＴ１４のゲートに与えられる駆動信号をＮＯＲゲート２２で反転した駆動信号が与えられる。ＮＯＲゲート２２の入力端子のうち、ＦＥＴ１３のゲートに接続されていない方の入力端子２３は、後述するコンパレータ回路５によって通常Ｌ（ロウ）レベルに保持される。なお、駆動信号にいわゆるデッドタイムを与える回路については、図示及び説明を省略する。

第１電流検出器３は、出力電流が流れる電路に直列に介装された電流検出用の抵抗器Ｒ３１と、該抵抗器Ｒ３１の一端及び他端夫々にその一端が接続された抵抗器Ｒ３２及びＲ３３と、該抵抗器Ｒ３２及びＲ３３夫々の他端に反転入力端子及び非反転入力端子が接続された差動増幅器３０とを有する。差動増幅器３０の出力端子及び反転入力端子の間には、抵抗器Ｒ３４が接続されている。差動増幅器３０の非反転入力端子及び接地電位の間には、抵抗器Ｒ３５が接続されている。第１電流検出器３の出力電圧は、コンパレータ回路５の入力端子に与えられる。

第２電流検出器４は、抵抗器Ｒ３１の他端及び一端夫々にその一端が接続された抵抗器Ｒ４２及びＲ４３と、該抵抗器Ｒ４２及びＲ４３夫々の他端に反転入力端子及び非反転入力端子が接続された差動増幅器４０とを有する。差動増幅器４０の出力端子及び反転入力端子の間には、抵抗器Ｒ４４が接続されている。差動増幅器４０の非反転入力端子及び接地電位の間には、抵抗器Ｒ４５が接続されている。第２電流検出器４の出力電圧は、制御部６に与えられる。
なお、本装置にて出力電流に基づく制御が行われる場合は、出力電流の検出に用いられる電流検出器が第２電流検出器４を兼ねるようにしてもよい。

コンパレータ回路５は、該コンパレータ回路５の入力端子に一端が接続された抵抗器Ｒ５１と、該抵抗器Ｒ５１の他端に非反転入力端子が接続されたオープンコレクタ出力の差動増幅器５０と、該差動増幅器の非反転入力端子にコレクタが接続されたＮＰＮ型のエミッタ接地のトランジスタＱ１とを有する。差動増幅器５０の非反転入力端子及び出力端子の間には、抵抗器Ｒ５２が接続されている。差動増幅器５０の非反転入力端子は、Ｖｃｃ（５Ｖ）及び接地電位の間に直列に接続された抵抗器Ｒ５３及びＲ５４の接続点に接続されている。差動増幅器５０の非反転入力端子及び接地電位の間には、差動増幅器５０の入力ノイズを低減するためのコンデンサＣ２が接続されている。

差動増幅器５０の出力端子は、抵抗器Ｒ５５によってＶｃｃにプルアップされており、ＮＯＲゲート２２の入力端子２３及び制御部６に接続されている。これにより、入力端子２３及び制御部６には、差動増幅器５０の出力端子、即ちコンパレータ回路５の出力端子から、Ｈ／Ｌ（ハイ／ロウ）レベルの出力電圧が与えられる。トランジスタＱ１のベースは、抵抗器Ｒ５６を介して制御部６に接続されている。抵抗器Ｒ５６の一端には、制御部６から通常Ｌ（ロウ）レベルの信号が与えられており、トランジスタＱ１がオフに保持される。

制御部６は、ＣＰＵ６１を有するマイクロコンピュータからなる。ＣＰＵ６１は、プログラム等の情報を記憶するＲＯＭ６２、一時的に発生した情報を記憶するＲＡＭ６３、駆動回路２及びコンパレータ回路５とインタフェースするためのＩ／Ｏポート６４、並びにアナログの電圧をデジタルの電圧値に変換するＡ／Ｄ変換器６５と互いにバス接続されている。Ｉ／Ｏポート６４には、コンパレータ回路５のＨ／Ｌレベルの出力電圧が与えられる。Ｉ／Ｏポート６４からは、抵抗器Ｒ５６の一端にトランジスタＱ１の駆動信号が与えられる。Ａ／Ｄ変換器６５には、第２電流検出器４０の出力電圧が与えられる。

上述の構成において、ＦＥＴ１１のドレインに印加された直流電圧がフルブリッジ回路１、インダクタ１５及び駆動回路２によって降圧される場合、ＦＥＴ１１のゲートにＰＷＭ制御された駆動信号が与えられてＦＥＴ１１がインダクタ１５に流入する電流をスイッチングし、ＦＥＴ１２が同期整流によってインダクタ１５に流れる電流を還流させる。また、ＦＥＴ１１のドレインに印加された直流電圧がフルブリッジ回路１及び駆動回路２によって昇圧される場合、ＦＥＴ１４のゲートにＰＷＭ制御された駆動信号が与えられてＦＥＴ１４がインダクタ１５に流れる電流をスイッチングし、ＦＥＴ１３が同期整流によってインダクタ１５に流れる電流を還流させる。

フルブリッジ回路１及び駆動回路２による昇圧及び降圧は、夫々別々に行われることがあるが、同時的に行われることもある。例えば、昇圧なしに降圧のみが行われる場合、駆動信号によってＦＥＴ１３はオンに保持され、ＦＥＴ１４はオフに保持される。また例えば、降圧なしに昇圧のみが行われる場合、駆動信号によってＦＥＴ１１はオンに保持され、ＦＥＴ１２はオフに保持される。更に例えば、昇降圧が同時的に行われる場合、ＰＷＭ制御された駆動信号によってＦＥＴ１１及び１４がオン／オフし、同期整流を行うＦＥＴ１２及び１３もオン／オフを繰り返す。

次に、第１電流検出器３及び第２電流検出器４の検出特性について説明する。第１電流検出器３及び第２電流検出器４では、差動信号の平衡度を保つために、抵抗器Ｒ３２及びＲ３３の抵抗値、抵抗器Ｒ３４及びＲ３５の抵抗値、抵抗器Ｒ４２及びＲ４３の抵抗値、抵抗器Ｒ４４及びＲ４５の抵抗値を、夫々同じ値にしてある。この場合、第１電流検出器３及び第２電流検出器４の夫々は、出力電流に応じて抵抗器Ｒ３１の両端に生じる検出電圧を、−（抵抗器Ｒ３４の抵抗値／抵抗器Ｒ３２の抵抗値）倍及び（抵抗器Ｒ４４の抵抗値／抵抗器Ｒ４２の抵抗値）倍に増幅する。このように、第１電流検出器３及び第２電流検出器４夫々における出力電流の検出感度は、特定の２つの抵抗器の抵抗値の比と、抵抗器Ｒ３１の抵抗値とを適当に選択することによって広範囲に変化させることが可能である。

図２のＡは本発明の実施の形態１に係る直流電圧変換装置における第１電流検出器３の検出特性を示す特性図であり、Ｂは同第２電流検出器４の検出特性を示す特性図である。図２Ａ及び２Ｂの夫々において、横軸は抵抗器Ｒ３１の一端から他端に流れる出力電流を表し、縦軸は第１電流検出器３及び第２電流検出器４夫々の出力電圧を表す。差動増幅器３０及び４０のオフセット電圧を無視した場合、検出感度が一定であるから、これらの入出力特性は各図の原点を通る直線の一部によって示される。但し、差動増幅器３０及び４０が単一電源で動作する場合、これらの入出力特性を示す半直線又は線分が原点に届くことはない。

例えば図２Ａでは、負の出力電流、即ち逆流する出力電流が−１Ａまで増大した場合、第１電流検出器３の出力電圧が１．５Ｖとなることが示される。また図２Ｂでは、正の出力電流が１０Ａまで増大した場合、第２電流検出器４の出力電圧が１．５Ｖとなることが示される。このように本実施の形態１では、第１電流検出器３及び第２電流検出器４夫々の検出感度を、−１．５Ｖ／Ａ及び０．１５Ｖ／Ａとするが、これに限定されるものではない。図２Ｂに示す直線の傾きは、第２電流検出器４の出力電圧を出力電流に換算するためにＲＡＭ６３に記憶される（詳細については、後述する図４のステップＳ１５参照）

次に、コンパレータ回路５のヒステリシス特性について説明する。コンパレータ回路５に含まれる差動増幅器５０は、抵抗器Ｒ５２によって正帰還がかけられているため、その入出力特性はヒステリシスを有するものとなる。コンパレータ回路５の出力レベルが、Ｌ（ロウ）レベルからＨ（ハイ）レベルに変化するときの入力電圧をＵＴＰ（Upper Trip Point ：第１トリップ電圧に相当）、ＨレベルからＬレベルに変化するときの入力電圧をＬＴＰ（Lower Trip Point ：第１トリップ電圧に相当）とする。ＵＴＰ及びＬＴＰの夫々は、以下の式（１）及び（２）によって表されることが知られている。

ＵＴＰ＝Ｖｒ＋Ｒａ（Ｖｒ−Ｖｏｌ）・・・・・・・・（１）
ＬＴＰ＝Ｖｒ＋Ｒａ（Ｖｒ−Ｖｏｈ）・・・・・・・・（２）
但し
Ｖｒ：差動増幅器５０の反転入力端子に印加される基準電圧
Ｒａ：抵抗器Ｒ５２の抵抗値／抵抗器Ｒ５１の抵抗値
Ｖｏｈ：差動増幅器のＨレベルの出力電圧
Ｖｏｌ：差動増幅器のＬレベルの出力電圧

本実施の形態１では、一例としてＶｒを１Ｖとし、Ｒａを０．５とする。Ｖｏｌは簡単のために０Ｖとする。差動増幅器５０はオープンコレクタ出力であり、その出力端子が抵抗器Ｒ５５によってＶｃｃにプルアップされているため、Ｖｏｈは５Ｖである。これにより、ＵＴＰ及びＬＴＰの夫々は、式（１）及び（２）より１．５Ｖ及び−１Ｖと算出される。
図３は、本発明の実施の形態１に係る直流電圧変換装置におけるコンパレータ回路５の比較特性を示す特性図である。図の横軸はコンパレータ回路５の入力電圧を表し、縦軸はコンパレータ回路５の出力電圧を表す。

コンパレータ回路５の入力電圧（即ち第１電流検出器３の出力電圧：以下同様）が１．５Ｖに上昇した場合、コンパレータ回路５の出力電圧は０Ｖから５Ｖに瞬時に変化する。その後コンパレータ回路５の入力電圧が−１Ｖに低下した場合、コンパレータ回路５の出力電圧は５Ｖから０Ｖに瞬時に変化する。但し、本実施の形態１では、第１電流検出器３の出力電圧が負の電圧になることがないため、コンパレータ回路５の出力電圧が５Ｖに変化した後は、その出力電圧が５Ｖに保持される。

一方、本装置が初期化される場合等において、コンパレータ回路５の出力電圧を０Ｖにするときには、制御部６のＩ／Ｏポート６４から抵抗器Ｒ５６の一端にＨレベルの駆動信号が与えられる。これにより、トランジスタＱ１のコレクタの電圧、即ち差動増幅器５０の非反転入力端子の電圧が０Ｖとなるのに対して、差動増幅器５０の反転入力端子には１Ｖの基準電圧が印加されているため、差動増幅器５０の出力電圧、即ちコンパレータ回路５の出力電圧が０Ｖにリセットされる。

さて、本装置に入力された直流電圧が降圧若しくは昇圧される場合又は昇降圧される場合、上述したように、出力側のレグの上アームが有するＦＥＴ１３は、常時オンとなっているか又はオン／オフを繰り返している。この状態で、出力電圧の負荷としてバッテリやキャパシタ等の電圧源となり得るものが接続されている場合、出力電圧が急激に低下したり、何らかの原因によって出力電圧よりも負荷側の電圧源の電圧が高くなったりするときに、負荷側からＦＥＴ１３及びインダクタ１５を介して電流が逆流する虞がある。逆流した電流は、降圧及び昇降圧の場合にＦＥＴ１２を介して接地電位に流入し、昇圧の場合にＦＥＴ１１を介して入力側に流出する。

そこで、本実施の形態１では、第１電流検出器３が検出した出力電流が、−１Ａ（負の第１閾値に相当）より絶対値が大きい負の電流であるとコンパレータ回路５が判定した場合、出力側のレグの上アームが有するＦＥＴ１３の駆動が禁止されるようにする。具体的には、コンパレータ回路５が出力したＨレベルの信号がＮＯＲゲート２２の入力端子２３に与えられることにより、ＦＥＴ１３のゲートにＬレベルの駆動信号が印加されてＦＥＴ１３が強制的にオフとなる。この状態は、コンパレータ回路５によって保持される。ＦＥＴ１３の駆動を禁止するときの電流は−１Ａに限定されない。

ＦＥＴ１３が強制的にオフとなった後であっても、ＦＥＴ１３には、正の出力電流が流れる方向に並列的に接続されたボディダイオードＤ３が含まれているため、出力電流はボディダイオードＤ３を介して流れ得る状態となっている。その後、出力電圧の急激な低下が解消したり、出力電圧よりも負荷側の電圧源の電圧が高い状況が解消したりする結果、正の出力電流が流れ始めた場合、第２電流検出器４が検出した出力電流が、１０Ａ（所定電流に相当）より絶対値が大きい正の電流であると判定されたときに、制御部６がコンパレータ回路５をリセットする。具体的には、Ｉ／Ｏポート６４から抵抗器Ｒ５６の一端にＨレベルの駆動信号が与えられて、差動増幅器５０の出力がＬレベルに復帰する。ＦＥＴ１３の駆動の禁止を解除するときの電流は１０Ａに限定されない。

以下では、上述した制御部６の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ６２に予め格納されている制御プログラムに従って、制御部６のＣＰＵ６１により実行される。
図４は、本発明の実施の形態１に係る直流電圧変換装置でコンパレータ回路５をリセットするＣＰＵ６１の処理手順を示すフローチャートである。図４の処理は、本装置で降圧、昇圧又は昇降圧が行われる場合に適時起動される。

図４の処理が起動された場合、ＣＰＵ６１は、コンパレータ回路５の初期状態を明確にするために、コンパレータ回路５をリセットする（Ｓ１１）。具体的には、Ｉ／Ｏポート６４によって抵抗器Ｒ５６の一端にＨレベルのパルス的な駆動信号を与える。その後、ＣＰＵ６１は、Ｉ／Ｏポート６４によってコンパレータ回路５の出力レベルを取り込み（Ｓ１２）、取り込んだ出力レベルがＨレベルであるか否か、即ち第１電流検出器３で検出された電流が−１Ａより絶対値が大きい負の電流であるか否かを判定する（Ｓ１３）。これにより、ＦＥＴ１３の駆動が禁止されたか否かが判定される。

取り込んだ出力レベルがＨレベルではない場合（Ｓ１３：ＮＯ）、ＣＰＵ６１は、コンパレータ回路５の出力レベルの取り込み及び判定を繰り返すために、ステップＳ１２に処理を移す。取り込んだ出力レベルがＨレベルである場合（Ｓ１３：ＹＥＳ）、即ちＦＥＴ１３の駆動が禁止された場合、ＣＰＵ６１は、正の出力電流に応じて第２電流検出器４が出力した電圧をＡ／Ｄ変換器６５で変換して取り込む（Ｓ１４）。次いで、ＣＰＵ６１は、取り込んだ電圧を図２Ｂに示す直線の傾きに基づいて出力電流に換算し（Ｓ１５）、換算した出力電流が１０Ａより多いか否かを判定する（Ｓ１６：第２の判定部に相当）。

出力電流が１０Ａより多くない場合（Ｓ１６：ＮＯ）、ＣＰＵ６１は、正の出力電流値の取り込み及び判定を繰り返すために、ステップＳ１４に処理を移す。出力電流が１０Ａより多い場合（Ｓ１６：ＹＥＳ）、ＣＰＵ６１は、Ｉ／Ｏポート６４によって抵抗器Ｒ５６の一端にＨレベルのパルス的な駆動信号を与えることにより、コンパレータ回路５をリセットして（Ｓ１７）図４の処理を終了する。

以上のように本実施の形態１によれば、フルブリッジ回路１に含まれる２つのレグの間にインダクタ１５が介装されており、入力側レグの上アームが有するＦＥＴ１１のドレインから入力された直流電圧を変換して出力側レグの上アームが有するＦＥＴ１３のドレインから出力する。第１電流検出器３が検出した出力電流が−１Ａより絶対値が大きい負の電流である場合、コンパレータ回路５の出力信号がＨレベルとなり、この出力信号が入力される駆動回路２がＦＥＴ１３の駆動を禁止する。
これにより、出力側から電流が逆流する場合、ＦＥＴ１３がオフとなって、出力側からの電流の流入が阻止される。
従って、出力側からの逆流が生じない限り、出力電流が流れるＦＥＴ１３をオン又はオン／オフに駆動して損失を低減することが可能となる。

また、本実施の形態１によれば、ヒステリシス特性を有するコンパレータ回路５にて、第１電流検出器３から出力電流に応じて与えられた電圧が、出力電流に係る負の第１閾値である−１Ａに対応して設定された１．５ＶのＵＴＰを超えるか否かを判定する。
従って、出力電流が−１Ａより絶対値が大きい負の電流であるか否かをコンパレータ回路５にて判定することが可能となる。

更に、本実施の形態１によれば、出力側レグの上アームが有するＦＥＴ１３が、正の出力電流が流れるように並列的に接続されたボディダイオードＤ３を含んでいる。ＦＥＴ１３の駆動が禁止された後に、第２電流検出器４が検出した出力電流が１０Ａより多い場合、制御部６がコンパレータ回路５をリセットさせるため、駆動回路２がＦＥＴ１３の駆動の禁止を解除する。
従って、負の出力電流が検出されてＦＥＴ１３がオフとなった後に出力電流が正の電流になった場合、ボディダイオードＤ３に出力電流が流れるようになり、その出力電流が１０Ａを超えたときに、ＦＥＴ１３のオフを解除することが可能となる。

なお、本実施の形態１では、第２電流検出器４の出力電圧をＡ／Ｄ変換器６５で変換して取り込み、取り込んだ電圧から換算した出力電流が１０Ａより多くなったときに、ＣＰＵ６１がＩ／Ｏポート６４によってコンパレータ回路５をリセットしたが、これに限定されるものではない。例えば、第２電流検出器４の出力電圧と所定の閾値とを他のコンパレータ回路で比較判定し、出力電圧が所定の閾値より高くなったときに他のコンパレータ回路の出力電圧を抵抗器Ｒ５６の一端に与えることによってコンパレータ回路５をリセットするようにしてもよい。この場合はＣＰＵ６１により処理が不要となる。

（実施の形態２）
実施の形態１が、第２電流検出器４で検出された出力電流に基づいてＣＰＵ６１がコンパレータ回路５をリセットする形態であるのに対し、実施の形態２は、第１電流検出器３で検出された出力電流に応じてコンパレータ回路５に与えられる電圧によって、コンパレータ回路５がリセットされる形態である。
図５は、本発明の実施の形態２に係る直流電圧変換装置の構成例を示す回路図である。

ここでは、実施の形態１における図１に示す回路図との違いについて説明する。図５に示す回路図では、第２電流検出器４と、第１電流検出器３が有する差動増幅器３０の非反転入力端子及び接地電位の間に接続されていた抵抗器Ｒ３５とが削除されている。差動増幅器３０の非反転入力端子は、Ｖｃｃ及び接地電位の間に直列に接続された抵抗器Ｒ３６及びＲ３７の接続点に対して抵抗器Ｒ３８を介して接続されている。
その他、実施の形態１に対応する箇所には同様の符号を付して、その説明を省略する。

抵抗器Ｒ３６及びＲ３７は、差動増幅器３０の非反転入力端子に対して正の入力オフセット電圧を与えるものである。差動増幅器３０における差動信号の平衡度を保つために、抵抗器Ｒ３６及びＲ３７の並列抵抗値と抵抗器Ｒ３８の抵抗値との和が、抵抗器Ｒ３４の抵抗値と等しくなるようにしてある。

図６は、本発明の実施の形態２に係る直流電圧変換装置における第１電流検出器３の検出特性を示す特性図である。差動増幅器３０の非反転入力端子に正のオフセット電圧が与えられているため、第１電流検出器３の検出特性は、図２Ａに示す検出特性を横軸の正方向にシフトしたものとなる。本実施の形態２では、後述するコンパレータ回路５の比較特定と整合させるため、−１Ａ及び１０Ａ夫々の出力電流に応じた出力電圧が３Ｖ及び０．５Ｖとなるようにするが、これに限定されるものではない。

次に、コンパレータ回路５のヒステリシス特性について説明する。
図７のＡは本発明の実施の形態２に係る直流電圧変換装置におけるコンパレータ回路５の比較特性を示す特性図であり、ＢはＡの縦軸と横軸とを入れ替えて表示した特性図である。図７Ａの横軸及び図７Ｂの縦軸はコンパレータ回路５の入力電圧を表し、図７Ａの縦軸及び図７Ｂの横軸はコンパレータ回路５の出力電圧を表す。

本実施の形態２では、実施の形態１における式（１）及び（２）で用いられるＶｒを２Ｖとし、Ｒａを０．５とする。Ｖｏｌは０Ｖであり、Ｖｏｈは５Ｖである。これにより、ＵＴＰ及びＬＴＰの夫々は、式（１）及び（２）より３Ｖ及び０．５Ｖと算出される。これにより、図７Ａ及び７Ｂに示すように、コンパレータ回路５の入力電圧が３Ｖに上昇した場合、コンパレータ回路５の出力電圧は０Ｖから５Ｖに瞬時に変化する。その後コンパレータ回路５の入力電圧が０．５Ｖに低下した場合、コンパレータ回路５の出力電圧は５Ｖから０Ｖに瞬時に変化する。

次に、図６及び７Ｂを用い、出力電流の変化に応じてＦＥＴ１３の駆動が禁止され、駆動の禁止が解除される様子を説明する。本装置における初期化処理では、ＣＰＵ６１がＩ／Ｏポート６４によって抵抗器Ｒ５６の一端にＨレベルのパルス的な駆動信号を与えることにより、コンパレータ回路５の出力電圧の初期状態が０Ｖとなる。

図６に示すように、装置から外部に流れ出す正の出力電流が減少して、装置に逆流する負の電流となり、その絶対値が−１Ａの絶対値より大きくなった場合、第１電流検出器３の出力電圧は３Ｖより高くなる。この出力電圧は、そのままコンパレータ回路５の入力電圧となる。

図７Ｂに移って、縦軸に示すコンパレータ回路５の入力電圧が３Ｖより高くなった場合、横軸に示すコンパレータ回路５の出力電圧は０Ｖから５Ｖに瞬時に変化する。これにより、ＮＯＲゲート２２の入力端子２３にＨレベルの出力電圧が与えられ、ＦＥＴ１３の駆動が禁止される。

図６に戻って、その後、出力電流が装置から外部に流れ出す正の電流となり、その絶対値が１０Ａ（正の第２閾値に相当）より大きくなった場合、ボディダイオードＤ３を介して流れる出力電流によって、第１電流検出器３の出力電圧は０．５Ｖより低くなる。

再び図７Ｂに移って、縦軸に示すコンパレータ回路５の入力電圧が０．５Ｖより低くなった場合、横軸に示すコンパレータ回路５の出力電圧は５Ｖから０Ｖに瞬時に変化する。これにより、ＮＯＲゲート２２の入力端子２３にＬレベルの出力電圧が与えられ、ＦＥＴ１３の駆動の禁止が解除される。

以上のように本実施の形態２によれば、ＦＥＴ１３の駆動が禁止された後に、第１電流検出器３から出力電流に応じて与えられた電圧が、出力電流に係る正の第２閾値である１０Ａに対応して設定された０．５Ｖを超えるか否かをコンパレータ回路５にて判定する。コンパレータ回路５にて０．５Ｖを超えると判定した場合、即ち出力電流が１０Ａより絶対値が大きい正の電流であると判定した場合、コンパレータ回路５の出力信号がＬレベルとなり、この出力信号が入力される駆動回路２がＦＥＴ１３の駆動の禁止を解除する。
従って、負の出力電流が検出されてＦＥＴ１３がオフとなった後に出力電流が正の電流になった場合、ボディダイオードＤ３に出力電流が流れるようになり、その出力電流が１０Ａを超えたときに、ＦＥＴ１３のオフを解除することが可能となる。

（実施の形態３）
実施の形態１及び２は、フルブリッジ回路１に含まれる入力側レグの上アームが有するスイッチング素子の一端から入力された直流電圧を変換して出力側レグの上アームが有するスイッチング素子の一端から出力する形態であった。これに対し、実施の形態３は、第２スイッチング素子とインダクタ１５の一端との接続点にその一端が接続された第１スイッチング素子の他端に印加された電圧を降圧及び同期整流してインダクタ１５の他端から出力する形態である。
図８は、本発明の実施の形態３に係る直流電圧変換装置の構成例を示す回路図である。

ここでは、実施の形態２における図５に示す回路図との違いについて説明する。図８に示す回路図では、ＦＥＴ１４が削除され、ＦＥＴ１３が導線に置き換えられている。駆動回路２は、制御部６から与えられた制御信号に基づいて、ＦＥＴ１１（第１スイッチング素子に相当）及びＦＥＴ１２（第２スイッチング素子に相当）夫々のゲートに駆動信号を与える。ＦＥＴ１２のゲートには、ＦＥＴ１１のゲートに与えられる駆動信号をＮＯＲゲート２４で反転させた駆動信号が与えられる。ＮＯＲゲート２４の入力端子のうち、ＦＥＴ１１のゲートに接続されていない方の入力端子２５は、コンパレータ回路５の出力端子に接続されている。

上述の構成において、ＦＥＴ１１のドレインに印加された直流電圧が降圧される場合、ＦＥＴ１１のゲートにＰＷＭ制御された駆動信号が与えられてＦＥＴ１１がインダクタ１５に流入する電流をスイッチングし、ＦＥＴ１２が同期整流によってインダクタ１５に流れる電流を還流させる。

本実施の形態３では、第１電流検出器３が検出した出力電流が、−１Ａより絶対値が大きい負の電流であるとコンパレータ回路５が判定した場合、ＦＥＴ１２の駆動が禁止される。具体的には、コンパレータ回路５が出力したＨレベルの信号がＮＯＲゲート２４の入力端子２５に与えられることにより、ＦＥＴ１２のゲートにＬレベルの駆動信号が印加されてＦＥＴ１２が強制的にオフとなる。この状態は、コンパレータ回路５によって保持される。

ＦＥＴ１２が強制的にオフとなった後であっても、ＦＥＴ１２には、正の出力電流が流れる方向に並列的に接続されたボディダイオードＤ２が含まれているため、出力電流はボディダイオードＤ２を介して流れ得る状態となっている。その後、正の出力電流が流れ始め、第１電流検出器３が検出した出力電流が、１０Ａより絶対値が大きい正の電流であるとコンパレータ回路５が判定した場合、ＮＯＲゲート２４の入力端子２５にＬレベルの出力電圧が与えられて、ＦＥＴ１２の駆動の禁止が解除される。

以上のように本実施の形態３によれば、ＦＥＴ１１及び１２の一端同士の接続点にインダクタ１５の一端が接続されており、ＦＥＴ１１のドレインに印加された直流電圧を降圧及び同期整流してインダクタ１５の他端から出力する。第１電流検出器３が検出した出力電流が−１Ａより絶対値が大きい負の電流である場合、コンパレータ回路５の出力信号がＨレベルとなり、この出力信号が入力される駆動回路２が、同期整流を行うＦＥＴ１２の駆動を禁止する。
従って、出力側から電流が逆流する場合、ＦＥＴ１２による同期整流がオフとなって、出力側からの電流の流入を阻止することが可能となる。

また、本実施の形態３によれば、ＦＥＴ１２が、正の出力電流が流れるように並列的に接続されたボディダイオードＤ２を含んでいる。ＦＥＴ１２の駆動が禁止された後に、第１電流検出器３が検出した出力電流が１０Ａより多い場合、コンパレータ回路５の出力信号がＬレベルとなり、この出力信号が入力される駆動回路２がＦＥＴ１２の駆動の禁止を解除する。
従って、負の出力電流が検出されてＦＥＴ１２がオフとなった後に出力電流が正の電流になった場合、ボディダイオードＤ２に出力電流が流れるようになり、その出力電流が１０Ａを超えたときに、ＦＥＴ１２のオフを解除することが可能となる。

（実施の形態４）
実施の形態１及び２は、フルブリッジ回路１に含まれる入力側レグの上アームが有するスイッチング素子の一端から入力された直流電圧を変換して出力側レグの上アームが有するスイッチング素子の一端から出力する形態であった。これに対し、実施の形態４は、第１及び第２スイッチング素子の一端同士の接続点にその一端が接続されたインダクタ１５の他端に印加された電圧を昇圧及び同期整流して第２スイッチング素子の他端から出力する形態である。
図９は、本発明の実施の形態４に係る直流電圧変換装置の構成例を示す回路図である。

ここでは、実施の形態２における図５に示す回路図との違いについて説明する。図９に示す回路図では、ＦＥＴ１２が削除され、ＦＥＴ１１が導線に置き換えられている。駆動回路２は、制御部６から与えられた制御信号に基づいて、ＦＥＴ１４（第１スイッチング素子に相当）及びＦＥＴ１３（第２スイッチング素子に相当）夫々のゲートに駆動信号を与える。ＦＥＴ１３のゲートには、ＦＥＴ１４のゲートに与えられる駆動信号をＮＯＲゲート２２で反転させた駆動信号が与えられる。ＮＯＲゲート２２の入力端子のうち、ＦＥＴ１４のゲートに接続されていない方の入力端子２３は、コンパレータ回路５の出力端子に接続されている。

上述の構成において、インダクタ１５の他端に印加された直流電圧が昇圧される場合、ＦＥＴ１４のゲートにＰＷＭ制御された駆動信号が与えられてＦＥＴ１１がインダクタ１５に流入する電流をスイッチングし、ＦＥＴ１３が同期整流によってインダクタ１５に流れる電流を還流させる。

本実施の形態４では、第１電流検出器３が検出した出力電流が、−１Ａより絶対値が大きい負の電流であるとコンパレータ回路５が判定した場合、ＦＥＴ１３の駆動が禁止される。具体的には、コンパレータ回路５が出力したＨレベルの信号がＮＯＲゲート２２の入力端子２３に与えられることにより、ＦＥＴ１３のゲートにＬレベルの駆動信号が印加されてＦＥＴ１３が強制的にオフとなる。この状態は、コンパレータ回路５によって保持される。

ＦＥＴ１３が強制的にオフとなった後であっても、ＦＥＴ１３には、正の出力電流が流れる方向に並列的に接続されたボディダイオードＤ３が含まれているため、出力電流はボディダイオードＤ３を介して流れ得る状態となっている。その後、正の出力電流が流れ始め、第１電流検出器３が検出した出力電流が、１０Ａより絶対値が大きい正の電流であるとコンパレータ回路５が判定した場合、ＮＯＲゲート２２の入力端子２３にＬレベルの出力電圧が与えられて、ＦＥＴ１３の駆動の禁止が解除される。

以上のように本実施の形態４によれば、ＦＥＴ１３及び１４の一端同士の接続点にインダクタ１５の一端が接続されており、インダクタ１５の他端に印加された直流電圧を昇圧及び同期整流してＦＥＴ１３のドレインから出力する。第１電流検出器３が検出した出力電流が−１Ａより絶対値が大きい負の電流である場合、コンパレータ回路５の出力信号がＨレベルとなり、この出力信号が入力される駆動回路２が、同期整流を行うＦＥＴ１３の駆動を禁止する。
従って、出力側から電流が逆流する場合、ＦＥＴ１３による同期整流がオフとなって、出力側からの電流の流入を阻止することが可能となる。

また、本実施の形態４によれば、ＦＥＴ１３が、正の出力電流が流れるように並列的に接続されたボディダイオードＤ３を含んでいる。ＦＥＴ１３の駆動が禁止された後に、第１電流検出器３が検出した出力電流が１０Ａより多い場合、コンパレータ回路５の出力信号がＬレベルとなり、この出力信号が入力される駆動回路２が、ＦＥＴ１３の駆動の禁止を解除する。
従って、負の出力電流が検出されてＦＥＴ１３がオフとなった後に出力電流が正の電流になった場合、ボディダイオードＤ３に出力電流が流れるようになり、その出力電流が１０Ａを超えたときに、ＦＥＴ１３のオフを解除することが可能となる。

なお、実施の形態３及び４では、第１電流検出器３及びコンパレータ回路５が、−１Ａ及び１０Ａの出力電流を検出したが、実施の形態１のように、ＣＰＵ６１が、第２電流検出器４及びＡ／Ｄ変換器６５を用いて１０Ａの出力電流を検出してもよい。

今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

１ フルブリッジ回路
１１、１２、１３、１４ ＦＥＴ
１５ インダクタ
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ボディダイオード
２ 駆動回路
３ 第１電流検出器
４ 第２電流検出器
５ コンパレータ回路
６ 制御部
６１ ＣＰＵ
６２ ＲＯＭ

Claims (6)

1. 第１乃至第４アームの夫々にスイッチング素子を有するフルブリッジ回路と、第１及び第２アームの接続点と第３及び第４アームの接続点との間に介装されたインダクタと、各スイッチング素子を駆動する駆動部とを備え、前記第１アームの一端に入力された電圧を変換して前記第３アームの一端から出力する直流電圧変換装置において、
   出力電流を検出する電流検出部と、
   該電流検出部が検出した電流が、負の第１閾値より絶対値が大きい負の電流であるか否かを判定する判定部とを備え、
   前記駆動部は、前記判定部が、前記第１閾値より絶対値が大きい負の電流であると判定した場合、前記第３アームが有するスイッチング素子の駆動を禁止するようにしてあること
   を特徴とする直流電圧変換装置。
2. 一端同士が接続された第１及び第２スイッチング素子と、該第１及び第２スイッチング素子の接続点に一端が接続されたインダクタと、前記第１及び第２スイッチング素子を駆動する駆動部とを備え、前記第１スイッチング素子（又は前記インダクタ）の他端に印加された電圧を降圧（又は昇圧）して前記インダクタ（又は前記第２スイッチング素子）の他端から出力する直流電圧変換装置において、
   出力電流を検出する電流検出部と、
   該電流検出部が検出した電流が、負の第１閾値より絶対値が大きい負の電流であるか否かを判定する判定部とを備え、
   前記駆動部は、前記判定部が、前記第１閾値より絶対値が大きい負の電流であると判定した場合、前記第２スイッチング素子の駆動を禁止するようにしてあること
   を特徴とする直流電圧変換装置。
3. 前記電流検出部は、検出した電流に応じた電圧を前記判定部に与えるようにしてあり、
   前記判定部は、ヒステリシス特性を有するコンパレータを含み、該コンパレータにて前記電流検出部から与えられた電圧が第１トリップ電圧を超えるか否かを判定するようにしてあること
   を特徴とする請求項１又は２に記載の直流電圧変換装置。
4. 前記第３アームが有するスイッチング素子又は第２スイッチング素子は、正の出力電流が流れる方向に並列的に接続されたダイオードを含み、
   出力電流を検出する第２の電流検出部と、
   該第２の電流検出部が検出した出力電流が所定電流より多いか否かを判定する第２の判定部とを備え、
   前記駆動部は、前記第２の判定部が多いと判定した場合、前記スイッチング素子又は第２スイッチング素子の駆動の禁止を解除するようにしてあること
   を特徴とする請求項３に記載の直流電圧変換装置。
5. 前記第３アームが有するスイッチング素子又は第２スイッチング素子は、正の出力電流が流れる方向に並列的に接続されたダイオードを含み、
   前記判定部は、前記コンパレータにて前記電流検出部から与えられた電圧が第２トリップ電圧を超えるか否かを判定することにより、前記電流検出部が検出した出力電流が正の第２閾値より絶対値が大きい正の電流であるか否かを判定するようにしてあり、
   前記駆動部は、前記判定部が、前記第２閾値より絶対値が大きい正の電流であると判定した場合、前記スイッチング素子又は第２スイッチング素子の駆動の禁止を解除するようにしてあること
   を特徴とする請求項３に記載の直流電圧変換装置。
6. 第１乃至第４アームの夫々にスイッチング素子を有するフルブリッジ回路と、第１及び第２アームの接続点と第３及び第４アームの接続点との間に介装されたインダクタと、出力側から逆流する電流を検出する電流検出部と、各スイッチング素子を駆動する駆動部とを備え、前記第１アームの一端に入力された電圧を変換して前記第３アームの一端から出力する直流電圧変換装置で出力電流の逆流を防止する方法であって、
   前記電流検出部が検出した電流が所定電流より多いか否かを判定し、
   多いと判定した場合、前記第３アームが有するスイッチング素子の駆動を禁止すること
   を特徴とする直流電圧変換装置の逆流防止方法。

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