JP2015108765A - 表示装置 - Google Patents

Abstract

【課題】薄膜トランジスタの静電破壊を防止するとともに、狭額縁化を図ることができる表示装置を提供する。【解決手段】第１基板には、ゲート線とデータ線ＤＬと画素電極と共通電極と薄膜トランジスタと、データ線ＤＬに対応する、データ線駆動回路に接続された接続配線ＣＤＬと、保護回路ＰＣと、保護回路ＰＣに接続された制御線ＣＬと、が形成されており、データ線ＤＬは保護回路ＰＣを介して接続配線ＣＤＬに電気的に接続されており、接続配線ＣＤＬはゲート線と同一層に形成されており、制御線ＣＬは共通電極と同一材料で形成され、共通電圧が供給される。【選択図】図４

Description

本発明は、表示装置に関する。

各種表示装置のうち例えば液晶表示装置は、各画素領域に形成された画素電極と共通電極との間に発生する電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を調整して画像表示を行う。各画素領域におけるゲート線及びデータ線の交差部近傍には、薄膜トランジスタが形成されている。

従来、液晶表示装置において、表示パネル内に発生する静電気に起因する薄膜トランジスタの静電破壊を防止する技術が提案されている。

例えば、特許文献１には、ゲート線駆動回路内にゲート線用の保護回路を設け、データ線駆動回路内にデータ線用の保護回路を設けた表示装置が開示されている。

特開２００９−１５１３２５号公報

しかしながら、特許文献１に開示された構成では、駆動回路の回路面積が大きくなり、液晶表示装置の狭額縁化を図ることが困難である。また、スマートフォンやタブレット端末などの特に小型かつ高精細な表示装置では、額縁領域に配される配線の間隔（配線ピッチ）が狭くなるため、保護回路を構成する複数の配線同士が接触して、保護回路としての機能が損なわれるおそれもある。

本発明は、上記実情に鑑みてなされたものであり、その目的は、薄膜トランジスタの静電破壊を防止するとともに、狭額縁化を図ることができる表示装置を提供することにある。

上記課題を解決するために、本発明に係る表示装置は、対向配置された、背面側の第１基板及び表示面側の第２基板と、を備え、前記第１基板には、行方向に延在する複数のゲート線と、列方向に延在する複数のデータ線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対向配置され、共通電圧が供給される共通電極と、前記複数のデータ線及び前記複数のゲート線のそれぞれの交差部近傍に配置された複数の薄膜トランジスタと、前記複数のデータ線のそれぞれに対応する、データ線駆動回路に接続された複数の接続配線と、前記複数のデータ線のそれぞれに対応する、前記複数の薄膜トランジスタを保護する複数の保護回路と、該複数の保護回路に接続された制御線と、が形成されており、前記複数のデータ線のそれぞれは、前記複数の保護回路のそれぞれを介して、前記複数の接続配線のそれぞれに電気的に接続されており、前記複数の接続配線は、前記複数のゲート線と同一層に形成されており、前記制御線は、前記共通電極と同一材料で形成され、前記共通電圧が供給される、ことを特徴とする。

本発明に係る表示装置では、前記複数の保護回路のそれぞれは、ダイオード接続型の第１薄膜トランジスタ及び第２薄膜トランジスタを含み、前記第１薄膜トランジスタは、ゲート電極が前記データ線及び前記接続配線に接続されており、ドレイン電極が前記データ線及び前記接続配線に接続されており、ソース電極が前記制御線に接続されており、前記第２薄膜トランジスタは、ゲート電極が前記制御線に接続されており、ドレイン電極が前記制御線に接続されており、ソース電極が前記データ線及び前記接続配線に接続されている、構成であってもよい。

本発明に係る表示装置では、前記制御線は、前記複数の保護回路のそれぞれの前記第１薄膜トランジスタ及び前記第２薄膜トランジスタに共通して設けられていてもよい。

本発明に係る表示装置では、前記共通電極に前記共通電圧を供給する共通電圧発生回路をさらに備え、前記制御線は、前記共通電圧発生回路に電気的に接続されていてもよい。

本発明に係る表示装置では、前記複数の保護回路は、平面的に見て、画像表示領域外において千鳥状に配置されていてもよい。

本発明に係る表示装置では、互いに異なる層に形成された前記複数のデータ線と前記複数の接続配線とは、それぞれ、コンタクトホールを形成する金属膜を介して電気的に接続されていてもよい。

本発明に係る表示装置では、前記第１基板において、ガラス基板上に前記ゲート線と前記第１薄膜トランジスタのゲート電極と前記第２薄膜トランジスタのゲート電極とを構成する金属配線が形成され、該金属配線を覆うように第１絶縁膜が形成され、該第１絶縁膜上に半導体層が形成され、該半導体層上に前記データ線と該データ線から引き出された引き出し配線とが形成され、該データ線及び該引き出し配線を覆うように第２絶縁膜が形成され、該第２絶縁膜上に前記制御線及び前記共通電極が形成され、該制御線及び該共通電極を覆うように第３絶縁膜が形成され、該第３絶縁膜上に前記画素電極が形成されていてもよい。

本発明に係る表示装置では、前記第３絶縁膜に、前記制御線に達する第１コンタクトホールが形成され、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とに、前記第２薄膜トランジスタのゲート電極を構成する前記金属配線に達する第２コンタクトホールが形成され、該第１及び第２コンタクトホール内に連続した金属膜が形成され、前記制御線と前記金属配線とは、前記金属膜を介して互いに電気的に接続されていてもよい。

本発明に係る表示装置では、平面的見て、前記半導体層の幅は、前記データ線の幅及び前記引出配線の幅よりも大きくてもよい。

本発明に係る表示装置の構成によれば、薄膜トランジスタの静電破壊を防止するとともに、狭額縁化を図ることができる。

本発明の実施形態に係る液晶表示装置の全体構成を示す図である。 保護回路とデータドライバＩＣとの接続関係を示す図である。 保護回路の具体的な構成を示す回路図である。 保護回路内の配線の接続関係を示す平面図である。 図４のＡ−Ａ´断面図である。 図４のＢ−Ｂ´断面図である。 図４のＣ−Ｃ´断面図である。 画素の構成を示す平面図である。 図８のＤ−Ｄ´断面図である。 薄膜トランジスタの製造方法の一部を示す模式図である。 本実施形態に係る液晶表示装置の他の全体構成を示す図である。 保護回路とゲートドライバＩＣとの接続関係を示す図である。 保護回路内の配線の接続関係を示す平面図である。 図１３のＥ−Ｅ´断面図である。 図１３のＦ−Ｆ´断面図である。 図１３のＧ−Ｇ´断面図である。 保護回路内の配線の接続関係を示す平面図である。

本発明の実施形態について、図面を用いて以下に説明する。以下の実施形態では、液晶表示装置を例に挙げるが、本発明に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。

図１は、本発明の実施形態に係る液晶表示装置の全体構成を示す図である。液晶表示装置ＬＣＤは、画像表示領域ＤＩＡと、画像表示領域ＤＩＡの周囲の額縁領域とを含んでいる。画像表示領域ＤＩＡには、隣り合う２本のゲート線ＧＬと、隣り合う２本のデータ線ＤＬとで囲まれた画素領域が、行方向及び列方向にマトリクス状に複数配列されている。なお、ゲート線ＧＬが延在する方向を行方向、データ線ＤＬが延在する方向を列方向とする。

各画素領域には、画素電極ＰＩＴ及び共通電極ＭＩＴが形成されている。また、各画素領域における、ゲート線ＧＬ及びデータ線ＤＬの交差部近傍に、薄膜トランジスタＴＦＴが形成されている。画素電極ＰＩＴは、薄膜トランジスタＴＦＴを介してデータ線ＤＬに電気的に接続されている。共通電極ＭＩＴは、画像表示領域ＤＩＡ全体にベタ状に形成されている。なお、共通電極ＭＩＴは、各画素領域に対応する部分に開口部（スリット）が形成されていてもよいし、１つ又は複数の画素行又は画素列ごとにストライプ状に形成されていてもよいし、画素領域毎に個別に形成されていてもよい。

額縁領域には、データ線駆動回路ＤＤと、ゲート線駆動回路ＧＤと、共通電圧発生回路ＣＭＤと、保護回路ＰＣと、制御回路（図示せず）と、これら各回路に接続される配線とが設けられている。

データ線駆動回路ＤＤは、複数のデータドライバＩＣを含んでおり、各データドライバＩＣには、複数のデータ線ＤＬが電気的に接続されている。具体的には、データドライバＩＣの出力端子に接続配線ＣＤＬの一端が接続され、接続配線ＣＤＬの他端が保護回路ＰＣに接続され、データ線ＤＬの一端が保護回路ＰＣに接続されている。接続配線ＣＤＬとデータ線ＤＬとは、保護回路ＰＣ内で保護回路ＰＣを介して電気的に接続されている。保護回路ＰＣは、１本のデータ線ＤＬごとに１個ずつ設けられている。図２は、保護回路ＰＣとデータドライバＩＣとの接続関係を示す図である。図２では、任意の隣接する４本のデータ線ＤＬ１〜ＤＬ４に対応する部分を示している。例えば、接続配線ＣＤＬ１及びデータ線ＤＬ１に対して保護回路ＰＣ１が設けられ、接続配線ＣＤＬ２及びデータ線ＤＬ２に対して保護回路ＰＣ２が設けられている。

共通電圧発生回路ＣＭＤには、共通電極ＭＩＴに共通電圧（Ｖｃｏｍ）を供給するための共通配線ＣＭＬと、各保護回路ＰＣに定電圧（図２のＶｃｏｍ_ｐｃ）を供給するための制御線ＣＬ１とが接続されている。制御線ＣＬ１は、平面的に見て、データ線ＤＬに直交するように、行方向に延在して設けられている。共通電圧発生回路ＣＭＤは、共通配線ＣＭＬ及び制御線ＣＬ１に、同一の電圧（Ｖｃｏｍ）を供給する。

ここで、保護回路ＰＣの具体的な構成について説明する。図３は、保護回路ＰＣの具体的な構成を示す回路図である。各保護回路ＰＣは同一の構成である。図３では、１つの保護回路ＰＣ１を示している。保護回路ＰＣ１は、ダイオード接続型の２つの薄膜トランジスタＴＦＴ１，ＴＦＴ２を含んでいる。薄膜トランジスタＴＦＴ１（第１薄膜トランジスタ）は、ゲート電極ＧＥ１がデータ線ＤＬ１及び接続配線ＣＤＬ１に接続されており、ドレイン電極ＤＥ１がデータ線ＤＬ１及び接続配線ＣＤＬ１に接続されており、ソース電極ＳＥ１が制御線ＣＬ１に接続されている。薄膜トランジスタＴＦＴ２（第２薄膜トランジスタ）は、ゲート電極ＧＥ２が制御線ＣＬ１に接続されており、ドレイン電極ＤＥ２が制御線ＣＬ１に接続されており、ソース電極ＳＥ２がデータ線ＤＬ１及び接続配線ＣＤＬ１に接続されている。薄膜トランジスタＴＦＴ１のソース電極ＳＥ１と、薄膜トランジスタＴＦＴ２のゲート電極ＧＥ２と、薄膜トランジスタＴＦＴ２のドレイン電極ＤＥ２とは、互いに電気的に接続されており、かつ、制御線ＣＬ１に電気的に接続されている。

上記保護回路ＰＣの構成によれば、例えば、データ線ＤＬ１が高電位になると薄膜トランジスタＴＦＴ１がオンし、薄膜トランジスタＴＦＴ２がオフする。そして、データ線ＤＬ１と制御線ＣＬ１が導通し、データ線ＤＬ１の電位が低下し、制御線ＣＬ１の電位（Ｖｃｏｍ）に近づく。また、データ線ＤＬ１が低電位になると薄膜トランジスタＴＦＴ２がオンし、薄膜トランジスタＴＦＴ１がオフする。そして、データ線ＤＬ１と制御線ＣＬ１が導通し、データ線ＤＬ１の電位が上昇し、制御線ＣＬ１の電位（Ｖｃｏｍ）に近づく。このようにして、静電気等により電位変動したデータ線ＤＬ１が、制御線ＣＬ１の電位に（Ｖｃｏｍ）に落ち着くため、画素領域内の薄膜トランジスタＴＦＴの静電破壊を防ぐことができる。

図２に示すように、各保護回路ＰＣは千鳥状に配置されており、制御線ＣＬ１は２本に分岐されている。この配置構成によれば、データ線ＤＬの配線ピッチが狭い高精細パネルに適用することができる。なお、保護回路ＰＣの配置構成はこれに限定されない。例えば、各保護回路ＰＣが行方向に一列に配置され、各保護回路ＰＣが１本の制御線ＣＬに接続されている構成としてもよい。

ゲート線駆動回路ＧＤは、複数のゲートドライバＩＣを含んでおり、各ゲートドライバＩＣには、複数のゲート線ＧＬが接続されている。

図４は、保護回路ＰＣ内の配線の接続関係を示す平面図である。図４では、各配線を平面的に見た様子を模式的に示している。以下では、保護回路ＰＣ１を例に挙げて説明する。

接続配線ＣＤＬ１は、データドライバＩＣ付近において斜め方向に延在しており、保護回路ＰＣ１付近において列方向に延在している。接続配線ＣＤＬ１は、保護回路ＰＣ１内において、コンタクトホールＣＨ１，ＣＨ５内に形成された金属膜ＩＴＯ１を介してデータ線ＤＬ１に電気的に接続されている。

薄膜トランジスタＴＦＴ１の形成領域において、接続配線ＣＤＬ１を構成する金属配線ＧＡＬ（ゲート電極ＧＥ１を含む）に、非晶質シリコン（ａＳｉ）からなる半導体層ＡＳＩが重なっており、半導体層ＡＳＩに、データ線ＤＬ１から引き出された引き出し配線ＤＥ１（ドレイン電極ＤＥ１）が重なっている。また、中継配線ＴＬから引き出された引き出し配線ＳＥ１（ソース電極ＳＥ１）が、半導体層ＡＳＩに重なっている。中継配線ＴＬは、コンタクトホールＣＨ２，ＣＨ３内に形成された金属膜ＩＴＯ２を介して、制御線ＣＬ１に電気的に接続されている。

薄膜トランジスタＴＦＴ２の形成領域において、金属配線ＧＡＬに半導体層ＡＳＩが重なっており、半導体層ＡＳＩに、データ線ＤＬ１から引き出された引き出し配線ＳＥ２（ソース電極ＳＥ２）が重なっている。また、中継配線ＴＬから引き出された引き出し配線ＤＥ２（ドレイン電極ＤＥ２）が、半導体層ＡＳＩに重なっている。また、金属配線ＧＡＬ（ゲート電極ＧＥ２を含む）が、コンタクトホールＣＨ４内に形成された金属膜ＩＴＯ２を介して、制御線ＣＬ１に電気的に接続されている。

図４のＡ−Ａ´部分の断面構成について図５を用いて説明する。図５は、図４のＡ−Ａ´断面図である。

ガラス基板ＧＢ上に、金属配線ＧＡＬが形成されている。金属配線ＧＡＬは、接続配線ＣＤＬ１と、薄膜トランジスタＴＦＴ１，ＴＦＴ２のそれぞれのゲート電極ＧＥ１，ＧＥ２とを構成している。金属配線ＧＡＬを覆うように、絶縁膜ＳＩＮ（第１絶縁膜）が形成されている。絶縁膜ＳＩＮ上に、半導体層ＡＳＩが形成されている。半導体層ＡＳＩは、薄膜トランジスタＴＦＴ１，ＴＦＴ２の形成領域と、中継配線ＴＬの形成領域とに、形成されている。薄膜トランジスタＴＦＴ１の形成領域において、半導体層ＡＳＩ上に、データ線ＤＬ１の引き出し配線ＤＥ１（ドレイン電極ＤＥ１）と、中継配線ＴＬの引き出し配線ＳＥ１（ソース電極ＳＥ１）と、これら引き出し配線ＤＥ１，ＳＥ１の間に配される３つの島状部と、が形成されている。なお、島状部は３つより多くても、少なくてもよい。

また、薄膜トランジスタＴＦＴ２の形成領域において、半導体層ＡＳＩ上に、データ線ＤＬ１の引き出し配線ＳＥ２（ソース電極ＳＥ２）と、中継配線ＴＬの引き出し配線ＤＥ２（ドレイン電極ＤＥ２）と、これら引き出し配線ＳＥ２，ＤＥ２の間に配される３つの島状部と、が形成されている。なお、島状部は３つより多くても、少なくてもよい。薄膜トランジスタＴＦＴ１，ＴＦＴ２の間の領域において、半導体層ＡＳＩ上に、中継配線ＴＬの一部が形成されている。データ線ＤＬと、中継配線ＴＬと、それぞれの引き出し配線とは、同一材料で形成することができる。

なお、薄膜トランジスタＴＦＴ１，ＴＦＴ２は、後述するハーフトーン露光の処理により形成される。そのため、半導体層ＡＳＩの外形が、中継配線ＴＬの外形、ソース電極及びドレイン電極の外形よりも大きくなっている。

中継配線ＴＬ、及び各引き出し配線ＤＥ１，ＳＥ１，ＤＥ２，ＳＥ２を覆うように、絶縁膜ＰＡＳ（第２絶縁膜）が形成されている。絶縁膜ＰＡＳ上に、金属材料からなる制御線ＣＬ１が形成されている。制御線ＣＬ１を覆うように、絶縁膜ＵＰＡＳ（第３絶縁膜）が形成されている。絶縁膜ＳＩＮ，ＰＡＳ，ＵＰＡＳにコンタクトホールＣＨ１が形成されており、コンタクトホールＣＨ１内に金属膜ＩＴＯ１が形成されている。コンタクトホールＣＨ１は、絶縁膜ＳＩＮ，ＰＡＳ，ＵＰＡＳにエッチングで穴を空け、その上に金属膜ＩＴＯ１を成膜することにより形成される。また、絶縁膜ＵＰＡＳにコンタクトホールＣＨ２（第１コンタクトホール）が形成されており、絶縁膜ＰＡＳ，ＵＰＡＳにコンタクトホールＣＨ３が形成されており、絶縁膜ＳＩＮ，ＰＡＳ，ＵＰＡＳにコンタクトホールＣＨ４（第２コンタクトホール）が形成されており、コンタクトホールＣＨ２，ＣＨ３，ＣＨ４内に金属膜ＩＴＯ２が形成されている。コンタクトホールＣＨ２は、絶縁膜ＵＰＡＳにエッチングで穴を空け、その上に金属膜ＩＴＯ２を成膜することにより形成され、コンタクトホールＣＨ３は、絶縁膜ＰＡＳ，ＵＰＡＳにエッチングで穴を空け、その上に金属膜ＩＴＯ２を成膜することにより形成され、コンタクトホールＣＨ４は、絶縁膜ＳＩＮ，ＰＡＳ，ＵＰＡＳにエッチングで穴を空け、その上に金属膜ＩＴＯ２を成膜することにより形成される。また、コンタクトホールＣＨ２，ＣＨ３，ＣＨ４は、金属膜ＩＴＯ２を介して互いに電気的に接続されている。これにより、制御線ＣＬ１と、薄膜トランジスタＴＦＴ２を構成する金属配線ＧＡＬ（ゲート電極ＧＥ２を含む）とが、電気的に接続されている。また、制御線ＣＬ１と、薄膜トランジスタＴＦＴ１を構成する、中継配線ＴＬの引き出し配線ＳＥ１（ソース電極ＳＥ１）とが、電気的に接続されている。

次に、図４のＢ−Ｂ´部分の断面構成について図６を用いて説明する。図６は、図４のＢ−Ｂ´断面図である。なお、図６では、便宜上、保護回路ＰＣ３における断面構成を示している。

ガラス基板ＧＢ上に、金属配線ＧＡＬが形成されている。金属配線ＧＡＬは、図５に示した接続配線ＣＤＬ１と同様に、接続配線ＣＤＬ３を構成している。金属配線ＧＡＬを覆うように、絶縁膜ＳＩＮが形成されている。絶縁膜ＳＩＮ上に半導体層ＡＳＩが形成されており、半導体層ＡＳＩ上にデータ線ＤＬ３が形成されている。データ線ＤＬ３を覆うように絶縁膜ＰＡＳが形成されており、絶縁膜ＰＡＳ上に制御線ＣＬ１が形成されている。制御線ＣＬ１を覆うように、絶縁膜ＵＰＡＳが形成されている。図５に示したように絶縁膜ＳＩＮ，ＰＡＳ，ＵＰＡＳにコンタクトホールＣＨ１が形成されており、絶縁膜ＰＡＳ，ＵＰＡＳにコンタクトホールＣＨ５が形成されており、コンタクトホールＣＨ１，ＣＨ５内に金属膜ＩＴＯ１が形成されている。また、コンタクトホールＣＨ１，ＣＨ５は、金属膜ＩＴＯ１を介して互いに電気的に接続されている。これにより、接続配線ＣＤＬ３とデータ線ＤＬ３とが、電気的に接続されている。

次に、図４のＣ−Ｃ´部分の断面構成について図７を用いて説明する。図７は、図４のＣ−Ｃ´断面図である。

ガラス基板ＧＢ上に、金属配線ＧＡＬが形成されている。金属配線ＧＡＬは、接続配線ＣＤＬ２，ＣＤＬ４を構成している。金属配線ＧＡＬを覆うように、絶縁膜ＳＩＮが形成されている。絶縁膜ＳＩＮ上に半導体層ＡＳＩが形成されており、各半導体層ＡＳＩ上に、各中継配線ＴＬと、データ線ＤＬ１，ＤＬ３とが形成されている。各中継配線ＴＬと、データ線ＤＬ１，ＤＬ３とを覆うように絶縁膜ＰＡＳが形成されており、絶縁膜ＰＡＳ上に制御線ＣＬ１が形成されている。制御線ＣＬ１を覆うように、絶縁膜ＵＰＡＳが形成されている。絶縁膜ＵＰＡＳにコンタクトホールＣＨ２が形成されており、それぞれのコンタクトホールＣＨ２内に金属膜ＩＴＯ２が形成されている。

次に、画像表示領域ＤＩＡにおける画素領域の具体的な構成について説明する。図８は、画素Ｐの構成例を示す平面図であり、図９は図８のＤ−Ｄ´断面図である。図９に示すように、画素Ｐは、背面側に配置される薄膜トランジスタ基板ＳＵＢ１（以下、ＴＦＴ基板という。）（第１基板）と、表示面側に配置され、ＴＦＴ基板ＳＵＢ１に対向するカラーフィルタ基板ＳＵＢ２（以下、ＣＦ基板という。）（第２基板）と、ＴＦＴ基板ＳＵＢ１及びＣＦ基板ＳＵＢ２の間に挟持される液晶層ＬＣと、を含んでいる。なお、図８では、便宜上、表示面側から、ＣＦ基板ＳＵＢ２を透視し、ＴＦＴ基板ＳＵＢ１を見た状態を示している。

ＴＦＴ基板ＳＵＢ１には、列方向に延在する複数のデータ線ＤＬと、行方向に延在する複数のゲート線ＧＬとが形成され、複数のデータ線ＤＬと複数のゲート線ＧＬとのそれぞれの交差部近傍に、薄膜トランジスタＴＦＴが形成されている。

画素Ｐには、スズ添加酸化インジウム（ＩＴＯ）等の透明導電膜からなる画素電極ＰＩＴが形成されている。図８に示すように、画素電極ＰＩＴは、画素領域内に開口部（例えばスリット）を有し、ストライプ状に形成されている。薄膜トランジスタＴＦＴは、絶縁膜ＳＩＮ（図９参照）上に半導体層ＡＳＩが形成され、半導体層ＡＳＩ上にドレイン電極ＤＭ及びソース電極ＳＭが形成されている（図８参照）。ドレイン電極ＤＭは、データ線ＤＬに電気的に接続され、ソース電極ＳＭは、コンタクトホールＣＯＮＴを介してと画素電極ＰＩＴに電気的に接続されている。また、各画素Ｐに共通する共通電極ＭＩＴ（図９参照）は、画像表示領域ＤＩＡ全体にベタ状に形成されている。

図９に示すように、ＴＦＴ基板ＳＵＢ１において、ガラス基板ＧＢ１上にゲート線ＧＬ（図示せず）が形成され、ゲート線ＧＬを覆うように絶縁膜ＳＩＮが形成されている。また、絶縁膜ＳＩＮ上にデータ線ＤＬが形成され、データ線ＤＬを覆うように絶縁膜ＰＡＳが形成されている。また、絶縁膜ＰＡＳ上に共通電極ＭＩＴが形成され、共通電極ＭＩＴを覆うように絶縁膜ＵＰＡＳが形成されている。さらに、絶縁膜ＵＰＡＳ上に画素電極ＰＩＴが形成され、画素電極ＰＩＴを覆うように配向膜ＡＦが形成されている。その他、図示はしていないが、ＴＦＴ基板ＳＵＢ１には、偏光板等が形成されている。画素Ｐを構成する各部の積層構造は、図９の構成に限定されるものではなく、周知の構成を適用することができる。

共通電極ＭＩＴは、図２に示すように、額縁領域において共通配線ＣＭＬに接続されている。これにより、共通電圧発生回路ＣＭＤから出力された共通電極（Ｖｃｏｍ）が、共通配線ＣＭＬを介して、共通電極ＭＩＴに供給される。また、共通電極ＭＩＴと、共通電圧発生回路ＣＭＤに接続される共通配線ＣＭＬ及び制御線ＣＬ１とは、同一層において同一材料により形成される。そのため、共通電極ＭＩＴと共通配線ＣＭＬと制御線ＣＬ１とを、同一工程で形成することができる。なお、共通電極ＭＩＴと、共通電圧発生回路ＣＭＤに接続される共通配線ＣＭＬ及び制御線ＣＬ１とは、互いに異なる層に形成されていてもよい。

ＣＦ基板ＳＵＢ２では、ガラス基板ＧＢ２上にブラックマトリクスＢＭ及び着色部ＣＦ（例えば、赤色部、緑色部、青色部）が形成され、これらを覆うようにオーバコート層ＯＣが形成されている。その他、図示はしていないが、ＣＦ基板ＳＵＢ２には、配向膜、偏光板等が形成されている。

図８及び図９に示す構成によれば、液晶表示装置ＬＣＤは、いわゆるＩＰＳ（In Plane Switching）方式の構成を有している。なお、ＩＰＳ方式における画素の構成は、図８及び図９に示した構成に限定されない。

次に、保護回路ＰＣを構成する薄膜トランジスタＴＦＴ１，ＴＦＴ２の製造方法に含まれるハーフトーン露光の処理について説明する。図１０は、薄膜トランジスタＴＦＴ１，ＴＦＴ２の製造方法の一部を示す模式図である。ここでは、中継配線ＴＬを、ソース・ドレイン層ＳＤとして説明する。

まず、ガラス基板ＧＢ上に形成された絶縁膜ＳＩＮ上に、半導体層ＡＳＩ及びソース・ドレイン層ＳＤを順に形成する。その後、ソース・ドレイン層ＳＤ上に形成したレジスト膜を、遮光層Ａ，Ｂを有するフォトマスクにより露光し、レジストパターンを形成する（図１０（ａ））。遮光層Ａは、遮光層Ｂよりも露光量（透過量）が少なくなるように設定されている。これにより、露光後のレジストパターンにおいて、遮光層Ｂに対応するレジスト膜の膜厚が、遮光層Ａに対応するレジスト膜の膜厚よりも薄くなる。次に、レジストパターンに対して、ソース・ドレイン層ＳＤ及び半導体層ＡＳＩを順にエッチングする（図１０（ｂ）、（ｃ））。次に、レジストパターンをアッシングして、遮光層Ｂに対応するレジストを除去する（図１０（ｄ））。次に、残ったレジストに対して、ソース・ドレイン層ＳＤをエッチングする（図１０（ｅ））。最後に、残ったレジストを剥離する（図１０（ｆ））。

上記ハーフトーン露光による製造方法によれば、従来の薄膜トランジスタの製造方法と比較して、マスクの枚数及びフォトエッチング工程数を削減することができるため、製造工程を簡略化できる。

ところで、本実施形態では、データドライバＩＣに接続される接続配線ＣＤＬ１は、ゲート層に形成される金属配線ＧＡＬを用いているが、層構造を考慮すると、データ線ＤＬと同一層のソース・ドレイン層ＳＤを用いることも考えられる。しかし、接続配線ＣＤＬ１にソース・ドレイン層ＳＤを用いると、次のような問題が生じるおそれがある。

上記ハーフトーン露光による製造方法によれば、半導体層ＡＳＩの外形（幅）が、ソース・ドレイン層ＳＤの外形（幅）よりも大きくなる。すなわち、図１０（ｆ）に示すように、ソース・ドレイン層ＳＤの端部が、半導体層ＡＳＩの端部よりも幅ｔだけ内側となる。そのため、接続配線ＣＤＬ１にソース・ドレイン層ＳＤを用いた場合、特にデータドライバＩＣ付近の斜め配線部分（図４参照）において、ソース・ドレイン層ＳＤの下層の半導体層ＡＳＩが、隣接する半導体層ＡＳＩと接触し、表示の不具合が生じるおそれがある。

この点、本実施形態では、接続配線ＣＤＬ１をゲート層に形成しているため、上記問題が生じることはない。よって、本実施形態では、上記ハーフトーン露光による製造方法が好適である。

また、本実施形態では、保護回路ＰＣを構成する薄膜トランジスタＴＦＴ１，ＴＦＴ２の制御線ＣＬ１を、共通電極ＭＩＴ及び共通配線ＣＭＬと同一層に形成している。そのため、制御線ＣＬ１が、ゲート層及びソース・ドレイン層に形成される配線（接続配線ＣＤＬ、データ線ＤＬ）と接触するおそれがない。よって、本実施形態（図２参照）に示すように、各保護回路ＰＣを千鳥状に配置することも可能となる。具体的には、例えば制御線ＣＬ１をゲート層に形成した場合、図２から分かるように、図面下側の制御線ＣＬ１が、ゲート層の接続配線ＣＤＬ２，ＣＤＬ４と接触してしまう。また、例えば制御線ＣＬ１をソース・ドレイン層に形成した場合、図２から分かるように、図面上側の制御線ＣＬ１が、ソース・ドレイン層のデータ線ＤＬ１，ＤＬ３と接触してしまう。この点、本実施形態では、制御線ＣＬ１を共通電極ＭＩＴ及び共通配線ＣＭＬと同一層に形成しているため、各接続配線ＣＤＬ及び各データ線ＤＬと接触するおそれがない。

さらに、本実施形態では、接続配線ＣＤＬとデータ線ＤＬとを接続するための層変換領域を、保護回路ＰＣ内の薄膜トランジスタＴＦＴの形成領域に設けているため、層変換領域を別途設ける必要がない。よって、額縁領域の面積を小さくすることができる。

以上の説明では、データ線駆動回路ＤＤ側の保護回路ＰＣについて示したが、上記保護回路ＰＣの構成は、ゲート線駆動回路ＧＤ側の保護回路においても同様に適用することができる。

図１１は、本実施形態に係る液晶表示装置ＬＣＤの他の全体構成を示す図である。図１１に示すように、ゲートドライバＩＣの出力端子に接続配線ＣＧＬの一端が接続され、接続配線ＣＧＬの他端が保護回路ＰＣに接続され、ゲート線ＧＬの一端が保護回路ＰＣに接続されている。各接続配線ＣＧＬはソース・ドレイン層に形成されており、各ゲート線ＧＬはゲート層に形成されている。接続配線ＣＧＬとゲート線ＧＬとは、保護回路ＰＣ内で保護回路ＰＣを介して電気的に接続されている。保護回路ＰＣは、１本のゲート線ＧＬごとに１個ずつ設けられている。図１２は、保護回路ＰＣとゲートドライバＩＣとの接続関係を示す図である。なお、図１２では便宜上、データ線駆動回路ＤＤ側の保護回路ＰＣ（図２参照）は省略している。例えば、接続配線ＣＧＬ１及びゲート線ＧＬ１に対して保護回路ＰＣ１が設けられ、接続配線ＣＧＬ２及びゲート線ＧＬ２に対して保護回路ＰＣ２が設けられている。

共通電圧発生回路ＣＭＤには、各保護回路ＰＣに定電圧（図１２のＶｃｏｍ_ｐｃ）を供給するための制御線ＣＬ２が接続されている。制御線ＣＬ２は、平面的に見て、ゲート線ＧＬに直交するように、列方向に延在して設けられている。共通電圧発生回路ＣＭＤは、共通配線ＣＭＬ及び制御線ＣＬ２に、同一の電圧（Ｖｃｏｍ）を供給する。

保護回路ＰＣの構成は、データ線駆動回路ＤＤ側の保護回路ＰＣ（図３参照）と同一である。

図１３は、保護回路ＰＣ内の配線の接続関係を示す平面図である。図１４は、図１３のＥ−Ｅ´断面図であり、図１５は、図１３のＦ−Ｆ´断面図であり、図１６は、図１３のＧ−Ｇ´断面図である。ここでは、データ線駆動回路ＤＤ側の保護回路ＰＣ（図４〜図７）において示した部材と同一の機能を有する部材には同一の符号を付し、その説明を省略する。以下、保護回路ＰＣ１を例に挙げて説明する。なお、図１５では、便宜上、保護回路ＰＣ３における断面構成を示している。

接続配線ＣＧＬ１は、ゲートドライバＩＣ付近において斜め方向に延在しており、保護回路ＰＣ１付近において行方向に延在している。図１５に示すように、接続配線ＣＧＬ３は、ソース・ドレイン層に形成されており、保護回路ＰＣ３内において、コンタクトホールＣＨ１，ＣＨ５内に形成された金属膜ＩＴＯ１を介して、ゲート層に形成されたゲート線ＧＬ３（金属配線ＧＡＬ）に電気的に接続されている。図１４に示す薄膜トランジスタＴＦＴ１，ＴＦＴ２の構成は、データ線駆動回路ＤＤ側の保護回路ＰＣの薄膜トランジスタＴＦＴ１，ＴＦＴ２の構成（図５参照）と同一である。また、図１６に示す制御線ＣＬ２の構成は、データ線駆動回路ＤＤ側の保護回路ＰＣの制御線ＣＬ１の構成（図７参照）と同一である。

上記構成によれば、データ線駆動回路ＤＤ側の保護回路ＰＣの構成により得られる上述の効果と同様に、画素領域内の薄膜トランジスタＴＦＴの静電破壊を防止するとともに、狭額縁化を図ることができる。

なお、本発明は上記実施形態に限定されない。例えば、ゲート線駆動回路ＧＤ側の保護回路ＰＣについて、接続配線ＣＧＬがゲート層に形成されていてもよい。この場合、図１７に示すように、接続配線ＣＧＬとゲート線ＧＬとが、ソース・ドレイン層の中継配線ＧＤ２を介して電気的に接続されていてもよい。また、例えば斜め配線の領域など、接続配線ＣＧＬの間隔が狭く、接続配線ＣＧＬが１本おきにソース・ドレイン層とゲート層とに交互に形成される場合、ソース・ドレイン層に形成される接続配線ＣＧＬを図１３の構成とし、ゲート層に形成される接続配線ＣＧＬを図１７の構成としてもよい。

以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

ＬＣＤ 液晶表示装置、ＤＩＡ 画像表示領域、ＤＤ データ線駆動回路、ＧＤ ゲート線駆動回路、ＣＭＤ 共通電圧発生回路、ＳＵＢ１ ＴＦＴ基板、ＳＵＢ２ ＣＦ基板、ＡＦ 配向膜、ＬＣ 液晶層、ＧＬ ゲート線、ＣＬ 制御線、ＣＭＬ 共通配線、
ＢＭ ブラックマトリクス、ＳＩＮ，ＰＡＳ，ＵＰＡＳ 絶縁膜、ＤＬ データ線、ＴＬ 中継配線、ＳＭ，ＳＥ ソース電極、ＤＭ，ＤＥ ドレイン電極、ＧＥ ゲート電極、ＡＳＩ 半導体層、ＭＩＴ 共通電極、ＰＩＴ 画素電極、ＩＴＯ 金属膜、ＣＦ カラーフィルタ、ＯＣ オーバコート層、ＣＨ，ＣＯＮＴ コンタクトホール。

Claims (9)

1. 対向配置された、背面側の第１基板及び表示面側の第２基板と、を備え、
   前記第１基板には、行方向に延在する複数のゲート線と、列方向に延在する複数のデータ線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対向配置され、共通電圧が供給される共通電極と、前記複数のデータ線及び前記複数のゲート線のそれぞれの交差部近傍に配置された複数の薄膜トランジスタと、前記複数のデータ線のそれぞれに対応する、データ線駆動回路に接続された複数の接続配線と、前記複数のデータ線のそれぞれに対応する、前記複数の薄膜トランジスタを保護する複数の保護回路と、該複数の保護回路に接続された制御線と、が形成されており、
   前記複数のデータ線のそれぞれは、前記複数の保護回路のそれぞれを介して、前記複数の接続配線のそれぞれに電気的に接続されており、
   前記複数の接続配線は、前記複数のゲート線と同一層に形成されており、
   前記制御線は、前記共通電極と同一材料で形成され、前記共通電圧が供給される、
   ことを特徴とする表示装置。
2. 前記複数の保護回路のそれぞれは、ダイオード接続型の第１薄膜トランジスタ及び第２薄膜トランジスタを含み、
   前記第１薄膜トランジスタは、ゲート電極が前記データ線及び前記接続配線に接続されており、ドレイン電極が前記データ線及び前記接続配線に接続されており、ソース電極が前記制御線に接続されており、
   前記第２薄膜トランジスタは、ゲート電極が前記制御線に接続されており、ドレイン電極が前記制御線に接続されており、ソース電極が前記データ線及び前記接続配線に接続されている、
   ことを特徴とする請求項１に記載の表示装置。
3. 前記制御線は、前記複数の保護回路のそれぞれの前記第１薄膜トランジスタ及び前記第２薄膜トランジスタに共通して設けられている、
   ことを特徴とする請求項２に記載の表示装置。
4. 前記共通電極に前記共通電圧を供給する共通電圧発生回路をさらに備え、
   前記制御線は、前記共通電圧発生回路に電気的に接続されている、
   ことを特徴とする請求項１から３の何れか１項に記載の表示装置。
5. 前記複数の保護回路は、平面的に見て、画像表示領域外において千鳥状に配置されている、
   ことを特徴とする請求項１から４の何れか１項に記載の表示装置。
6. 互いに異なる層に形成された前記複数のデータ線と前記複数の接続配線とは、それぞれ、コンタクトホールを形成する金属膜を介して電気的に接続されている、
   ことを特徴とする請求項１から５の何れか１項に記載の表示装置。
7. 前記第１基板において、ガラス基板上に前記ゲート線と前記第１薄膜トランジスタのゲート電極と前記第２薄膜トランジスタのゲート電極とを構成する金属配線が形成され、該金属配線を覆うように第１絶縁膜が形成され、該第１絶縁膜上に半導体層が形成され、該半導体層上に前記データ線と該データ線から引き出された引き出し配線とが形成され、該データ線及び該引き出し配線を覆うように第２絶縁膜が形成され、該第２絶縁膜上に前記制御線及び前記共通電極が形成され、該制御線及び該共通電極を覆うように第３絶縁膜が形成され、該第３絶縁膜上に前記画素電極が形成されている、
   ことを特徴とする請求項２に記載の表示装置。
8. 前記第３絶縁膜に、前記制御線に達する第１コンタクトホールが形成され、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とに、前記第２薄膜トランジスタのゲート電極を構成する前記金属配線に達する第２コンタクトホールが形成され、該第１及び第２コンタクトホール内に連続した金属膜が形成され、
   前記制御線と前記金属配線とは、前記金属膜を介して互いに電気的に接続されている、
   ことを特徴とする請求項７に記載の表示装置。
9. 平面的見て、前記半導体層の幅は、前記データ線の幅及び前記引き出し配線の幅よりも大きい、
   ことを特徴とする請求項７に記載の表示装置。

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