JP2015104006A - 負性抵抗生成回路 - Google Patents
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Abstract
【課題】不要発振を抑圧することができる負性抵抗生成回路を得ることを目的とする。
【解決手段】伝送線路2におけるインダクタ成分、キャパシタ3及び薄膜抵抗4からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地のFET1と、FET1のドレイン端子に対してシャントに接続された並列共振回路(伝送線路5におけるインダクタ成分とキャパシタ6からなる回路)と、その並列共振回路と直列に接続された薄膜抵抗7とを備えるように構成する。
【選択図】図1
【解決手段】伝送線路2におけるインダクタ成分、キャパシタ3及び薄膜抵抗4からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地のFET1と、FET1のドレイン端子に対してシャントに接続された並列共振回路(伝送線路5におけるインダクタ成分とキャパシタ6からなる回路)と、その並列共振回路と直列に接続された薄膜抵抗7とを備えるように構成する。
【選択図】図1
Description
この発明は、負性コンダクタンスがほぼ一定である負性抵抗生成回路に関するものである。
図9は以下の非特許文献1に開示されている負性抵抗生成回路を示す構成図である。
この負性抵抗生成回路は、トランジスタなどの能動素子を用いて構成されており、並列帰還回路として、インダクタ又はキャパシタが用いられている。
入力端子から見込んだインピーダンスZinの実部成分が負値を呈するため、図9は負性抵抗生成回路として機能する。
ただし、外部に接続される負荷によっては、トランジスタなどの能動素子が不要発振を生じることがある。その不要発振を抑圧するためには、負性抵抗生成回路の負性抵抗と、外部に接続される負荷の正値の抵抗成分とを相殺させることが望ましい。
この負性抵抗生成回路は、トランジスタなどの能動素子を用いて構成されており、並列帰還回路として、インダクタ又はキャパシタが用いられている。
入力端子から見込んだインピーダンスZinの実部成分が負値を呈するため、図9は負性抵抗生成回路として機能する。
ただし、外部に接続される負荷によっては、トランジスタなどの能動素子が不要発振を生じることがある。その不要発振を抑圧するためには、負性抵抗生成回路の負性抵抗と、外部に接続される負荷の正値の抵抗成分とを相殺させることが望ましい。
U.Karacaoglu et al.,MMIC Active Bandpass Filters Using Varactor−Tuned Negative Resistance Elements,"IEEE Trans. on Microwave Theory and Techniques,Vol.43,No.12,December 1995.
従来の負性抵抗生成回路は以上のように構成されているので、負性抵抗生成回路の負性抵抗と、外部に接続される負荷の正値の抵抗成分とを相殺させるには、負性抵抗生成回路の呈する負性抵抗の周波数依存性が小さい方が好ましい。しかし、この負性抵抗生成回路の負性抵抗成分が周波数依存性を有しているため、不要発振が生じ易くなっている課題があった。
また、並列帰還回路に用いられているインダクタ又はキャパシタは寄生抵抗成分を含んでいるため、通過損失が増加してしまう課題もあった。
また、並列帰還回路に用いられているインダクタ又はキャパシタは寄生抵抗成分を含んでいるため、通過損失が増加してしまう課題もあった。
この発明は上記のような課題を解決するためになされたもので、不要発振を抑圧することができる負性抵抗生成回路を得ることを目的とする。
この発明に係る負性抵抗生成回路は、インダクタ、キャパシタ及び第1の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地FETと、ソース接地FETのドレイン端子に対してシャントに接続された並列共振回路と、並列共振回路と直列に接続された第2の抵抗素子とを備えるようにしたものである。
この発明によれば、インダクタ、キャパシタ及び第1の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地FETと、ソース接地FETのドレイン端子に対してシャントに接続された並列共振回路と、並列共振回路と直列に接続された第2の抵抗素子とを備えるように構成したので、不要発振を抑圧することができる効果がある。
実施の形態1.
図1はこの発明の実施の形態1による負性抵抗生成回路を示す構成図である。
図1において、FET1は半導体基板10の上に構成されているソース接地のFETであり、FET1のゲート端子及びドレイン端子には適正なバイアス電圧が印加される。
伝送線路2は一端がFET1のゲート端子と接続され、他端がFET1のドレイン端子と接続されており、伝送線路2はインダクタとして機能する。
キャパシタ3は伝送線路2の途中に挿入されている直流阻止用のキャパシタである。
薄膜抵抗4は伝送線路2の途中に挿入されている第1の抵抗素子である。
図1はこの発明の実施の形態1による負性抵抗生成回路を示す構成図である。
図1において、FET1は半導体基板10の上に構成されているソース接地のFETであり、FET1のゲート端子及びドレイン端子には適正なバイアス電圧が印加される。
伝送線路2は一端がFET1のゲート端子と接続され、他端がFET1のドレイン端子と接続されており、伝送線路2はインダクタとして機能する。
キャパシタ3は伝送線路2の途中に挿入されている直流阻止用のキャパシタである。
薄膜抵抗4は伝送線路2の途中に挿入されている第1の抵抗素子である。
伝送線路5は一端がFET1のドレイン端子と接続されており、伝送線路5はインダクタとして機能する。
キャパシタ6は一端がFET1のドレイン端子と接続されており、伝送線路5におけるインダクタ成分とキャパシタ6から並列共振回路が構成されている。
薄膜抵抗7は伝送線路5の途中に挿入されている第2の抵抗素子である。
キャパシタ8は一端が伝送線路2の他端と接続されており、他端がビアホール9と接続されている直流阻止用のキャパシタである。
キャパシタ6は一端がFET1のドレイン端子と接続されており、伝送線路5におけるインダクタ成分とキャパシタ6から並列共振回路が構成されている。
薄膜抵抗7は伝送線路5の途中に挿入されている第2の抵抗素子である。
キャパシタ8は一端が伝送線路2の他端と接続されており、他端がビアホール9と接続されている直流阻止用のキャパシタである。
なお、FET1、伝送線路2、キャパシタ3、薄膜抵抗4、伝送線路5、キャパシタ6、薄膜抵抗7、キャパシタ8及びビアホール9の全ては、半導体基板10の上に構成されており、いわゆるMMIC(Monolithic Microwave Integrated Circuit)を形成している。
また、キャパシタ3,6,8は全てMIM(Metal−Insulator−Metal)キャパシタとして構成されている。
また、キャパシタ3,6,8は全てMIM(Metal−Insulator−Metal)キャパシタとして構成されている。
次に動作について説明する。
図1の負性抵抗生成回路では、高周波が入力される場合、直流阻止用のキャパシタ3,8のインピーダンスは高周波的に十分に小さく無視することが可能である。
このため、図1の負性抵抗生成回路の高周波等価回路は、図2のように表すことができる。
図2において、Rは薄膜抵抗4の抵抗成分、Lは伝送線路2のインダクタ成分、Lbは伝送線路5のインダクタ成分、Cbはキャパシタ6のキャパシタンス成分、Rbは薄膜抵抗7の抵抗成分である。
図1の負性抵抗生成回路では、高周波が入力される場合、直流阻止用のキャパシタ3,8のインピーダンスは高周波的に十分に小さく無視することが可能である。
このため、図1の負性抵抗生成回路の高周波等価回路は、図2のように表すことができる。
図2において、Rは薄膜抵抗4の抵抗成分、Lは伝送線路2のインダクタ成分、Lbは伝送線路5のインダクタ成分、Cbはキャパシタ6のキャパシタンス成分、Rbは薄膜抵抗7の抵抗成分である。
図3はこの発明の実施の形態1による負性抵抗生成回路のFET1の簡易等価回路である。
図2及び図3より、図2の高周波等価回路の中で、(Lb、Cb、Rb)からなる回路を除いた部分の入力アドミタンスをY1とすると、入力アドミタンスY1は、下記の式(1)のように表すことができる。
Y1≒[(R−gmL/Cgs)−j(ωL+gmR/(ωCgs))
/[R2+(ωL)2]
(1)
式(1)において、ωは動作角周波数である。
式(1)では、式を単純化するために、1/(ωCgs)は|R+jωL|と比べて十分小さいと仮定し、Cgd=0、Cds=0、Rds=∞と仮定している。
図2及び図3より、図2の高周波等価回路の中で、(Lb、Cb、Rb)からなる回路を除いた部分の入力アドミタンスをY1とすると、入力アドミタンスY1は、下記の式(1)のように表すことができる。
Y1≒[(R−gmL/Cgs)−j(ωL+gmR/(ωCgs))
/[R2+(ωL)2]
(1)
式(1)において、ωは動作角周波数である。
式(1)では、式を単純化するために、1/(ωCgs)は|R+jωL|と比べて十分小さいと仮定し、Cgd=0、Cds=0、Rds=∞と仮定している。
式(1)より、下記の式(2)を満足すれば、入力アドミタンスY1の実部であるRe[Y1]が、Re[Y1]<0となり、FET1の出力アドミタンスであるY1は、負性コンダクタンス(負性抵抗)を生成することができることが分かる。
R < gmL/Cgs (2)
また、Y1の実部Re[Y1]は、式(1)より、動作角周波数ωの増加につれて負値から0に向けて増加することが分かる。
R < gmL/Cgs (2)
また、Y1の実部Re[Y1]は、式(1)より、動作角周波数ωの増加につれて負値から0に向けて増加することが分かる。
一方、図2の高周波等価回路の中で、(Lb、Cb、Rb)からなる回路のアドミタンスYbは、下記の式(3)のように表すことができる。
Yb≒1/[Rb+1/{j2Cb(ω―ωb)}]
=[4Cb2Rb(ω―ωb)2+j2Cb(ω―ωb)]
/[1+4(CbRb)2ω―ωb)2]
(3)
式(3)において、ωbは(Lb、Cb)からなる並列共振回路の共振角周波数であり、ωb2=1/(LbCb)が成立する。
Yb≒1/[Rb+1/{j2Cb(ω―ωb)}]
=[4Cb2Rb(ω―ωb)2+j2Cb(ω―ωb)]
/[1+4(CbRb)2ω―ωb)2]
(3)
式(3)において、ωbは(Lb、Cb)からなる並列共振回路の共振角周波数であり、ωb2=1/(LbCb)が成立する。
ここで、(Lb、Cb)からなる並列共振回路の共振角周波数ωbを負性抵抗生成回路の動作角周波数ωより大きくすることで、(Lb、Cb、Rb)からなる回路のアドミタンスYbの実部Re[Yb]は、動作角周波数ωの増加につれて減少することになる。
したがって、図2の回路全体の入力アドミタンスYinは、下記の式(4)のように表されるため、アドミタンスYbの実部Re[Yb]は、動作角周波数ωにほぼ依らず一定となる。
Yin=Y1+Yb (4)
よって、図1の負性抵抗生成回路は、その負性コンダクタンスがほぼ一定の回路になる。
したがって、図2の回路全体の入力アドミタンスYinは、下記の式(4)のように表されるため、アドミタンスYbの実部Re[Yb]は、動作角周波数ωにほぼ依らず一定となる。
Yin=Y1+Yb (4)
よって、図1の負性抵抗生成回路は、その負性コンダクタンスがほぼ一定の回路になる。
図4は図2の高周波等価回路における入力アドミタンスYinの具体的な計算例を示すグラフ図である。
図2の高周波等価回路の各回路素子に対して、図4に示すように回路素子値を与えることで、入力アドミタンスYinの実部Re[Yin]は、周波数によらず、ほぼ−0.02[S]で一定になることが分かる。
図2の高周波等価回路の各回路素子に対して、図4に示すように回路素子値を与えることで、入力アドミタンスYinの実部Re[Yin]は、周波数によらず、ほぼ−0.02[S]で一定になることが分かる。
以上で明らかなように、この実施の形態1によれば、伝送線路2におけるインダクタ成分、キャパシタ3及び薄膜抵抗4からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧がゲート端子及びドレイン端子に印加されるソース接地のFET1と、FET1のドレイン端子に対してシャントに接続された並列共振回路(伝送線路5におけるインダクタ成分とキャパシタ6からなる回路)と、その並列共振回路と直列に接続された薄膜抵抗7とを備えるように構成したので、不要発振を抑圧することができる効果を奏する。
即ち、この実施の形態1によれば、負性コンダクタンス(負性抵抗)の周波数依存性が小さな負性抵抗生成回路を構成することができ、その負性抵抗生成回路の外部に接続される受動負荷が有する正値で、かつ、一般に周波数依存性が小さいコンダクタンス成分をより広帯域に亘って相殺できることから、不要な負性コンダクタンス成分が残留することに起因する不要発振をより抑圧し易くなる。
この実施の形態1では、ソース接地のFET1が半導体基板10の上に構成されているものを示したが、ソース接地のFET1の代わりに、エミッタ接地バイポーラトランジスタが半導体基板10の上に構成されていてもよい。
この場合、伝送線路2の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路2の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
なお、エミッタ接地バイポーラトランジスタのベース端子及びコレクタ端子には適正なバイアス電圧が印加される。
この場合、伝送線路2の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路2の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
なお、エミッタ接地バイポーラトランジスタのベース端子及びコレクタ端子には適正なバイアス電圧が印加される。
実施の形態2.
図5はこの発明の実施の形態2による負性抵抗生成回路を示す構成図であり、図5において、図1と同一符号は同一または相当部分を示すので説明を省略する。
キャパシタ21は一端がFET1のドレイン端子と接続され、他端がビアホール22と接続されている第2のキャパシタであり、キャパシタ21はMIMキャパシタとして構成されている。
パッチアンテナ23はFET1のドレイン端子と接続され、方形導体パターンによって構成されている。
伝送線路24は一端がFET1のゲート端子と接続されており、伝送線路24は1/4波長インピーダンス変成器として機能する。
図5はこの発明の実施の形態2による負性抵抗生成回路を示す構成図であり、図5において、図1と同一符号は同一または相当部分を示すので説明を省略する。
キャパシタ21は一端がFET1のドレイン端子と接続され、他端がビアホール22と接続されている第2のキャパシタであり、キャパシタ21はMIMキャパシタとして構成されている。
パッチアンテナ23はFET1のドレイン端子と接続され、方形導体パターンによって構成されている。
伝送線路24は一端がFET1のゲート端子と接続されており、伝送線路24は1/4波長インピーダンス変成器として機能する。
次に動作について説明する。
この実施の形態2では、図1の負性抵抗回路におけるFET1のドレイン端子に対して、さらに、キャパシタ21がシャントに接続されたものである。
キャパシタ21を除く部分は、上記実施の形態1で記述した動作原理によって負性抵抗生成回路として機能する。
この実施の形態2では、図1の負性抵抗回路におけるFET1のドレイン端子に対して、さらに、キャパシタ21がシャントに接続されたものである。
キャパシタ21を除く部分は、上記実施の形態1で記述した動作原理によって負性抵抗生成回路として機能する。
上記実施の形態1における負性抵抗生成回路の高周波等価回路(図2)の場合、例えば、中心周波数10[GHz]においては、図4に示すように、入力アドミタンスYinの虚部(サセプタンス成分)Im[Yin]は、Im[Yin]<0となり、誘導性サセプタンスを呈する。
したがって、図5に示すように、FET1のドレイン端子に対して、適正なキャパシタ21をシャントに接続することで、パッチアンテナ23を除く、図5の負性抵抗生成回路では、中心周波数10[GHz]において、入力アドミタンスYinの虚部Im[Yin]を0にすることができ、この負性抵抗生成回路は、並列共振回路としての特性を呈することになる。
したがって、図5に示すように、FET1のドレイン端子に対して、適正なキャパシタ21をシャントに接続することで、パッチアンテナ23を除く、図5の負性抵抗生成回路では、中心周波数10[GHz]において、入力アドミタンスYinの虚部Im[Yin]を0にすることができ、この負性抵抗生成回路は、並列共振回路としての特性を呈することになる。
図6はFET1のドレイン端子と接続されているパッチアンテナ23の等価回路である。
パッチアンテナ23は、図6に示すように、(Rp、Lp、Cp)からなる直列共振回路によって表現される。ここでは、その直列共振回路の共振周波数は10[GHz]であるものとする。
図7(a)はパッチアンテナ23のインピーダンスを信号源インピーダンス50[Ω]に変成するためのインピーダンス整合回路の等価回路の一例を示し、図7(b)は通過特性及び反射特性を示している。
パッチアンテナ23は、図6に示すように、(Rp、Lp、Cp)からなる直列共振回路によって表現される。ここでは、その直列共振回路の共振周波数は10[GHz]であるものとする。
図7(a)はパッチアンテナ23のインピーダンスを信号源インピーダンス50[Ω]に変成するためのインピーダンス整合回路の等価回路の一例を示し、図7(b)は通過特性及び反射特性を示している。
図7(a)では、直列共振特性を呈するパッチアンテナ23に対するインピーダンス整合回路として、並列共振回路(Lm、Cm)と1/4波長インピーダンス線路Zmからなるインピーダンス整合回路が用いられている。
その並列共振回路(Lm、Cm)を実現するにあたり、不可避的に生じる寄生抵抗Rmを考えて、ここでは、例として、Rm=50[Ω]としている。
このとき、図7(b)に示すように、寄生抵抗Rmによって、通過損失が生じていることが分かる。
その並列共振回路(Lm、Cm)を実現するにあたり、不可避的に生じる寄生抵抗Rmを考えて、ここでは、例として、Rm=50[Ω]としている。
このとき、図7(b)に示すように、寄生抵抗Rmによって、通過損失が生じていることが分かる。
図8(a)は図5の負性抵抗生成回路の等価回路を示し、図8(b)は図5の負性抵抗生成回路の通過特性及び反射特性を示している。
図8(a)は、図7(a)のインピーダンス整合回路に含まれる並列共振回路(Lm、Cm)を負性抵抗生成回路とキャパシタからなる回路に置換したものであり、新たに付加したキャパシタ21には、図7(a)と同一の寄生抵抗Rmが付随しているものとしている。
図8(b)より、図8(a)の等価回路における反射特性は、図7(b)に示している反射特性とほぼ同一でありながら、図8(a)の等価回路における通過特性は、図7(b)に示している通過特性と比べて、低損失になっていることが分かる。
これは、図7(a)に示しているインピーダンス整合回路では、受動回路素子により並列共振回路(Lm、Cm)が構成されると考えて、その寄生抵抗Rmを仮定しているために通過損失が生じているのに対して、図8(a)の回路では、同じ寄生抵抗Rmを負性抵抗生成回路によって相殺しているため、通過損失が低減されていることを示している。
図8(a)は、図7(a)のインピーダンス整合回路に含まれる並列共振回路(Lm、Cm)を負性抵抗生成回路とキャパシタからなる回路に置換したものであり、新たに付加したキャパシタ21には、図7(a)と同一の寄生抵抗Rmが付随しているものとしている。
図8(b)より、図8(a)の等価回路における反射特性は、図7(b)に示している反射特性とほぼ同一でありながら、図8(a)の等価回路における通過特性は、図7(b)に示している通過特性と比べて、低損失になっていることが分かる。
これは、図7(a)に示しているインピーダンス整合回路では、受動回路素子により並列共振回路(Lm、Cm)が構成されると考えて、その寄生抵抗Rmを仮定しているために通過損失が生じているのに対して、図8(a)の回路では、同じ寄生抵抗Rmを負性抵抗生成回路によって相殺しているため、通過損失が低減されていることを示している。
この実施の形態2によれば、上記実施の形態1で示した負性コンダクタンス(負性抵抗)の周波数依存性が小さな負性抵抗生成回路をインピーダンス整合回路の構成要素として用いることで、受動回路素子のみからなる従来のインピーダンス整合回路と比べて、低損失化を図ることが可能になる。
この実施の形態2では、インピーダンス整合回路を例として示したが、同様の手法によって、フィルタなどの各種受動回路の寄生抵抗成分の低減、ひいては低損失化を図ることも可能である。
この実施の形態2では、インピーダンス整合回路を例として示したが、同様の手法によって、フィルタなどの各種受動回路の寄生抵抗成分の低減、ひいては低損失化を図ることも可能である。
この実施の形態2では、図1の負性抵抗回路におけるFET1のドレイン端子に対して、キャパシタ21がシャントに接続されているものを示したが、FET1のドレイン端子に対して、伝送線路2におけるインダクタンス成分とは別の第2のインダクタがシャントに接続されているものであってもよく、同様の効果を奏することができる。
また、FET1のドレイン端子に対して、伝送線路5におけるインダクタ成分とキャパシタ6からなる並列共振回路とは別の第2の並列共振回路がシャントに接続されているものであってもよく、同様の効果を奏することができる。
また、FET1のドレイン端子に対して、伝送線路5におけるインダクタ成分とキャパシタ6からなる並列共振回路とは別の第2の並列共振回路がシャントに接続されているものであってもよく、同様の効果を奏することができる。
また、この実施の形態2では、パッチアンテナ23が(Rp、Lp、Cp)からなる直列共振回路によって表現されるものを示したが、FET1のドレイン端子に対して、伝送線路2におけるインダクタ成分とは別の第2のインダクタが直列に接続されているものであってもよく、同様の効果を奏することができる。
また、FET1のドレイン端子に対して、キャパシタ3とは別の第2のキャパシタが直列に接続されているものであってもよく、同様の効果を奏することができる。
また、FET1のドレイン端子に対して、キャパシタ3とは別の第2のキャパシタが直列に接続されているものであってもよく、同様の効果を奏することができる。
また、この実施の形態2では、ソース接地のFET1が半導体基板10の上に構成されているものを示したが、ソース接地のFET1の代わりに、エミッタ接地バイポーラトランジスタが半導体基板10の上に構成されていてもよい。
この場合、伝送線路2の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路2の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
この場合、伝送線路2の一端はエミッタ接地バイポーラトランジスタのベース端子と接続され、伝送線路2の他端はエミッタ接地バイポーラトランジスタのコレクタ端子と接続される。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 FET(ソース接地FET)、2 伝送線路(インダクタ)、3 キャパシタ、4 薄膜抵抗(第1の抵抗素子)、5 伝送線路(並列共振回路)、6 キャパシタ(並列共振回路)、7 薄膜抵抗(第2の抵抗素子)、8 キャパシタ、9 ビアホール、10 半導体基板、21 キャパシタ(第2のキャパシタ)、22 ビアホール、23 パッチアンテナ、24 伝送線路。
Claims (6)
- インダクタ、キャパシタ及び第1の抵抗素子からなる回路がゲート端子とドレイン端子間に接続され、バイアス電圧が前記ゲート端子及び前記ドレイン端子に印加されるソース接地FETと、
前記ソース接地FETのドレイン端子に対してシャントに接続された並列共振回路と、
前記並列共振回路と直列に接続された第2の抵抗素子と
を備えた負性抵抗生成回路。 - 前記ソース接地FETのドレイン端子に対して、第2のキャパシタ、第2のインダクタ又は第2の並列共振回路がシャントに接続されていることを特徴とする請求項1記載の負性抵抗生成回路。
- 前記ソース接地FETのドレイン端子に対して、第2のキャパシタ、第2のインダクタ又は直列共振回路が直列に接続されていることを特徴とする請求項1記載の負性抵抗生成回路。
- インダクタ、キャパシタ及び第1の抵抗素子からなる回路がベース端子とコレクタ端子間に接続され、バイアス電圧が前記ベース端子及び前記コレクタ端子に印加されるエミッタ接地バイポーラトランジスタと、
前記エミッタ接地バイポーラトランジスタのコレクタ端子に対してシャントに接続された並列共振回路と、
前記並列共振回路と直列に接続された第2の抵抗素子と
を備えた負性抵抗生成回路。 - 前記エミッタ接地バイポーラトランジスタのコレクタ端子に対して、第2のキャパシタ、第2のインダクタ又は第2の並列共振回路がシャントに接続されていることを特徴とする請求項4記載の負性抵抗生成回路。
- 前記エミッタ接地バイポーラトランジスタのコレクタ端子に対して、第2のキャパシタ、第2のインダクタ又は直列共振回路が直列に接続されていることを特徴とする請求項4記載の負性抵抗生成回路。
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2013
- 2013-11-26 JP JP2013244093A patent/JP2015104006A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN111653564A (zh) * | 2020-03-30 | 2020-09-11 | 厦门市三安集成电路有限公司 | 一种内建低频振荡抑制电路的晶体管 |
CN111653564B (zh) * | 2020-03-30 | 2023-03-31 | 厦门市三安集成电路有限公司 | 一种内建低频振荡抑制电路的晶体管 |
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