JP2015103856A - アナログ/ディジタル変換器及びアナログ/ディジタル変換方法 - Google Patents
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Abstract
【課題】高分解能のアナログ/ディジタル変換を高速に行うADCを提供する。【解決手段】実施形態によれば、アナログ/ディジタル変換器は、第1のアナログ/ディジタル変換部と第2のアナログ/ディジタル変換部とを備える。第1のアナログ/ディジタル変換部は、第1の入力信号をアナログ/ディジタル変換することによって上位ビットディジタル信号を生成する。第2のアナログ/ディジタル変換部は、第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ/ディジタル変換することによって下位ビットディジタル信号13を生成する。第2のアナログ/ディジタル変換部が標本化信号をアナログ/ディジタル変換する期間は、第1の入力信号の次の第2の入力信号がセットリングされる期間と重複する。【選択図】図1
Description
実施形態は、アナログ/ディジタル変換器に関する。
例えば実効分解能が14ビットを超えるような高分解能のアナログ/ディジタル変換を実現するために、ΔΣ変調器などのマルチサンプリングアナログ/ディジタル変換器(Analog−to−Digital Converter;ADC)が利用される。通常のADCは1つの入力信号に対して1回のサンプリングを行うのに対して、マルチサンプリングADCは1つの入力信号に対して複数回のサンプリングを行ってそのアナログ/ディジタル変換結果をディジタル領域で平均化する。故に、マルチサンプリングADCによれば、アナログ/ディジタル変換において高い分解能を達成することができる。
しかしながら、マルチサンプリングADCに必要とされるサンプリング回数は、当該マルチサンプリングADCの分解能に対して指数関数的に増大する。例えば、1ビット量子化器を内蔵するΔΣ変調器を単独で用いて14ビットの実効分解能を実現するためには、1次変調器及び2次変調器において1000回及び88回のサンプリングがそれぞれ必要とされる。従って、マルチサンプリングADCの分解能の向上は、当該マルチサンプリングADCの動作速度の低下につながる。
Jae−hong Kim, et al., "A 14b Extended Counting ADC Implemented in a 24MPixel APS−C CMOS Image Sensor", ISSCC 2012
Min−Woong Seo, et al., "An 80μVrms−Temporal−Noise 82dB−Dynamic−Range CMOS Image Sensor with a 13−to−19b Variable−Resolution Column−Parallel Folding−Integration/Cyclic ADC", ISSCC 2011
実施形態は、高分解能のアナログ/ディジタル変換を高速に行うADCを提供することを目的とする。
実施形態によれば、アナログ/ディジタル変換器は、第1のアナログ/ディジタル変換部と第2のアナログ/ディジタル変換部とを備える。第1のアナログ/ディジタル変換部は、第1の入力信号をアナログ/ディジタル変換することによって上位ビットディジタル信号を生成する。第2のアナログ/ディジタル変換部は、第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ/ディジタル変換することによって下位ビットディジタル信号を生成する。第2のアナログ/ディジタル変換部が標本化信号をアナログ/ディジタル変換する期間は、第1の入力信号の次の第2の入力信号がセットリングされる期間と重複する。
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。
(第1の実施形態)
図1に例示されるように、第1の実施形態に係るADCは、第1のアナログ/ディジタル変換部110と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図1のADCは、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図1に例示されるように、第1の実施形態に係るADCは、第1のアナログ/ディジタル変換部110と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図1のADCは、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
第1のアナログ/ディジタル変換部110は、マルチサンプリングADCに相当する。第1のアナログ/ディジタル変換部110は、アナログ信号10のセットリング後に、当該アナログ信号10を入力する。第1のアナログ/ディジタル変換部110は、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11を生成する。第1のアナログ/ディジタル変換部110は、上位ビットディジタル信号11を例えば図示されないマルチプレクサ(MUX)へと出力する。更に、第1のアナログ/ディジタル変換部110は、当該第1のアナログ/ディジタル変換部110におけるアナログ/ディジタル変換残差に相当する残差信号12を標本化器120へと出力する。
標本化器120は、第1のアナログ/ディジタル変換部110からの残差信号12を入力する。標本化器120は、残差信号12を標本化することによって標本化信号を得る。標本化器120は、例えばサンプル/ホールド回路であってもよい。標本化器120は、標本化信号を第2のアナログ/ディジタル変換部130へと出力する。
第2のアナログ/ディジタル変換部130は、マルチサンプリングADCとは異なる種別のADC(例えば、ナイキストADC)に相当する。ナイキストADCは、マルチサンプリングADCに比べて少ないサンプリング回数でアナログ/ディジタル変換を行うことができる。例えば、ナイキストADCの一種であるサイクリック型ADCは、NサイクルでNビット分解能のアナログ/ディジタル変換を行うことができる。第2のアナログ/ディジタル変換部130は、標本化器120から標本化信号を入力する。第2のアナログ/ディジタル変換部130は、標本化信号をアナログ/ディジタル変換することによって、下位ビットディジタル信号13を生成する。第2のアナログ/ディジタル変換部130は、下位ビットディジタル信号13を例えば図示されないマルチプレクサへと出力する。
上位ビットディジタル信号11及び下位ビットディジタル信号13は、例えば図示されないマルチプレクサによって多重化されることにより、ディジタル信号14として出力される。
ここで、図1のADCは、残差信号12の標本化後に、現行のアナログ信号10の次のアナログ信号のセットリングを開始することができる。即ち、このADCは、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換と現行のアナログ信号10の次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部110によるアナログ/ディジタル変換)とを並列的に実行(即ち、パイプライン処理)できる。
具体的には、図2に例示されるように、図1のADCの動作は、アナログ信号10(VPIX)のセットリング待ちと、第1のアナログ/ディジタル変換部110によるアナログ信号10のアナログ/ディジタル変換と、標本化器120による残差信号12の標本化と、第2のアナログ/ディジタル変換部130による標本化信号のアナログ/ディジタル変換とを含む一連の処理の繰り返しに相当する。そして、第1のアナログ/ディジタル変換部110によるアナログ/ディジタル変換と第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換との間に標本化器120による標本化が挿入されているので、このADCは、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換の完了を待たずに次のアナログ信号のセットリングを開始することができる。従って、このADCは、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換と現行のアナログ信号10の次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部110によるアナログ/ディジタル変換)とを並列的に実行することで、両処理の重複期間だけ各アナログ信号のアナログ/ディジタル変換に必要とされる時間を実質的に短縮できる。要するに、このADCは、高分解能のアナログ/ディジタル変換を高速に行う。
以上説明したように、第1の実施形態に係るADCは、上位ビット向けの第1のアナログ/ディジタル変換部と下位ビット向けの第2のアナログ/ディジタル変換部との間に、当該第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号を標本化する標本化器を備えている。そして、このADCは、第2のアナログ/ディジタル変換部によるアナログ/ディジタル変換と次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部によるアナログ/ディジタル変換)とを並列的に実行する。故に、このADCによれば、高分解能のアナログ/ディジタル変換を高速に行うことが可能である。
(第2の実施形態)
図3に例示されるように、第2の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図3のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図3に例示されるように、第2の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図3のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図3の標本化器120は、第1のアナログ/ディジタル変換部110ではなく第1のアナログ/ディジタル変換部210から残差信号12を入力する点で図1の標本化器120とは異なる。
第1のアナログ/ディジタル変換部210は、インクリメンタルΔΣ変調器に相当する。第1のアナログ/ディジタル変換部210は、アナログ信号10のセットリング後に、当該アナログ信号10を入力する。第1のアナログ/ディジタル変換部210は、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11を生成する。第1のアナログ/ディジタル変換部210は、上位ビットディジタル信号11をマルチプレクサへと出力する。更に、第1のアナログ/ディジタル変換部210は、当該第1のアナログ/ディジタル変換部210におけるアナログ/ディジタル変換残差に相当する残差信号12を標本化器120へと出力する。
具体的には、第1のアナログ/ディジタル変換部210は、減算器211と、アナログ積分器212と、ADC213と、ディジタル積分器214と、ディジタル/アナログ変換器(Digital−to−Analog Converter;DAC)215とを備える。
減算器211は、アナログ信号10を入力し、DAC215からの帰還信号を入力する。減算器211は、アナログ信号10から帰還信号を減算することによって差分信号を生成する。減算器211は、差分信号をアナログ積分器212へと出力する。
アナログ積分器212は、減算器211から差分信号を入力する。アナログ積分器212は、差分信号を積分することにより、積分信号を生成する。アナログ積分器212は、積分信号をADC213へと出力する。更に、アナログ積分器212は、第1のアナログ/ディジタル変換部210によるアナログ/ディジタル変換の終了時に、残差信号12としての積分信号を標本化器120へと出力する。尚、アナログ積分器212は、リセット機能を備えており、第1のアナログ/ディジタル変換部210によるアナログ/ディジタル変換の開始時に積分信号をリセットする。
ADC213は、アナログ積分器212から積分信号を入力する。ADC213は、積分信号をアナログ/ディジタル変換することによって、ディジタル信号を生成する。ADC213は、ディジタル信号をディジタル積分器214及びDAC215へと出力する。尚、ADC213は、図3のADCとの区別のために、内部ADC213と呼ばれてもよい。
ディジタル積分器214は、ADC213からディジタル信号を入力する。ディジタル積分器214は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器214は、第1のアナログ/ディジタル変換部210によるアナログ/ディジタル変換の終了時に、上位ビットディジタル信号11としての積分信号をマルチプレクサへと出力する。尚、ディジタル積分器214は、リセット機能を備えており、第1のアナログ/ディジタル変換部210によるアナログ/ディジタル変換の開始時に積分信号をリセットする。
DAC215は、ADC213からディジタル信号を入力する。DAC215は、ディジタル信号をディジタル/アナログ変換することによって、次サイクルの帰還信号を生成する。DAC215は、帰還信号を減算器211へと出力する。
第1のアナログ/ディジタル変換部210は、図4に例示されるように動作する。図4の例において、アナログ信号10は、M回(Mは2以上の整数である)サンプリングされる。図4において、D1,・・・,DMは、ADC213において第1回目から第M回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号D1,・・・,DMの積分結果(即ち、総和)が、上位ビットディジタル信号11として出力される。図4において、折れ線は、アナログ積分器212においてホールドされる積分信号の電圧の変化を表す。Vrefは、ADC213及びDAC215によって用いられる参照電圧を表す。Vresは、残差信号12の電圧を表す。
図4に示されるように、ディジタル信号が「1」である(換言すれば、積分信号がVrefを超えた)場合に、当該ディジタル信号に対応する帰還信号の電圧(Vref)はアナログ信号10よりも大きいので、当該帰還信号に基づいて負の電圧を持つ差分信号が生成される。即ち、アナログ積分器212においてホールドされる積分信号の電圧は減少する。係る帰還制御によれば、ADC213における入力信号の電圧を一定範囲内に収めることができる。
図4の例によれば、アナログ信号10(Vin)、サンプリング回数M、参照電圧Vref、ディジタル信号D1,・・・,DM及び残差信号Vresの間には、下記数式が成立する。
以上説明したように、第2の実施形態に係るADCは、前述の第1の実施形態において説明された第1のアナログ/ディジタル変換部としてインクリメンタルΔΣ変調器を採用する。故に、このADCによれば、第1の実施形態と同一または類似の効果を得ることができる。
(第3の実施形態)
図5に例示されるように、第3の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、標本化器120と、第2のアナログ/ディジタル変換部130と、増幅器340とを備える。図5のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図5に例示されるように、第3の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、標本化器120と、第2のアナログ/ディジタル変換部130と、増幅器340とを備える。図5のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図5の第1のアナログ/ディジタル変換部210は、標本化器120ではなく増幅器340へと残差信号12を出力する点で図3の第1のアナログ/ディジタル変換部210とは異なる。尚、ADC213は、図5のADCとの区別のために、内部ADC213と呼ばれてもよい。図5の標本化器120は、第2のアナログ/ディジタル変換部130からの残差信号12ではなく増幅器340からの増幅された残差信号を入力する点で図3の標本化器120とは異なる。
増幅器340は、第1のアナログ/ディジタル変換部210から残差信号12を入力する。増幅器340は、残差信号12をAamp(>1)倍に増幅することによって、増幅された残差信号を生成する。増幅器340は、増幅された残差信号を標本化器120へと出力する。
ここで、残差信号12をAamp倍に増幅することにより、第2のアナログ/ディジタル変換部130において発生する雑音の影響は、入力換算で1/Aamp倍に低減する。即ち、第2のアナログ/ディジタル変換部130部への精度要求は、係る増幅が行われない場合に比べて緩和される。
以上説明したように、第3の実施形態に係るADCは、前述の第1の実施形態または第2の実施形態において説明された第1のアナログ/ディジタル変換部と標本化器との間に増幅器を備える。故に、このADCによれば、第2のアナログ/ディジタル変換部への精度要求が緩和されるので、当該第2のアナログ/ディジタル変換部を簡略化することができる。
(第4の実施形態)
図6に例示されるように、第4の実施形態に係るADCは、第1のアナログ/ディジタル変換部410と、第2のアナログ/ディジタル変換部130とを備える。図6のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図6に例示されるように、第4の実施形態に係るADCは、第1のアナログ/ディジタル変換部410と、第2のアナログ/ディジタル変換部130とを備える。図6のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図6の第2のアナログ/ディジタル変換部130は、標本化器120ではなく第1のアナログ/ディジタル変換部410から標本化信号を入力する点で図3の第2のアナログ/ディジタル変換部130とは異なる。
第1のアナログ/ディジタル変換部410は、インクリメンタルΔΣ変調器に相当する。更に、後述されるように、第1のアナログ/ディジタル変換部410は、標本化器として機能することもできる。第1のアナログ/ディジタル変換部410は、アナログ信号10のセットリング後に、当該アナログ信号10を入力する。第1のアナログ/ディジタル変換部410は、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11を生成する。第1のアナログ/ディジタル変換部410は、上位ビットディジタル信号11をマルチプレクサへと出力する。更に、第1のアナログ/ディジタル変換部410は、当該第1のアナログ/ディジタル変換部410におけるアナログ/ディジタル変換残差に相当する残差信号を標本化することによって標本化信号を得る。そして、第1のアナログ/ディジタル変換部410は、標本化信号を第2のアナログ/ディジタル変換部130へと出力する。
具体的には、第1のアナログ/ディジタル変換部410は、減算器211と、アナログ積分器212と、ADC213と、ディジタル積分器214と、DAC215と、スイッチ416(SW1)とを備える。第1のアナログ/ディジタル変換部410は、減算器211とアナログ積分器212との間にスイッチ416が挿入されている点で図3の第1のアナログ/ディジタル変換部210とは異なる。要するに、スイッチ416がオン状態にあるならば、第1のアナログ/ディジタル変換部410は図3の第1のアナログ/ディジタル変換部210と概ね等価である。尚、ADC213は、図6のADCとの区別のために、内部ADC213と呼ばれてもよい。
スイッチ416は、第1のアナログ/ディジタル変換部410がアナログ信号10をアナログ/ディジタル変換する期間に亘ってオン状態にある。他方、スイッチ416は、第1のアナログ/ディジタル変換部410がアナログ信号10のアナログ/ディジタル変換を終了するとオフ状態になる。スイッチ416がオフ状態になると、アナログ積分器212の入力端子は開放されるのでその時点の積分信号がホールドされる。即ち、第1のアナログ/ディジタル変換部410によるアナログ/ディジタル変換の終了時にスイッチ416がオフ状態になると、その時点の積分信号である残差信号がアナログ積分器212にホールドされる。そして、第2のアナログ/ディジタル変換部130は、アナログ積分器212にホールドされている残差信号を前述の標本化信号としてアナログ/ディジタル変換することによって下位ビットディジタル信号13を生成できる。
第1のアナログ/ディジタル変換部410は、図7に例示されるように動作する。図7の例において、アナログ信号10はM回(Mは2以上の整数である)サンプリングされ、標本化信号はN回(Nは整数である)サンプリングされる。図7において、DC(1),・・・,DC(M)は、ADC213において第1回目から第M回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号D1,・・・,DMの積分結果(即ち、総和)が、上位ビットディジタル信号11として出力される。図7において、DF(1),・・・,DF(N)は、第2のアナログ/ディジタル変換部130において第1回目から第N回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。更に、図7は、スイッチ416の状態の変化を示す。図7において折れ線は、アナログ積分器212においてホールドされる積分信号の電圧の変化を表す。Vrefは、ADC213及びDAC215によって用いられる参照電圧を表す。Vresは、残差信号12の電圧を表す。
図7に示されるように、第1のアナログ/ディジタル変換部410の動作期間に亘ってスイッチ416はオン状態にあり、第2のアナログ/ディジタル変換部130の動作期間に亘ってスイッチ416はオフ状態にある。スイッチ416がオン状態にある期間に亘って第1のアナログ/ディジタル変換部410はインクリメンタルΔΣ変調器として機能し、スイッチ416がオフ状態である期間に亘って第1のアナログ/ディジタル変換部410(正確には、アナログ積分器212)は標本化器として機能する。
以上説明したように第4の実施形態に係るADCは、上位ビット向けの第1のアナログ/ディジタル変換部及び下位ビット向けの第2のアナログ/ディジタル変換部を備えている。そして、この第1のアナログ/ディジタル変換部は、インクリメンタルΔΣ変調器及び標本化器として時分割で機能する。故に、このADCは、専用の標本化器を必要とすることなく、前述の第2の実施形態に係るADCと同一または類似の動作をすることができる。即ち、このADCによれば、前述の第2の実施形態と同一または類似の効果を維持しつつ構成を簡略化することができる。
(第5の実施形態)
図8に例示されるように、第5の実施形態に係るADCは、第1のアナログ/ディジタル変換部410と、第2のアナログ/ディジタル変換部130と、増幅器340とを備える。図8のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図8に例示されるように、第5の実施形態に係るADCは、第1のアナログ/ディジタル変換部410と、第2のアナログ/ディジタル変換部130と、増幅器340とを備える。図8のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図8の第1のアナログ/ディジタル変換部410は、第2のアナログ/ディジタル変換部130ではなく増幅器340へと標本化信号を出力する点で図6の第1のアナログ/ディジタル変換部410とは異なる。図8の第2のアナログ/ディジタル変換部130は、第1のアナログ/ディジタル変換部410からの標本化信号ではなく増幅器340からの増幅された標本化信号を入力する点で図6の第2のアナログ/ディジタル変換部130とは異なる。尚、ADC213は、図8のADCとの区別のために、内部ADC213と呼ばれてもよい。
増幅器340は、第1のアナログ/ディジタル変換部410から標本化信号を入力する。増幅器340は、標本化信号をAamp倍に増幅することによって、増幅された標本化信号を生成する。増幅器340は、増幅された標本化信号を第2のアナログ/ディジタル変換部130へと出力する。
ここで、標本化信号をAamp倍に増幅することにより、第2のアナログ/ディジタル変換部130において発生する雑音の影響は、入力換算で1/Aamp倍に低減する。即ち、第2のアナログ/ディジタル変換部130部への精度要求は、係る増幅が行われない場合に比べて緩和される。
以上説明したように、第5の実施形態に係るADCは、前述の第4の実施形態において説明された第1のアナログ/ディジタル変換部と第2のアナログ/ディジタル変換部との間に増幅器を備える。故に、このADCによれば、第2のアナログ/ディジタル変換部への精度要求が緩和されるので、当該第2のアナログ/ディジタル変換部を簡略化することができる。
(第6の実施形態)
第6の実施形態に係るADCは、例えばComplementary Metal Oxide Semiconductor(CMOS)イメージセンサに適用することができる。CMOSイメージセンサ用ADCは、1つの画素値データを生成するために、リセット信号及びセット信号と呼ばれる2つのアナログ信号の差分信号をアナログ/ディジタル変換する必要がある。即ち、本実施形態において、入力アナログ信号は、リセット信号と呼ばれる第1のアナログ信号とセット信号と呼ばれる第2のアナログ信号との差分信号に相当する。
第6の実施形態に係るADCは、例えばComplementary Metal Oxide Semiconductor(CMOS)イメージセンサに適用することができる。CMOSイメージセンサ用ADCは、1つの画素値データを生成するために、リセット信号及びセット信号と呼ばれる2つのアナログ信号の差分信号をアナログ/ディジタル変換する必要がある。即ち、本実施形態において、入力アナログ信号は、リセット信号と呼ばれる第1のアナログ信号とセット信号と呼ばれる第2のアナログ信号との差分信号に相当する。
図9に例示されるように、本実施形態に係るADCは、第1のアナログ/ディジタル変換部510と、第2のアナログ/ディジタル変換部130とを備える。図9のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
第1のアナログ/ディジタル変換部510は、インクリメンタルΔΣ変調器に相当する。更に、第1のアナログ/ディジタル変換部510は、図6の第1のアナログ/ディジタル変換部410と同様に、標本化器として機能することもできる。第1のアナログ/ディジタル変換部510は、第1のアナログ信号(これは、リセット信号VRとも呼ばれる)のセットリング後に、当該第1のアナログ信号を入力する。第1のアナログ/ディジタル変換部510は、第1のアナログ信号をアナログ/ディジタル変換する。それから、第1のアナログ/ディジタル変換部510は、第2のアナログ信号(これは、セット信号VSとも呼ばれる)のセットリング後に、当該第2のアナログ信号を入力する。第1のADC510は、第2のアナログ信号をアナログ/ディジタル変換する。第1のアナログ/ディジタル変換部510は、第1のアナログ信号及び第2のアナログ信号のアナログ/ディジタル変換結果を演算することによって、第1のアナログ信号及び第2のアナログ信号の差分信号のアナログ/ディジタル変換結果に相当する上位ビットディジタル信号11を生成する。第1のアナログ/ディジタル変換部510は、上位ビットディジタル信号11をマルチプレクサへと出力する。更に、第1のアナログ/ディジタル変換部510は、当該第1のアナログ/ディジタル変換部510におけるアナログ/ディジタル変換残差に相当する残差信号を標本化することによって標本化信号を得る。そして、第1のアナログ/ディジタル変換部510は、標本化信号を第2のアナログ/ディジタル変換部130へと出力する。
具体的には、第1のアナログ/ディジタル変換部510は、減算器211と、アナログ積分器212と、ADC213と、ディジタル積分器214と、DAC215と、スイッチ416(SW1)と、符号選択器517と、乗算器518とを備える。
図9の減算器211は、アナログ積分器212ではなく乗算器518へと差分信号を出力する点で図6の減算器211とは異なる。図9のアナログ積分器212は、減算器211からの差分信号ではなく乗算器518からの積信号をスイッチ416経由で入力する点で図6のアナログ積分器212とは異なる。尚、ADC213は、図9のADCとの区別のために、内部ADC213と呼ばれてもよい。
符号選択器517は、第1のアナログ信号及び第2のアナログ信号の極性に対応する符号を選択する。具体的には、符号選択器517は、リセット信号VRとしての第1のアナログ信号に対して正の符号(+1)を選択する。他方、符号選択器517は、セット信号VSとしての第2のアナログ信号に対して負の符号(−1)を選択する。符号選択器517は、選択した符号を乗算器518へと出力する。
乗算器518は、減算器211から差分信号を入力し、符号選択器517から符号を入力する。乗算器518は、差分信号に対して符号を乗算することによって、積信号を生成する。具体的には、乗算器518は、リセット信号VRに基づく第1の差分信号に対して正の符号(+1)を乗算し、セット信号VSに基づく第2の差分信号に対して負の符号(−1)を乗算する。換言すれば、乗算器518は、リセット信号VRに基づく第1の差分信号の符号を維持し、セット信号VSに基づく第2の差分信号の符号を反転する。乗算器518は、積信号をスイッチ416経由でアナログ積分器212へと出力する。
第1のアナログ/ディジタル変換部510は、図10に例示されるように動作する。図10の例において、リセット信号VR及びセット信号VSは、それぞれM回(Mは2以上の整数である)サンプリングされる。図10において、DR(1),・・・,DR(M)は、ADC213において第1回目から第M回目までのリセット信号VRのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。DS(1),・・・,DS(M)は、ADC213において第1回目から第M回目までのセット信号VSのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号DR(1),・・・,DR(M),DS(1),・・・,DS(M)の積分結果(即ち、総和)が、上位ビットディジタル信号11として出力される。図10において、折れ線は、アナログ積分器212においてホールドされる積分信号の電圧の変化を表す。VrefP及びVrefNは、ADC213及びDAC215によって用いられる参照電圧を表す。Vresは、残差信号12の電圧を表す。
図10に示されるように、リセット信号VRのサンプリング期間では、ディジタル信号が「1」である(換言すれば、積分信号がVrefPを超えた)場合に、当該ディジタル信号に対応する帰還信号の電圧(VrefP)は第1のアナログ信号の電圧よりも大きいので、当該帰還信号に基づいて負の電圧を持つ積信号が生成される。即ち、アナログ積分器212においてホールドされる積分信号の電圧は減少する。係る帰還制御によれば、ADC213における入力信号の電圧を一定範囲内に収めることができる。同様に、図10に示されるように、セット信号VSのサンプリング期間では、ディジタル信号が「−1」である(換言すれば、積分信号がVrefNを下回る)場合に、当該ディジタル信号に対応する帰還信号の電圧(VrefN)は第2のアナログ信号よりも大きいので、当該帰還信号に基づいて正の電圧を持つ積信号が生成される。即ち、アナログ積分器212においてホールドされる積分信号の電圧は増加する。係る帰還制御によれば、ADC213における入力信号の電圧を一定範囲内に収めることができる。
図10の例によれば、第1のアナログ信号(VR)、第2のアナログ信号(VS)、サンプリング回数M、参照電圧VrefP及びVrefN、ディジタル信号DR(1),・・・,DR(M),DS(1),・・・,DS(M)及び残差信号Vresの間には、下記数式が成立する。
図11に例示されるように、図9のADCの動作は、第1のアナログ/ディジタル変換部510による第1のアナログ信号(VR)のアナログ/ディジタル変換と、第1のアナログ/ディジタル変換部510による第2のアナログ信号(VS)のアナログ/ディジタル変換と、第2のアナログ/ディジタル変換部130による残差信号のアナログ/ディジタル変換とを含む一連の処理の繰り返しに相当する。そして、図示されていないものの、第1のアナログ/ディジタル変換部510による第2のアナログ信号(VS)のアナログ/ディジタル変換と第2のアナログ/ディジタル変換部130による残差信号のアナログ/ディジタル変換との間に第1のアナログ/ディジタル変換部510による残差信号の標本化が挿入されている。故に、このADCは、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換の完了を待たずに次のアナログ信号(即ち、次のリセット信号及びセット信号)のセットリングを開始することができる。従って、このADCは、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換と現行のアナログ信号10の次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部510によるアナログ/ディジタル変換)とを並列的に実行することで、両処理の重複期間だけ各アナログ信号のアナログ/ディジタル変換に必要とされる時間を短縮できる。要するに、このADCは、高分解能のアナログ/ディジタル変換を高速に行う。
更に、図9のアナログ/ディジタル変換部510はリセット信号及びセット信号をそれぞれアナログ/ディジタル変換するので、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換のために長時間を割り当てることができる。具体的には、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換に必要とされる時間が、リセット信号のセットリング及び第1のアナログ/ディジタル変換部510によるアナログ/ディジタル変換、セット信号のセットリング及び第1のアナログ/ディジタル変換部510によるアナログ/ディジタル変換ならびに残差信号の標本化に必要とされる時間の和を上回らない限り、第2のアナログ/ディジタル変換部130によるアナログ/ディジタル変換に必要とされる時間の大きさは図9のADCの動作速度に影響しない。
以上説明したように、第6の実施形態に係るADCは、上位ビット向けの第1のアナログ/ディジタル変換部及び下位ビット向けの第2のアナログ/ディジタル変換部を備えている。そして、このADCは、第2のアナログ/ディジタル変換部によるアナログ/ディジタル変換と次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部によるアナログ/ディジタル変換)とを並列的に実行する。故に、このADCによれば、高分解能のアナログ/ディジタル変換を高速に行うことが可能である。更に、このADCによれば、第2のアナログ/ディジタル変換部によるアナログ/ディジタル変換は、リセット信号及びセット信号と呼ばれる2つのアナログ信号のアナログ/ディジタル変換と並列的に実行されるので、長時間を割り当てることができる。即ち、第2のアナログ/ディジタル変換部に要求される動作速度を抑制することができる。
(第7の実施形態)
図12に例示されるように、第7の実施形態に係るADCは、第1のアナログ/ディジタル変換部610と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図12のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図12に例示されるように、第7の実施形態に係るADCは、第1のアナログ/ディジタル変換部610と、標本化器120と、第2のアナログ/ディジタル変換部130とを備える。図12のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図12の標本化器120は、第1のアナログ/ディジタル変換部210ではなく第1のアナログ/ディジタル変換部610から残差信号12を入力する点で図3の標本化器120とは異なる。
第1のアナログ/ディジタル変換部610は、エラーフィードバック型ΔΣ変調器に相当する。第1のアナログ/ディジタル変換部610は、アナログ信号10のセットリング後に、当該アナログ信号10を入力する。第1のアナログ/ディジタル変換部610は、アナログ信号10をアナログ/ディジタル変換することによって、上位ビットディジタル信号11を生成する。第1のアナログ/ディジタル変換部610は、上位ビットディジタル信号11をマルチプレクサへと出力する。更に、第1のアナログ/ディジタル変換部610は、当該第1のアナログ/ディジタル変換部610におけるアナログ/ディジタル変換残差に相当する残差信号12を標本化器120へと出力する。
具体的には、第1のアナログ/ディジタル変換部610は、減算器611と、ADC612と、ディジタル積分器613と、減算器614と、DAC615を備える。
減算器611は、アナログ信号10を入力し、減算器614からの量子化誤差信号を入力する。減算器611は、アナログ信号10から量子化誤差信号(VEQ)を減算することによって差分信号を生成する。減算器611は、差分信号をADC612及び減算器614へと出力する。
ADC612は、減算器611から差分信号を入力する。ADC612は、差分信号をアナログ/ディジタル変換することによって、ディジタル信号を生成する。ADC612は、ディジタル信号をディジタル積分器613及びDAC615へと出力する。尚、ADC612は、図12のADCとの区別のために、内部ADC612と呼ばれてもよい。このディジタル信号(D)と、アナログ信号10(Vin)と、量子化誤差信号(VEQ)との間には、下記数式が成立する。
ディジタル積分器613は、ADC612からディジタル信号を入力する。ディジタル積分器613は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器613は、第1のアナログ/ディジタル変換部610によるアナログ/ディジタル変換の終了時に、上位ビットディジタル信号11としての積分信号をマルチプレクサへと出力する。尚、ディジタル積分器613は、リセット機能を備えており、第1のアナログ/ディジタル変換部610によるアナログ/ディジタル変換の開始時に積分信号をリセットする。
DAC615は、ADC612からディジタル信号を入力する。DAC615は、ディジタル信号をディジタル/アナログ変換することによって、アナログ信号を生成する。DAC615は、アナログ信号を減算器614へと出力する。
減算器614は、減算器611から差分信号を入力し、DAC615からアナログ信号を入力する。減算器614は、アナログ信号から差分信号を減算することによって、量子化誤差信号を生成する。減算器614は、量子化誤差信号を減算器611へと出力する。更に、減算器614は、第1のアナログ/ディジタル変換部610によるアナログ/ディジタル変換の終了時に、残差信号12としての量子化誤差信号を標本化器120へと出力する。
以上説明したように、第7の実施形態に係るADCは、前述の第1の実施形態において説明された第1のアナログ/ディジタル変換部としてエラーフィードバック型ΔΣ変調器を採用する。故に、このADCによれば、第1の実施形態と同一または類似の効果を得ることができる。
(第8の実施形態)
図13に例示されるように、第8の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、サンプル/ホールド回路720と、第2のアナログ/ディジタル変換部730と、増幅器740とを備える。図13のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図13に例示されるように、第8の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、サンプル/ホールド回路720と、第2のアナログ/ディジタル変換部730と、増幅器740とを備える。図13のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14(Dout)を生成する。
図13の第1のアナログ/ディジタル変換部210は、増幅器340ではなく増幅器740へと残差信号12を出力する点で図5の第1のアナログ/ディジタル変換部210とは異なる。尚、ADC213は、図13のADCとの区別のために、内部ADC213と呼ばれてもよい。
増幅器740は、第1のアナログ/ディジタル変換部210から残差信号12を入力する。増幅器740は、残差信号12をM倍に増幅することによって、増幅された残差信号を生成する。増幅器740は、増幅された残差信号をサンプル/ホールド回路720へと出力する。
ここで、残差信号12をM(>1)倍に増幅することにより、第2のアナログ/ディジタル変換部730において発生する雑音の影響は、入力換算で1/M倍に低減する。即ち、第2のアナログ/ディジタル変換部730への精度要求は、係る増幅が行われない場合に比べて緩和される。
サンプル/ホールド回路720は、増幅器740からの増幅された残差信号を入力する。サンプル/ホールド回路720は、増幅された残差信号をサンプル/ホールドすることによって標本化信号を得る。サンプル/ホールド回路720は、サンプル/ホールド回路とは異なる種別の標本化器に置き換えられてもよい。サンプル/ホールド回路720は、標本化信号を第2のアナログ/ディジタル変換部730へと出力する。
第2のアナログ/ディジタル変換部730は、シングルスロープ型ADCに相当する。シングルスロープ型ADCは、他の種別のADCに比べて小面積で実装することが可能である。また、シングルスロープ型ADCは、増幅器を必要としないので他の種別のADCに比べて消費電力が小さい。
第2のアナログ/ディジタル変換部730は、サンプル/ホールド回路720から標本化信号を入力する。第2のアナログ/ディジタル変換部730は、標本化信号をアナログ/ディジタル変換することによって、下位ビットディジタル信号13を生成する。第2のアナログ/ディジタル変換部730は、下位ビットディジタル信号13を出力する。
具体的には、第2のアナログ/ディジタル変換部730は、ランプ波発生器731と、コンパレータ732と、カウンタ733とを備える。
ランプ波発生器731は、図14に示されるように、第2のアナログ/ディジタル変換部730の動作期間に亘ってランプ波(Vramp)を発生する。ランプ波発生器731は、ランプ波をコンパレータ732の第1の入力端子へと出力する。
コンパレータ732は、第1の入力端子及び第2の入力端子を備える。コンパレータ732は、ランプ波発生器731から第1の入力端子経由でランプ波を入力し、サンプル/ホールド回路720から第2の入力端子経由で標本化信号を入力する。コンパレータ732は、図示されないクロック信号に同期して、ランプ波及び標本化信号の比較結果信号をカウンタ733へと出力する。例えば、コンパレータ732は、標本化信号の電圧がランプ波の電圧以上であれば「1」の比較結果信号を出力し、そうでなければ「0」の比較結果信号を出力してもよい。
カウンタ733は、コンパレータ732から比較結果信号を入力する。カウンタ733は、比較結果信号をカウントする。比較結果信号が反転する(即ち、ランプ波の電圧が標本化信号の電圧よりも大きくなる)までの時間(クロック数)は、標本化信号の電圧に比例する。故に、比較結果信号のカウント値は、標本化信号のアナログ/ディジタル変換結果に相当する。カウンタ733は、下位ビットディジタル信号13としてのカウント値をマルチプレクサへと出力する。
以上説明したように、第8の実施形態に係るADCは、シングルスロープ型ADCを採用することで下位ビット向けの第2のアナログ/ディジタル変換部を小面積かつ低消費電力で実装することができる。また、このADCは、上位ビット向けの第1のアナログ/ディジタル変換部と下位ビット向けの第2のアナログ/ディジタル変換部との間に、当該第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号をサンプル/ホールドするサンプル/ホールド回路を備えている。このADCは、第2のアナログ/ディジタル変換部によるアナログ/ディジタル変換と次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部によるアナログ/ディジタル変換)とを並列的に実行する。故に、このADCによれば、高分解能のアナログ/ディジタル変換を高速に行うことが可能である。更に、このADCは、第1のアナログ/ディジタル変換部とサンプル/ホールド回路との間に増幅器を備える。故に、このADCによれば、第2のアナログ/ディジタル変換部への精度要求が緩和されるので、当該第2のアナログ/ディジタル変換部を簡略化することができる。
(第9の実施形態)
図15に例示されるように、第9の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、サンプル/ホールド回路820と、第2のアナログ/ディジタル変換部830とを備える。図15のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図15に例示されるように、第9の実施形態に係るADCは、第1のアナログ/ディジタル変換部210と、サンプル/ホールド回路820と、第2のアナログ/ディジタル変換部830とを備える。図15のADCは、アナログ信号10(Vin)をアナログ/ディジタル変換することによって、上位ビットディジタル信号11及び下位ビットディジタル信号13を含むディジタル信号14を生成する。
図15の第1のアナログ/ディジタル変換部210は、標本化器120ではなくサンプル/ホールド回路820へと残差信号12を出力する点で図3の第1のアナログ/ディジタル変換部210とは異なる。尚、ADC213は、図15のADCとの区別のために、内部ADC213と呼ばれてもよい。
サンプル/ホールド回路820は、第1のアナログ/ディジタル変換部210からの残差信号12を入力する。サンプル/ホールド回路820は、残差信号12をサンプル/ホールドすることによって標本化信号を得る。サンプル/ホールド回路820は、サンプル/ホールド回路とは異なる種別の標本化器に置き換えられてもよい。サンプル/ホールド回路820は、標本化信号を第2のアナログ/ディジタル変換部830へと出力する。
第2のアナログ/ディジタル変換部830は、サイクリック型ADCに相当する。サイクリック型ADCは、高速にアナログ/ディジタル変換を行うことができる。具体的には、サイクリック型ADCは、NサイクルでNビット分解能のアナログ/ディジタル変換を行う。更に、サイクリック型ADCは、図16に例示される単位回路をNサイクルに亘って繰り返し動作させることで図17に例示されるようにNビット分解能のアナログ/ディジタル変換を行うので、分解能が増加してもその実装面積は殆ど増大しない。
第2のアナログ/ディジタル変換部830は、サンプル/ホールド回路820から標本化信号を入力する。第2のアナログ/ディジタル変換部830は、標本化信号をアナログ/ディジタル変換することによって、下位ビットディジタル信号13を生成する。第2のアナログ/ディジタル変換部830は、下位ビットディジタル信号13を出力する。
具体的には、第2のアナログ/ディジタル変換部830は、セレクタ831と、ADC832と、DAC833と、減算器834と、増幅器835とを備える。
セレクタ831は、第1の入力端子及び第2の入力端子を備える。セレクタ831は、サンプル/ホールド回路820からの標本化信号を第1の入力端子経由で入力し、増幅器835からの帰還信号を第2の入力端子経由で入力する。セレクタ831は、これら2つの入力信号のうちいずれか一方を選択することによって、選択信号を得る。具体的には、セレクタ831は、第1サイクルでは標本化信号を選択し、第2サイクル以降では帰還信号を選択する。セレクタ831は、選択信号をADC832へと出力する。第2のアナログ/ディジタル変換部830が次サイクルでも動作するのであれば、セレクタ831は、選択信号を減算器834へも出力する必要がある。
ADC832は、セレクタ831から選択信号を入力する。ADC832は、選択信号をアナログ/ディジタル変換することによってディジタル信号を生成する。ADC832は、ディジタル信号をマルチプレクサへと出力する。このディジタル信号は、下位ビットディジタル信号13のうちの1ビットディジタル信号に相当する。第2のアナログ/ディジタル変換部830が次サイクルでも動作するのであれば、ADC832は、ディジタル信号をDAC833へも出力する必要がある。尚、ADC832は、図15のADCとの区別のために、内部ADC832と呼ばれてもよい。
DAC833は、ADC832からディジタル信号を入力する。DAC833は、ディジタル信号をディジタル/アナログ変換することによってアナログ信号を生成する。DAC833は、アナログ信号を減算器834へと出力する。
減算器834は、セレクタ831から選択信号を入力し、DAC833からアナログ信号を入力する。減算器834は、選択信号からアナログ信号を減算することによって、ADC832におけるアナログ/ディジタル変換残差に相当する残差信号を生成する。減算器834は、残差信号を増幅器835へと出力する。
増幅器835は、減算器834から残差信号を入力する。増幅器835は、残差信号を2倍に増幅することによって、帰還信号を生成する。増幅器835は、帰還信号をセレクタ831の第2の入力端子へと出力する。
即ち、第2のアナログ/ディジタル変換部830は、第1サイクルでは標本化信号の電圧と参照電圧との比較によって下位ビットディジタル信号13におけるMost Significant Bit(MSB)ディジタル信号を生成する。更に、第2のアナログ/ディジタル変換部830は、第2サイクルでは第1サイクルで発生した残差信号の電圧を2倍したものと上記参照電圧との比較によって下位ビットディジタル信号13におけるSecond Significant Bit(SSB)ディジタル信号を生成する。同様に、第2のアナログ/ディジタル変換部830は、第Nサイクルでは第N−1サイクルで発生した残差信号の電圧を2倍したものと上記参照電圧との比較によって下位ビットディジタル信号13におけるLeast Significant Bit(LSB)ディジタル信号を生成する。
以上説明したように、第9の実施形態に係るADCは、サイクリック型ADCを採用することで下位ビット向けの第2のアナログ/ディジタル変換部を高速動作させることができる。また、このADCは、上位ビット向けの第1のアナログ/ディジタル変換部と下位ビット向けの第2のアナログ/ディジタル変換部との間に、当該第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号をサンプル/ホールドするサンプル/ホールド回路を備えている。このADCは、第2のアナログ/ディジタル変換部によるアナログ/ディジタル変換と次のアナログ信号のセットリング(及びこれに後続する第1のアナログ/ディジタル変換部によるアナログ/ディジタル変換)とを並列的に実行する。故に、このADCによれば、高分解能のアナログ/ディジタル変換を高速に行うことが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10・・・アナログ信号
11・・・上位ビットディジタル信号
12・・・残差信号
13・・・下位ビットディジタル信号
14・・・ディジタル信号
110,210,410,510,610・・・第1のアナログ/ディジタル変換部
120・・・標本化器
130,730,830・・・第2のアナログ/ディジタル変換部
211,611,614,834・・・減算器
212・・・アナログ積分器
214,613・・・ディジタル積分器
213,612,832・・・ADC
215,615,833・・・DAC
340,740,835・・・増幅器
416・・・スイッチ
517・・・符号選択器
518・・・乗算器
720,820・・・サンプル/ホールド回路
731・・・ランプ波発生器
732・・・コンパレータ
733・・・カウンタ
831・・・セレクタ
11・・・上位ビットディジタル信号
12・・・残差信号
13・・・下位ビットディジタル信号
14・・・ディジタル信号
110,210,410,510,610・・・第1のアナログ/ディジタル変換部
120・・・標本化器
130,730,830・・・第2のアナログ/ディジタル変換部
211,611,614,834・・・減算器
212・・・アナログ積分器
214,613・・・ディジタル積分器
213,612,832・・・ADC
215,615,833・・・DAC
340,740,835・・・増幅器
416・・・スイッチ
517・・・符号選択器
518・・・乗算器
720,820・・・サンプル/ホールド回路
731・・・ランプ波発生器
732・・・コンパレータ
733・・・カウンタ
831・・・セレクタ
Claims (7)
- 第1の入力信号をアナログ/ディジタル変換することによって上位ビットディジタル信号を生成する第1のアナログ/ディジタル変換部と、
前記第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ/ディジタル変換することによって下位ビットディジタル信号を生成する第2のアナログ/ディジタル変換部と
を具備し、
前記第2のアナログ/ディジタル変換部が前記標本化信号をアナログ/ディジタル変換する期間は、前記第1の入力信号の次の第2の入力信号がセットリングされる期間と重複する、
アナログ/ディジタル変換器。 - 前記残差信号を標本化することによって前記標本化信号を得る標本化器を更に具備する、請求項1のアナログ/ディジタル変換器。
- 前記残差信号を増幅することによって増幅された残差信号を生成する増幅器と、
前記増幅された残差信号を標本化することによって前記標本化信号を得る標本化器と
を更に具備する、請求項1のアナログ/ディジタル変換器。 - 前記第1のアナログ/ディジタル変換部は、
前記第1の入力信号から帰還信号を減算することによって差分信号を生成する減算器と、
前記差分信号を積分することによって積分信号を生成するアナログ積分器と、
前記積分信号をアナログ/ディジタル変換することによってディジタル信号を生成する内部アナログ/ディジタル変換器と、
前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
前記ディジタル信号をディジタル/アナログ変換することによって次サイクルの帰還信号を生成するディジタル/アナログ変換器と
を具備する、
請求項1のアナログ/ディジタル変換器。 - 前記第1のアナログ/ディジタル変換部は、
前記第1の入力信号から帰還信号を減算することによって差分信号を生成する減算器と、
前記差分信号を積分することによって積分信号を生成するアナログ積分器と、
前記積分信号をアナログ/ディジタル変換することによってディジタル信号を生成する内部アナログ/ディジタル変換器と、
前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
前記ディジタル信号をディジタル/アナログ変換することによって次サイクルの帰還信号を生成するディジタル/アナログ変換器と、
前記減算器と前記アナログ積分器との間に挿入され、前記第1のアナログ/ディジタル変換部が前記第1の入力信号をアナログ/ディジタル変換する期間に亘ってオン状態にあり、前記第1のアナログ/ディジタル変換部が前記第1の入力信号のアナログ/ディジタル変換を終了するとオフ状態になるスイッチと
を具備し、
前記アナログ積分器は、前記スイッチが前記オフ状態になる時点での前記積分信号を前記標本化信号としてホールドする、
請求項1のアナログ/ディジタル変換器。 - 前記第1の入力信号は、第1のアナログ信号及び第2のアナログ信号の差分信号に相当し、
前記第1のアナログ/ディジタル変換部は、
前記第1のアナログ信号及び前記第2のアナログ信号から帰還信号を減算することによって第1の差分信号及び第2の差分信号をそれぞれ生成する減算器と、
前記第1の差分信号に対して正の符号を乗算し、前記第2の差分信号に対して負の符号を乗算することによって積信号を生成する乗算部と、
前記積信号を積分することによって積分信号を生成するアナログ積分器と、
前記積分信号をアナログ/ディジタル変換することによってディジタル信号を生成する内部アナログ/ディジタル変換器と、
前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
前記ディジタル信号をディジタル/アナログ変換することによって次サイクルの帰還信号を生成するディジタル/アナログ変換器と
を具備する、
請求項1のアナログ/ディジタル変換器。 - 第1のアナログ/ディジタル変換部が、第1の入力信号をアナログ/ディジタル変換することによって上位ビットディジタル信号を生成することと、
第2のアナログ/ディジタル変換部が、前記第1のアナログ/ディジタル変換部におけるアナログ/ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ/ディジタル変換することによって下位ビットディジタル信号を生成することと
を具備し、
前記第2のアナログ/ディジタル変換部が前記標本化信号をアナログ/ディジタル変換する期間は、前記第1の入力信号の次の第2の入力信号がセットリングされる期間と重複する、
アナログ/ディジタル変換方法。
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