JP2015103856A - アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 - Google Patents

Abstract

【課題】高分解能のアナログ／ディジタル変換を高速に行うＡＤＣを提供する。【解決手段】実施形態によれば、アナログ／ディジタル変換器は、第１のアナログ／ディジタル変換部と第２のアナログ／ディジタル変換部とを備える。第１のアナログ／ディジタル変換部は、第１の入力信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部は、第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ／ディジタル変換することによって下位ビットディジタル信号１３を生成する。第２のアナログ／ディジタル変換部が標本化信号をアナログ／ディジタル変換する期間は、第１の入力信号の次の第２の入力信号がセットリングされる期間と重複する。【選択図】図１

Description

実施形態は、アナログ／ディジタル変換器に関する。

例えば実効分解能が１４ビットを超えるような高分解能のアナログ／ディジタル変換を実現するために、ΔΣ変調器などのマルチサンプリングアナログ／ディジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）が利用される。通常のＡＤＣは１つの入力信号に対して１回のサンプリングを行うのに対して、マルチサンプリングＡＤＣは１つの入力信号に対して複数回のサンプリングを行ってそのアナログ／ディジタル変換結果をディジタル領域で平均化する。故に、マルチサンプリングＡＤＣによれば、アナログ／ディジタル変換において高い分解能を達成することができる。

しかしながら、マルチサンプリングＡＤＣに必要とされるサンプリング回数は、当該マルチサンプリングＡＤＣの分解能に対して指数関数的に増大する。例えば、１ビット量子化器を内蔵するΔΣ変調器を単独で用いて１４ビットの実効分解能を実現するためには、１次変調器及び２次変調器において１０００回及び８８回のサンプリングがそれぞれ必要とされる。従って、マルチサンプリングＡＤＣの分解能の向上は、当該マルチサンプリングＡＤＣの動作速度の低下につながる。

Ｊａｅ−ｈｏｎｇ Ｋｉｍ， ｅｔ ａｌ．， "Ａ １４ｂ Ｅｘｔｅｎｄｅｄ Ｃｏｕｎｔｉｎｇ ＡＤＣ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ２４ＭＰｉｘｅｌ ＡＰＳ−Ｃ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ"， ＩＳＳＣＣ ２０１２ Ｍｉｎ−Ｗｏｏｎｇ Ｓｅｏ， ｅｔ ａｌ．， "Ａｎ ８０μＶｒｍｓ−Ｔｅｍｐｏｒａｌ−Ｎｏｉｓｅ ８２ｄＢ−Ｄｙｎａｍｉｃ−Ｒａｎｇｅ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ ａ １３−ｔｏ−１９ｂ Ｖａｒｉａｂｌｅ−Ｒｅｓｏｌｕｔｉｏｎ Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ Ｆｏｌｄｉｎｇ−Ｉｎｔｅｇｒａｔｉｏｎ／Ｃｙｃｌｉｃ ＡＤＣ"， ＩＳＳＣＣ ２０１１

実施形態は、高分解能のアナログ／ディジタル変換を高速に行うＡＤＣを提供することを目的とする。

実施形態によれば、アナログ／ディジタル変換器は、第１のアナログ／ディジタル変換部と第２のアナログ／ディジタル変換部とを備える。第１のアナログ／ディジタル変換部は、第１の入力信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部は、第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する。第２のアナログ／ディジタル変換部が標本化信号をアナログ／ディジタル変換する期間は、第１の入力信号の次の第２の入力信号がセットリングされる期間と重複する。

第１の実施形態に係るＡＤＣを例示するブロック図。 図１のＡＤＣの動作を例示するタイミングチャート。 第２の実施形態に係るＡＤＣを例示するブロック図。 図３の第１のアナログ／ディジタル変換部の動作を例示するタイミングチャート。 第３の実施形態に係るＡＤＣを例示するブロック図。 第４の実施形態に係るＡＤＣを例示するブロック図。 図６のＡＤＣの動作を例示するタイミングチャート。 第５の実施形態に係るＡＤＣを例示するブロック図。 第６の実施形態に係るＡＤＣを例示するブロック図。 図９の第１のアナログ／ディジタル変換部の動作を例示するタイミングチャート。 図９のＡＤＣの動作を例示するタイミングチャート。 第７の実施形態に係るＡＤＣを例示するブロック図。 第８の実施形態に係るＡＤＣを例示するブロック図。 図１３のＡＤＣの動作を例示するタイミングチャート。 第９の実施形態に係るＡＤＣを例示するブロック図。 サイクリック型ＡＤＣを例示するブロック図。 サイクリック型ＡＤＣの動作の説明図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

（第１の実施形態）
図１に例示されるように、第１の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部１１０と、標本化器１２０と、第２のアナログ／ディジタル変換部１３０とを備える。図１のＡＤＣは、アナログ信号１０をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４を生成する。

第１のアナログ／ディジタル変換部１１０は、マルチサンプリングＡＤＣに相当する。第１のアナログ／ディジタル変換部１１０は、アナログ信号１０のセットリング後に、当該アナログ信号１０を入力する。第１のアナログ／ディジタル変換部１１０は、アナログ信号１０をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１を生成する。第１のアナログ／ディジタル変換部１１０は、上位ビットディジタル信号１１を例えば図示されないマルチプレクサ（ＭＵＸ）へと出力する。更に、第１のアナログ／ディジタル変換部１１０は、当該第１のアナログ／ディジタル変換部１１０におけるアナログ／ディジタル変換残差に相当する残差信号１２を標本化器１２０へと出力する。

標本化器１２０は、第１のアナログ／ディジタル変換部１１０からの残差信号１２を入力する。標本化器１２０は、残差信号１２を標本化することによって標本化信号を得る。標本化器１２０は、例えばサンプル／ホールド回路であってもよい。標本化器１２０は、標本化信号を第２のアナログ／ディジタル変換部１３０へと出力する。

第２のアナログ／ディジタル変換部１３０は、マルチサンプリングＡＤＣとは異なる種別のＡＤＣ（例えば、ナイキストＡＤＣ）に相当する。ナイキストＡＤＣは、マルチサンプリングＡＤＣに比べて少ないサンプリング回数でアナログ／ディジタル変換を行うことができる。例えば、ナイキストＡＤＣの一種であるサイクリック型ＡＤＣは、ＮサイクルでＮビット分解能のアナログ／ディジタル変換を行うことができる。第２のアナログ／ディジタル変換部１３０は、標本化器１２０から標本化信号を入力する。第２のアナログ／ディジタル変換部１３０は、標本化信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号１３を生成する。第２のアナログ／ディジタル変換部１３０は、下位ビットディジタル信号１３を例えば図示されないマルチプレクサへと出力する。

上位ビットディジタル信号１１及び下位ビットディジタル信号１３は、例えば図示されないマルチプレクサによって多重化されることにより、ディジタル信号１４として出力される。

ここで、図１のＡＤＣは、残差信号１２の標本化後に、現行のアナログ信号１０の次のアナログ信号のセットリングを開始することができる。即ち、このＡＤＣは、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換と現行のアナログ信号１０の次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部１１０によるアナログ／ディジタル変換）とを並列的に実行（即ち、パイプライン処理）できる。

具体的には、図２に例示されるように、図１のＡＤＣの動作は、アナログ信号１０（Ｖ_ＰＩＸ）のセットリング待ちと、第１のアナログ／ディジタル変換部１１０によるアナログ信号１０のアナログ／ディジタル変換と、標本化器１２０による残差信号１２の標本化と、第２のアナログ／ディジタル変換部１３０による標本化信号のアナログ／ディジタル変換とを含む一連の処理の繰り返しに相当する。そして、第１のアナログ／ディジタル変換部１１０によるアナログ／ディジタル変換と第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換との間に標本化器１２０による標本化が挿入されているので、このＡＤＣは、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換の完了を待たずに次のアナログ信号のセットリングを開始することができる。従って、このＡＤＣは、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換と現行のアナログ信号１０の次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部１１０によるアナログ／ディジタル変換）とを並列的に実行することで、両処理の重複期間だけ各アナログ信号のアナログ／ディジタル変換に必要とされる時間を実質的に短縮できる。要するに、このＡＤＣは、高分解能のアナログ／ディジタル変換を高速に行う。

以上説明したように、第１の実施形態に係るＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部と下位ビット向けの第２のアナログ／ディジタル変換部との間に、当該第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号を標本化する標本化器を備えている。そして、このＡＤＣは、第２のアナログ／ディジタル変換部によるアナログ／ディジタル変換と次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部によるアナログ／ディジタル変換）とを並列的に実行する。故に、このＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことが可能である。

（第２の実施形態）
図３に例示されるように、第２の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部２１０と、標本化器１２０と、第２のアナログ／ディジタル変換部１３０とを備える。図３のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４（Ｄ_ｏｕｔ）を生成する。

図３の標本化器１２０は、第１のアナログ／ディジタル変換部１１０ではなく第１のアナログ／ディジタル変換部２１０から残差信号１２を入力する点で図１の標本化器１２０とは異なる。

第１のアナログ／ディジタル変換部２１０は、インクリメンタルΔΣ変調器に相当する。第１のアナログ／ディジタル変換部２１０は、アナログ信号１０のセットリング後に、当該アナログ信号１０を入力する。第１のアナログ／ディジタル変換部２１０は、アナログ信号１０をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１を生成する。第１のアナログ／ディジタル変換部２１０は、上位ビットディジタル信号１１をマルチプレクサへと出力する。更に、第１のアナログ／ディジタル変換部２１０は、当該第１のアナログ／ディジタル変換部２１０におけるアナログ／ディジタル変換残差に相当する残差信号１２を標本化器１２０へと出力する。

具体的には、第１のアナログ／ディジタル変換部２１０は、減算器２１１と、アナログ積分器２１２と、ＡＤＣ２１３と、ディジタル積分器２１４と、ディジタル／アナログ変換器（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；ＤＡＣ）２１５とを備える。

減算器２１１は、アナログ信号１０を入力し、ＤＡＣ２１５からの帰還信号を入力する。減算器２１１は、アナログ信号１０から帰還信号を減算することによって差分信号を生成する。減算器２１１は、差分信号をアナログ積分器２１２へと出力する。

アナログ積分器２１２は、減算器２１１から差分信号を入力する。アナログ積分器２１２は、差分信号を積分することにより、積分信号を生成する。アナログ積分器２１２は、積分信号をＡＤＣ２１３へと出力する。更に、アナログ積分器２１２は、第１のアナログ／ディジタル変換部２１０によるアナログ／ディジタル変換の終了時に、残差信号１２としての積分信号を標本化器１２０へと出力する。尚、アナログ積分器２１２は、リセット機能を備えており、第１のアナログ／ディジタル変換部２１０によるアナログ／ディジタル変換の開始時に積分信号をリセットする。

ＡＤＣ２１３は、アナログ積分器２１２から積分信号を入力する。ＡＤＣ２１３は、積分信号をアナログ／ディジタル変換することによって、ディジタル信号を生成する。ＡＤＣ２１３は、ディジタル信号をディジタル積分器２１４及びＤＡＣ２１５へと出力する。尚、ＡＤＣ２１３は、図３のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

ディジタル積分器２１４は、ＡＤＣ２１３からディジタル信号を入力する。ディジタル積分器２１４は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器２１４は、第１のアナログ／ディジタル変換部２１０によるアナログ／ディジタル変換の終了時に、上位ビットディジタル信号１１としての積分信号をマルチプレクサへと出力する。尚、ディジタル積分器２１４は、リセット機能を備えており、第１のアナログ／ディジタル変換部２１０によるアナログ／ディジタル変換の開始時に積分信号をリセットする。

ＤＡＣ２１５は、ＡＤＣ２１３からディジタル信号を入力する。ＤＡＣ２１５は、ディジタル信号をディジタル／アナログ変換することによって、次サイクルの帰還信号を生成する。ＤＡＣ２１５は、帰還信号を減算器２１１へと出力する。

第１のアナログ／ディジタル変換部２１０は、図４に例示されるように動作する。図４の例において、アナログ信号１０は、Ｍ回（Ｍは２以上の整数である）サンプリングされる。図４において、Ｄ_１，・・・，Ｄ_Ｍは、ＡＤＣ２１３において第１回目から第Ｍ回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号Ｄ_１，・・・，Ｄ_Ｍの積分結果（即ち、総和）が、上位ビットディジタル信号１１として出力される。図４において、折れ線は、アナログ積分器２１２においてホールドされる積分信号の電圧の変化を表す。Ｖ_ｒｅｆは、ＡＤＣ２１３及びＤＡＣ２１５によって用いられる参照電圧を表す。Ｖ_ｒｅｓは、残差信号１２の電圧を表す。

図４に示されるように、ディジタル信号が「１」である（換言すれば、積分信号がＶ_ｒｅｆを超えた）場合に、当該ディジタル信号に対応する帰還信号の電圧（Ｖ_ｒｅｆ）はアナログ信号１０よりも大きいので、当該帰還信号に基づいて負の電圧を持つ差分信号が生成される。即ち、アナログ積分器２１２においてホールドされる積分信号の電圧は減少する。係る帰還制御によれば、ＡＤＣ２１３における入力信号の電圧を一定範囲内に収めることができる。

図４の例によれば、アナログ信号１０（Ｖ_ｉｎ）、サンプリング回数Ｍ、参照電圧Ｖ_ｒｅｆ、ディジタル信号Ｄ_１，・・・，Ｄ_Ｍ及び残差信号Ｖ_ｒｅｓの間には、下記数式が成立する。

以上説明したように、第２の実施形態に係るＡＤＣは、前述の第１の実施形態において説明された第１のアナログ／ディジタル変換部としてインクリメンタルΔΣ変調器を採用する。故に、このＡＤＣによれば、第１の実施形態と同一または類似の効果を得ることができる。

（第３の実施形態）
図５に例示されるように、第３の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部２１０と、標本化器１２０と、第２のアナログ／ディジタル変換部１３０と、増幅器３４０とを備える。図５のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４を生成する。

図５の第１のアナログ／ディジタル変換部２１０は、標本化器１２０ではなく増幅器３４０へと残差信号１２を出力する点で図３の第１のアナログ／ディジタル変換部２１０とは異なる。尚、ＡＤＣ２１３は、図５のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。図５の標本化器１２０は、第２のアナログ／ディジタル変換部１３０からの残差信号１２ではなく増幅器３４０からの増幅された残差信号を入力する点で図３の標本化器１２０とは異なる。

増幅器３４０は、第１のアナログ／ディジタル変換部２１０から残差信号１２を入力する。増幅器３４０は、残差信号１２をＡ_ａｍｐ（＞１）倍に増幅することによって、増幅された残差信号を生成する。増幅器３４０は、増幅された残差信号を標本化器１２０へと出力する。

ここで、残差信号１２をＡ_ａｍｐ倍に増幅することにより、第２のアナログ／ディジタル変換部１３０において発生する雑音の影響は、入力換算で１／Ａ_ａｍｐ倍に低減する。即ち、第２のアナログ／ディジタル変換部１３０部への精度要求は、係る増幅が行われない場合に比べて緩和される。

以上説明したように、第３の実施形態に係るＡＤＣは、前述の第１の実施形態または第２の実施形態において説明された第１のアナログ／ディジタル変換部と標本化器との間に増幅器を備える。故に、このＡＤＣによれば、第２のアナログ／ディジタル変換部への精度要求が緩和されるので、当該第２のアナログ／ディジタル変換部を簡略化することができる。

（第４の実施形態）
図６に例示されるように、第４の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部４１０と、第２のアナログ／ディジタル変換部１３０とを備える。図６のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４（Ｄ_ｏｕｔ）を生成する。

図６の第２のアナログ／ディジタル変換部１３０は、標本化器１２０ではなく第１のアナログ／ディジタル変換部４１０から標本化信号を入力する点で図３の第２のアナログ／ディジタル変換部１３０とは異なる。

第１のアナログ／ディジタル変換部４１０は、インクリメンタルΔΣ変調器に相当する。更に、後述されるように、第１のアナログ／ディジタル変換部４１０は、標本化器として機能することもできる。第１のアナログ／ディジタル変換部４１０は、アナログ信号１０のセットリング後に、当該アナログ信号１０を入力する。第１のアナログ／ディジタル変換部４１０は、アナログ信号１０をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１を生成する。第１のアナログ／ディジタル変換部４１０は、上位ビットディジタル信号１１をマルチプレクサへと出力する。更に、第１のアナログ／ディジタル変換部４１０は、当該第１のアナログ／ディジタル変換部４１０におけるアナログ／ディジタル変換残差に相当する残差信号を標本化することによって標本化信号を得る。そして、第１のアナログ／ディジタル変換部４１０は、標本化信号を第２のアナログ／ディジタル変換部１３０へと出力する。

具体的には、第１のアナログ／ディジタル変換部４１０は、減算器２１１と、アナログ積分器２１２と、ＡＤＣ２１３と、ディジタル積分器２１４と、ＤＡＣ２１５と、スイッチ４１６（ＳＷ_１）とを備える。第１のアナログ／ディジタル変換部４１０は、減算器２１１とアナログ積分器２１２との間にスイッチ４１６が挿入されている点で図３の第１のアナログ／ディジタル変換部２１０とは異なる。要するに、スイッチ４１６がオン状態にあるならば、第１のアナログ／ディジタル変換部４１０は図３の第１のアナログ／ディジタル変換部２１０と概ね等価である。尚、ＡＤＣ２１３は、図６のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

スイッチ４１６は、第１のアナログ／ディジタル変換部４１０がアナログ信号１０をアナログ／ディジタル変換する期間に亘ってオン状態にある。他方、スイッチ４１６は、第１のアナログ／ディジタル変換部４１０がアナログ信号１０のアナログ／ディジタル変換を終了するとオフ状態になる。スイッチ４１６がオフ状態になると、アナログ積分器２１２の入力端子は開放されるのでその時点の積分信号がホールドされる。即ち、第１のアナログ／ディジタル変換部４１０によるアナログ／ディジタル変換の終了時にスイッチ４１６がオフ状態になると、その時点の積分信号である残差信号がアナログ積分器２１２にホールドされる。そして、第２のアナログ／ディジタル変換部１３０は、アナログ積分器２１２にホールドされている残差信号を前述の標本化信号としてアナログ／ディジタル変換することによって下位ビットディジタル信号１３を生成できる。

第１のアナログ／ディジタル変換部４１０は、図７に例示されるように動作する。図７の例において、アナログ信号１０はＭ回（Ｍは２以上の整数である）サンプリングされ、標本化信号はＮ回（Ｎは整数である）サンプリングされる。図７において、Ｄ_Ｃ（１），・・・，Ｄ_Ｃ（Ｍ）は、ＡＤＣ２１３において第１回目から第Ｍ回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号Ｄ_１，・・・，Ｄ_Ｍの積分結果（即ち、総和）が、上位ビットディジタル信号１１として出力される。図７において、Ｄ_Ｆ（１），・・・，Ｄ_Ｆ（Ｎ）は、第２のアナログ／ディジタル変換部１３０において第１回目から第Ｎ回目までのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。更に、図７は、スイッチ４１６の状態の変化を示す。図７において折れ線は、アナログ積分器２１２においてホールドされる積分信号の電圧の変化を表す。Ｖ_ｒｅｆは、ＡＤＣ２１３及びＤＡＣ２１５によって用いられる参照電圧を表す。Ｖ_ｒｅｓは、残差信号１２の電圧を表す。

図７に示されるように、第１のアナログ／ディジタル変換部４１０の動作期間に亘ってスイッチ４１６はオン状態にあり、第２のアナログ／ディジタル変換部１３０の動作期間に亘ってスイッチ４１６はオフ状態にある。スイッチ４１６がオン状態にある期間に亘って第１のアナログ／ディジタル変換部４１０はインクリメンタルΔΣ変調器として機能し、スイッチ４１６がオフ状態である期間に亘って第１のアナログ／ディジタル変換部４１０（正確には、アナログ積分器２１２）は標本化器として機能する。

以上説明したように第４の実施形態に係るＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部及び下位ビット向けの第２のアナログ／ディジタル変換部を備えている。そして、この第１のアナログ／ディジタル変換部は、インクリメンタルΔΣ変調器及び標本化器として時分割で機能する。故に、このＡＤＣは、専用の標本化器を必要とすることなく、前述の第２の実施形態に係るＡＤＣと同一または類似の動作をすることができる。即ち、このＡＤＣによれば、前述の第２の実施形態と同一または類似の効果を維持しつつ構成を簡略化することができる。

（第５の実施形態）
図８に例示されるように、第５の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部４１０と、第２のアナログ／ディジタル変換部１３０と、増幅器３４０とを備える。図８のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４を生成する。

図８の第１のアナログ／ディジタル変換部４１０は、第２のアナログ／ディジタル変換部１３０ではなく増幅器３４０へと標本化信号を出力する点で図６の第１のアナログ／ディジタル変換部４１０とは異なる。図８の第２のアナログ／ディジタル変換部１３０は、第１のアナログ／ディジタル変換部４１０からの標本化信号ではなく増幅器３４０からの増幅された標本化信号を入力する点で図６の第２のアナログ／ディジタル変換部１３０とは異なる。尚、ＡＤＣ２１３は、図８のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

増幅器３４０は、第１のアナログ／ディジタル変換部４１０から標本化信号を入力する。増幅器３４０は、標本化信号をＡ_ａｍｐ倍に増幅することによって、増幅された標本化信号を生成する。増幅器３４０は、増幅された標本化信号を第２のアナログ／ディジタル変換部１３０へと出力する。

ここで、標本化信号をＡ_ａｍｐ倍に増幅することにより、第２のアナログ／ディジタル変換部１３０において発生する雑音の影響は、入力換算で１／Ａ_ａｍｐ倍に低減する。即ち、第２のアナログ／ディジタル変換部１３０部への精度要求は、係る増幅が行われない場合に比べて緩和される。

以上説明したように、第５の実施形態に係るＡＤＣは、前述の第４の実施形態において説明された第１のアナログ／ディジタル変換部と第２のアナログ／ディジタル変換部との間に増幅器を備える。故に、このＡＤＣによれば、第２のアナログ／ディジタル変換部への精度要求が緩和されるので、当該第２のアナログ／ディジタル変換部を簡略化することができる。

（第６の実施形態）
第６の実施形態に係るＡＤＣは、例えばＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）イメージセンサに適用することができる。ＣＭＯＳイメージセンサ用ＡＤＣは、１つの画素値データを生成するために、リセット信号及びセット信号と呼ばれる２つのアナログ信号の差分信号をアナログ／ディジタル変換する必要がある。即ち、本実施形態において、入力アナログ信号は、リセット信号と呼ばれる第１のアナログ信号とセット信号と呼ばれる第２のアナログ信号との差分信号に相当する。

図９に例示されるように、本実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部５１０と、第２のアナログ／ディジタル変換部１３０とを備える。図９のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４（Ｄ_ｏｕｔ）を生成する。

第１のアナログ／ディジタル変換部５１０は、インクリメンタルΔΣ変調器に相当する。更に、第１のアナログ／ディジタル変換部５１０は、図６の第１のアナログ／ディジタル変換部４１０と同様に、標本化器として機能することもできる。第１のアナログ／ディジタル変換部５１０は、第１のアナログ信号（これは、リセット信号Ｖ_Ｒとも呼ばれる）のセットリング後に、当該第１のアナログ信号を入力する。第１のアナログ／ディジタル変換部５１０は、第１のアナログ信号をアナログ／ディジタル変換する。それから、第１のアナログ／ディジタル変換部５１０は、第２のアナログ信号（これは、セット信号Ｖ_Ｓとも呼ばれる）のセットリング後に、当該第２のアナログ信号を入力する。第１のＡＤＣ５１０は、第２のアナログ信号をアナログ／ディジタル変換する。第１のアナログ／ディジタル変換部５１０は、第１のアナログ信号及び第２のアナログ信号のアナログ／ディジタル変換結果を演算することによって、第１のアナログ信号及び第２のアナログ信号の差分信号のアナログ／ディジタル変換結果に相当する上位ビットディジタル信号１１を生成する。第１のアナログ／ディジタル変換部５１０は、上位ビットディジタル信号１１をマルチプレクサへと出力する。更に、第１のアナログ／ディジタル変換部５１０は、当該第１のアナログ／ディジタル変換部５１０におけるアナログ／ディジタル変換残差に相当する残差信号を標本化することによって標本化信号を得る。そして、第１のアナログ／ディジタル変換部５１０は、標本化信号を第２のアナログ／ディジタル変換部１３０へと出力する。

具体的には、第１のアナログ／ディジタル変換部５１０は、減算器２１１と、アナログ積分器２１２と、ＡＤＣ２１３と、ディジタル積分器２１４と、ＤＡＣ２１５と、スイッチ４１６（ＳＷ_１）と、符号選択器５１７と、乗算器５１８とを備える。

図９の減算器２１１は、アナログ積分器２１２ではなく乗算器５１８へと差分信号を出力する点で図６の減算器２１１とは異なる。図９のアナログ積分器２１２は、減算器２１１からの差分信号ではなく乗算器５１８からの積信号をスイッチ４１６経由で入力する点で図６のアナログ積分器２１２とは異なる。尚、ＡＤＣ２１３は、図９のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

符号選択器５１７は、第１のアナログ信号及び第２のアナログ信号の極性に対応する符号を選択する。具体的には、符号選択器５１７は、リセット信号Ｖ_Ｒとしての第１のアナログ信号に対して正の符号（＋１）を選択する。他方、符号選択器５１７は、セット信号Ｖ_Ｓとしての第２のアナログ信号に対して負の符号（−１）を選択する。符号選択器５１７は、選択した符号を乗算器５１８へと出力する。

乗算器５１８は、減算器２１１から差分信号を入力し、符号選択器５１７から符号を入力する。乗算器５１８は、差分信号に対して符号を乗算することによって、積信号を生成する。具体的には、乗算器５１８は、リセット信号Ｖ_Ｒに基づく第１の差分信号に対して正の符号（＋１）を乗算し、セット信号Ｖ_Ｓに基づく第２の差分信号に対して負の符号（−１）を乗算する。換言すれば、乗算器５１８は、リセット信号Ｖ_Ｒに基づく第１の差分信号の符号を維持し、セット信号Ｖ_Ｓに基づく第２の差分信号の符号を反転する。乗算器５１８は、積信号をスイッチ４１６経由でアナログ積分器２１２へと出力する。

第１のアナログ／ディジタル変換部５１０は、図１０に例示されるように動作する。図１０の例において、リセット信号Ｖ_Ｒ及びセット信号Ｖ_Ｓは、それぞれＭ回（Ｍは２以上の整数である）サンプリングされる。図１０において、Ｄ_Ｒ（１），・・・，Ｄ_Ｒ（Ｍ）は、ＡＤＣ２１３において第１回目から第Ｍ回目までのリセット信号Ｖ_Ｒのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。Ｄ_Ｓ（１），・・・，Ｄ_Ｓ（Ｍ）は、ＡＤＣ２１３において第１回目から第Ｍ回目までのセット信号Ｖ_Ｓのサンプリングを通じて生成されるディジタル信号をそれぞれ表す。これらディジタル信号Ｄ_Ｒ（１），・・・，Ｄ_Ｒ（Ｍ），Ｄ_Ｓ（１），・・・，Ｄ_Ｓ（Ｍ）の積分結果（即ち、総和）が、上位ビットディジタル信号１１として出力される。図１０において、折れ線は、アナログ積分器２１２においてホールドされる積分信号の電圧の変化を表す。Ｖ_ｒｅｆＰ及びＶ_ｒｅｆＮは、ＡＤＣ２１３及びＤＡＣ２１５によって用いられる参照電圧を表す。Ｖ_ｒｅｓは、残差信号１２の電圧を表す。

図１０に示されるように、リセット信号Ｖ_Ｒのサンプリング期間では、ディジタル信号が「１」である（換言すれば、積分信号がＶ_ｒｅｆＰを超えた）場合に、当該ディジタル信号に対応する帰還信号の電圧（Ｖ_ｒｅｆＰ）は第１のアナログ信号の電圧よりも大きいので、当該帰還信号に基づいて負の電圧を持つ積信号が生成される。即ち、アナログ積分器２１２においてホールドされる積分信号の電圧は減少する。係る帰還制御によれば、ＡＤＣ２１３における入力信号の電圧を一定範囲内に収めることができる。同様に、図１０に示されるように、セット信号Ｖ_Ｓのサンプリング期間では、ディジタル信号が「−１」である（換言すれば、積分信号がＶ_ｒｅｆＮを下回る）場合に、当該ディジタル信号に対応する帰還信号の電圧（Ｖ_ｒｅｆＮ）は第２のアナログ信号よりも大きいので、当該帰還信号に基づいて正の電圧を持つ積信号が生成される。即ち、アナログ積分器２１２においてホールドされる積分信号の電圧は増加する。係る帰還制御によれば、ＡＤＣ２１３における入力信号の電圧を一定範囲内に収めることができる。

図１０の例によれば、第１のアナログ信号（Ｖ_Ｒ）、第２のアナログ信号（Ｖ_Ｓ）、サンプリング回数Ｍ、参照電圧Ｖ_ｒｅｆＰ及びＶ_ｒｅｆＮ、ディジタル信号Ｄ_Ｒ（１），・・・，Ｄ_Ｒ（Ｍ），Ｄ_Ｓ（１），・・・，Ｄ_Ｓ（Ｍ）及び残差信号Ｖ_ｒｅｓの間には、下記数式が成立する。

図１１に例示されるように、図９のＡＤＣの動作は、第１のアナログ／ディジタル変換部５１０による第１のアナログ信号（Ｖ_Ｒ）のアナログ／ディジタル変換と、第１のアナログ／ディジタル変換部５１０による第２のアナログ信号（Ｖ_Ｓ）のアナログ／ディジタル変換と、第２のアナログ／ディジタル変換部１３０による残差信号のアナログ／ディジタル変換とを含む一連の処理の繰り返しに相当する。そして、図示されていないものの、第１のアナログ／ディジタル変換部５１０による第２のアナログ信号（Ｖ_Ｓ）のアナログ／ディジタル変換と第２のアナログ／ディジタル変換部１３０による残差信号のアナログ／ディジタル変換との間に第１のアナログ／ディジタル変換部５１０による残差信号の標本化が挿入されている。故に、このＡＤＣは、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換の完了を待たずに次のアナログ信号（即ち、次のリセット信号及びセット信号）のセットリングを開始することができる。従って、このＡＤＣは、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換と現行のアナログ信号１０の次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部５１０によるアナログ／ディジタル変換）とを並列的に実行することで、両処理の重複期間だけ各アナログ信号のアナログ／ディジタル変換に必要とされる時間を短縮できる。要するに、このＡＤＣは、高分解能のアナログ／ディジタル変換を高速に行う。

更に、図９のアナログ／ディジタル変換部５１０はリセット信号及びセット信号をそれぞれアナログ／ディジタル変換するので、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換のために長時間を割り当てることができる。具体的には、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換に必要とされる時間が、リセット信号のセットリング及び第１のアナログ／ディジタル変換部５１０によるアナログ／ディジタル変換、セット信号のセットリング及び第１のアナログ／ディジタル変換部５１０によるアナログ／ディジタル変換ならびに残差信号の標本化に必要とされる時間の和を上回らない限り、第２のアナログ／ディジタル変換部１３０によるアナログ／ディジタル変換に必要とされる時間の大きさは図９のＡＤＣの動作速度に影響しない。

以上説明したように、第６の実施形態に係るＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部及び下位ビット向けの第２のアナログ／ディジタル変換部を備えている。そして、このＡＤＣは、第２のアナログ／ディジタル変換部によるアナログ／ディジタル変換と次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部によるアナログ／ディジタル変換）とを並列的に実行する。故に、このＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことが可能である。更に、このＡＤＣによれば、第２のアナログ／ディジタル変換部によるアナログ／ディジタル変換は、リセット信号及びセット信号と呼ばれる２つのアナログ信号のアナログ／ディジタル変換と並列的に実行されるので、長時間を割り当てることができる。即ち、第２のアナログ／ディジタル変換部に要求される動作速度を抑制することができる。

（第７の実施形態）
図１２に例示されるように、第７の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部６１０と、標本化器１２０と、第２のアナログ／ディジタル変換部１３０とを備える。図１２のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４（Ｄ_ｏｕｔ）を生成する。

図１２の標本化器１２０は、第１のアナログ／ディジタル変換部２１０ではなく第１のアナログ／ディジタル変換部６１０から残差信号１２を入力する点で図３の標本化器１２０とは異なる。

第１のアナログ／ディジタル変換部６１０は、エラーフィードバック型ΔΣ変調器に相当する。第１のアナログ／ディジタル変換部６１０は、アナログ信号１０のセットリング後に、当該アナログ信号１０を入力する。第１のアナログ／ディジタル変換部６１０は、アナログ信号１０をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１を生成する。第１のアナログ／ディジタル変換部６１０は、上位ビットディジタル信号１１をマルチプレクサへと出力する。更に、第１のアナログ／ディジタル変換部６１０は、当該第１のアナログ／ディジタル変換部６１０におけるアナログ／ディジタル変換残差に相当する残差信号１２を標本化器１２０へと出力する。

具体的には、第１のアナログ／ディジタル変換部６１０は、減算器６１１と、ＡＤＣ６１２と、ディジタル積分器６１３と、減算器６１４と、ＤＡＣ６１５を備える。

減算器６１１は、アナログ信号１０を入力し、減算器６１４からの量子化誤差信号を入力する。減算器６１１は、アナログ信号１０から量子化誤差信号（Ｖ_ＥＱ）を減算することによって差分信号を生成する。減算器６１１は、差分信号をＡＤＣ６１２及び減算器６１４へと出力する。

ＡＤＣ６１２は、減算器６１１から差分信号を入力する。ＡＤＣ６１２は、差分信号をアナログ／ディジタル変換することによって、ディジタル信号を生成する。ＡＤＣ６１２は、ディジタル信号をディジタル積分器６１３及びＤＡＣ６１５へと出力する。尚、ＡＤＣ６１２は、図１２のＡＤＣとの区別のために、内部ＡＤＣ６１２と呼ばれてもよい。このディジタル信号（Ｄ）と、アナログ信号１０（Ｖ_ｉｎ）と、量子化誤差信号（Ｖ_ＥＱ）との間には、下記数式が成立する。

ディジタル積分器６１３は、ＡＤＣ６１２からディジタル信号を入力する。ディジタル積分器６１３は、ディジタル信号を積分することにより、積分信号を生成する。ディジタル積分器６１３は、第１のアナログ／ディジタル変換部６１０によるアナログ／ディジタル変換の終了時に、上位ビットディジタル信号１１としての積分信号をマルチプレクサへと出力する。尚、ディジタル積分器６１３は、リセット機能を備えており、第１のアナログ／ディジタル変換部６１０によるアナログ／ディジタル変換の開始時に積分信号をリセットする。

ＤＡＣ６１５は、ＡＤＣ６１２からディジタル信号を入力する。ＤＡＣ６１５は、ディジタル信号をディジタル／アナログ変換することによって、アナログ信号を生成する。ＤＡＣ６１５は、アナログ信号を減算器６１４へと出力する。

減算器６１４は、減算器６１１から差分信号を入力し、ＤＡＣ６１５からアナログ信号を入力する。減算器６１４は、アナログ信号から差分信号を減算することによって、量子化誤差信号を生成する。減算器６１４は、量子化誤差信号を減算器６１１へと出力する。更に、減算器６１４は、第１のアナログ／ディジタル変換部６１０によるアナログ／ディジタル変換の終了時に、残差信号１２としての量子化誤差信号を標本化器１２０へと出力する。

以上説明したように、第７の実施形態に係るＡＤＣは、前述の第１の実施形態において説明された第１のアナログ／ディジタル変換部としてエラーフィードバック型ΔΣ変調器を採用する。故に、このＡＤＣによれば、第１の実施形態と同一または類似の効果を得ることができる。

（第８の実施形態）
図１３に例示されるように、第８の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部２１０と、サンプル／ホールド回路７２０と、第２のアナログ／ディジタル変換部７３０と、増幅器７４０とを備える。図１３のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４（Ｄ_ｏｕｔ）を生成する。

図１３の第１のアナログ／ディジタル変換部２１０は、増幅器３４０ではなく増幅器７４０へと残差信号１２を出力する点で図５の第１のアナログ／ディジタル変換部２１０とは異なる。尚、ＡＤＣ２１３は、図１３のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

増幅器７４０は、第１のアナログ／ディジタル変換部２１０から残差信号１２を入力する。増幅器７４０は、残差信号１２をＭ倍に増幅することによって、増幅された残差信号を生成する。増幅器７４０は、増幅された残差信号をサンプル／ホールド回路７２０へと出力する。

ここで、残差信号１２をＭ（＞１）倍に増幅することにより、第２のアナログ／ディジタル変換部７３０において発生する雑音の影響は、入力換算で１／Ｍ倍に低減する。即ち、第２のアナログ／ディジタル変換部７３０への精度要求は、係る増幅が行われない場合に比べて緩和される。

サンプル／ホールド回路７２０は、増幅器７４０からの増幅された残差信号を入力する。サンプル／ホールド回路７２０は、増幅された残差信号をサンプル／ホールドすることによって標本化信号を得る。サンプル／ホールド回路７２０は、サンプル／ホールド回路とは異なる種別の標本化器に置き換えられてもよい。サンプル／ホールド回路７２０は、標本化信号を第２のアナログ／ディジタル変換部７３０へと出力する。

第２のアナログ／ディジタル変換部７３０は、シングルスロープ型ＡＤＣに相当する。シングルスロープ型ＡＤＣは、他の種別のＡＤＣに比べて小面積で実装することが可能である。また、シングルスロープ型ＡＤＣは、増幅器を必要としないので他の種別のＡＤＣに比べて消費電力が小さい。

第２のアナログ／ディジタル変換部７３０は、サンプル／ホールド回路７２０から標本化信号を入力する。第２のアナログ／ディジタル変換部７３０は、標本化信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号１３を生成する。第２のアナログ／ディジタル変換部７３０は、下位ビットディジタル信号１３を出力する。

具体的には、第２のアナログ／ディジタル変換部７３０は、ランプ波発生器７３１と、コンパレータ７３２と、カウンタ７３３とを備える。

ランプ波発生器７３１は、図１４に示されるように、第２のアナログ／ディジタル変換部７３０の動作期間に亘ってランプ波（Ｖ_ｒａｍｐ）を発生する。ランプ波発生器７３１は、ランプ波をコンパレータ７３２の第１の入力端子へと出力する。

コンパレータ７３２は、第１の入力端子及び第２の入力端子を備える。コンパレータ７３２は、ランプ波発生器７３１から第１の入力端子経由でランプ波を入力し、サンプル／ホールド回路７２０から第２の入力端子経由で標本化信号を入力する。コンパレータ７３２は、図示されないクロック信号に同期して、ランプ波及び標本化信号の比較結果信号をカウンタ７３３へと出力する。例えば、コンパレータ７３２は、標本化信号の電圧がランプ波の電圧以上であれば「１」の比較結果信号を出力し、そうでなければ「０」の比較結果信号を出力してもよい。

カウンタ７３３は、コンパレータ７３２から比較結果信号を入力する。カウンタ７３３は、比較結果信号をカウントする。比較結果信号が反転する（即ち、ランプ波の電圧が標本化信号の電圧よりも大きくなる）までの時間（クロック数）は、標本化信号の電圧に比例する。故に、比較結果信号のカウント値は、標本化信号のアナログ／ディジタル変換結果に相当する。カウンタ７３３は、下位ビットディジタル信号１３としてのカウント値をマルチプレクサへと出力する。

以上説明したように、第８の実施形態に係るＡＤＣは、シングルスロープ型ＡＤＣを採用することで下位ビット向けの第２のアナログ／ディジタル変換部を小面積かつ低消費電力で実装することができる。また、このＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部と下位ビット向けの第２のアナログ／ディジタル変換部との間に、当該第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号をサンプル／ホールドするサンプル／ホールド回路を備えている。このＡＤＣは、第２のアナログ／ディジタル変換部によるアナログ／ディジタル変換と次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部によるアナログ／ディジタル変換）とを並列的に実行する。故に、このＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことが可能である。更に、このＡＤＣは、第１のアナログ／ディジタル変換部とサンプル／ホールド回路との間に増幅器を備える。故に、このＡＤＣによれば、第２のアナログ／ディジタル変換部への精度要求が緩和されるので、当該第２のアナログ／ディジタル変換部を簡略化することができる。

（第９の実施形態）
図１５に例示されるように、第９の実施形態に係るＡＤＣは、第１のアナログ／ディジタル変換部２１０と、サンプル／ホールド回路８２０と、第２のアナログ／ディジタル変換部８３０とを備える。図１５のＡＤＣは、アナログ信号１０（Ｖ_ｉｎ）をアナログ／ディジタル変換することによって、上位ビットディジタル信号１１及び下位ビットディジタル信号１３を含むディジタル信号１４を生成する。

図１５の第１のアナログ／ディジタル変換部２１０は、標本化器１２０ではなくサンプル／ホールド回路８２０へと残差信号１２を出力する点で図３の第１のアナログ／ディジタル変換部２１０とは異なる。尚、ＡＤＣ２１３は、図１５のＡＤＣとの区別のために、内部ＡＤＣ２１３と呼ばれてもよい。

サンプル／ホールド回路８２０は、第１のアナログ／ディジタル変換部２１０からの残差信号１２を入力する。サンプル／ホールド回路８２０は、残差信号１２をサンプル／ホールドすることによって標本化信号を得る。サンプル／ホールド回路８２０は、サンプル／ホールド回路とは異なる種別の標本化器に置き換えられてもよい。サンプル／ホールド回路８２０は、標本化信号を第２のアナログ／ディジタル変換部８３０へと出力する。

第２のアナログ／ディジタル変換部８３０は、サイクリック型ＡＤＣに相当する。サイクリック型ＡＤＣは、高速にアナログ／ディジタル変換を行うことができる。具体的には、サイクリック型ＡＤＣは、ＮサイクルでＮビット分解能のアナログ／ディジタル変換を行う。更に、サイクリック型ＡＤＣは、図１６に例示される単位回路をＮサイクルに亘って繰り返し動作させることで図１７に例示されるようにＮビット分解能のアナログ／ディジタル変換を行うので、分解能が増加してもその実装面積は殆ど増大しない。

第２のアナログ／ディジタル変換部８３０は、サンプル／ホールド回路８２０から標本化信号を入力する。第２のアナログ／ディジタル変換部８３０は、標本化信号をアナログ／ディジタル変換することによって、下位ビットディジタル信号１３を生成する。第２のアナログ／ディジタル変換部８３０は、下位ビットディジタル信号１３を出力する。

具体的には、第２のアナログ／ディジタル変換部８３０は、セレクタ８３１と、ＡＤＣ８３２と、ＤＡＣ８３３と、減算器８３４と、増幅器８３５とを備える。

セレクタ８３１は、第１の入力端子及び第２の入力端子を備える。セレクタ８３１は、サンプル／ホールド回路８２０からの標本化信号を第１の入力端子経由で入力し、増幅器８３５からの帰還信号を第２の入力端子経由で入力する。セレクタ８３１は、これら２つの入力信号のうちいずれか一方を選択することによって、選択信号を得る。具体的には、セレクタ８３１は、第１サイクルでは標本化信号を選択し、第２サイクル以降では帰還信号を選択する。セレクタ８３１は、選択信号をＡＤＣ８３２へと出力する。第２のアナログ／ディジタル変換部８３０が次サイクルでも動作するのであれば、セレクタ８３１は、選択信号を減算器８３４へも出力する必要がある。

ＡＤＣ８３２は、セレクタ８３１から選択信号を入力する。ＡＤＣ８３２は、選択信号をアナログ／ディジタル変換することによってディジタル信号を生成する。ＡＤＣ８３２は、ディジタル信号をマルチプレクサへと出力する。このディジタル信号は、下位ビットディジタル信号１３のうちの１ビットディジタル信号に相当する。第２のアナログ／ディジタル変換部８３０が次サイクルでも動作するのであれば、ＡＤＣ８３２は、ディジタル信号をＤＡＣ８３３へも出力する必要がある。尚、ＡＤＣ８３２は、図１５のＡＤＣとの区別のために、内部ＡＤＣ８３２と呼ばれてもよい。

ＤＡＣ８３３は、ＡＤＣ８３２からディジタル信号を入力する。ＤＡＣ８３３は、ディジタル信号をディジタル／アナログ変換することによってアナログ信号を生成する。ＤＡＣ８３３は、アナログ信号を減算器８３４へと出力する。

減算器８３４は、セレクタ８３１から選択信号を入力し、ＤＡＣ８３３からアナログ信号を入力する。減算器８３４は、選択信号からアナログ信号を減算することによって、ＡＤＣ８３２におけるアナログ／ディジタル変換残差に相当する残差信号を生成する。減算器８３４は、残差信号を増幅器８３５へと出力する。

増幅器８３５は、減算器８３４から残差信号を入力する。増幅器８３５は、残差信号を２倍に増幅することによって、帰還信号を生成する。増幅器８３５は、帰還信号をセレクタ８３１の第２の入力端子へと出力する。

即ち、第２のアナログ／ディジタル変換部８３０は、第１サイクルでは標本化信号の電圧と参照電圧との比較によって下位ビットディジタル信号１３におけるＭｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ（ＭＳＢ）ディジタル信号を生成する。更に、第２のアナログ／ディジタル変換部８３０は、第２サイクルでは第１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって下位ビットディジタル信号１３におけるＳｅｃｏｎｄ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ（ＳＳＢ）ディジタル信号を生成する。同様に、第２のアナログ／ディジタル変換部８３０は、第Ｎサイクルでは第Ｎ−１サイクルで発生した残差信号の電圧を２倍したものと上記参照電圧との比較によって下位ビットディジタル信号１３におけるＬｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ（ＬＳＢ）ディジタル信号を生成する。

以上説明したように、第９の実施形態に係るＡＤＣは、サイクリック型ＡＤＣを採用することで下位ビット向けの第２のアナログ／ディジタル変換部を高速動作させることができる。また、このＡＤＣは、上位ビット向けの第１のアナログ／ディジタル変換部と下位ビット向けの第２のアナログ／ディジタル変換部との間に、当該第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号をサンプル／ホールドするサンプル／ホールド回路を備えている。このＡＤＣは、第２のアナログ／ディジタル変換部によるアナログ／ディジタル変換と次のアナログ信号のセットリング（及びこれに後続する第１のアナログ／ディジタル変換部によるアナログ／ディジタル変換）とを並列的に実行する。故に、このＡＤＣによれば、高分解能のアナログ／ディジタル変換を高速に行うことが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０・・・アナログ信号
１１・・・上位ビットディジタル信号
１２・・・残差信号
１３・・・下位ビットディジタル信号
１４・・・ディジタル信号
１１０，２１０，４１０，５１０，６１０・・・第１のアナログ／ディジタル変換部
１２０・・・標本化器
１３０，７３０，８３０・・・第２のアナログ／ディジタル変換部
２１１，６１１，６１４，８３４・・・減算器
２１２・・・アナログ積分器
２１４，６１３・・・ディジタル積分器
２１３，６１２，８３２・・・ＡＤＣ
２１５，６１５，８３３・・・ＤＡＣ
３４０，７４０，８３５・・・増幅器
４１６・・・スイッチ
５１７・・・符号選択器
５１８・・・乗算器
７２０，８２０・・・サンプル／ホールド回路
７３１・・・ランプ波発生器
７３２・・・コンパレータ
７３３・・・カウンタ
８３１・・・セレクタ

Claims (7)

1. 第１の入力信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成する第１のアナログ／ディジタル変換部と、
   前記第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成する第２のアナログ／ディジタル変換部と
   を具備し、
   前記第２のアナログ／ディジタル変換部が前記標本化信号をアナログ／ディジタル変換する期間は、前記第１の入力信号の次の第２の入力信号がセットリングされる期間と重複する、
   アナログ／ディジタル変換器。
2. 前記残差信号を標本化することによって前記標本化信号を得る標本化器を更に具備する、請求項１のアナログ／ディジタル変換器。
3. 前記残差信号を増幅することによって増幅された残差信号を生成する増幅器と、
   前記増幅された残差信号を標本化することによって前記標本化信号を得る標本化器と
   を更に具備する、請求項１のアナログ／ディジタル変換器。
4. 前記第１のアナログ／ディジタル変換部は、
   前記第１の入力信号から帰還信号を減算することによって差分信号を生成する減算器と、
   前記差分信号を積分することによって積分信号を生成するアナログ積分器と、
   前記積分信号をアナログ／ディジタル変換することによってディジタル信号を生成する内部アナログ／ディジタル変換器と、
   前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
   前記ディジタル信号をディジタル／アナログ変換することによって次サイクルの帰還信号を生成するディジタル／アナログ変換器と
   を具備する、
   請求項１のアナログ／ディジタル変換器。
5. 前記第１のアナログ／ディジタル変換部は、
   前記第１の入力信号から帰還信号を減算することによって差分信号を生成する減算器と、
   前記差分信号を積分することによって積分信号を生成するアナログ積分器と、
   前記積分信号をアナログ／ディジタル変換することによってディジタル信号を生成する内部アナログ／ディジタル変換器と、
   前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
   前記ディジタル信号をディジタル／アナログ変換することによって次サイクルの帰還信号を生成するディジタル／アナログ変換器と、
   前記減算器と前記アナログ積分器との間に挿入され、前記第１のアナログ／ディジタル変換部が前記第１の入力信号をアナログ／ディジタル変換する期間に亘ってオン状態にあり、前記第１のアナログ／ディジタル変換部が前記第１の入力信号のアナログ／ディジタル変換を終了するとオフ状態になるスイッチと
   を具備し、
   前記アナログ積分器は、前記スイッチが前記オフ状態になる時点での前記積分信号を前記標本化信号としてホールドする、
   請求項１のアナログ／ディジタル変換器。
6. 前記第１の入力信号は、第１のアナログ信号及び第２のアナログ信号の差分信号に相当し、
   前記第１のアナログ／ディジタル変換部は、
   前記第１のアナログ信号及び前記第２のアナログ信号から帰還信号を減算することによって第１の差分信号及び第２の差分信号をそれぞれ生成する減算器と、
   前記第１の差分信号に対して正の符号を乗算し、前記第２の差分信号に対して負の符号を乗算することによって積信号を生成する乗算部と、
   前記積信号を積分することによって積分信号を生成するアナログ積分器と、
   前記積分信号をアナログ／ディジタル変換することによってディジタル信号を生成する内部アナログ／ディジタル変換器と、
   前記ディジタル信号を積分することによって前記上位ビットディジタル信号を生成するディジタル積分器と、
   前記ディジタル信号をディジタル／アナログ変換することによって次サイクルの帰還信号を生成するディジタル／アナログ変換器と
   を具備する、
   請求項１のアナログ／ディジタル変換器。
7. 第１のアナログ／ディジタル変換部が、第１の入力信号をアナログ／ディジタル変換することによって上位ビットディジタル信号を生成することと、
   第２のアナログ／ディジタル変換部が、前記第１のアナログ／ディジタル変換部におけるアナログ／ディジタル変換残差に相当する残差信号が標本化された標本化信号をアナログ／ディジタル変換することによって下位ビットディジタル信号を生成することと
   を具備し、
   前記第２のアナログ／ディジタル変換部が前記標本化信号をアナログ／ディジタル変換する期間は、前記第１の入力信号の次の第２の入力信号がセットリングされる期間と重複する、
   アナログ／ディジタル変換方法。

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