JP2015103833A - Microstrip line - Google Patents
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Abstract
Description
本発明は、例えば化合物半導体高速ICに好適な高周波伝送線路であるマイクロストリップ線路に関するものである。 The present invention relates to a microstrip line which is a high-frequency transmission line suitable for a compound semiconductor high-speed IC, for example.
マイクロストリップ線路は、基板の表面と裏面に導体パターンを形成した簡潔な構造によって伝送路を構成することができることから、高周波伝送線路として広く使われている(非特許文献1参照)。図7(A)はマイクロストリップ線路の構造を示す平面図、図7(B)は図7(A)のB−B線断面図である。マイクロストリップ線路は、裏面に導体L1が形成された板状の誘電体10の表面に線状の導体L3を形成した構造を持ち、電磁波を伝達する伝送線路である。表面の線状の導体L3が伝送線路で、裏面の導体L1はGNDになっている。図7(A)、図7(B)では、伝送線路の幅をW、長さをLとしている。 A microstrip line is widely used as a high-frequency transmission line because a transmission line can be configured with a simple structure in which a conductor pattern is formed on the front and back surfaces of a substrate (see Non-Patent Document 1). 7A is a plan view showing the structure of the microstrip line, and FIG. 7B is a cross-sectional view taken along the line BB of FIG. 7A. The microstrip line is a transmission line that has a structure in which a linear conductor L3 is formed on the surface of a plate-like dielectric 10 having a conductor L1 formed on the back surface, and transmits electromagnetic waves. The linear conductor L3 on the front surface is a transmission line, and the conductor L1 on the back surface is GND. 7A and 7B, the width of the transmission line is W and the length is L.
マイクロストリップ線路の場合、特性インピーダンスZ0を決定するものとして、線路幅Wと誘電体10の厚さXと誘電体10の誘電率εrが挙げられるが、誘電体10の厚さXや誘電率εrは簡単には変えることが出来ない。そこで通常、IC設計では、線路幅Wを変化させ、マイクロストリップ線路の特性インピーダンスZ0を所望の値に設定している。 In the case of a microstrip line, the characteristic impedance Z 0 is determined by the line width W, the thickness X of the dielectric 10, and the dielectric constant εr of the dielectric 10. εr cannot be changed easily. Therefore, normally, in IC design, the line width W is changed and the characteristic impedance Z 0 of the microstrip line is set to a desired value.
しかしながら、ICチップの小型化および低コスト化や線路の損失の低減が求められるアプリケーションに対しては、線路幅Wにも制約が生じる。具体的には、ICチップの小型化のためには、線路幅Wを小さくする必要があり、線路の伝送損失の低減のためには、線路幅Wを大きくする必要がある。したがって、チップサイズと線路の伝送損失とに要求値がある場合には、許容される線路幅Wの範囲が制限される。この結果、線路の特性インピーダンスZ0を所望の値に設定することが困難であった。 However, the line width W is also limited for applications that require reduction in size and cost of the IC chip and reduction in line loss. Specifically, it is necessary to reduce the line width W in order to reduce the size of the IC chip, and it is necessary to increase the line width W in order to reduce transmission loss of the line. Therefore, when there are required values for the chip size and the transmission loss of the line, the allowable range of the line width W is limited. As a result, it has been difficult to set the characteristic impedance Z 0 of the line to a desired value.
本発明は、上記課題を解決するためになされたもので、特性インピーダンスを所望の値に設定することができるマイクロストリップ線路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a microstrip line capable of setting a characteristic impedance to a desired value.
本発明のマイクロストリップ線路は、誘電体の表面に形成された信号線路と、前記誘電体の裏面に形成された裏面グランドと、前記信号線路と前記裏面グランドとの間の誘電体中に形成され、前記信号線路の信号伝搬方向に沿って2本のギャップが設けられた内層グランドとを備え、前記2本のギャップは、信号伝搬方向に沿った前記信号線路の中心線から信号伝搬方向と垂直な方向に沿って左右に距離aだけ離れた水平位置と、各々のギャップの中心線の水平位置とが一致するように配置されることを特徴とするものである。
また、本発明のマイクロストリップ線路の1構成例において、信号伝搬方向と垂直な方向における前記ギャップの幅bは、0<b<∞の範囲である。
また、本発明のマイクロストリップ線路の1構成例において、前記信号線路の中心線から前記ギャップの中心線までの距離aおよび信号伝搬方向と垂直な方向における前記ギャップの幅bは、前記信号線路の所望の幅Wとマイクロストリップ線路の特性インピーダンスZ0の所望の値とに応じて設定される。
The microstrip line of the present invention is formed in a signal line formed on the surface of the dielectric, a back surface ground formed on the back surface of the dielectric, and a dielectric between the signal line and the back surface ground. And an inner-layer ground provided with two gaps along the signal propagation direction of the signal line, and the two gaps are perpendicular to the signal propagation direction from the center line of the signal line along the signal propagation direction. It is characterized in that the horizontal position separated by a distance a on the left and right along a certain direction and the horizontal position of the center line of each gap coincide with each other.
In one configuration example of the microstrip line of the present invention, the width b of the gap in the direction perpendicular to the signal propagation direction is in the range of 0 <b <∞.
Further, in one configuration example of the microstrip line of the present invention, the distance a from the center line of the signal line to the center line of the gap and the width b of the gap in the direction perpendicular to the signal propagation direction are: It is set according to the desired width W and the desired value of the characteristic impedance Z 0 of the microstrip line.
本発明によれば、信号線路と裏面グランドとの間の誘電体中に内層グランドを設け、内層グランドに信号線路に沿って2本のギャップを設けることにより、信号線路の中心線からギャップの中心線までの距離aおよびギャップの幅の値を適宜調節すれば、線路幅を一定に保持したまま(すなわち、トレードオフの関係にある信号線路のサイズとマイクロストリップ線路の伝送損失とを一定に保持したまま)、マイクロストリップ線路の特性インピーダンスを所望の値に設定することができる。また、距離aおよびギャップの幅の値を調節することにより、マイクロストリップ線路の特性インピーダンスを一定に保持したまま、チップサイズと伝送損失の要求条件から最適な線路幅を設定することができる。つまり、チップサイズと伝送損失はトレードオフの関係にあるので、ICチップの小型化が求められるアプリケーションにおいては、特性インピーダンスを一定に保持できる範囲において、線路幅を小さく設定することができ(伝送損失は大きくなる)、マイクロストリップ線路の伝送損失の低減が求められるアプリケーションにおいては、特性インピーダンスを一定に保持できる範囲において、線路幅を大きく設定することができる。 According to the present invention, an inner layer ground is provided in the dielectric between the signal line and the back surface ground, and two gaps are provided along the signal line in the inner layer ground, so that the center of the gap from the center line of the signal line. If the values of the distance a to the line and the width of the gap are appropriately adjusted, the line width is kept constant (that is, the signal line size and the transmission loss of the microstrip line in a trade-off relationship are kept constant) The characteristic impedance of the microstrip line can be set to a desired value. Further, by adjusting the values of the distance a and the width of the gap, the optimum line width can be set from the requirements of the chip size and the transmission loss while keeping the characteristic impedance of the microstrip line constant. In other words, since chip size and transmission loss are in a trade-off relationship, in applications where IC chip miniaturization is required, the line width can be set small within a range where the characteristic impedance can be kept constant (transmission loss). In applications that require a reduction in the transmission loss of the microstrip line, the line width can be set large within a range in which the characteristic impedance can be kept constant.
以下、本発明の実施の形態について図面を参照して説明する。図1(A)は本実施の形態に係るマイクロストリップ線路の構造を示す平面図、図1(B)は図1(A)のA−A線断面図である。本実施の形態のマイクロストリップ線路は、板状の誘電体10の表面に選択的に形成された帯状の導体からなる信号線路L3と、誘電体10の裏面全体に形成された板状の導体からなる裏面グランドL1と、信号線路L3および裏面グランドL1と平行になるように誘電体10中に形成された板状の導体からなる内層グランドL2とを備え、内層グランドL2が形成されている誘電体10の層に、内層グランドL2が無く誘電体10で満たされた領域である2本のギャップ11が、信号線路L3の信号伝搬方向(図1(A)上下方向)に沿って形成されていることを特徴としている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a plan view showing the structure of the microstrip line according to the present embodiment, and FIG. 1B is a cross-sectional view taken along line AA of FIG. The microstrip line of the present embodiment includes a signal line L3 made of a strip-like conductor selectively formed on the surface of the plate-like dielectric 10, and a plate-like conductor formed on the entire back surface of the dielectric 10. A dielectric having an inner layer ground L2 and a back surface ground L1 and an inner layer ground L2 made of a plate-like conductor formed in the dielectric 10 so as to be parallel to the signal line L3 and the back surface ground L1. Two
本実施の形態では、信号線路L3の厚みを2.0μm、内層グランドL2の厚みを1.4μm、裏面グランドL1の厚みを0.3μmとした。なお、信号線路L3と裏面グランドL1との間に内層グランドL2を挿入する場合、導体の厚みよりも誘電体10の厚みの方がマイクロストリップ線路の特性に強く影響を及ぼし、また信号を伝送した場合、電荷は導体の内部に一様に分布するのではなく、表面に集中するので、本発明の場合、信号線路L3と裏面グランドL1と内層グランドL2の厚みは上記の数値に限定されるものではない。 In the present embodiment, the signal line L3 has a thickness of 2.0 μm, the inner layer ground L2 has a thickness of 1.4 μm, and the back surface ground L1 has a thickness of 0.3 μm. When the inner layer ground L2 is inserted between the signal line L3 and the back surface ground L1, the thickness of the dielectric 10 has a stronger influence on the characteristics of the microstrip line than the thickness of the conductor, and the signal is transmitted. In this case, the electric charge is not uniformly distributed inside the conductor but concentrated on the surface. Therefore, in the case of the present invention, the thickness of the signal line L3, the back surface ground L1, and the inner layer ground L2 is limited to the above values. is not.
内層グランドL2に形成された2本のギャップ11は、信号伝搬方向に沿った信号線路L3の中心線a0から信号伝搬方向と垂直な方向に沿って左右に距離aだけ離れた水平位置(図1(B)の左右方向の位置)b1,b2と、各々のギャップ11の中心線の水平位置とが一致するように配置される。
The two
裏面グランドL1と内層グランドL2とは、誘電体10中に形成された導体からなるグランドビア(不図示)によって接続されている。特に、本実施の形態では、2本のギャップ11によって挟まれた領域の内層グランドL2が、その両脇の内層グランドL2から分離しているので、2本のギャップ11によって挟まれた領域の内層グランドL2をグランドビアによって裏面グランドL1と接続しておく必要がある。
The back surface ground L1 and the inner layer ground L2 are connected by a ground via (not shown) made of a conductor formed in the dielectric 10. In particular, in the present embodiment, since the inner layer ground L2 in the region sandwiched between the two
信号線路L3の中心線a0からギャップ11の中心線までの距離aおよび信号伝搬方向と垂直な方向におけるギャップ11の幅bの値を調節することにより、信号線路L3の線路幅Wを一定に保持したまま、マイクロストリップ線路の特性インピーダンスZ0を変化させることが可能となる。また、距離aおよび幅bの値を調節すれば、マイクロストリップ線路の特性インピーダンスZ0を一定に保持したまま、線路幅Wを任意に設定することが可能となる。
By adjusting the value of the width b of the distance a and the signal propagation direction perpendicular gap in the
また、信号線路L3と内層グランドL2間の距離をX、内層グランドL2と裏面グランドL1間の距離をYとすると、距離aおよび幅bの値の変化がマイクロストリップ線路の特性インピーダンスZ0の変化に及ぼす影響は、X>Yの場合よりもX<Yの関係にある方が大きい。この関係は、従来のプロセスにおける層構成(上層にいくほど誘電体の厚さが大きくなる、すなわちX>Y)とは逆の構成となる。 If the distance between the signal line L3 and the inner layer ground L2 is X, and the distance between the inner layer ground L2 and the back surface ground L1 is Y, the change in the values of the distance a and the width b changes the characteristic impedance Z 0 of the microstrip line. The effect on X is greater when X <Y than when X> Y. This relationship is opposite to the layer configuration in the conventional process (the dielectric layer increases in thickness as it goes to the upper layer, that is, X> Y).
マイクロストリップ線路の特性インピーダンスZ0は式(1)で表される(文献「谷本 英之,“オンチップ伝送線路のモデリングと最適化 Modeling and Optimization of On-CHIP Transmission Line”,東京大学大学院修士論文,P5,P16−19,2006年2月3日」参照)。 The characteristic impedance Z 0 of the microstrip line is expressed by the equation (1) (references “Hideyuki Tanimoto,“ Modeling and Optimization of On-Chip Transmission Line ”, University of Tokyo Master's thesis, P5, P16-19, February 3, 2006 ").
ここで、Rはマイクロストリップ線路の単位長あたりの直列抵抗(Ω)、Lはマイクロストリップ線路の単位長あたりの直列インダクタンス(H)、Gはマイクロストリップ線路の単位長あたりの並列コンダクタンス(S)、Cはマイクロストリップ線路の単位長あたりの並列静電容量(F)である。 Here, R is a series resistance (Ω) per unit length of the microstrip line, L is a series inductance (H) per unit length of the microstrip line, and G is a parallel conductance (S) per unit length of the microstrip line. , C is the parallel capacitance (F) per unit length of the microstrip line.
ギャップ11の幅b=0の場合、並列静電容量Cや並列コンダクタンスGの値が大きくなり、マイクロストリップ線路の特性インピーダンスZ0は小さくなる。この時の特性インピーダンスZ0の値をZ1とする。
a−b/2>0の関係を満たし、ギャップ11の幅b=∞の場合(内層グランドL2が存在しない場合)、並列静電容量Cや並列コンダクタンスGの値が小さくなり、マイクロストリップ線路の特性インピーダンスZ0は大きくなる。この時の特性インピーダンスZ0の値をZ2とする。
When the width b = 0 of the
When the relationship of ab / 2> 0 is satisfied and the width of the
ギャップ11の幅bが0〜∞の間では、距離aおよび幅bの値を調節することにより、マイクロストリップ線路の特性インピーダンスZ0をZ1〜Z2の間で任意に決定することができる。
また、線路幅Wを大きくすると、並列静電容量Cや並列コンダクタンスGの値が大きくなり、マイクロストリップ線路の特性インピーダンスZ0は小さくなる。この特性インピーダンスZ0の減少分を、距離aおよび幅bの値の調節によって補償することで、特性インピーダンスZ0を一定に保持したまま、線路幅Wの値をある範囲内で任意に設定することができる。
When the width b of the
When the line width W is increased, the values of the parallel capacitance C and the parallel conductance G are increased, and the characteristic impedance Z 0 of the microstrip line is decreased. By compensating for the decrease in the characteristic impedance Z 0 by adjusting the values of the distance a and the width b, the value of the line width W is arbitrarily set within a certain range while keeping the characteristic impedance Z 0 constant. be able to.
なお、式(1)によると、マイクロストリップ線路の特性インピーダンスZ0は周波数の関数である。すなわち、低周波数(GHz以下)では特性インピーダンスZ0は高くなり、高周波数になるにつれて特性インピーダンスZ0は低くなる。ただし、数十GHz以上になると、特性インピーダンスZ0は周波数に殆ど依存しない値となる。本実施の形態では、高周波数(GHzオーダー)の信号を伝送するマイクロストリップ線路を想定しているので、マイクロストリップ線路の特性インピーダンスZ0は周波数によって殆ど変動しない。以下の例で示す特性インピーダンスZ0および伝送損失TLの値は周波数60GHzの信号を伝送した場合のものである。 According to equation (1), the characteristic impedance Z 0 of the microstrip line is a function of frequency. That is, the characteristic impedance Z 0 at a low frequency (GHz hereinafter) becomes high, the characteristic impedance Z 0 as becomes higher frequency becomes lower. However, when the frequency is several tens of GHz or more, the characteristic impedance Z 0 becomes a value almost independent of the frequency. In the present embodiment, since a microstrip line that transmits a high-frequency (GHz order) signal is assumed, the characteristic impedance Z 0 of the microstrip line hardly varies depending on the frequency. The values of characteristic impedance Z 0 and transmission loss TL shown in the following example are those when a signal with a frequency of 60 GHz is transmitted.
裏面グランドL1と内層グランドL2と信号線路L3の材料としてAu(金)を使用し、誘電体10としてベンゾシクロブテン(BCB)基板(εr=2.7、(文献「酒井啓之他,“BCB誘電体を用いた低損失ミリ波フリップチップIC”,電子情報通信学会技術研究報告.ED,電子デバイス96(462),P41−46,1997−01−24」参照))を用いた、線路長L=300μmのマイクロストリップ線路の特性インピーダンスZ0の変化を図2に示す。ここでは、内層グランドL2と裏面グランドL1間の距離Y=2.8μm、信号線路L3と内層グランドL2間の距離X=1.0μmとした。 Au (gold) is used as the material of the back surface ground L1, the inner layer ground L2, and the signal line L3. Line length L using a low-loss millimeter-wave flip-chip IC using a body, ”IEICE technical report. ED, electronic device 96 (462), P41-46, 1997-01-24”). FIG. 2 shows a change in the characteristic impedance Z 0 of the microstrip line of 300 μm. Here, the distance Y between the inner layer ground L2 and the back surface ground L1 is 2.8 μm, and the distance X between the signal line L3 and the inner layer ground L2 is 1.0 μm.
図2の20がギャップ11の幅b=∞の場合の特性インピーダンスZ0の変化を示し、21がギャップ11の幅b=0μmの場合の特性インピーダンスZ0の変化を示している。ギャップ11の幅b=∞の場合は、裏面グランドL1が有って内層グランドL2が無い従来のマイクロストリップ線路となり、ギャップ11の幅b=0μmの場合は、L2が裏面グランドとして機能する従来のマイクロストリップ線路となる。本実施の形態のマイクロストリップ線路の構成は、ギャップ11の幅bの値が0<b<∞の場合(ただし2a>b)であり、図2の20と21の間のエリアが本実施の形態のマイクロストリップ線路の特性インピーダンスZ0となる。
2 shows the change in the characteristic impedance Z 0 when the width b of the
図3は線路幅Wおよび距離aの値を共に6μmに固定した場合のギャップ11の幅bとマイクロストリップ線路の特性インピーダンスZ0との関係を示す図である。図2、図3より、ギャップ11の幅bの値を変化させることで、図2の20の値(b=∞の時のZ0=Z2)から図2の21の値(b=0の時のZ0=Z1)までの範囲で、線路幅Wを変えることなく、特性インピーダンスZ0を任意に設定可能なことが分かる。また、距離aおよび幅bの値を変化させることで、特性インピーダンスZ0を変化させずに、線路幅Wを任意に設定可能なことが分かる。例えば特性インピーダンスZ0を50Ωに固定した場合、ギャップ11の幅bの値を0〜∞まで変化させることにより、線路幅Wを3.4μm〜9.5μmの範囲で変化させることができる。
FIG. 3 is a diagram showing the relationship between the width b of the
裏面グランドL1と内層グランドL2と信号線路L3の材料としてAu(金)を使用し、誘電体10としてベンゾシクロブテン(BCB)基板(εr=2.7)を用いた、線路長L=300μmのマイクロストリップ線路の伝送損失TLの変化を図4に示す。図2、図3の場合と同様に、内層グランドL2と裏面グランドL1間の距離Y=2.8μm、信号線路L3と内層グランドL2間の距離X=1.0μmとした。 Using Au (gold) as the material of the back surface ground L1, the inner layer ground L2, and the signal line L3, and using a benzocyclobutene (BCB) substrate (εr = 2.7) as the dielectric 10, the line length L = 300 μm FIG. 4 shows changes in the transmission loss TL of the microstrip line. As in the case of FIGS. 2 and 3, the distance Y between the inner layer ground L2 and the back surface ground L1 is 2.8 μm, and the distance X between the signal line L3 and the inner layer ground L2 is 1.0 μm.
図4の40がギャップ11の幅b=∞の場合の伝送損失TLの変化を示し、41がギャップ11の幅b=0μmの場合の伝送損失TLの変化を示している。ギャップ11の幅b=∞の場合は、裏面グランドL1が有って内層グランドL2が無い従来のマイクロストリップ線路となり、ギャップ11の幅b=0μmの場合は、L2が裏面グランドとして機能する従来のマイクロストリップ線路となる。本実施の形態のマイクロストリップ線路の構成は、ギャップ11の幅bの値が0<b<∞の場合(ただし2a>b)であり、図4の40と41の間のエリアが本実施の形態のマイクロストリップ線路の伝送損失TLとなる。
4 shows a change in the transmission loss TL when the width b of the
図5は線路幅Wおよび距離aの値を共に6μmに固定した場合のギャップ11の幅bとマイクロストリップ線路の伝送損失TLとの関係を示す図である。図4、図5より、ギャップ11の幅bの値を変化させることにより、マイクロストリップ線路の伝送損失TLの値も変化することが分かる。
FIG. 5 is a diagram showing the relationship between the width b of the
裏面グランドL1と内層グランドL2と信号線路L3の材料としてAu(金)を使用し、誘電体10としてベンゾシクロブテン(BCB)基板(εr=2.7)を用いた、線路長L=300μmのマイクロストリップ線路の特性インピーダンスZ0および伝送損失TLとギャップ11の幅bとの関係を図6に示す。図2、図3の場合と同様に、内層グランドL2と裏面グランドL1間の距離Y=2.8μm、信号線路L3と内層グランドL2間の距離X=1.0μmとした。図6は線路幅Wおよび距離aの値を共に6μmに固定した場合のものである。
Using Au (gold) as the material of the back surface ground L1, the inner layer ground L2, and the signal line L3, and using a benzocyclobutene (BCB) substrate (εr = 2.7) as the dielectric 10, the line length L = 300 μm The relationship between the characteristic impedance Z 0 and transmission loss TL of the microstrip line and the width b of the
図6の60がマイクロストリップ線路の特性インピーダンスZ0の変化を示し、61がマイクロストリップ線路の伝送損失TLの変化を示している。図6より、線路幅Wの小さいマイクロストリップ線路(W=6μm)では、内層グランドL2を設けない場合(b=∞の場合)、特性インピーダンスZ0が大きくなることが分かる。b=∞で、線路幅W=6μmの場合、特性インピーダンスZ0=65Ωである。 60 in FIG. 6 indicates a change in the characteristic impedance Z 0 of the microstrip line, and 61 indicates a change in the transmission loss TL of the microstrip line. As can be seen from FIG. 6, in the microstrip line (W = 6 μm) having a small line width W, the characteristic impedance Z 0 is increased when the inner layer ground L2 is not provided (when b = ∞). When b = ∞ and the line width W = 6 μm, the characteristic impedance Z 0 = 65Ω.
また、L2が裏面グランドになる場合(b=0μmの場合)、特性インピーダンスZ0が小さくなることが分かる。b=0μmで、線路幅W=6μmの場合、特性インピーダンスZ0=33Ωである。このように、信号線路L3と裏面グランドL1の間に内層グランドL2を設け、ギャップ11の幅bを0<b<∞の範囲で変化させることにより、マイクロストリップ線路の特性インピーダンスZ0を下げることができ、かつマイクロストリップ線路の伝送損失TLをL2が裏面グランドの場合(b=0μm)よりも小さくすることができる。
It can also be seen that the characteristic impedance Z 0 is small when L2 becomes the back ground (when b = 0 μm). When b = 0 μm and the line width W = 6 μm, the characteristic impedance Z 0 = 33Ω. In this way, the inner layer ground L2 is provided between the signal line L3 and the back surface ground L1, and the width b of the
例えば、光通信用受信モジュールに使用されるトランスインピーダンスアンプ(TIA)の入出力インピーダンスは50Ωであるため、インピーダンス不整合による反射の影響を低減するためには、マイクロストリップ線路の特性インピーダンスZ0も50Ωであることが望ましい。
線路幅W=6μmの場合、ギャップ11の幅b=10μmに設定すると、特性インピーダンスZ0を50Ωに設定することができる。
For example, since the input / output impedance of the transimpedance amplifier (TIA) used in the optical communication receiver module is 50Ω, the characteristic impedance Z 0 of the microstrip line is also reduced in order to reduce the influence of reflection due to impedance mismatch. It is desirable to be 50Ω.
When the line width W = 6 μm, the characteristic impedance Z 0 can be set to 50Ω when the width b of the
以上のように、本実施の形態では、信号線路L3と裏面グランドL1との間に内層グランドL2を設け、この内層グランドL2に2本のギャップ11を設けて、信号線路L3の中心線a0からギャップ11の中心線までの距離aおよびギャップ11の幅bの値を適宜調節することにより、線路幅Wを一定に保持したまま(すなわち、トレードオフの関係にある信号線路L3のサイズとマイクロストリップ線路の伝送損失とを一定に保持したまま)、マイクロストリップ線路の特性インピーダンスZ0を所望の値に設定することができる。また、距離aおよびギャップ11の幅bの値を調節することにより、マイクロストリップ線路の特性インピーダンスZ0を一定に保持したまま、チップサイズと伝送損失の要求条件から最適な線路幅Wを設定することができる。
As described above, in this embodiment, the inner layer ground L2 is provided between the signal line L3 and the back surface ground L1, and the two
本発明は、IC等に用いる高周波伝送線路に適用することができる。 The present invention can be applied to a high-frequency transmission line used for an IC or the like.
L1…裏面グランド、L2…内層グランド、L3…信号線路、10…誘電体、11…ギャップ。 L1 ... back surface ground, L2 ... inner layer ground, L3 ... signal line, 10 ... dielectric, 11 ... gap.
Claims (3)
前記誘電体の裏面に形成された裏面グランドと、
前記信号線路と前記裏面グランドとの間の誘電体中に形成され、前記信号線路の信号伝搬方向に沿って2本のギャップが設けられた内層グランドとを備え、
前記2本のギャップは、信号伝搬方向に沿った前記信号線路の中心線から信号伝搬方向と垂直な方向に沿って左右に距離aだけ離れた水平位置と、各々のギャップの中心線の水平位置とが一致するように配置されることを特徴とするマイクロストリップ線路。 A signal line formed on the surface of the dielectric,
A back surface ground formed on the back surface of the dielectric;
An inner layer ground formed in a dielectric between the signal line and the back surface ground, and provided with two gaps along the signal propagation direction of the signal line;
The two gaps are a horizontal position separated from the center line of the signal line along the signal propagation direction by a distance a to the left and right along a direction perpendicular to the signal propagation direction, and a horizontal position of the center line of each gap. And a microstrip line that is arranged so as to match.
信号伝搬方向と垂直な方向における前記ギャップの幅bは、0<b<∞の範囲であることを特徴とするマイクロストリップ線路。 The microstrip line according to claim 1, wherein
The microstrip line, wherein a width b of the gap in a direction perpendicular to the signal propagation direction is in a range of 0 <b <∞.
前記信号線路の中心線から前記ギャップの中心線までの距離aおよび信号伝搬方向と垂直な方向における前記ギャップの幅bは、前記信号線路の所望の幅Wとマイクロストリップ線路の特性インピーダンスZ0の所望の値とに応じて設定されることを特徴とするマイクロストリップ線路。 The microstrip line according to claim 1 or 2,
The distance a from the center line of the signal line to the center line of the gap and the width b of the gap in the direction perpendicular to the signal propagation direction are the desired width W of the signal line and the characteristic impedance Z 0 of the microstrip line. A microstrip line, which is set according to a desired value.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114520212A (en) * | 2022-04-20 | 2022-05-20 | 之江实验室 | Wideband chip packaging structure supporting high-speed signal transmission |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637515A (en) * | 1992-07-20 | 1994-02-10 | Nec Corp | Printed wiring board |
JPH0936616A (en) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | Microwave circuit device |
JP2002111230A (en) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Circuit board for transmitting high-frequency signal, its manufacturing method, and electronic equipment using the same |
JP2003115704A (en) * | 2001-10-04 | 2003-04-18 | Mitsubishi Electric Corp | High frequency circuit |
JP2005051309A (en) * | 2003-07-29 | 2005-02-24 | Toshiba Corp | Transmission line with slit |
JP2005277022A (en) * | 2004-03-24 | 2005-10-06 | Toshiba Corp | Multilayer substrate and transceiving module |
US20110128090A1 (en) * | 2009-06-02 | 2011-06-02 | Kazuyuki Sakiyama | Stripline |
JP2011160231A (en) * | 2010-02-01 | 2011-08-18 | Mitsubishi Electric Corp | High frequency transmission line |
-
2013
- 2013-11-21 JP JP2013240736A patent/JP2015103833A/en active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0637515A (en) * | 1992-07-20 | 1994-02-10 | Nec Corp | Printed wiring board |
JPH0936616A (en) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | Microwave circuit device |
JP2002111230A (en) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Circuit board for transmitting high-frequency signal, its manufacturing method, and electronic equipment using the same |
JP2003115704A (en) * | 2001-10-04 | 2003-04-18 | Mitsubishi Electric Corp | High frequency circuit |
JP2005051309A (en) * | 2003-07-29 | 2005-02-24 | Toshiba Corp | Transmission line with slit |
JP2005277022A (en) * | 2004-03-24 | 2005-10-06 | Toshiba Corp | Multilayer substrate and transceiving module |
US20110128090A1 (en) * | 2009-06-02 | 2011-06-02 | Kazuyuki Sakiyama | Stripline |
JP2011160231A (en) * | 2010-02-01 | 2011-08-18 | Mitsubishi Electric Corp | High frequency transmission line |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114520212A (en) * | 2022-04-20 | 2022-05-20 | 之江实验室 | Wideband chip packaging structure supporting high-speed signal transmission |
CN114520212B (en) * | 2022-04-20 | 2022-08-23 | 之江实验室 | Wideband chip packaging structure supporting high-speed signal transmission |
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