JP2015103655A - ウエーハの加工方法 - Google Patents

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Abstract

【課題】表面に格子状に形成された分割予定ラインによって区画された複数の領域にデバイスが形成されたウエーハを分割予定ラインに沿って分割する方法であり、露光装置および現像装置を用いることなくプラズマエッチングによって分割することができるウエーハの加工方法を提供する。
【解決手段】分割予定ライン２１に対応して格子状に形成された仕切り部３１を備えた枠体３を準備し、ウエーハ２の表面または裏面に液状樹脂を敷設するとともに枠体の仕切り部を分割予定ラインに対応して位置付けることにより、ウエーハの表面または裏面における分割予定ラインに対応する領域以外の領域を液状樹脂で被覆し、液状樹脂を固化して枠体を除去することにより分割予定ラインに対応する領域以外の領域を樹脂膜５００でマスキングし、プラズマエッチングすることにより個々のデバイスに分割する。枠体には、固化した樹脂の付着を防止する離型処理が施されている。
【選択図】図５

Description

本発明は、表面に格子状に形成された分割予定ラインによって区画された複数の領域にデバイスが形成されたウエーハを分割予定ラインに沿って個々のデバイスに分割するウエーハの加工方法に関する。
半導体デバイス製造工程においては、略円板形状である半導体ウエーハの表面に格子状に配列された分割予定ラインによって複数の領域が区画され、この区画された領域にＩＣ、ＬＳＩ等のデバイスを形成する。そして、半導体ウエーハを分割予定ラインに沿って切断することによりデバイスが形成された領域を分割して個々のデバイスを製造している。
上述した半導体ウエーハの分割予定ラインに沿った切断は、通常、ダイサーと呼ばれている切削装置によって行われている。この切削装置は、被加工物を保持するチャックテーブルと、該チャックテーブルに保持された被加工物を切削するための切削ブレードを備えた切削手段と、チャックテーブルと切削手段とを相対的に移動せしめる加工送り手段とを具備し、切削ブレードを回転しつつ被加工物を保持したチャックテーブルを加工送りすることにより、ウエーハを分割予定ラインに沿って切断する。
しかるに、上述した切削装置の切削ブレードによってウエーハを切断すると、分割された個々のチップの外周に細かな欠けが生じやすく、チップの抗折強度を低下させる原因となっている。このような問題を解消するために、ウエーハの裏面にレジスト膜を被覆し、該レジスト膜の分割予定ラインに対応する領域を露光することにより現像して除去し、その後、ウエーハをレジスト膜側からプラズマエッチング等によって分割予定ラインに沿ってエッチングすることにより、ウエーハを分割予定ラインに沿って分割する方法が提案されている（例えば、特許文献１参照）。
上述したプラズマエッチングによってウエーハを分割予定ラインに沿って分割する方法は、切削ブレードによる切削と異なり分割溝に沿って欠けが生ずることがなくデバイスの抗折強度を向上させることができるとともに、ウエーハの直径が４５０mm、６００mmと大口径になっても全ての分割予定ラインを同時進行でエッチングして個々のデバイスに分割できるので生産性が向上するというメリットがある。
特開２００６−１２０８３４号公報
而して、上述したプラズマエッチングによってウエーハを分割予定ラインに沿って分割する方法は、ウエーハの裏面に被覆されたレジスト膜の分割予定ラインに対応する領域を露光して除去するための露光装置および現像装置が必要となり、設備費が高価になるという問題がある。
本発明は上記事実に鑑みてなされたものであり、その主たる技術課題は、露光装置および現像装置を用いることなくプラズマエッチングによってウエーハを分割予定ラインに沿って分割することができるウエーハの加工方法を提供することにある。
上記主たる技術課題を解決するため、本発明によれば、表面に格子状に形成された分割予定ラインによって区画された複数の領域にデバイスが形成されたウエーハを分割予定ラインに沿って分割するウエーハの加工方法であって、
分割予定ラインに対応して格子状に形成された仕切り部を備えた枠体を準備する枠体準備工程と、
ウエーハの表面または裏面に液状樹脂を敷設するとともに該枠体の仕切り部を分割予定ラインに対応して位置付けることにより、ウエーハの表面または裏面における分割予定ラインに対応する領域以外の領域を液状樹脂で被覆する樹脂被覆工程と、
該樹脂被覆工程が実施されたウエーハの表面または裏面に被覆された液状樹脂を固化して該枠体を除去することにより、分割予定ラインに対応する領域以外の領域をマスキングするマスキング工程と、
該マスキング工程が実施されたウエーハをプラズマエッチングすることにより、分割予定ラインに沿って個々のデバイスに分割するエッチング工程と、を含み、
該枠体準備工程において準備される該枠体は、固化した樹脂の付着を防止する離型処理が施されている、
ことを特徴とするウエーハの加工方法が提供される。
本発明によるウエーハの加工方法においては、ウエーハに形成された分割予定ラインに対応して格子状に形成された仕切り部を備えた枠体を準備する枠体準備工程と、ウエーハの表面または裏面に液状樹脂を敷設するとともに枠体の仕切り部を分割予定ラインに対応して位置付けることにより、ウエーハの表面または裏面における分割予定ラインに対応する領域以外の領域を液状樹脂で被覆する液状樹脂被覆工程と、樹脂被覆工程が実施された半導体ウエーハの表面または裏面に被覆された液状樹脂を固化して枠体を除去することにより、分割予定ラインに対応する領域以外の領域をマスキングするマスキング工程と、マスキング工程が実施されたウエーハをプラズマエッチングすることにより、分割予定ラインに沿って個々のデバイスに分割するエッチング工程とを含んでいるので、露光装置および現像装置が不要となり、設備費を抑制することができる。また、枠体準備工程において準備される枠体の仕切り部にはフッ素樹脂コーティング等の離型処理が施されているので、枠体を取り外す際に仕切り部に樹脂が付着することがなく、仕切り部に樹脂が付着することによるバリの発生を防止することができる。
本発明によるウエーハの加工方法によって分割されるウエーハとしての半導体ウエーハの斜視図。 本発明によるウエーハの加工方法において用いる分割予定ラインに対応して格子状に形成された仕切り部を備えた枠体の斜視図および要部を拡大して示す断面図。 本発明によるウエーハの加工方法の樹脂被覆工程における液状樹脂敷設工程の説明図。 本発明によるウエーハの加工方法の樹脂被覆工程における樹脂除去工程の説明図。 本発明によるウエーハの加工方法におけるマスキング工程の説明図。 本発明によるウエーハの加工方法におけるエッチング工程を実施するためのプラズマエッチング装置の断面図。 本発明によるウエーハの加工方法におけるエッチング工程が実施されたウエーハの斜視図。
以下、本発明によるウエーハの加工方法の好適な実施形態について、添付図面を参照して詳細に説明する。
図１には、本発明に従って加工される被加工物であるウエーハとしての半導体ウエーハの斜視図が示されている。図１に示す半導体ウエーハ２は、例えば厚みが１００μmのシリコンウエーハからなっており、表面２ａに複数の分割予定ライン２１が格子状に形成されているとともに、該複数の分割予定ライン２１によって区画された複数の領域にＩＣ、ＬＳＩ等のデバイス２２が形成されている。以下、この半導体ウエーハ２を分割予定ライン２１に沿って個々のデバイス２２に分割するウエーハの加工方法について説明する。
本発明によるウエーハの加工方法においては、半導体ウエーハ２に形成された分割予定ライン２１に対応して格子状に形成された仕切り部を備えた枠体を準備する（枠体準備工程）。この枠体について図２の(a）および(b)を参照して説明する。図２の(a）および(b)に示す枠体３は、上記分割予定ライン２１に対応して格子状に形成された仕切り部３１を備えている。従って、仕切り部３１によって区画された領域３２は中空となる。この枠体３は、金属またはシリコンによって形成されており、外周には上記半導体ウエーハ２の外周に形成されたノッチ２３と対応する合いマークとしての凹溝３３が形成されている。このように構成された枠体３の仕切り部３１には、フッ素樹脂コーティング等の離型処理が施されている。
次に、半導体ウエーハ２の表面または裏面に液状樹脂を敷設するとともに枠体３を分割予定ライン２１に対応して位置付けることにより、半導体ウエーハ２の表面または裏面における分割予定ライン２１に対応する領域以外の領域を液状樹脂で被覆する樹脂被覆工程を実施する。この樹脂被覆工程を実施するには、先ず半導体ウエーハ２の表面または裏面にマスキング用の液状樹脂を敷設する（液状樹脂敷設工程）。この液状樹脂敷設工程は、図３の(a)に示すように保持テーブル４上に図示の実施形態においては半導体ウエーハ２の裏面２b側を剥離可能なノリによって貼着して保持する。従って、保持テーブル４上に保持された半導体ウエーハ２は、表面２ａが上側となる。このようにして、保持テーブル４上に半導体ウエーハ２を保持したならば、図３の(a)に示すように液状樹脂供給ノズル５の噴出口５１を保持テーブル４上に保持された半導体ウエーハ２の中心部に位置付け、図示しない液状樹脂供給手段を作動して、液状樹脂供給ノズル５の噴出口５１から液状樹脂５０を保持テーブル４上に保持された半導体ウエーハ２の中央領域に所定量滴下する。半導体ウエーハ２の表面２１ａの中央領域へ所定量の液状樹脂５０を滴下したならば、図３の(b)に示すように保持テーブル４を矢印Aで示す方向に例えば１００rpmで所定時間回転することにより、図３の(b)および(c)に示すように半導体ウエーハ２の表面２ａに樹脂膜５００が形成される。半導体ウエーハ２の表面２ａに被覆する樹脂膜５００の厚さは、上記液状樹脂５０の滴下量によって決まるが、５０μm程度でよい。なお、液状樹脂５０としては、プラズマエッチングガスによってエッチングされないエポキシ樹脂、レジスト樹脂等を用いることができる。
上述した液状樹脂敷設工程を実施したならば、図４の(a)および(b)で示すように枠体３の仕切り部３１を分割予定ライン２１に対応して位置付け樹脂膜５００に押圧する。このとき、枠体３の外周に形成された凹溝３３を半導体ウエーハ２の外周に形成されたノッチ２３と対応するように位置付ける。この結果、図４の(b)で示すように樹脂膜５００における分割予定ライン２１に対応する領域が除去され、分割予定ライン２１に対応する領域以外の領域が樹脂膜５００で被覆される（樹脂除去工程）。
次に、樹脂被覆工程が実施された半導体ウエーハ２の表面または裏面(図示の実施形態においては表面２a)に被覆された液状樹脂を固化して枠体３を除去することにより、分割予定ライン２１に対応する領域以外の領域をマスキングするマスキング工程を実施する。このマスキング工程は、先ず半導体ウエーハ２の表面または裏面(図示の実施形態においては表面２a)に被覆された液状樹脂を固化する樹脂固化工程を実施する。この樹脂固化工程は、図５の(a)および(b)で示すように上記樹脂被覆工程が実施された状態で、半導体ウエーハ２の上側に位置付けられた枠体３の上方から加熱ヒーター６を作動して液状樹脂によって形成された樹脂膜５００を加熱する。この結果、樹脂膜５００が固化せしめられる。このようにして樹脂固化工程を実施したならば、図５の(c)で示すように枠体３を半導体ウエーハ２から除去することにより分割予定ライン２１に対応する領域以外の領域に樹脂膜５００が形成される(枠体除去工程)。このとき、枠体３の仕切り部３１にはフッ素樹脂コーティング等の離型処理が施されているので、枠体３を取り外す際に仕切り部３１に樹脂膜５００が付着することがなく、仕切り部３１に樹脂膜５００が付着することによるバリの発生を防止することができる。なお、枠体３を取り外す際に超音波振動を付与してもよい。以上のようにして樹脂固化工程および枠体除去工程からなるマスキング工程を実施することにより、半導体ウエーハ２の表面２aには、図５の（ｄ）で示すように分割予定ライン２１に対応する領域以外の領域が樹脂膜５００によってマスキングされる。
次に、上述したマスキング工程が実施された半導体ウエーハ２をプラズマエッチングすることにより、分割予定ライン２１に沿って個々のデバイスに分割するエッチング工程を実施する。このエッチング工程は、図６に示すプラズマエッチング装置を用いて実施する。図６に示すプラズマエッチング装置７は、装置ハウジング７１と、該装置ハウジング７１内に上下方向に対向して配設された下部電極７２と、上部電極７３を具備している。下部電極７２は、円盤状の被加工物保持部７２１と、該被加工物保持部７２１の下面中央部から突出して形成された円柱状の支持部７２２とからなっており、支持部７２２が高周波電圧印加手段７４に接続されている。
上記上部電極７３は、円盤状のガス噴出部７３１と、該ガス噴出部７３１の上面中央部から突出して形成された円柱状の支持部７３２とからなっており、支持部７３２が高周波電圧印加手段７４に接続されている。このようにガス噴出部７３１と円柱状の支持部７３２とからなる上部電極７３は、ガス噴出部７３１が下部電極７２を構成する被加工物保持部７２１と対向して配設されている。上部電極７３を構成する円盤状のガス噴出部７３１には、下面に開口する複数の噴出口７３１ａが設けられている。この複数の噴出口７３１ａは、ガス噴出部７３１に形成された連通路７３１ｂおよび支持部７３２に形成された連通路７３２ａを介してガス供給手段７５に連通されている。ガス供給手段７５は、六フッ化イオウ(SF6)等のプラズマ化用ガスを供給するようになっている。
以上のよう構成されたプラズマエッチング装置７を用いて上記エッチング工程を実施するには、下部電極７２を構成する被加工物保持部７２１上に上記マスキング工程が実施された半導体ウエーハ２を保持した保持テーブル４を載置する。従って、被加工物保持部２１上に載置された保持テーブル４に保持されている半導体ウエーハ２は、表面に被覆された樹脂膜５００が上側となる。
次に、ガス供給手段７５を作動してプラズマ化するプラズマ化用ガスを上部電極７３に供給する。ガス供給手段７５から供給されたプラズマ化用ガスは、支持部７３２に形成された連通路７３２ａおよびガス噴出部７３１に形成された連通路７３１ｂを通して複数の噴出口７３１ａから下部電極７２の被加工物保持部７２１上に保持された半導体ウエーハ２の表面（上面）に向けて噴出される。このようにプラズマ化用ガスを供給した状態で、高周波電圧印加手段７４から下部電極７２と上部電極７３との間に高周波電圧を印加する。これにより、プラズマ化用ガスがプラズマ化して下部電極７２と上部電極７３との間の空間にプラズマが発生し、このプラズマ化した活性物質が半導体ウエーハ２の表面（上面）に作用する。この結果、半導体ウエーハ２は図７に示すように、上記マスキング工程が実施され樹脂膜５００が除去されたエッチング領域としての分割予定ライン２１に沿ってエッチングされ、分割予定ライン２１に沿って個々のデバイス２２に分割される。
以上のように本発明によるウエーハの加工方法においては、半導体ウエーハ２に形成された割予定ライン２１に対応して格子状に形成された仕切り部３１を備えた枠体３を準備する枠体準備工程と、半導体ウエーハ２の表面または裏面における分割予定ライン２１に対応する領域に液状樹脂を敷設するとともに枠体３を分割予定ライン２１に対応して位置付けることにより、半導体ウエーハ２の表面または裏面(図示の実施形態においては表面２a)における分割予定ライン２１に対応する領域以外の領域を液状樹脂で被覆する樹脂被覆工程と、樹脂被覆工程が実施された半導体ウエーハ２の表面または裏面(図示の実施形態においては表面２a)に被覆された液状樹脂を固化して枠体３を除去することにより、分割予定ライン２１に対応する領域以外の領域をマスキングするマスキング工程と、マスキング工程が実施された半導体ウエーハ２をプラズマエッチングすることにより、分割予定ライン２１に沿って個々のデバイスに分割するエッチング工程とからなっているので、露光装置および現像装置が不要となり、設備費を抑制することができる。また、枠体準備工程において準備される枠体３の仕切り部３１にはフッ素樹脂コーティング等の離型処理が施されているので、マスキング工程において枠体３を取り外す際に仕切り部３１に樹脂膜５００が付着することがなく、仕切り部３１に樹脂膜５００が付着することによるバリの発生を防止することができる。
２：半導体ウエーハ
２１：分割予定ライン
２２：デバイス
３：枠体
４：保持テーブル
５：液状樹脂供給ノズル
６：加熱ヒーター
７：プラズマエッチング装置
７２：下部電極
７３：上部電極
７４：高周波電圧印加手段
７５：ガス供給手段

Claims (1)

  1. 表面に格子状に形成された分割予定ラインによって区画された複数の領域にデバイスが形成されたウエーハを分割予定ラインに沿って分割するウエーハの加工方法であって、
    分割予定ラインに対応して格子状に形成された仕切り部を備えた枠体を準備する枠体準備工程と、
    ウエーハの表面または裏面に液状樹脂を敷設するとともに該枠体を分割予定ラインに対応して位置付けることにより、ウエーハの表面または裏面における分割予定ラインに対応する領域以外の領域を液状樹脂で被覆する樹脂被覆工程と、
    該樹脂被覆工程が実施されたウエーハの表面または裏面に被覆された液状樹脂を固化して該枠体を除去することにより、分割予定ラインに対応する領域以外の領域をマスキングするマスキング工程と、
    該マスキング工程が実施されたウエーハをプラズマエッチングすることにより、分割予定ラインに沿って個々のデバイスに分割するエッチング工程と、を含み、
    該枠体準備工程において準備される該枠体は、固化した樹脂の付着を防止する離型処理が施されている、
    ことを特徴とするウエーハの加工方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107309555A (zh) * 2016-04-27 2017-11-03 株式会社迪思科 晶片的加工方法
JP2018113389A (ja) * 2017-01-13 2018-07-19 株式会社ディスコ 加工方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643951B2 (en) * 2017-07-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mini identification mark in die-less region of semiconductor wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108428A (ja) * 2004-10-06 2006-04-20 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006210577A (ja) * 2005-01-27 2006-08-10 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006289519A (ja) * 2005-04-06 2006-10-26 Hitachi Industrial Equipment Systems Co Ltd ナノプリント金型、その製造方法及びこの金型を用いたナノプリント装置並びにナノプリント方法
JP2013175671A (ja) * 2012-02-27 2013-09-05 Dainippon Printing Co Ltd ナノインプリント用レプリカテンプレートの製造方法及びレプリカテンプレート

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040038442A1 (en) * 2002-08-26 2004-02-26 Kinsman Larry D. Optically interactive device packages and methods of assembly
US7645635B2 (en) * 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
JP2006120834A (ja) 2004-10-21 2006-05-11 Disco Abrasive Syst Ltd ウェーハの分割方法
US20090298300A1 (en) * 2008-05-09 2009-12-03 Applied Materials, Inc. Apparatus and Methods for Hyperbaric Rapid Thermal Processing
JP2012195388A (ja) * 2011-03-15 2012-10-11 Toshiba Corp 半導体装置の製造方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108428A (ja) * 2004-10-06 2006-04-20 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006210577A (ja) * 2005-01-27 2006-08-10 Disco Abrasive Syst Ltd ウェーハの分割方法
JP2006289519A (ja) * 2005-04-06 2006-10-26 Hitachi Industrial Equipment Systems Co Ltd ナノプリント金型、その製造方法及びこの金型を用いたナノプリント装置並びにナノプリント方法
JP2013175671A (ja) * 2012-02-27 2013-09-05 Dainippon Printing Co Ltd ナノインプリント用レプリカテンプレートの製造方法及びレプリカテンプレート

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107309555A (zh) * 2016-04-27 2017-11-03 株式会社迪思科 晶片的加工方法
CN107309555B (zh) * 2016-04-27 2020-10-09 株式会社迪思科 晶片的加工方法
JP2018113389A (ja) * 2017-01-13 2018-07-19 株式会社ディスコ 加工方法

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