JP2015095631A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の形成時において下層構造と上層構造の位置合わせの精度を向上させる。【解決手段】半導体装置１００は、フォトマスクの重ね合わせ精度を計測するための精度計測パターン１１０を形成される半導体基板を備える。精度計測パターン１１０（下層パターン１０４ａ）は、複数の溝パターンを含む矩形領域として形成され、短辺方向に沿って並ぶセグメント領域１０６ａ，１０６ｂと、それらの周囲に形成されるプール領域１０８を含む。また、上層のレジスト膜には、上層パターン１０２が形成される。【選択図】図１

Description

本発明は半導体装置に関し、特に、フォトマスクの重ね合わせ精度を計測するための精度計測パターンを有する半導体装置に関する。

代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）の製造に際しては、まず、ウェハ状態において、半導体基板にワード線構造を形成する。次に、半導体基板上に堆積された層間絶縁膜をレジスト膜を介してパターニングすることでビット線構造が形成される。下層配線と上層配線の位置合わせのため、半導体基板とレジスト膜にはそれぞれ精度計測パターンが形成される。レジスト膜の精度計測パターン（以下、「上層パターン」ともよぶ）は、ビット線構造のパターニングと同時に形成され、半導体基板に形成された精度計測パターン（以下、「下層パターン」ともよぶ）の位置と上層パターンの位置とのずれが生じているときには、レジスト膜のパターニングはやり直しとなる。レジスト膜を介して層間絶縁膜をエッチングする前に上層と下層の位置合わせを行うことで、ワード線構造とビット線構造のずれを未然に防ぐ。

米国特許８，３３０，２８１号明細書 特開平１１−１２５７５１号公報 特開２０１２−１３４３７８号公報

精度計測パターンとしては、特許文献１のＡＩＭ（Advanced Imaging Metrology）マークや、特許文献２のバーインバー（Bar in Bar）型重ね合わせマークなどがある。ＳＡＤＰ（Self-Align Double Paterning）技術などのマルチパターニング技術では、周期的な溝（トレンチ）を含むセグメント領域の周囲に、余剰で孤立した溝が形成される（以下、「孤立溝」とよぶ）。孤立溝は、位置合わせに際して精度計測パターンの計測精度を悪化させるため好ましくない。

本発明に係る半導体装置は、フォトマスクの重ね合わせ精度を計測するための精度計測パターンを形成される半導体基板を備える。精度計測パターンは、複数の溝パターンを含む矩形領域として形成され、短辺方向に沿って並ぶ第１および第２のセグメント領域と、第１および第２のセグメント領域の周囲に形成されるプール領域と、を含む。

本発明に係る半導体装置は、半導体基板上にフォトマスクの重ね合わせ精度を計測するための精度計測パターンを形成され、精度計測パターンにおいては、単独の溝パターンである第１の溝パターンと、第２の方向に周期的に並ぶ複数の溝パターンを含む第１の溝グループと、第２の方向に周期的に並ぶ複数の溝パターンを含む第２の溝グループと、単独の溝パターンである第２の溝パターンとが第２の方向に配列される。

本発明に係る半導体装置は、溝パターンが配列されるメモリセル領域と、フォトマスクの重ね合わせ精度を計測するための精度計測パターンが半導体基板に形成され、精度計測パターンにおいては、メモリセル領域の溝パターンと同じ配列にて複数の溝パターンが配列される。

本発明に係る半導体装置は、半導体基板上において、複数の溝パターンを含む矩形領域として形成され、短辺方向に沿って並ぶ第１および第２のセグメント領域と、第１および第２のセグメント領域を矩形状に包囲する溝パターンと、を備える。

本発明によれば、半導体装置の形成時において下層構造と上層構造の位置合わせの精度を向上させることができる。

第１実施形態において、半導体装置に形成される精度計測パターンの平面図である。 図１の拡大領域の平面図である。 一般的な精度計測パターン（比較例）の平面図である。 図３の拡大領域の平面図（比較例）である。 図３の拡大領域の断面図（比較例）である。 第１実施形態における精度測定パターンの測定方法を説明するための拡大平面図である。 計測領域の周辺の拡大断面図である。 下層パターンの形成過程を示す断面図（第１工程）である。 下層パターンの形成過程を示す断面図（第２工程）である。 下層パターンの形成過程を示す断面図（第３工程）である。 下層パターンの形成過程を示す断面図（第４工程）である。 下層パターンの形成過程を示す断面図（第５工程）である。 下層パターンの形成過程を示す断面図（第６工程）である。 下層パターンの形成過程を示す断面図（第７工程）である。 下層パターンの形成過程を示す断面図（第８工程）である。 下層パターンの形成過程を示す断面図（第９工程）である。 下層パターンの形成過程を示す断面図（第１０工程）である。 下層パターンの形成過程を示す断面図（第１１工程）である。 下層パターンの形成過程を示す断面図（第１２工程）である。 下層パターンの形成過程を示す断面図（第１３工程）である。 メモリセル領域と下層パターンの平面図である。 第２実施形態において、半導体装置に形成される精度計測パターンの平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

［第１実施形態］
図１は、第１実施形態において、半導体装置１００に形成される精度計測パターン１１０の平面図である。本実施形態による半導体装置１００は単一の半導体チップに集積されたＤＲＡＭであるとして説明する。精度計測パターン１１０は、半導体基板などの下層に形成される下層パターン１０４ａ〜１０４ｄと、その上層のレジスト膜に一時的に形成される上層パターン１０２ａ〜１０２ｄを含む。

第１実施形態の精度計測パターン１１０は、いわゆるバーインバー型重ね合わせマークである。第１実施形態の上層パターン１０２ａ〜１０２ｄは、レジスト膜に矩形領域として形成され、図１に示すように配置される。第１実施形態の下層パターン１０４ａは、ｙ方向を長辺方向とする矩形領域であり、同じくｙ方向を長辺方向とする２つのセグメント領域１０６ａ，１０６ｂ（第１および第２のセグメント領域）を含む。下層パターン１０４ａは上層パターン１０２ａに対応するマークである。他の下層パターン１０４ｂ〜１０４ｄは、上層パターン１０２ｂ〜１０２ｄに対応し、下層パターン１０４ａと同じ構造である。ｘ方向に隣り合う上層パターン１０２ａと上層パターン１０２ｃの長辺方向は同じであり、上層パターン１０２ｂと上層パターン１０２ｄの長辺方向も同じである。なお、１つの下層パターン１０４は、３以上のセグメント領域１０６を含んでもよい。

半導体装置１００の製造過程において、ウェハ上に複数の半導体装置１００が形成される。半導体装置１００は個片化される前に、ワード線構造などの下層構造とともに下層パターン１０４が形成される。次に、レジスト膜が塗布され、レジスト膜は露光装置によりパターニングされる。このときレジスト膜には上層パターン１０２が形成される。計測装置は、ｘ正方向（矢印Ｓ１の方向）のスキャンを行い、下層パターン１０４ａの中点Ｐ２と、上層パターン１０２ａの中点Ｐ１を検出し、中点Ｐ１，Ｐ２の距離Ｄを測定する。上層パターン１０２ａと下層パターン１０４ａのずれの大きさは距離Ｄにより測定できる。他の２方向（ｘ負方向、ｙ正方向、ｙ負方向）についても同様である。

図２は、図１の拡大領域１１２の平面図である。セグメント領域１０６は、複数のコアパターン１１４が一定のピッチにて周期的に配列され、その周りに周期溝１１６が形成される。これらの周期溝１１６はいわゆるＳＡＤＰ方式により形成される。また、セグメント領域１０６ａ，１０６ｂを矩形状に取り囲む孤立溝１１８も形成される。プール領域１０８の幅Ｗ１は、コアパターン１１４の幅Ｗ２の２倍程度である。

図２では、コアパターン１１４や周期溝１１６は、ｘ軸（セグメント領域１０６の長辺方向：第１の方向）やｙ軸（セグメント領域１０６の短辺方向：第２の方向）に対して斜め方向に形成されているが、周期溝１１６はｘ軸に沿って形成されてもよいし、ｙ軸に沿って形成されてもよい。

図３は、一般的な精度計測パターン１１０（比較例）の平面図である。第１実施形態と比較例の違いは、１つの下層パターン１０４が１つのセグメント領域１０６ａしか含んでいない点にある。まず、比較例における精度計測パターン１１０の問題点を述べ、その上で、第１実施形態における精度計測パターン１１０による解決方法について説明する。

測定装置は、中点Ｐ２を測定するために下層パターン１０４ａの上に計測領域１２０を設定する。そして、計測領域１２０内にある溝の位置を検出することにより、中点Ｐ２を計算する。ＳＡＤＰ方式によるマルチパターニングの場合、周期溝１１６の集合体であるセグメント領域１０６を取り囲むように孤立溝１１８も形成される。

孤立溝１１８は、計測に際しては不要な溝である。そこで、計測領域１２０は、孤立溝１１８を含まないように設定されることが望ましいが、プール領域１０８の幅Ｗ１（図２参照）が狭いため、セグメント領域１０６の２つの長辺（ｙ方向の境界線）を含み下層パターン１０４ａの２つの長辺（孤立溝１１８）を含まないように計測領域１２０を設定するのは実際には不可能である。セグメント領域１０６の幅（短辺方向の長さ）を大きくするのは容易であるが、プール領域１０８の幅Ｗ２を大きくする加工は難しい。この結果、計測領域１２０は、図３に示すように２つの孤立溝１１８と、セグメント領域１０６ａの２つの境界線（長辺）を含むように設定される。

上層パターン１０２のサイズは自由に設定できるため、測定装置が上層パターン１０２の２つの長辺を検出し、中点Ｐ１を検出するのは困難ではない。しかし、下層パターン１０４の場合には、セグメント領域１０６の２つの長辺（境界線）だけでなく、２つの孤立溝１１８も検出されるため、中点Ｐ２を算出するのが難しくなる。

図４は、図３の拡大領域１２２の平面図（比較例）である。セグメント領域１０６において、複数のコアパターン１１４が周期的に配列され、その周りに周期溝１１６が形成されることは図２と同じである。図４では、コアパターン１１４はｘ軸方向に延伸しているが、延伸方向は斜め方向でもｙ軸方向であってもよい。セグメント領域１０６の周囲に、孤立溝１１８により矩形領域が形成される。

図５は、図３の拡大領域１２２の断面図（比較例）である。図５に示すように、半導体基板１２４には周期溝１１６および孤立溝１１８が形成される。一定周期で形成される周期溝１１６は垂直方向（ｚ軸方向）に伸びるが、近隣に溝をもたない孤立溝１１８は図５に示すように傾きやすい。このため、計測領域１２０における孤立溝１１８の位置（ｘ座標）を検出画像（Ｓ２方向からの撮像画像）から特定するのが難しくなり、中点Ｐ２を正確に測定するのが困難になる。また、セグメント領域１０６ａの最外周の周期溝１１６と孤立溝１１８の距離が近いため、セグメント領域１０６ａの長辺（境界）の位置を特定するのも難しい。

図６は、第１実施形態における精度測定パターンの測定方法を説明するための拡大平面図である。第１実施形態においては、下層パターン１０４ａは２つのセグメント領域１０６ａ，１０６ｂを含む。上述のようにセグメント領域１０６のサイズ（短辺方向の長さ）を調整するのは容易である。第１実施形態においては２つのセグメント領域１０６がｘ軸方向に並べられるため、計測領域１２０の長辺をこれらのセグメント領域１０６内に設定できる。いいかえれば、孤立溝１１８を含まないように計測領域１２０を設定できる。

測定装置は、上層パターン１０２ａの２つの長辺のｘ座標ｘ１，ｘ２を測定し、中点Ｐ１のｘ座標ｘ３を算出する。また、セグメント領域１０６ａの右長辺のｘ座標ｘ４とセグメント領域１０６ｂの左長辺のｘ座標ｘ５を測定し、中点Ｐ２のｘ座標ｘ６を算出する。孤立溝１１８は、計測領域１２０には含まれないため、中点Ｐ２を正確に測定できる。

図７は、計測領域１２０の周辺の拡大断面図である。ｘ方向には、孤立溝１１８ａ（第１の溝パターン）、セグメント領域１０６ａ（周期溝１１６の集合：第１の溝グループ）、セグメント領域１０６ｂ（周期溝１１６の集合：第２の溝グループ）および孤立溝１１８ｂ（第２の溝パターン）が並ぶ。計測領域１２０は、セグメント領域１０６ａの中間からセグメント領域１０６ｂの中間までの領域に形成される。孤立溝１１８ａとセグメント領域１０６ａの間隔と、セグメント領域１０６ａとセグメント領域１０６ｂの間隔、セグメント領域１０６ｂと孤立溝１１８ｂの間隔は同一である。

次に、下層パターン１０４の形成過程について図８〜図２０に基づいて説明する。

まず、図８に示すように、半導体基板１２４（シリコン基板）上に、ＴＥＯＳ（テトラエトキシシラン）を原料として、低圧（ＬＰ）ＣＶＤ法により酸化膜（ＬＰ−ＴＥＯＳ膜１２６）を形成する。その上に、アモルファスカーボン膜１２８（ａ−Ｃ膜）、プラズマシリコン窒化膜１３０（Ｐ−ＳｉＮ膜），プラズマシリコン酸化膜１３２（Ｐ−ＳｉＯ膜）を順次形成する。これらはハードマスク層となるが、その層構成は任意である。その上に第１反射防止膜１３４（第１ＢＡＲＣ膜）、シリコン含有有機塗布膜１３６（Bottom Layer Resist:ＢＬＲ膜）、第１フォトレジスト膜１３８を含む多層レジスト膜１４０（Multi Layer Resist:ＭＬＲ膜）が形成される。続いて、第１フォトレジスト膜１３８をライン形状にパターニングする。

次に、図９に示すように、残存する第１フォトレジスト膜１３８をマスクとしてシリコン含有有機塗布膜１３６、第１反射防止膜１３４をエッチングして、幅Ｗ１のコアパターンを形成する。

次に、図１０に示すように厚さ４０ｎｍの犠牲膜１４２を形成する。これにより、幅Ｗ１程度のギャップ（窪み）が形成される。半導体基板１２４に形成される溝の幅は犠牲膜１４２の膜厚で制御できる。犠牲膜１４２の膜厚を薄くすることで、フォトリソグラフィ技術の解像度限界以下の幅の溝を形成することもできる。

次に図１１に示すように、形成された窪みを埋設しつつ第２反射防止膜１４４（第２ＢＡＲＣ膜）を塗布する。第２反射防止膜１４４は、第１反射防止膜１３４と同種材料で形成する。

次に、図１２に示すように、シリコン含有有機塗布膜１３６が露出するように、第２反射防止膜１４４と犠牲膜１４２をエッチバックする。シリコン含有有機塗布膜１３６、犠牲膜１４２、第２反射防止膜１４４の表面が同時に露出する。

シリコン含有有機塗布膜１３６と第１反射防止膜１３４との合計膜厚は、犠牲膜１４２の膜厚よりも大きくする必要がある。これは、上述するように第２反射防止膜１４４と犠牲膜１４２をエッチバックしたとき、犠牲膜１４２の窪みに埋設されていた第２反射防止膜１４４をマスクパターンとして残存させるためである。

図１３に示すように、シリコン含有有機塗布膜１３６と第２反射防止膜１４４をマスクとして犠牲膜１４２を選択的にエッチングし、さらに、上面が露出したプラズマシリコン酸化膜１３２もエッチングする。これらのエッチングによりシリコン含有有機塗布膜１３６は消失する。これらの窪みが、メモリセル領域のワード線構造や、下層パターン１０４の溝になる。

図１４に示すように、第１反射防止膜１３４、第２反射防止膜１４４を選択的に除去する。

次に、図１５に示すように、溝を形成すべき領域を残して第２フォトレジスト膜１４６を形成する。

図１６に示すように、上面が露出しているプラズマシリコン窒化膜１３０をプラズマシリコン酸化膜１３２等をマスクとしてエッチングする。このエッチングによりアモルファスカーボン膜１２８の表面が確実に露出されるようにオーバーエッチングしておくことが好ましい。

続いて、図１７に示すように、露出したアモルファスカーボン膜１２８を酸素プラズマによりエッチングする。この際、第２フォトレジスト膜１４６も同時に除去される。

次に、図１８に示すように、アモルファスカーボン膜１２８の下のＬＰ−ＴＥＯＳ膜１２６をエッチングする。この際、プラズマシリコン窒化膜１３０、プラズマシリコン酸化膜１３２も同時に除去される。これにより半導体基板１２４表面を露出させる。確実に半導体基板１２４の表面が露出するように、オーバーエッチングしておくことが好ましい。

次に、図１９に示すように、ＬＰ−ＴＥＯＳ膜１２６の下の半導体基板１２４を、ＬＰ−ＴＥＯＳ膜１２６とアモルファスカーボン膜１２８をマスクとしてエッチングする。これにより、図面において垂直方向に所定の深さを有する溝が形成される。

最後に、マスクの一部として用いたアモルファスカーボン膜１２８を除去する。これにより、ＬＰ−ＴＥＯＳ膜１２６を残したまま、同じ幅で同ピッチの溝を形成できる（図２０）。

その後、溝にゲート電極材料を埋め込んでワード線構造を形成してもよい。更に、半導体基板上に層間絶縁膜（図示せず）を形成し、ビット線構造を形成する。必要な配線、コンタクト等を形成した後、表面保護膜を形成する。半導体基板１２４の溝に絶縁膜を埋め込むことによりＳＴＩ（浅溝素子分離）領域として利用することもできる。ビット線パターンを層間絶縁膜に形成するとき、そのためのレジスト膜に上層パターン１０２を形成し、上層パターン１０２と下層パターン１０４の位置合わせを行うことは上述の通りである。

図２１は、メモリセル領域１４８と下層パターン１０４の平面図である。メモリセル領域１４８は、複数のワード線を含む。下層パターン１０４のセグメント領域１０６ａ，１０６ｂに含まれる周期溝１１６は、メモリセル領域１４８のワード線と同一方向に延伸する溝であり、ワード線の製造プロセスと同一プロセスにて製造すればよい。また、精度計測パターン１１０は、メモリセル領域１４８の４辺に対応して４つ設けてもよい。精度計測パターン１１０は、各半導体装置１００の境目、すなわち、ダイシングされる領域に形成されてもよい。

［第２実施形態］
図２２は、第２実施形態において、半導体装置１００に形成される精度計測パターン１１０の平面図である。第２実施形態における精度計測パターン１１０は、いわゆるＡＩＭマークである。第２実施形態における精度計測パターン１１０は、下層パターン１０４ａ〜１０４ｄと、その上層のレジスト膜に一時的に形成される上層パターン１０２ａ〜１０２ｄを含む。

上層パターン１０２ａ〜１０２ｂは、レジスト膜に矩形領域として形成され、図２２に示すように隣り合う上層パターン１０２の向きが９０度ずらされるように配置される。第２実施形態の下層パターン１０４ａは、ｘ方向を長辺方向とする矩形領域であり、ｙ方向を長辺方向とする５つのセグメント領域１０６ａ〜１０６ｅを含む。下層パターン１０４ａは上層パターン１０２ａに対応するマークである。他の下層パターン１０４ｂ〜１０４ｄは、上層パターン１０２ｂ〜１０２ｄに対応し、下層パターン１０４ａと同じ構造である。１つの下層パターン１０４が含むセグメント領域１０６の数は、２以上の任意の数である。

計測装置は、ｘ負方向のスキャンを行い、下層パターン１０４ａの中点と、上層パターン１０２ａの中点を検出し、それらの距離を測定することにより、上層パターン１０２とセグメント領域１０６のずれを検出する。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１００ 半導体装置
１０２ 上層パターン
１０４ 下層パターン
１０６ セグメント領域
１０８ プール領域
１１０ 精度計測パターン
１１２ 拡大領域
１１４ コアパターン
１１６ 周期溝
１１８ 孤立溝
１２０ 計測領域
１２２ 拡大領域
１２４ 半導体基板
１２６ ＬＰ−ＴＥＯＳ膜
１２８ アモルファスカーボン膜
１３０ プラズマシリコン窒化膜
１３２ プラズマシリコン酸化膜
１３４ 第１反射防止膜
１３６ シリコン含有有機塗布膜
１３８ 第１フォトレジスト膜
１４０ 多層レジスト
１４２ 犠牲膜
１４４ 第２反射防止膜
１４６ 第２フォトレジスト膜
１４８ メモリセル領域

Claims (21)

1. フォトマスクの重ね合わせ精度を計測するための精度計測パターンを形成される半導体基板を備え、
   前記精度計測パターンは、
   複数の溝パターンを含む矩形領域として形成され、短辺方向に沿って並ぶ第１および第２のセグメント領域と、
   前記第１および第２のセグメント領域の周囲に形成されるプール領域と、を含むことを特徴とする半導体装置。
2. 前記精度計測パターンにおいては、
   前記第１および第２のセグメント領域の一部と、前記第１および第２のセグメント領域の間のプール領域を含む矩形領域を計測領域として設定されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１および第２のセグメント領域に形成される溝パターンは、メモリセル領域においてワード線が埋め込まれる溝パターンと同一方向に延伸することを特徴とする請求項１または２に記載の半導体装置。
4. 前記セグメント領域は、一定のピッチで繰り返されるコアパターンを含むことを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記コアパターンは、前記セグメント領域の長辺方向に対して斜め方向に延伸することを特徴とする請求項４に記載の半導体装置。
6. 前記コアパターンは、前記セグメント領域の長辺方向に延伸することを特徴とする請求項４に記載の半導体装置。
7. 前記コアパターンは、前記セグメント領域の短辺方向に延伸することを特徴とする請求項４に記載の半導体装置。
8. 第１および第２の前記精度計測パターンが形成され、
   前記第１および第２の精度計測パターンは、それぞれの長辺が隣り合うように配置されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 第１および第２の前記精度計測パターンが形成され、
   前記第１および第２の精度計測パターンは、一方の短辺が他方の長辺と対向するように配置されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
10. 半導体基板上にフォトマスクの重ね合わせ精度を計測するための精度計測パターンを形成され、
    前記精度計測パターンにおいては、
    単独の溝パターンである第１の溝パターンと、
    第２の方向に周期的に並ぶ複数の溝パターンを含む第１の溝グループと、
    前記第２の方向に周期的に並ぶ複数の溝パターンを含む第２の溝グループと、
    単独の溝パターンである第２の溝パターンと、が前記第２の方向に配列されることを特徴とする半導体装置。
11. 前記第１および第２の溝パターンは、いずれも第１の方向に延伸することを特徴とする請求項１０に記載の半導体装置。
12. 前記第１および第２の溝グループに含まれる溝パターンは、前記第１の方向に対して斜め方向に延伸することを特徴とする請求項１１に記載の半導体装置。
13. 前記第１および第２の溝グループに含まれる溝パターンは、前記第１の方向に延伸することを特徴とする請求項１１に記載の半導体装置。
14. 前記第１および第２の溝グループに含まれる溝パターンは、前記第２の方向に延伸することを特徴とする請求項１１に記載の半導体装置。
15. 前記第１および第２の溝パターンおよび前記第１および第２の溝グループに含まれる溝パターンの内部には絶縁材料が埋設されることを特徴とする請求項１０から１４のいずれかに記載の半導体装置。
16. 前記半導体基板上に形成される層間絶縁膜を更に備え、
    前記第１および第２の溝パターンおよび前記第１および第２の溝グループに含まれる溝パターンは前記層間絶縁膜にも形成され、各溝パターンの内部には導電材料が埋設されることを特徴とする請求項１０から１４のいずれかに記載の半導体装置。
17. 前記第２の方向において、前記第１の溝パターンと前記第１の溝グループの間隔と、前記第１の溝グループと前記第２の溝グループの間隔が同一となるように前記第１の溝パターン、前記第１および第２の溝グループが配列されることを特徴とする請求項１０から１６のいずれかに記載の半導体装置。
18. 溝パターンが配列されるメモリセル領域と、フォトマスクの重ね合わせ精度を計測するための精度計測パターンが半導体基板に形成され、
    前記精度計測パターンにおいては、前記メモリセル領域の溝パターンと同じ配列にて複数の溝パターンが配列されることを特徴とする半導体装置。
19. 半導体基板上において、
    複数の溝パターンを含む矩形領域として形成され、短辺方向に沿って並ぶ第１および第２のセグメント領域と、
    前記第１および第２のセグメント領域を矩形状に包囲する溝パターンと、を備えることを特徴とする半導体装置。
20. 前記第１および第２のセグメント領域は、フォトマスクの重ね合わせ精度を計測するための精度計測パターンの一部であることを特徴とする請求項１９に記載の半導体装置。
21. 前記第１および第２のセグメント領域の間隔は、前記第１および第２のセグメント領域に含まれる溝パターンの間隔よりも大きいことを特徴とする請求項１９または２０に記載の半導体装置。

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