JP2015056637A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 229910002704 AlGaN Inorganic materials 0.000 claims description 25
- 239000010410 layer Substances 0.000 description 104
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 102
- 229910002601 GaN Inorganic materials 0.000 description 97
- 230000003321 amplification Effects 0.000 description 36
- 238000003199 nucleic acid amplification method Methods 0.000 description 36
- 238000010586 diagram Methods 0.000 description 26
- 230000005684 electric field Effects 0.000 description 24
- 239000000758 substrate Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 11
- 239000013078 crystal Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000002269 spontaneous effect Effects 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000007716 flux method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/872—Schottky diodes
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
Description
本発明の実施形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.
高い絶縁破壊強度を備え、電力損失を低減できるＧａＮ系半導体装置は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。しかし、ＧａＮ系半導体装置には、電流コラプス等、解決すべき信頼性上の課題も多い。 A GaN-based semiconductor device that has a high dielectric breakdown strength and can reduce power loss is expected to be applied to a semiconductor device for power electronics or a high-frequency power semiconductor device. However, GaN-based semiconductor devices have many reliability problems to be solved, such as current collapse.
本発明が解決しようとする課題は、ＧａＮ系半導体を用いた、信頼性の向上する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device using a GaN-based semiconductor and having improved reliability.
実施形態の半導体装置は、、表面がｍ面またはａ面に対し０度以上５度以下の角度を有するＧａＮ系半導体層と、上記表面に設けられ、第１の端部を有する第１の電極と、第１の電極と離間して上記表面に設けられ、第１の端部と対向する第２の端部を有し、第１の端部の任意の点と、第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層のｃ軸方向と異なる第２の電極と、を備える。 The semiconductor device according to the embodiment includes a GaN-based semiconductor layer whose surface has an angle of 0 ° or more and 5 ° or less with respect to the m-plane or a-plane, and a first electrode provided on the surface and having a first end portion And a second end that is provided on the surface and spaced apart from the first electrode and faces the first end, and an arbitrary point on the first end and the second end A second electrode in which the direction of a line segment connecting an arbitrary point is different from the c-axis direction of the GaN-based semiconductor layer.
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same members and the like are denoted by the same reference numerals, and the description of the members and the like once described is omitted as appropriate.
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。また、本明細書中、ＡｌＧａＮとは、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の組成式で表される半導体を意味する。 In this specification, “GaN-based semiconductor” is a generic term for semiconductors having GaN (gallium nitride), AlN (aluminum nitride), InN (indium nitride), and intermediate compositions thereof. Further, in this specification, AlGaN means a semiconductor represented by a composition formula of Al x Ga 1-x N (0 <x <1).
（第１の実施形態）
本実施形態の半導体装置は、、表面がｍ面またはａ面に対し０度以上５度以下の角度を有するＧａＮ系半導体層と、上記表面に設けられ、第１の端部を有する第１の電極と、第１の電極と離間して上記表面に設けられ、第１の端部と対向する第２の端部を有し、第１の端部の任意の点と、第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層のｃ軸方向と異なるよう配置される第２の電極と、を備える。
(First embodiment)
The semiconductor device according to the present embodiment includes a GaN-based semiconductor layer having a surface with an angle of not less than 0 degrees and not more than 5 degrees with respect to the m-plane or a-plane, and a first end having a first end provided on the surface. An electrode, a second end provided on the surface spaced apart from the first electrode, and facing the first end; an arbitrary point on the first end; and a second end And a second electrode that is arranged so that the direction of the line segment connecting any point of the GaN-based semiconductor layer is different from the c-axis direction of the GaN-based semiconductor layer.
図１は、本実施形態の半導体装置の模式図である。図１（ａ）は模式上面図、図１（ｂ）は図１（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。 FIG. 1 is a schematic diagram of the semiconductor device of this embodiment. FIG. 1A is a schematic top view, and FIG. 1B is an AA cross-sectional view of FIG. The semiconductor device of this embodiment is a high electron mobility transistor (HEMT) using a GaN-based semiconductor.
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、ソース電極（第１の電極）１４、ドレイン電極（第２の電極）１６、ゲート電極（第３の電極）１８、素子分離領域２０、活性領域（素子領域）２２を備える。
The semiconductor device of this embodiment includes a
基板１０は、例えば、ＧａＮである。基板１０は、ＧａＮの他にも、酸化ガリウム、ＳｉＣ、Ｓｉ、サファイア等の基板を用いることが可能である。
The
基板１０上にＧａＮ系半導体層１２が設けられる。ＧａＮ系半導体層１２の表面は、ｍ面またはａ面に対し０度以上５度以下の角度を備える。表面の平坦性、製造の容易性から、ＧａＮ系半導体層の表面は、ｍ面またはａ面に対し０度以上１度以下の角度を備えることが望ましく、０度以上０．３度以下の角度を備えることがより望ましい。
A GaN-based
図２は、ＧａＮ系半導体の結晶構造を示す図である。ＧａＮ系半導体の結晶構造は、六方晶系で近似することが可能である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）がｃ面すなわち（０００１）面である。ＧａＮ系半導体では、分極方向がｃ軸に沿っている。このため、ｃ面は極性面と称される。 FIG. 2 is a diagram showing a crystal structure of a GaN-based semiconductor. The crystal structure of a GaN-based semiconductor can be approximated by a hexagonal system. A plane (the top surface of the hexagonal column) having the c axis along the axial direction of the hexagonal column as a normal line is a c plane, that is, a (0001) plane. In the GaN-based semiconductor, the polarization direction is along the c-axis. For this reason, the c-plane is referred to as a polar plane.
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面およびａ面は、非極性面と称される。 On the other hand, the side surface (column surface) of the hexagonal column is an m-plane that is a plane equivalent to the (1-100) plane, that is, the {1-100} plane. A plane passing through a pair of ridge lines that are not adjacent to each other is an a plane that is equivalent to the (11-20) plane, that is, a {11-20} plane. The m plane and the a plane are referred to as nonpolar planes.
以下、ＧａＮ系半導体層１２の表面がｍ面である場合を例に説明する。表面が同じ非極性面であるａ面の場合も以下と同様の議論が成立する。
Hereinafter, a case where the surface of the GaN-based
ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃで構成される。ＡｌＧａＮ層１２ｃの表面がｍ面である。
The GaN-based
バッファ層１２ａは、基板１０とＧａＮ系半導体層１２との格子不整合を緩和する機能を備える。バッファ層１２ａは、例えば、ＡｌＧａＮとＧａＮの多層構造で形成される。
The
ＧａＮ層１２ｂは、いわゆる、動作層（チャネル層）、ＡｌＧａＮ層１２ｃは、いわゆる障壁層（電子供給層）である。ＡｌＧａＮ層１２ｃには、例えば、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜０．３）の組成式で表される半導体が用いられる。
The
ＡｌＧａＮ層１２ｃの表面に、ソース電極（第１の電極）１４が設けられる。そして、ＡｌＧａＮ層１２ｃの表面に、ソース電極（第１の電極）１４と離間してドレイン電極（第２の電極）１６が設けられる。ソース電極（第１の電極）１４とドレイン電極（第２の電極）１６との間にゲート電極（第３の電極）１８が設けられる。
A source electrode (first electrode) 14 is provided on the surface of the
ソース電極１４、ドレイン電極１６、ゲート電極１８は、例えば、金属電極である。金属電極は、例えば、アルミニウム（Ａｌ）を主成分とする電極である。ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６と、ＧａＮ系半導体層１２との接触は、オーミック接触（オーミックコンタクト）であることが望ましい。
The
ＧａＮ系半導体層１２には、素子分離領域２０が設けられる。素子分離領域１２は、例えば、シリコン酸化膜等の絶縁体である。素子分離領域２０に囲まれるＧａＮ系半導体層１２が活性領域（素子領域）２２である。
An
素子分離領域２０は、例えば、ＧａＮ系半導体層１２に不純物を導入することによって形成してもかまわない。あるいは、メサ構造であってもかまわない。あるいは、ＧａＮ系半導体層１２に表面に絶縁体をパターニングすることによって形成してもかまわない。
The
図３は、本実施形態の半導体装置の電極配置の説明図である。ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部の任意の点と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部の任意の点とを結ぶ線分の向きが、いずれもＧａＮ系半導体層１２のｃ軸方向と異なる。図３には、上記線分の例示として、５本の点線を示している。
FIG. 3 is an explanatory diagram of the electrode arrangement of the semiconductor device of this embodiment. An arbitrary point on the first end portion of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) of the drain electrode (second electrode) 16 ) The direction of the line segment connecting the arbitrary point of the second end portion facing 14 is different from the c-axis direction of the GaN-based
本実施形態では、第１の端部と第２の端部が平行である。また、第１の端部と第２の端部がｃ軸方向に対して平行である。 In the present embodiment, the first end and the second end are parallel. The first end and the second end are parallel to the c-axis direction.
なお、本実施形態において、第１の端部および第２の端部は、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６が、活性領域（素子領域）２２と、交差する領域の端部を意味する。すなわち、デバイスの動作に寄与する領域の端部を意味するものとする。 In the present embodiment, the first end and the second end have a source electrode (first electrode) 14 and a drain electrode (second electrode) 16, and an active region (element region) 22. It means the end of the intersecting area. That is, it means the end of a region that contributes to the operation of the device.
次に、本実施形態の半導体装置の製造方法の一例について説明する。以下の製造方法の説明では図１を参照する。 Next, an example of a method for manufacturing the semiconductor device of this embodiment will be described. In the following description of the manufacturing method, reference is made to FIG.
例えば、ｍ面である（１−１００）面を表面とするＧａＮ基板を準備する。ＧａＮ基板は基板１０の一例である。
For example, a GaN substrate having a (1-100) plane which is an m plane as a surface is prepared. The GaN substrate is an example of the
ＧａＮ基板は、ナトリウムフラックス法などの液相成長や、アモノサーマル法などの融液成長法を用いて、バルクＧａＮのインゴットを作製し、このインゴットからｍ面が表面となるよう切り出すことで準備される。基板１０上に、エピタキシャル成長法により（１−１００）面に平行な成長モードで、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃを連続して成膜し、ＧａＮ系半導体層１２を形成する。
The GaN substrate is prepared by preparing a bulk GaN ingot using liquid phase growth such as sodium flux method or melt growth method such as ammonothermal method, and cutting out the m-plane from this ingot. Is done. A
基板１０には、ＧａＮの他にも、酸化ガリウム、ＳｉＣ、Ｓｉ、サファイア等の基板を用いることが可能である。ＳｉＣ基板やサファイア基板を用いる場合、基板１０上に表面がｍ面のＧａＮ系半導体層１２をエピタキシャル成長させるためには、ＳｉＣ基板やサファイア基板の表面の面方位も、ｍ面であることが望ましい。ただし、ｒ面サファイア基板上にはａ面ＧａＮが成長するという事例もあることから、成長条件によっては必ずしも成長用表面がｍ面であることが必須とはならない。
In addition to GaN, the
ＧａＮ系半導体層１２は、例えば、ＭＯＣＶＤ（有機金属化学気相堆積）装置により、ＩＩＩ族元素源となるＴＭＧ（トリメチルガリウム）またはＴＭＡ（トリメチルアルミニュウム）、キャリアガスとして窒素ガスもしくは水素ガスとＶ族元素源であるアンモニア（ＮＨ３）ガスを使用して形成する。
The GaN-based
バッファ層１２として、ＧａＮ基板上に、例えば、厚さ９ｎｍのＡｌＧａＮ層と、厚さ９ｎｍのＧａＮ層を交互に積層し、厚さ２００ｎｍのＡｌＧａＮ／ＧａＮ構造を形成する。バッファ層の形成方法としては、他にも各層の厚さを順次厚く、あるいは薄くなるように変化させたり、上記のように一定間隔で数百層積層したり、あるいは一定間隔に異なる厚さの層を挿入するなど、さまざまな方法がある。これらの方法の中から、格子不整合を抑制するための適切な方法を選択すればよい。
As the
バッファ層１２ａ上には、ＧａＮ層１２ｂとして、例えば、厚さ１５００ｎｍのＧａＮを堆積する。ＧａＮ層１２ｂ上には、ＡｌＧａＮ層１２ｃとして、例えば、厚さ３０ｎｍのＡｌＧａＮを電子供給層として形成する。ＡｌＧａＮ層１２ｃには二次元電子を発生するために、例えば、不純物としてＳｉを、１×１０１８ａｔｏｍｓ／ｃｍ３程度ドーピングする。
On the
ＧａＮ系半導体層１２が形成された後、公知のフォトリソグラフィ技術により、ソース電極１４およびドレイン電極１６を形成すべき領域に開口部を備えるフォトレジストを形成する。そして、ソース電極１４およびドレイン電極１６の材料として用いられる電極材料を、ＡｌＧａＮ層１２ｃの上面にスパッタする。
After the GaN-based
その後、フォトレジストが除去されることにより、電極材料の不要部分（ソース電極１４およびドレイン電極１６以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ソース電極１４およびドレイン電極１６が形成される。
Thereafter, by removing the photoresist, unnecessary portions of the electrode material (portions other than the
ソース電極１４およびドレイン電極１６が形成された後には、アニール処理を行う。アニール処理により、ソース電極１４およびドレイン電極１６とＡｌＧａＮ層１２ｃとが電気的に接続される。
After the
次に、公知のフォトリソグラフィ技術により、ゲート電極１８を形成すべき領域に開口部を備えるフォトレジストを形成する。そして、ゲート電極１８の材料として用いられる電極材料が、ＡｌＧａＮ層１２ｃの上面にスパッタする。
Next, a photoresist having an opening in a region where the
その後、フォトレジストが除去されることにより、電極材料の不要部分（ゲート電極１８以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ゲート電極１８が形成される。
Thereafter, by removing the photoresist, unnecessary portions of the electrode material (portions other than the gate electrode 18) are lifted off together with the photoresist. Through these steps, the
なお、ゲート電極１８の形成に先立ち、必要に応じてソース電極１４およびドレイン電極１６が形成された表面にゲート絶縁膜として、誘電体を形成しても良い。誘電体は、ＳｉＯ２、ＳｉＮ、ＡｌＮなど、所望するゲート電極特性が得られる材料であれば良い。誘電体や、たとえば、ＰＥＣＶＤ法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマ化学気相成長法）、ＬＰＣＶＤ法（Ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：減圧化学気相成長法）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ：電子サイクロトロン共鳴）スパッタ法などにより堆積される。
Prior to the formation of the
以上の製造方法により、図１に示す構造の半導体装置を製造することができる。 The semiconductor device having the structure shown in FIG. 1 can be manufactured by the above manufacturing method.
以下、本実施形態の半導体装置の作用・効果について説明する。図４および図５は、本実施形態の半導体装置の作用・効果の説明図である。 Hereinafter, functions and effects of the semiconductor device of this embodiment will be described. 4 and 5 are explanatory diagrams of the operation and effect of the semiconductor device of this embodiment.
ＧａＮなどの圧電半導体では、超音波束が試料の一部に局所的に発生して、いわゆる音響ドメインを形成する。これは、ｍ面またはａ面表面に、分極方向に平行な電界が印加されるように、ソース電極、ゲート電極、ドレイン電極が形成されると生じる現象である。 In a piezoelectric semiconductor such as GaN, an ultrasonic flux is locally generated in a part of a sample to form a so-called acoustic domain. This is a phenomenon that occurs when a source electrode, a gate electrode, and a drain electrode are formed on the m-plane or a-plane surface so that an electric field parallel to the polarization direction is applied.
このため、ｃ軸方向に垂直な電極パターンが形成されていると、ＧａＮ半導体では一般的に電子のドリフト速度は音速よりも大きいため、電界の形成されているソース電極とドレイン電極間に超音波増幅による共振現象が発生するおそれがある。そして、共振現象が発生すると、圧電ポテンシャル波の底に電子がトラップされ、電流飽和が発生する。 For this reason, when an electrode pattern perpendicular to the c-axis direction is formed, the electron drift velocity is generally larger than the sound velocity in the GaN semiconductor, so that an ultrasonic wave is generated between the source electrode and the drain electrode where the electric field is formed. A resonance phenomenon due to amplification may occur. When the resonance phenomenon occurs, electrons are trapped at the bottom of the piezoelectric potential wave, and current saturation occurs.
超音波増幅が生じた場所では電流飽和が起こり、見かけ上この領域の抵抗が高くなってしまう。したがって、試料に一定電圧を加えた状態では、この領域に電界が集中することになり、高電界ドメインができあがる。すなわち、共振現象とともに電界集中が生じ、この状態が続くと最終的には試料は絶縁破壊したり、結晶そのものを破壊したりするおそれがある。 Current saturation occurs where ultrasonic amplification occurs, and the resistance in this region is apparently increased. Therefore, when a constant voltage is applied to the sample, the electric field concentrates in this region, and a high electric field domain is completed. That is, electric field concentration occurs along with the resonance phenomenon, and if this state continues, there is a risk that the sample will eventually break down or the crystal itself may break down.
超音波増幅による共振現象は、結晶中の熱雑音超音波が試料内で局所的に増幅されるために起こるとして、次のように説明することができる。圧電半導体中に超音波を伝搬させると、音波は圧電性のために伝導帯の底に図４のようなポテンシャルの波を作る。そして、電子はこのポテンシャルの谷に捕えられる。超音波の伝搬方向と同じ方向に電界を加えて電子を加速し、電子のドリフト速度（図中Ｖｄ）がこのポテンシャル波の伝搬速度（音速：図中Ｖｓ）を越すと、電子のエネルギーが音波系に流れ、超音波が増幅されてポテンシャルの谷はさらに深くなる。ＧａＮの圧電定数を比較すると、｜ｅ３３｜＞｜ｅ１５｜の関係がある。したがって、同じ大きさの電界を加えた場合には、自発分極に並行に加えた方が、垂直に加えるよりも、より大きな応力が発生する。また、自発分極に並行に電界を加えた場合には伸縮ひずみが発生し、大きな体積変化を伴う。一方、自発分極に垂直に電界を加えた場合にはすべり歪が発生し、体積変化は比較的小さい。変形ポテンシャルは体積変化に比例する。したがって自発分極に並行に電界を加えた方が、より大きな振幅のポテンシャル変化が発生する。 The resonance phenomenon due to ultrasonic amplification can be explained as follows, assuming that the thermal noise ultrasonic wave in the crystal is locally amplified in the sample. When an ultrasonic wave is propagated in the piezoelectric semiconductor, the sound wave generates a wave having a potential as shown in FIG. 4 at the bottom of the conduction band due to the piezoelectricity. Electrons are trapped in this potential valley. Electrons are accelerated by applying an electric field in the same direction as the propagation direction of ultrasonic waves, and when the electron drift velocity (Vd in the figure) exceeds the propagation speed of this potential wave (sound velocity: Vs in the figure), the energy of the electrons becomes a sound wave. Flowing through the system, the ultrasonic waves are amplified, and the potential valley becomes deeper. When the piezoelectric constants of GaN are compared, there is a relationship of | e33 |> | e15 |. Therefore, when an electric field of the same magnitude is applied, a greater stress is generated when applied in parallel to the spontaneous polarization than when applied vertically. In addition, when an electric field is applied in parallel to the spontaneous polarization, stretching strain is generated, which is accompanied by a large volume change. On the other hand, when an electric field is applied perpendicularly to the spontaneous polarization, slip distortion occurs and the volume change is relatively small. The deformation potential is proportional to the volume change. Therefore, if an electric field is applied in parallel to the spontaneous polarization, a potential change with a larger amplitude occurs.
谷の深さが電子の熱エネルギーより小さいときは、電子はこの谷から自由にとび出すことができる。したがって、電気伝導は影響を受けずオーミック性は保たれる。しかし、超音波がどんどん増幅されて、谷の深さが熱エネルギーより充分大きくなると、電子はもはやこの谷からとび出すことができなくなって、超音波とともに音速で移動することになる。 When the depth of the valley is smaller than the heat energy of the electrons, the electrons can freely jump out of the valley. Therefore, the electric conduction is not affected and the ohmic property is maintained. However, when the ultrasonic wave is amplified more and more and the depth of the valley becomes sufficiently larger than the thermal energy, the electrons can no longer jump out of this valley and move with the ultrasonic wave at the speed of sound.
このようにして電流飽和が起こる。そして、試料に何らかの不均一性があって、ある領域が他の部分より超音波増幅が起こりやすくなっているとする。そうすると、電流飽和はこの領域だけで起こり、見かけ上、この領域の電気抗抵を高くする。したがって、試料に一定電圧を加えた状態では、この領域に電界が集中することになり、高電界ドメインができあがる。すなわち、共振現象とともに電界集中が発生し、この状態が続くと最終的には試料は絶縁破壊を生じたり、結晶そのものの破壊が発生したりするおそれがある。 In this way, current saturation occurs. Then, it is assumed that there is some non-uniformity in the sample, and ultrasonic amplification is more likely to occur in a certain region than in other portions. Then, current saturation occurs only in this region, and apparently increases the resistance in this region. Therefore, when a constant voltage is applied to the sample, the electric field concentrates in this region, and a high electric field domain is completed. That is, electric field concentration occurs with the resonance phenomenon, and if this state continues, there is a risk that the sample will eventually break down or the crystal itself may break down.
図５は各種半導体における電界と電子のドリフト速度の関係をしめす。ソースとドレイン間距離が２０ｕｍ程度の標準的な回路寸法では、１００ｋＶ／ｃｍ程度の電界となる。電子のドリフト速度は２ｘ１０７ｃｍ／ｓである。ＧａＮの音速は６．６ｘ１０５ｃｍ／ｓであり、電子のドリフト速度は音速よりも大きい。このため、上述した超音波増幅による共振現象が、ＧａＮ系半導体で発生しうることがわかる。 FIG. 5 shows the relationship between electric field and electron drift velocity in various semiconductors. In a standard circuit dimension in which the distance between the source and the drain is about 20 μm, the electric field is about 100 kV / cm. The electron drift velocity is 2 × 10 7 cm / s. The speed of sound of GaN is 6.6 × 10 5 cm / s, and the drift speed of electrons is larger than the speed of sound. For this reason, it turns out that the resonance phenomenon by the above-mentioned ultrasonic amplification can occur in a GaN-based semiconductor.
さらに、ｃ面ではソース電極、ドレイン電極間が並行であれば、どの方向でもこの現象は生じてしまう。 Furthermore, this phenomenon occurs in any direction as long as the source electrode and the drain electrode are parallel in the c-plane.
このように、ＧａＮ系半導体では圧電性を示さない非極性面となる結晶面たとえばｍ面やａ面を使用した構造を用いるにしても、極性面であるｃ面を使用した構造を用いるにしても、圧電半導体としての特徴に配慮しない構造では、その高い移動度を生かすことは難しい。 In this way, even if a structure using a crystal plane that is a nonpolar plane that does not exhibit piezoelectricity, such as an m plane or a plane, is used in a GaN-based semiconductor, a structure using a c plane that is a polar plane is used. However, it is difficult to make use of the high mobility in a structure that does not take into consideration the characteristics as a piezoelectric semiconductor.
本実施形態では、ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部の任意の点と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層１２のｃ軸方向と異なる。このため、ソース電極（第１の電極）１４とドレイン電極（第２の電極）１６の間に印加される電界の方向が、ｃ軸方向と異なる。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。
In the present embodiment, an arbitrary point at the first end facing the drain electrode (second electrode) 16 of the source electrode (first electrode) 14 and the source electrode of the drain electrode (second electrode) 16. The direction of the line connecting the arbitrary point of the second end facing the (first electrode) 14 is different from the c-axis direction of the GaN-based
なお、本実施形態において、超音波増幅を抑制する観点からは、ゲート電極１８あるいはその端部は、第１の端部または第２の端部と平行でなくともよい。
In the present embodiment, from the viewpoint of suppressing ultrasonic amplification, the
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上する半導体装置が実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a semiconductor device with improved reliability is realized.
（第２の実施形態）
本実施形態の半導体装置は、第１の端部と第２の端部がｃ軸方向に対して平行でないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
(Second Embodiment)
The semiconductor device of this embodiment is the same as that of the first embodiment except that the first end and the second end are not parallel to the c-axis direction. Therefore, the description overlapping with the first embodiment is omitted.
図６は、本実施形態の半導体装置の模式上面図である。図７は、本実施形態の半導体装置の電極配置の説明図である。ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部の任意の点と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層１２のｃ軸方向と異なる。図７には、上記線分の例示として、５本の点線を示している。
FIG. 6 is a schematic top view of the semiconductor device of this embodiment. FIG. 7 is an explanatory diagram of the electrode arrangement of the semiconductor device of this embodiment. An arbitrary point on the first end portion of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) of the drain electrode (second electrode) 16 ) The direction of the line connecting the arbitrary point of the second end facing the 14 is different from the c-axis direction of the GaN-based
本実施形態では、第１の端部と第２の端部が平行である。また、第１の端部と第２の端部がｃ軸方向に対して平行でない。すなわち、第１の端部と第２の端部がｃ軸方向に対して斜行している。 In the present embodiment, the first end and the second end are parallel. Further, the first end and the second end are not parallel to the c-axis direction. That is, the first end and the second end are skewed with respect to the c-axis direction.
本実施形態においても、ソース電極（第１の電極）１４とドレイン電極（第２の電極）１６の間に印加される電界の方向が、ｃ軸方向と異なる。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。 Also in this embodiment, the direction of the electric field applied between the source electrode (first electrode) 14 and the drain electrode (second electrode) 16 is different from the c-axis direction. Therefore, ultrasonic amplification is difficult to occur, and a resonance phenomenon due to ultrasonic amplification is difficult to occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized.
（第３の実施形態）
本実施形態の半導体装置は、第３の電極を備えないダイオードであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
(Third embodiment)
The semiconductor device of this embodiment is the same as that of the first embodiment except that the semiconductor device is a diode that does not include the third electrode. Therefore, the description overlapping with the first embodiment is omitted.
図８は、本実施形態の半導体装置の模式図である。図８（ａ）は模式上面図、図８（ｂ）は図８（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたショットキーバリアダイオード（ＳＢＴ）である。 FIG. 8 is a schematic diagram of the semiconductor device of this embodiment. 8A is a schematic top view, and FIG. 8B is an AA cross-sectional view of FIG. 8A. The semiconductor device of this embodiment is a Schottky barrier diode (SBT) using a GaN-based semiconductor.
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、アノード電極（第１の電極）２４、カソード電極（第２の電極）２６、素子分離領域２０、活性領域（素子領域）２２を備える。アノード電極（第１の電極）２４とカソード電極（第２の電極）２６、ＧａＮ系半導体層１２との接触の一方が、ショットキー接触、他方がオーミック接触となっている。
The semiconductor device of this embodiment includes a
アノード電極（第１の電極）２４とカソード電極（第２の電極）２６に対向する第１の端部の任意の点と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層１２のｃ軸方向と一致しない。
Arbitrary points on the first end facing the anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26, and the anode electrode (first electrode) of the cathode electrode (second electrode) 26 ) The direction of the line connecting the arbitrary point at the second end facing 24 does not match the c-axis direction of the GaN-based
本実施形態では、第１の端部と第２の端部が平行である。また、第１の端部と第２の端部がｃ軸方向に対して平行である。 In the present embodiment, the first end and the second end are parallel. The first end and the second end are parallel to the c-axis direction.
本実施形態において、アノード電極（第１の電極）２４とカソード電極（第２の電極）２６の間に印加される電界の方向が、ｃ軸方向と異なる。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。 In the present embodiment, the direction of the electric field applied between the anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26 is different from the c-axis direction. Therefore, ultrasonic amplification is difficult to occur, and a resonance phenomenon due to ultrasonic amplification is difficult to occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
（第４の実施形態）
本実施形態の半導体装置は、第１の端部と第２の端部がｃ軸方向に対して平行でないこと以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、記述を省略する。
(Fourth embodiment)
The semiconductor device of this embodiment is the same as that of the third embodiment, except that the first end and the second end are not parallel to the c-axis direction. Therefore, the description overlapping with the third embodiment is omitted.
図９は、本実施形態の半導体装置の模式上面図である。アノード電極（第１の電極）２４とカソード電極（第２の電極）２６に対向する第１の端部の任意の点と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部の任意の点とを結ぶ線分の向きが、ＧａＮ系半導体層１２のｃ軸方向と異なる。
FIG. 9 is a schematic top view of the semiconductor device of this embodiment. Arbitrary points on the first end facing the anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26, and the anode electrode (first electrode) of the cathode electrode (second electrode) 26 ) The direction of the line segment connecting to an arbitrary point at the second end opposite to 24 is different from the c-axis direction of the GaN-based
本実施形態では、第１の端部と第２の端部が平行である。また、第１の端部と第２の端部がｃ軸方向に対して平行でない。 In the present embodiment, the first end and the second end are parallel. Further, the first end and the second end are not parallel to the c-axis direction.
本実施形態においても、アノード電極（第１の電極）２４とカソード電極（第２の電極）２６の間に印加される電界の方向が、ｃ軸方向と異なる。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。 Also in this embodiment, the direction of the electric field applied between the anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26 is different from the c-axis direction. Therefore, ultrasonic amplification is difficult to occur, and a resonance phenomenon due to ultrasonic amplification is difficult to occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
（第５の実施形態）
本実施形態の半導体装置は、ゲート電極（第３の電極）がリセス構造を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
(Fifth embodiment)
The semiconductor device of this embodiment is the same as that of the first embodiment except that the gate electrode (third electrode) has a recess structure. Therefore, the description overlapping with the first embodiment is omitted.
図１０は、本実施形態の半導体装置の模式図である。図１０（ａ）は模式上面図、図１０（ｂ）は図１０（ａ）のＡＡ断面図である。 FIG. 10 is a schematic diagram of the semiconductor device of this embodiment. 10A is a schematic top view, and FIG. 10B is an AA cross-sectional view of FIG.
本実施形態の半導体装置は、ゲート電極（第３の電極）１８が、ＧａＮ系半導体層１２内に設けられるリセス構造を備える。ゲート電極（第３の電極）１８の下端は、例えば、ＧａＮ層１２ｂに達している。
The semiconductor device of this embodiment includes a recess structure in which a gate electrode (third electrode) 18 is provided in the GaN-based
本実施形態の半導体装置を製造する際は、公知のフォトリソグラフィ技術により、ゲート電極１８を形成すべき領域に開口部を備えるフォトレジストを形成する。その後、ＡｌＧａＮ層１２ｃを選択的にエッチングする。そして、ゲート電極１８の材料として用いられる電極材料をスパッタする。その他の工程は、第１の実施形態と同様である。
When manufacturing the semiconductor device of this embodiment, a photoresist having an opening in a region where the
以上、本実施形態によれば、第１の実施形態同様の信頼性の向上に加え、ノーマリオフ化が容易なトランジスタが実現される。 As described above, according to the present embodiment, in addition to the improvement in reliability as in the first embodiment, a transistor that can be normally turned off is realized.
なお、ゲート電極（第３の電極）１８の下端が、ＧａＮ層１２ｂに達しない構造とすることも可能である。
It is also possible to adopt a structure in which the lower end of the gate electrode (third electrode) 18 does not reach the
（第６の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層１２が、ｐ型ＧａＮ層を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
(Sixth embodiment)
The semiconductor device of this embodiment is the same as that of the first embodiment except that the GaN-based
図１１は、本実施形態の半導体装置の模式図である。図１１（ａ）は模式上面図、図１１（ｂ）は図１１（ａ）のＡＡ断面図である。 FIG. 11 is a schematic diagram of the semiconductor device of this embodiment. FIG. 11A is a schematic top view, and FIG. 11B is an AA cross-sectional view of FIG. 11A.
本実施形態の半導体装置において、ＧａＮ系半導体層１２は、基板１０側から、バッファ層１２ａ、ＧａＮ層１２ｂ、ＡｌＧａＮ層１２ｃ、ｐ型ＧａＮ層１２ｄで構成される。ｐ型ＧａＮ層１２ｄは、ｐ型不純物として、例えば、Ｍｇ（マグネシウム）が１×１０２０ａｔｏｍｓ／ｃｍ３程度ドーピングされている。
In the semiconductor device of this embodiment, the GaN-based
ｐ型ＧａＮ層１２ｄは、ＡｌＧａＮ層１２ｃの表面保護層として機能し、半導体装置の特性を安定化させる。
The p-
以上、本実施形態によれば、第１の実施形態同様の信頼性の向上に加え、特性の安定したトランジスタが実現される。 As described above, according to the present embodiment, a transistor with stable characteristics is realized in addition to the improvement in reliability as in the first embodiment.
（第７の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層の表面に設けられ、第１の端部を有する第１の電極と、第１の電極と離間して上記表面に設けられ、第１の端部と対向する第１の端部と平行でない第２の端部を有する第２の電極と、を備える。すなわち、第１の電極の第１の端部と、第２の電極の第２の端部が非平行である。
(Seventh embodiment)
The semiconductor device of the present embodiment is provided on the surface of the GaN-based semiconductor layer, on the surface of the GaN-based semiconductor layer, the first electrode having the first end, and the first electrode spaced apart from the first electrode. And a second electrode having a second end that is not parallel to the first end facing the first end. That is, the first end of the first electrode and the second end of the second electrode are nonparallel.
本実施形態の半導体装置は、ＧａＮ系半導体層の表面がｃ面であること、電極の配置パターンが異なること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。 The semiconductor device of this embodiment is the same as that of the first embodiment except that the surface of the GaN-based semiconductor layer is a c-plane and the electrode arrangement pattern is different. Therefore, the description overlapping with the first embodiment is omitted.
図１２は、本実施形態の半導体装置の模式図である。図１２（ａ）は模式上面図、図１２（ｂ）は図１２（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。 FIG. 12 is a schematic diagram of the semiconductor device of this embodiment. 12A is a schematic top view, and FIG. 12B is an AA cross-sectional view of FIG. 12A. The semiconductor device of this embodiment is a high electron mobility transistor (HEMT) using a GaN-based semiconductor.
ＧａＮ系半導体層１２の表面は、ｃ面に対し０度以上５度以下の角度を備える。表面の平坦性、製造の容易性から、ＧａＮ系半導体層の表面は、ｃ面に対し０度以上１度以下の角度を備えることが望ましく、０度以上０．３度以下の角度を備えることがより望ましい。
The surface of the GaN-based
図１３は、本実施形態の半導体装置の電極配置の説明図である。ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が平行でない。そして、第１の端部および第２の端部が直線状である。 FIG. 13 is an explanatory diagram of the electrode arrangement of the semiconductor device of this embodiment. A first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) 14 of the drain electrode (second electrode) 16 are opposed to each other. The second end is not parallel. The first end and the second end are linear.
なお、本実施形態において、第１の端部および第２の端部は、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６が、活性領域（素子領域）２２と、交差する領域の端部を意味する。すなわち、デバイスの動作に寄与する領域の端部を意味するものとする。 In the present embodiment, the first end and the second end have a source electrode (first electrode) 14 and a drain electrode (second electrode) 16, and an active region (element region) 22. It means the end of the intersecting area. That is, it means the end of a region that contributes to the operation of the device.
超音波増幅は共振現象である。このため、第１の端部と第２の端部が平行でない場合、すなわち、距離が一定でない場合、例え表面がｃ面であっても、電界下における反射波のフェーズが一致せず、共振現象は発生しにくい。したがって、電界集中による絶縁破壊や結晶の破壊も生じにくい。 Ultrasonic amplification is a resonance phenomenon. For this reason, when the first end and the second end are not parallel, that is, when the distance is not constant, even if the surface is a c-plane, the phases of the reflected waves under an electric field do not match and resonance occurs. The phenomenon is unlikely to occur. Therefore, dielectric breakdown and crystal breakdown due to electric field concentration hardly occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized.
ゲート電極（第３の電極）１８の形状は、特に限定されるものではない。また、ｃ面にかえてｍ面またはａ面上に本実施形態の電極配置パターンを適用することも可能である。 The shape of the gate electrode (third electrode) 18 is not particularly limited. Moreover, it is also possible to apply the electrode arrangement pattern of this embodiment on the m-plane or the a-plane instead of the c-plane.
なお、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６と、ＧａＮ系半導体層１２との接触は、オーミック接触であることが望ましい。
The contact between the source electrode (first electrode) 14 and the drain electrode (second electrode) 16 and the GaN-based
（第８の実施形態）
本実施形態の半導体装置は、第１の端部または第２の端部が階段状であること以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については、記述を省略する。
(Eighth embodiment)
The semiconductor device of this embodiment is the same as that of the seventh embodiment except that the first end or the second end is stepped. Therefore, the description overlapping with the seventh embodiment is omitted.
図１４は、本実施形態の半導体装置の模式上面図である。 FIG. 14 is a schematic top view of the semiconductor device of this embodiment.
ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が階段状となっている。この構成により、本実施形態では、ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が平行でない。 A second end portion of the drain electrode (second electrode) 16 facing the source electrode (first electrode) 14 is stepped. With this configuration, in the present embodiment, the first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and the source electrode of the drain electrode (second electrode) 16 are provided. The second end facing the (first electrode) 14 is not parallel.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized.
なお、第１の端部を第２の端部にかえて階段状としてもかまわない。また、第１の端部および第２の端部両方を階段状としてもかまわない。ゲート電極（第３の電極）１８の形状は、特に限定されるものではない。また、ｃ面にかえてｍ面またはａ面上に本実施形態の電極配置パターンを適用することも可能である。 Note that the first end portion may be changed to the second end portion to form a step shape. Further, both the first end and the second end may be stepped. The shape of the gate electrode (third electrode) 18 is not particularly limited. Moreover, it is also possible to apply the electrode arrangement pattern of this embodiment on the m-plane or the a-plane instead of the c-plane.
（第９の実施形態）
本実施形態の半導体装置は、第１の端部または第２の端部が曲線状であること以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については、記述を省略する。
(Ninth embodiment)
The semiconductor device of this embodiment is the same as that of the seventh embodiment except that the first end or the second end is curved. Therefore, the description overlapping with the seventh embodiment is omitted.
図１５は、本実施形態の半導体装置の模式上面図である。 FIG. 15 is a schematic top view of the semiconductor device of this embodiment.
ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が曲線状となっている。この構成により、本実施形態では、ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が平行でない。 A second end of the drain electrode (second electrode) 16 facing the source electrode (first electrode) 14 has a curved shape. With this configuration, in the present embodiment, the first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and the source electrode of the drain electrode (second electrode) 16 are provided. The second end facing the (first electrode) 14 is not parallel.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized.
なお、第１の端部を第２の端部にかえて曲線状としてもかまわない。また、第１の端部および第２の端部の両方を曲線状としてもかまわない。ゲート電極（第３の電極）１８の形状は、特に限定されるものではない。また、ｃ面にかえてｍ面またはａ面上に本実施形態の電極配置パターンを適用することも可能である。 Note that the first end portion may be changed to the second end portion so as to have a curved shape. Further, both the first end and the second end may be curved. The shape of the gate electrode (third electrode) 18 is not particularly limited. Moreover, it is also possible to apply the electrode arrangement pattern of this embodiment on the m-plane or the a-plane instead of the c-plane.
（第１０の実施形態）
本実施形態の半導体装置は、第３の電極を備えないダイオードであること以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については、記述を省略する。
(Tenth embodiment)
The semiconductor device of this embodiment is the same as that of the seventh embodiment except that the semiconductor device is a diode that does not include the third electrode. Therefore, the description overlapping with the seventh embodiment is omitted.
図１６は、本実施形態の半導体装置の模式図である。図１６（ａ）は模式上面図、図１６（ｂ）は図１６（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたショットキーバリアダイオード（ＳＢＴ）である。 FIG. 16 is a schematic diagram of the semiconductor device of this embodiment. FIG. 16A is a schematic top view, and FIG. 16B is a cross-sectional view taken along line AA in FIG. The semiconductor device of this embodiment is a Schottky barrier diode (SBT) using a GaN-based semiconductor.
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、アノード電極（第１の電極）２４、カソード電極（第２の電極）２６、素子分離領域２０、活性領域（素子領域）２２を備える。アノード電極（第１の電極）２４とカソード電極（第２の電極）２６、ＧａＮ系半導体層１２との接触の一方が、ショットキー接触、他方がオーミック接触となっている。
The semiconductor device of this embodiment includes a
アノード電極（第１の電極）２４のカソード電極（第２の電極）２６に対向する第１の端部と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部が平行でない。そして、第１の端部および第２の端部が直線状である。 A first end portion of the anode electrode (first electrode) 24 facing the cathode electrode (second electrode) 26, and an anode electrode (second electrode) 26 of the cathode electrode (second electrode) 26 facing the anode electrode (first electrode) 24 The second end is not parallel. The first end and the second end are linear.
本実施形態において、アノード電極（第１の電極）２４とカソード電極（第２の電極）２６の端部が平行でない。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。 In the present embodiment, the end portions of the anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26 are not parallel. Therefore, ultrasonic amplification is difficult to occur, and a resonance phenomenon due to ultrasonic amplification is difficult to occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
（第１１の実施形態）
本実施形態の半導体装置は、第１の端部または第２の端部が階段状であること以外は、第１０の実施形態と同様である。したがって、第１０の実施形態と重複する内容については、記述を省略する。
(Eleventh embodiment)
The semiconductor device of this embodiment is the same as that of the tenth embodiment, except that the first end or the second end is stepped. Therefore, the description overlapping with the tenth embodiment is omitted.
図１７は、本実施形態の半導体装置の模式上面図である。 FIG. 17 is a schematic top view of the semiconductor device of this embodiment.
アノード電極（第１の電極）２４のカソード電極（第２の電極）２６に対向する第１の端部と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部が平行でない。そして、第１の端部および第２の端部が階段状である。 A first end portion of the anode electrode (first electrode) 24 facing the cathode electrode (second electrode) 26, and an anode electrode (second electrode) 26 of the cathode electrode (second electrode) 26 facing the anode electrode (first electrode) 24 The second end is not parallel. The first end and the second end are stepped.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
なお、第１の端部を第２の端部にかえて階段状としてもかまわない。また、第１の端部および第２の端部両方を階段状としてもかまわない。また、ｃ面にかえてｍ面またはａ面上に本実施形態の電極配置パターンを適用することも可能である。 Note that the first end portion may be changed to the second end portion to form a step shape. Further, both the first end and the second end may be stepped. Moreover, it is also possible to apply the electrode arrangement pattern of this embodiment on the m-plane or the a-plane instead of the c-plane.
（第１２の実施形態）
本実施形態の半導体装置は、第１の端部または第２の端部が曲線状であること以外は、第１０の実施形態と同様である。したがって、第１０の実施形態と重複する内容については、記述を省略する。
(Twelfth embodiment)
The semiconductor device of this embodiment is the same as that of the tenth embodiment, except that the first end or the second end is curved. Therefore, the description overlapping with the tenth embodiment is omitted.
図１８は、本実施形態の半導体装置の模式上面図である。 FIG. 18 is a schematic top view of the semiconductor device of this embodiment.
アノード電極（第１の電極）２４のカソード電極（第２の電極）２６に対向する第１の端部と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部が平行でない。そして、第１の端部および第２の端部が曲線状である。 A first end portion of the anode electrode (first electrode) 24 facing the cathode electrode (second electrode) 26, and an anode electrode (second electrode) 26 of the cathode electrode (second electrode) 26 facing the anode electrode (first electrode) 24 The second end is not parallel. The first end and the second end are curved.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
なお、第１の端部を第２の端部にかえて曲線状としてもかまわない。また、第１の端部および第２の端部両方を曲線状としてもかまわない。また、ｃ面にかえてｍ面またはａ面上に本実施形態の電極配置パターンを適用することも可能である。 Note that the first end portion may be changed to the second end portion so as to have a curved shape. Further, both the first end and the second end may be curved. Moreover, it is also possible to apply the electrode arrangement pattern of this embodiment on the m-plane or the a-plane instead of the c-plane.
（第１３の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層の表面がｍ面またはａ面に対し０度以上５度以下の角度を有すること以外は、第７の実施形態と同様である。したがって、第７の実施形態と重複する内容については、記述を省略する。
(13th Embodiment)
The semiconductor device of this embodiment is the same as that of the seventh embodiment, except that the surface of the GaN-based semiconductor layer has an angle of 0 ° to 5 ° with respect to the m-plane or a-plane. Therefore, the description overlapping with the seventh embodiment is omitted.
図１９は、本実施形態の半導体装置の模式図である。図１９（ａ）は模式上面図、図１９（ｂ）は図１９（ａ）のＡＡ断面図である。 FIG. 19 is a schematic diagram of the semiconductor device of this embodiment. FIG. 19A is a schematic top view, and FIG. 19B is a cross-sectional view taken along line AA in FIG.
ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が平行でない。そして、第１の端部および第２の端部が直線状である。 A first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) 14 of the drain electrode (second electrode) 16 are opposed to each other. The second end is not parallel. The first end and the second end are linear.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。さらに、ソース電極（第１の電極）１４とドレイン電極（第２の電極）１６に印加される電界の方向が、ｃ軸方向と異なる。したがって、超音波増幅による共振現象はさらに発生し難いため、さらにトランジスタの信頼性が向上する。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized. Furthermore, the direction of the electric field applied to the source electrode (first electrode) 14 and the drain electrode (second electrode) 16 is different from the c-axis direction. Therefore, the resonance phenomenon due to ultrasonic amplification is less likely to occur, and the reliability of the transistor is further improved.
（第１４の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層と、ＧａＮ系半導体層の表面に設けられ、曲線状の第１の端部を有する第１の電極と、第１の電極と離間して上記表面に設けられ、第１の端部に対向する曲線状の第２の端部を有する第２の電極と、を備える。
(Fourteenth embodiment)
The semiconductor device according to the present embodiment includes a GaN-based semiconductor layer, a first electrode having a curved first end provided on the surface of the GaN-based semiconductor layer, and the surface separated from the first electrode. And a second electrode having a curved second end facing the first end.
本実施形態の半導体装置は、ＧａＮ系半導体層の表面がｃ面であること、電極の配置パターンが異なること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。 The semiconductor device of this embodiment is the same as that of the first embodiment except that the surface of the GaN-based semiconductor layer is a c-plane and the electrode arrangement pattern is different. Therefore, the description overlapping with the first embodiment is omitted.
図２０は、本実施形態の半導体装置の模式図である。図２０（ａ）は模式上面図、図２０（ｂ）は図２０（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。 FIG. 20 is a schematic diagram of the semiconductor device of this embodiment. FIG. 20A is a schematic top view, and FIG. 20B is a cross-sectional view taken along line AA in FIG. The semiconductor device of this embodiment is a high electron mobility transistor (HEMT) using a GaN-based semiconductor.
ＧａＮ系半導体層１２の表面は、ｃ面に対し０度以上５度以下の角度を備える。表面の平坦性、製造の容易性から、ＧａＮ系半導体層の表面は、ｃ面に対し０度以上１度以下の角度を備えることが望ましく、０度以上０．３度以下の角度を備えることがより望ましい。
The surface of the GaN-based
図２１は、本実施形態の半導体装置の電極配置の説明図である。ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が、それぞれ曲線状である。そして、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６は円環状であり、第１の端部および第２の端部は、円形の環状である。第１の端部と第２の端部との距離は一定である。 FIG. 21 is an explanatory diagram of the electrode arrangement of the semiconductor device of this embodiment. A first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) 14 of the drain electrode (second electrode) 16 are opposed to each other. Each of the second ends to be curved is curved. The source electrode (first electrode) 14 and the drain electrode (second electrode) 16 are annular, and the first end and the second end are circular. The distance between the first end and the second end is constant.
超音波増幅は共振現象である。このため、電流の流れる向き（図中点線矢印）が多様になり向きがそろっていない場合、共振現象は発生しにくい。したがって、電界集中による絶縁破壊や結晶の破壊も生じにくい。 Ultrasonic amplification is a resonance phenomenon. For this reason, when the directions of current flow (dotted arrows in the figure) are varied and the directions are not aligned, the resonance phenomenon is unlikely to occur. Therefore, dielectric breakdown and crystal breakdown due to electric field concentration hardly occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized.
なお、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６と、ＧａＮ系半導体層１２との接触は、オーミック接触であることが望ましい。
The contact between the source electrode (first electrode) 14 and the drain electrode (second electrode) 16 and the GaN-based
また、第１の端部および第２の端部は、円形でなくとも楕円形、あるいは、半円形等であってもかまわない。 Further, the first end portion and the second end portion may not be circular but may be elliptical or semicircular.
（第１５の実施形態）
本実施形態の半導体装置は、第３の電極を備えないダイオードであること以外は、第１４の実施形態と同様である。したがって、第１４の実施形態と重複する内容については、記述を省略する。
(Fifteenth embodiment)
The semiconductor device of the present embodiment is the same as that of the fourteenth embodiment except that the semiconductor device is a diode that does not include the third electrode. Therefore, the description overlapping with that of the fourteenth embodiment is omitted.
図２２は、本実施形態の半導体装置の模式図である。図２２（ａ）は模式上面図、図２２（ｂ）は図２２（ａ）のＡＡ断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたショットキーバリアダイオード（ＳＢＴ）である。 FIG. 22 is a schematic diagram of the semiconductor device of this embodiment. FIG. 22A is a schematic top view, and FIG. 22B is a cross-sectional view taken along line AA in FIG. The semiconductor device of this embodiment is a Schottky barrier diode (SBT) using a GaN-based semiconductor.
本実施形態の半導体装置は、基板１０、ＧａＮ系半導体層１２、アノード電極（第１の電極）２４、カソード電極（第２の電極）２６、素子分離領域２０、活性領域（素子領域）２２を備える。アノード電極（第１の電極）２４とカソード電極（第２の電極）２６、ＧａＮ系半導体層１２との接触の一方が、ショットキー接触、他方がオーミック接触となっている。
The semiconductor device of this embodiment includes a
アノード電極（第１の電極）２４のカソード電極（第２の電極）２６に対向する第１の端部と、カソード電極（第２の電極）２６のアノード電極（第１の電極）２４に対向する第２の端部が、それぞれ曲線状である。そして、アノード電極（第１の電極）２４およびカソード電極（第２の電極）２６は円環状であり、第１の端部および第２の端部は、円形の環状である。第１の端部と第２の端部との距離は一定である。 A first end portion of the anode electrode (first electrode) 24 facing the cathode electrode (second electrode) 26, and an anode electrode (second electrode) 26 of the cathode electrode (second electrode) 26 facing the anode electrode (first electrode) 24 Each of the second ends to be curved is curved. The anode electrode (first electrode) 24 and the cathode electrode (second electrode) 26 are annular, and the first end and the second end are circular. The distance between the first end and the second end is constant.
本実施形態においても、電流の流れる向き（図中実線矢印）が多様になる。したがって、超音波増幅が生じにくく、超音波増幅による共振現象は発生し難い。 Also in this embodiment, the direction of current flow (solid arrow in the figure) varies. Therefore, ultrasonic amplification is difficult to occur, and a resonance phenomenon due to ultrasonic amplification is difficult to occur.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するダイオードが実現される。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a diode with improved reliability is realized.
（第１６の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体層の表面がｍ面またはａ面に対し０度以上５度以下の角度を有すること以外は、第１４の実施形態と同様である。したがって、第１４の実施形態と重複する内容については、記述を省略する。
(Sixteenth embodiment)
The semiconductor device of this embodiment is the same as that of the fourteenth embodiment, except that the surface of the GaN-based semiconductor layer has an angle of 0 degrees or more and 5 degrees or less with respect to the m-plane or the a-plane. Therefore, the description overlapping with that of the fourteenth embodiment is omitted.
図２３は、本実施形態の半導体装置の模式図である。図２３（ａ）は模式上面図、図２３（ｂ）は図２３（ａ）のＡＡ断面図である。 FIG. 23 is a schematic diagram of the semiconductor device of this embodiment. FIG. 23A is a schematic top view, and FIG. 23B is an AA cross-sectional view of FIG.
ソース電極（第１の電極）１４のドレイン電極（第２の電極）１６に対向する第１の端部と、ドレイン電極（第２の電極）１６のソース電極（第１の電極）１４に対向する第２の端部が、それぞれ曲線状である。そして、ソース電極（第１の電極）１４およびドレイン電極（第２の電極）１６は円環状であり、第１の端部および第２の端部は、円形の環状である。第１の端部と第２の端部との距離は一定である。 A first end of the source electrode (first electrode) 14 facing the drain electrode (second electrode) 16 and a source electrode (first electrode) 14 of the drain electrode (second electrode) 16 are opposed to each other. Each of the second ends to be curved is curved. The source electrode (first electrode) 14 and the drain electrode (second electrode) 16 are annular, and the first end and the second end are circular. The distance between the first end and the second end is constant.
以上、本実施形態によれば、超音波増幅による共振現象は発生し難いため、信頼性の向上するトランジスタが実現される。さらに、ソース電極（第１の電極）１４とドレイン電極（第２の電極）１６に印加される電界の方向と、ｃ軸方向とが一致する割合が小さい。したがって、超音波増幅による共振現象はさらに発生し難いため、さらにトランジスタの信頼性が向上する。 As described above, according to the present embodiment, since a resonance phenomenon due to ultrasonic amplification hardly occurs, a transistor with improved reliability is realized. Furthermore, the ratio of the direction of the electric field applied to the source electrode (first electrode) 14 and the drain electrode (second electrode) 16 and the c-axis direction is small. Therefore, the resonance phenomenon due to ultrasonic amplification is less likely to occur, and the reliability of the transistor is further improved.
上記第１ないし第１６の実施形態では、ＧａＮ系半導体層が、ＧａＮ層とＡｌＧａＮ層の積層構造を備え、ＧａＮ系半導体層の表面が、ＡｌＧａＮ層となる場合を主に説明した。しかしながら、ＧａＮ系半導体層として、その他の組成のＧａＮ系半導体や、異なる積層構造を適用することも可能である。 In the first to sixteenth embodiments, the description has mainly been given of the case where the GaN-based semiconductor layer has a laminated structure of a GaN layer and an AlGaN layer, and the surface of the GaN-based semiconductor layer becomes an AlGaN layer. However, as the GaN-based semiconductor layer, GaN-based semiconductors having other compositions or different stacked structures can be applied.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. For example, a component in one embodiment may be replaced or changed with a component in another embodiment. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
１０ 基板
１２ ＧａＮ系半導体層
１２ａ バッファ層
１２ｂ ＧａＮ層
１２ｃ ＡｌＧａＮ層
１４ ソース電極（第１の電極）
１６ ドレイン電極（第２の電極）
１８ ゲート電極（第３の電極）
２０ 素子分離領域
２２ 活性領域（素子領域）
２４ アノード電極（第１の電極）
２６ カソード電極（第２の電極）
10
16 Drain electrode (second electrode)
18 Gate electrode (third electrode)
20
24 Anode electrode (first electrode)
26 Cathode electrode (second electrode)
Claims (16)
前記表面に設けられ、第１の端部を有する第１の電極と、
前記第１の電極と離間して前記表面に設けられ、前記第１の端部と対向する第２の端部を有し、前記第１の端部の任意の点と、前記第２の端部の任意の点とを結ぶ線分の向きが、前記ＧａＮ系半導体層のｃ軸方向と異なる第２の電極と、
を備えることを特徴とする半導体装置。 A GaN-based semiconductor layer having a surface with an angle of 0 ° to 5 ° with respect to the m-plane or a-plane;
A first electrode provided on the surface and having a first end;
A second end portion provided on the surface and spaced apart from the first electrode and facing the first end portion; an arbitrary point of the first end portion; and the second end portion A second electrode in which the direction of a line segment connecting an arbitrary point of the portion is different from the c-axis direction of the GaN-based semiconductor layer;
A semiconductor device comprising:
前記ＧａＮ系半導体層の表面に設けられ、第１の端部を有する第１の電極と、
前記第１の電極と離間して前記表面に設けられ、前記第１の端部と対向する前記第１の端部と平行でない第２の端部を有する第２の電極と、
を備えることを特徴とする半導体装置。 A GaN-based semiconductor layer;
A first electrode provided on a surface of the GaN-based semiconductor layer and having a first end;
A second electrode having a second end provided on the surface spaced apart from the first electrode and not parallel to the first end facing the first end;
A semiconductor device comprising:
前記ＧａＮ系半導体層の表面に設けられ、曲線状の第１の端部を有する第１の電極と、
前記第１の電極と離間して前記表面に設けられ、前記第１の端部に対向する曲線状の第２の端部を有する第２の電極と、
を備えることを特徴とする半導体装置。 A GaN-based semiconductor layer;
A first electrode provided on a surface of the GaN-based semiconductor layer and having a curved first end;
A second electrode that is provided on the surface apart from the first electrode and has a curved second end facing the first end;
A semiconductor device comprising:
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013191128A JP2015056637A (en) | 2013-09-13 | 2013-09-13 | Semiconductor device |
| CN201410061074.6A CN104465741A (en) | 2013-09-13 | 2014-02-24 | Semiconductor device |
| US14/215,321 US20150076506A1 (en) | 2013-09-13 | 2014-03-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013191128A JP2015056637A (en) | 2013-09-13 | 2013-09-13 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2015056637A true JP2015056637A (en) | 2015-03-23 |
Family
ID=52667156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013191128A Pending JP2015056637A (en) | 2013-09-13 | 2013-09-13 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20150076506A1 (en) |
| JP (1) | JP2015056637A (en) |
| CN (1) | CN104465741A (en) |
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| JP2017045943A (en) * | 2015-08-28 | 2017-03-02 | 富士電機株式会社 | Manufacturing method for nitride semiconductor device |
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| US9960127B2 (en) | 2016-05-18 | 2018-05-01 | Macom Technology Solutions Holdings, Inc. | High-power amplifier package |
| US10134658B2 (en) | 2016-08-10 | 2018-11-20 | Macom Technology Solutions Holdings, Inc. | High power transistors |
| CN110120793A (en) * | 2018-02-05 | 2019-08-13 | 武汉衍熙微器件有限公司 | Thin film bulk acoustic wave resonator with the preferred piezoelectric layer of non-c-axis |
| US11961888B2 (en) | 2018-08-06 | 2024-04-16 | Macom Technology Solutions Holdings, Inc. | Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices |
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2013
- 2013-09-13 JP JP2013191128A patent/JP2015056637A/en active Pending
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2014
- 2014-02-24 CN CN201410061074.6A patent/CN104465741A/en active Pending
- 2014-03-17 US US14/215,321 patent/US20150076506A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20150076506A1 (en) | 2015-03-19 |
| CN104465741A (en) | 2015-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160705 |