JP2015053749A - 電力用半導体素子の駆動回路 - Google Patents

Abstract

【課題】低コストで、電力用半導体素子の短絡状態を迅速に検出することができる電力用半導体素子の駆動回路を提供する。【解決手段】電荷量検出部４は、制御指令部１１がターンオン指令を出力してから電力用半導体素子１のゲートに供給される電荷量を検出する。ゲート電圧検出部７は、電力用半導体素子１のゲート電圧を検出する。第１の比較器６は、電荷量検出部４で検出された電荷量と、第１の基準値とを比較する。第２の比較器９は、ゲート電圧検出部７で検出されたゲート電圧と、第２の基準値とを比較する。第１の短絡判定部１０は、第１の比較器６の比較結果と第２の比較器９の比較結果に基づいて、電力用半導体素子１が短絡状態か否かを判定する。【選択図】図１

Description

本発明は、電力用半導体素子の駆動回路に関し、特に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電力用半導体素子の短絡状態を検知、保護する機能を備えた駆動回路に関する。

ＩＧＢＴやＭＯＳＦＥＴなどの電力用半導体素子において短絡状態が発生すると、大電流が流れることから、電力用半導体素子が熱破壊する可能性がある。そのため、電力用半導体素子の短絡状態を検知、保護する機能が必要となる。

特許文献１（特開２００１−１９７７２４号公報）に記載の電力用半導体素子の駆動回路では、電力用半導体素子の主端子間電圧（ＩＧＢＴに対してはコレクタ−エミッタ間電圧）を検出し、主端子間電圧が所定の判定値より大きい時、過電流状態や短絡状態であることを判定する。

特許文献２（特開２００７−２５９５３３号公報）に記載の駆動回路では、電力用半導体素子（ＩＧＢＴ）のコレクタ電流とゲート電圧を検出する。短絡状態においてはゲート電圧がゲート駆動電源電圧まで一気に上昇し、また、大きなコレクタ電流が流れることから、ゲート電圧があらかじめ設定した所定の電圧より高く、かつ、コレクタ電流値があらかじめ設定した所定の電流値より高い時、短絡状態であると判定する。

特開２００１−１９７７２４号公報（段落［００２２］〜［００２８］、図１−図３） 特開２００７−２５９５３３号公報（段落［００１３］〜［００１７］、図１）

特許文献１に記載の駆動回路は、電力用半導体素子のコレクタ電圧を検出することにより、短絡状態であることを検出するが、正常状態と短絡状態とを区別するために、ターンオン動作指令後から一定期間は判定動作を行うことができない。そのため、短絡状態であることを検知するまでに長い時間を要するという問題がある。また、コレクタ電圧を検出する手段として高耐圧ダイオードを用いる必要があり、高コストになるという問題もある。

特許文献２の電力用半導体素子のゲート駆動回路は、コレクタ電流とゲート電圧を用いることにより短絡状態であることを検出するが、コレクタ電流を検出するためにＣＴ（カレントトランス）やシャント抵抗といった電流検出器が必要となる。そのため、装置が大型化し、高コストになるという問題がある。

それゆえに、本発明は、低コストで、電力用半導体素子の短絡状態を迅速に検出することができる電力用半導体素子の駆動回路を提供することを目的とする。

上記課題を解決するために、本発明の電力用半導体素子の駆動回路は、外部から入力されるオン指令またはオフ指令に基づいて、電力用半導体素子の開閉状態を制御する制御指令部と、制御指令部が電力用半導体素子を閉状態に遷移させる指令を出力してから電力用半導体素子のゲートに供給される電荷量を検出する電荷量検出部と、電力用半導体素子のゲート電圧を検出するゲート電圧検出部と、電荷量検出部で検出された電荷量と、第１の基準値とを比較する第１の比較器と、ゲート電圧検出部で検出されたゲート電圧と、第２の基準値とを比較する第２の比較器と、第１の比較器の比較結果と第２の比較器の比較結果に基づいて、電力用半導体素子が短絡状態か否かを判定する第１の短絡判定部と、電力用半導体素子が短絡状態であることを第１の短絡判定部が判定した際に、第１の短絡判定部の出力信号を保持する検出信号保持部とを備える。

本発明によれば、低コストで、電力用半導体素子の短絡状態を迅速に検出することができる。

本発明の実施の形態１による電力用半導体素子およびその駆動回路の構成を示す図である。 ＩＧＢＴにおけるターンオン動作時のゲート電圧と電荷量の関係を、正常時とアーム短絡時のそれぞれについて示す図である。 ＳｉＣ−ＭＯＳＦＥＴにおけるターンオン動作時のゲート電圧と電荷量の関係を、正常時とアーム短絡時のそれぞれについて示す図である。 本発明の実施の形態１の変形例による電力用半導体素子およびその駆動回路の構成を示す図である。 本発明の実施の形態２による電力用半導体素子およびその駆動回路の構成を示す図である。 積分部の構成を示す図である。 本発明の実施の形態３による電力用半導体素子およびその駆動回路の構成を示す図である。 本発明の実施の形態３による電力用半導体素子の駆動回路のゲート電流対応電圧検出部の構成を示す図である。 本発明の実施の形態４による電力用半導体素子の駆動回路のゲート電流対応電圧検出部の構成を示す図である。 本発明の実施の形態５による電力用半導体素子の駆動回路の積分部と、積分値初期化部の構成を示す図である。 本発明の実施の形態５の変形例１による電力用半導体素子の駆動回路の積分部と、積分値初期化部の構成を示す図である。 本発明の実施の形態５の変形例２による電力用半導体素子の駆動回路の積分部と、積分値初期化部の構成を示す図である。 負荷短絡動作時におけるターンオン波形の概略図である。 負荷短絡時におけるゲート電圧と電荷量の関係を示す図である。 本発明の実施の形態６による電力用半導体素子およびその駆動回路の構成を示す図である。 本発明の実施の形態７による電力用半導体素子およびその駆動回路の構成を示す図である。 本発明の実施の形態８による電力用半導体素子およびその駆動回路の構成を示す図である。 本発明の実施の形態８による駆動回路から出力される信号を示す図である。 本発明の実施の形態９による電力用半導体素子およびその駆動回路の構成を示す図である。 実施の形態９におけるセレクト信号ＳＬと出力内容との関係を示す図である。 本発明の実施の形態１０による電力用半導体素子およびその駆動回路の構成を示す図である。 実施の形態１０におけるセレクト信号ＳＬと出力内容との関係を示す図である。 （ａ）〜（ｃ）は、本発明の実施の形態１０による駆動回路から出力される信号を示す図である。 本発明の実施の形態１０の変形例による駆動回路から出力される信号を示す図である。 本発明の実施の形態１０の変形例による駆動回路から出力される信号を示す図である。 本発明の実施の形態１１による電力用半導体素子およびその駆動回路の構成を示す図である。

以下、本発明の実施の形態について図面を用いて説明する。
［実施の形態１］
図１は本発明の実施の形態１による電力用半導体素子およびその駆動回路の構成を示す図である。図１では電力用半導体素子１としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例に示しているが、必ずしもＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの自己消弧型半導体素子であってもよい。

この駆動回路５１は、制御指令部１１と、バッファ回路３と、電荷量検出部４と、第１の基準電圧発生回路５と、第１の比較器６と、ゲート電圧検出部７と、第２の基準電圧発生回路８と、第２の比較器９と、第１の短絡判定部１０と、積分値初期化部１２と、短絡保護部１３と、低速遮断部１４と、検出信号保持部２８と、オンゲート抵抗２ａと、オフゲート抵抗２ｂとを備える。

制御指令部１１は、外部からオン指令が入力されると、電力用半導体素子１を閉状態に遷移（以下、ターンオンという）させるゲート指令（ターンオン指令）をバッファ回路３に出力する。バッファ回路３は、ターンオン指令をオンゲート抵抗２ａを介して電力用半導体素子１のゲートに出力する。これにより、電力用半導体素子１がターンオンする。

制御指令部１１は、外部からオフ指令が入力されると、電力用半導体素子１を開状態に遷移（以下、ターンオフという）させるゲート指令（ターンオフ指令）をバッファ回路３に出力する。バッファ回路３は、ターンオフ指令をオフゲート抵抗２ｂを介して電力用半導体素子１のゲートに出力する。これにより、電力用半導体素子１がターンオフする。

低速遮断部１４は、短絡保護部１３から低速遮断の指示を受けると、制御指令部１１から通常動作時のターンオフ指令が出力されるときよりも、電力用半導体素子１をターンオフさせる際の遮断速度を遅くする。低速遮断部１４は、オフゲート抵抗を内蔵している。

短絡状態では大電流が流れており、このような大電流を通常動作時の速度で遮断すると、大きなサージ電圧が発生して電力用半導体素子１を破壊するおそれがあるので、正常時にターンオフさせる場合よりも、遮断速度を遅くすることにより、サージ電圧を抑制する。

電力用半導体素子１の通常のターンオフ動作時には、低速遮断部１４の内部動作によって、バッファ回路３と電力用半導体素子１のゲートの間の抵抗は、オフゲート抵抗２ｂと、低速遮断部１４の抵抗とが並列接続された抵抗となる。

一方、電力用半導体素子１の短絡が検知された場合、ターンオフ動作時には、低速遮断部１４の内部動作によって、バッファ回路３と電力用半導体素子１のゲートの間の抵抗は、オフゲート抵抗２ｂのみとなる。したがって、短絡時には正常時に比べて、遅い速度で電力用半導体素子１を遮断することができる。

電荷量検出部４は、制御指令部１１からターンオン指令を受けてから電力用半導体素子１のゲートに供給される電荷量を検出して、検出した電荷量を表す電圧Ｅを出力する。たとえば、出力される電圧Ｅは、検出した電荷量ＱのＫ倍とする。

第１の基準電圧発生回路５は、第１の基準電圧ＶＲＥＦ１を発生する。
第１の比較器６は、検出された電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅと、第１の基準電圧ＶＲＥＦ１とを比較して、比較結果を表す信号Ｓ１を出力する。電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅが第１の基準電圧ＶＲＥＦ１よりも低い場合、信号Ｓ１は「Ｈ」レベルとなる。電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅが第１の基準電圧ＶＲＥＦ１以上の場合、信号Ｓ１は「Ｌ」レベルとなる。

第１の比較器６は、換言すれば、検出された電力用半導体素子１のゲートに供給される電荷量Ｑと第１の基準電荷量（第１の基準値）とを比較することを意味する。第１の基準電荷量（第１の基準値）は、第１の基準電圧ＶＲＥＦ１を１／Ｋ倍した値である。

ゲート電圧検出部７は、電力用半導体素子１のゲート電圧を検出する。
第２の基準電圧発生回路８は、第２の基準電圧ＶＲＥＦ２（第２の基準値）を発生する。

第２の比較器９は、検出された電力用半導体素子１のゲート電圧と、第２の基準電圧ＶＲＥＦ２とを比較して、比較結果を表す信号Ｓ２を出力する。検出された電力用半導体素子１のゲート電圧が第２の基準電圧ＶＲＥＦ２よりも高い場合、信号Ｓ２は「Ｈ」レベルの信号となる。検出された電力用半導体素子１のゲート電圧が第２の基準電圧ＶＲＥＦ２以下の場合、信号Ｓ２は「Ｌ」レベルの信号となる。

第１の短絡判定部１０は、第１の比較器６の出力と、第２の比較器９の出力との論理積を演算することによって短絡状態を判定して、判定結果を表す信号Ｓ０を出力する。

電荷量検出部４により検出された電荷量を表す電圧が第１の基準電圧ＶＲＥＦ１よりも低く、かつ、ゲート電圧検出部７により検出されたゲート電圧が第２の基準電圧ＶＲＥＦ２よりも高い場合に、信号Ｓ０は電力用半導体素子１が短絡状態であることを表す「Ｈ」レベルとなる。Ｓ１またはＳ２のいずれか一方が「Ｌ」レベルの信号を出力すると信号Ｓ０は「Ｌ」レベルとなる。

検出信号保持部２８は、電力用半導体素子１が短絡状態であると第１の短絡判定部１０により判定された際に短絡判定部１０から出力される「Ｈ」レベルの信号を保持する。

短絡保護部１３は、検出信号保持部２８から「Ｈ」レベルの信号を受けると、電力用半導体素子１を遮断するために、制御指令部１１と低速遮断部１４に対して電力用半導体素子１の低速遮断を要求する信号を出力する。

電力用半導体素子１のゲートに供給される電荷量は、バッファ回路３から電力用半導体素子１のゲート端子に流れる電流の積分値で表される。短絡状態は必ずしも電力変換器の始動時に発生するとは限らず、連続動作中の任意のタイミングで発生する。このような場合にも短絡状態を検知および保護するために、積分値初期化部１２は、電力用半導体素子１の任意のターンオン動作開始時において、電荷量検出部４の検出電荷量を０にリセットする。

図２は、ＩＧＢＴにおけるターンオン動作時のゲート電圧と電荷量の関係を、正常時とアーム短絡時のそれぞれについて示す図である。正常時では、ターンオン指令に基づいてゲート電圧が上昇するに伴いＩＧＢＴのゲートに供給される電荷量は増加する。ゲート電圧が所定の値（ミラー電圧：Ｖｍ）にまで上昇すると、ゲート電圧はＶｍのまま一定となるが、ＩＧＢＴのゲートに供給される電荷量は所定の値（Ｑ１）まで増加する。ゲート電圧がＶｍで一定となっている期間はミラー期間と呼ばれる。その後、ＩＧＢＴのゲートに供給される電荷量がＱ１を超えると再びゲート電圧は上昇し、ゲート駆動電源電圧Ｖｄにまで到達する。

図２に示したようなＩＧＢＴにおけるゲート電圧と電荷量の関係には、帰還容量の存在が大きく寄与している。ＩＧＢＴにおける帰還容量はコレクタ・ゲート間の容量に相当し、大きな電圧依存性を有している。正常時のターンオン動作時においては、バッファ回路３からのターンオン指令に基づき、ゲート電圧は上昇してゲート・エミッタ間容量を充電する。ゲート電圧がＩＧＢＴの閾値電圧を超えると、コレクタ電流が流れ始めるとともにコレクタ電圧が低下し、バッファ回路３からＩＧＢＴのゲートに供給されるゲート電流は帰還容量を介してゲート端子からコレクタ端子へと流れる。その結果、ゲート電圧が一定となる期間、いわゆるミラー期間が出現する。

帰還容量には大きな電圧依存性があり、コレクタ・エミッタ間電圧がＩＧＢＴのオン電圧まで低下すると帰還容量の値は１桁ないし２桁大きな値となるため、ミラー期間終了後、ゲート電圧はゲート駆動電源電圧Ｖｄまで緩やかに上昇していく。

一方、アーム短絡時においてはコレクタ・エミッタ間電圧が高電圧状態のままほとんど変化せず、帰還容量はほぼ一定値のままである。その結果、駆動回路５１から供給されるゲート電流はゲート端子からコレクタ端子へと流れることはなく、ゲート電圧はミラー期間が現れずにゲート駆動電源電圧Ｖｄにまで一気に上昇することになる。このように正常動作時とアーム短絡動作時とでは、ゲート電圧と電荷量の関係に大きな差異が認められる。

図３は、ＳｉＣ−ＭＯＳＦＥＴにおけるターンオン動作時のゲート電圧と電荷量の関係を、正常時とアーム短絡時のそれぞれについて示す図である。正常時では、ターンオン指令に基づいてゲート電圧が上昇すると、ＳｉＣ−ＭＯＳＦＥＴに供給される電荷量は増加する。ゲート電圧が所定の値（Ｖ０）にまで上昇すると、ゲート電圧はゲート電圧Ｖ１に到達するまでごく緩やかに上昇し、電荷量は所定の値（Ｑ１）に到達する。図２に示したＩＧＢＴの場合のようにゲート電圧が一定の値にはならないが、ゲート電圧がＶ０からＶ１の間の期間がＩＧＢＴにおけるミラー期間に相当する。その後、ＳｉＣ−ＭＯＳＦＥＴに供給される電荷量がＱ１を超えると、ゲート電圧は再び上昇してゲート駆動電源電圧Ｖｄにまで到達する。

ＳｉＣ−ＭＯＳＦＥＴにおけるゲート電圧と電荷量の関係においても、ＩＧＢＴの場合と同様に、帰還容量の存在が大きく寄与している。ＳｉＣ−ＭＯＳＦＥＴにおける帰還容量はドレイン・ゲート間の容量に相当し、大きな電圧依存性を有している。正常時のターンオン動作時においては、バッファ回路３からのターンオン指令に基づき、ゲート電圧は上昇してゲート・ソース間容量を充電する。ゲート電圧が閾値電圧を超えるとドレイン電流が流れ始めるとともにドレイン電圧は低下し、バッファ回路３からＳｉＣ−ＭＯＳＦＥＴに供給されるゲート電流は帰還容量を介してゲート端子からドレイン端子に流れる。その結果、ＩＧＢＴのミラー期間に相当するゲート電圧の上昇がごく緩やかな期間が現れる。帰還容量には大きな電圧依存性があり、ドレイン・ソース間電圧の値がＳｉＣ−ＭＯＳＦＥＴのオン電圧まで低下すると帰還容量の値は１桁ないし２桁大きな値となる。その結果、ミラー期間終了後、ゲート電圧はゲート駆動電源電圧Ｖｄまで緩やかに上昇する。しかしながら、アーム短絡時においてはＩＧＢＴと同様にこのようなミラー期間は現れることなくゲート電圧はゲート駆動電源電圧Ｖｄまで一気に上昇する。

次に、図２または図３に示したようなゲート電圧と電荷量の関係を利用してアーム短絡状態を判定するための、電荷量の基準値ＱＲ（第１の基準値（＝第１の基準電圧ＶＲＥＦ１／Ｋ）に相当）とゲート電圧の基準値ＶＲ（第２の基準値（＝第２の基準電圧ＶＲＥＦ２）に相当）について説明する。正常時のゲート電圧−電荷量曲線と、アーム短絡時のゲート電圧−電荷量曲線と、ゲート駆動電源電圧Ｖｄとで囲まれる領域内に、電荷量の基準値ＱＲの値とゲート電圧の基準値ＶＲの値とが含まれるように設定する。なお、検出誤差などの可能性を考慮すると一定のマージンを設定することが望ましい。

具体的には、正常な場合のターンオン動作時においてミラー電圧が一定となるような電力用半導体素子（例えばＩＧＢＴ）の場合には、図２に示すようなハッチングで示した領域内にゲート電圧の基準値ＶＲの値と電荷量の基準値ＱＲの値とが含まれように設定する。特に、電荷量の基準値ＱＲの値をハッチングで示した領域内で、かつ、Ｑ１より小さい値に設定し、ゲート電圧の基準値ＶＲの値をハッチングで示した領域内で、かつ、Ｖｍに近い値に設定することにより、高速にアーム短絡保護することが可能となる。

また、正常な場合のターンオン動作時においてミラー電圧が一定ではなく緩やかに上昇するような電力用半導体素子（例えばＳｉＣ−ＭＯＳＦＥＴ）の場合には、図３に示すようなハッチングで示した領域内にゲート電圧の基準値ＶＲの値と電荷量の基準値ＱＲの値とが含まれように設定する。やはり、電荷量の基準値ＱＲの値をハッチングで示した領域内で、かつ、Ｑ１より小さい値に設定し、ゲート電圧の基準値ＶＲをハッチングで示した領域内で、かつ、Ｖ０に近い値に設定することにより、高速にアーム短絡保護することが可能となる。

アーム短絡保護するために、制御指令部１１と低速遮断部１４に対して短絡保護部１３から信号が出力され、電力用半導体素子１がターンオフするとゲート電圧は低下していく。このとき、電力用半導体素子１のゲート電圧Ｖｇｅが第２の基準電圧ＶＲＥＦ２より低くなると、第２の比較器９の出力信号Ｓ２は「Ｌ」レベルの信号となるため、第１の短絡判定部１０は「Ｌ」レベルの信号を出力することになり、アーム短絡状態ではないと判定されることになる。検出信号保持部２８は、電力用半導体素子１が短絡状態であると判定された際、第１の短絡判定部１０からの出力信号を保持することによって、電力用半導体素子を保護するために遮断指令が出力されてゲート電圧が第２の基準電圧ＶＲＥＦ２以下となった場合においても、短絡保護部１３からは保護指令が出力され続けることになり、確実にアーム短絡保護を行うことができる。

以上のような実施の形態１の構成によれば、第１の比較器６が電荷量検出部４により検出した電荷量を表す電圧が第１の基準電圧ＶＲＥＦ１よりも低いと判定し、かつ、第２の比較器９がゲート電圧検出部７により検出したゲート電圧が第２の基準電圧ＶＲＥＦ２よりも高いと判定した場合に、電力用半導体素子１が短絡状態にあることを判定することができる。そのため、短絡を検知する期間を設定することなく、かつ、高耐圧部品を用いることなく、電力用半導体素子１の短絡状態を速やかに検知し、保護することができる。

また、第１の短絡判定部１０が電力用半導体素子１が短絡状態にあると判定した場合に、短絡保護部１３は電力用半導体素子１を遮断する指令を制御指令部１１に出力するとともに、低速遮断部１４に正常時よりも遅い速度で電力用半導体素子１を遮断するように指示するので、遮断時に発生するサージ電圧を抑制し、遮断による電力用半導体素子１の破損を防ぐことができる。

また、ＳｉＣ−ＭＯＳＦＥＴのようにミラー期間におけるゲート電圧が一定でない場合においても第１の基準電圧および第２の基準電圧を容易に設定することができるため、電力用半導体素子１の短絡状態を速やかに検知し、保護することができる効果がある。

［実施の形態１の変形例］
図４は、本発明の実施の形態１の変形例による電力用半導体素子およびその駆動回路の構成を示す図である。

図４の駆動回路５５１では、第１の比較器６と第２の比較器９それぞれにおいて、反転入力端子と非反転入力端子に接続する信号が図１の場合と逆である。第１の短絡判定部２９は、ＮＯＲ回路で構成される。

第１の比較器６が電荷量検出部４により検出した電荷量を表す電圧が第１の基準電圧ＶＲＥＦ１より低いと判定し、かつ、第２の比較器９がゲート電圧検出部７により検出したゲート電圧が第２の基準電圧ＶＲＥＦ２より高いと判定した場合に、第１の短絡判定部２９は電力用半導体素子１が短絡状態にあると判定することができる。

［実施の形態２］
本実施の形態は、電荷量検出部の具体的な構成に関する。

図５は、本発明の実施の形態２による電力用半導体素子およびその駆動回路の構成を示す図である。

図５の駆動回路５２では、電荷量検出部４が、ゲート電流検出部１５と、積分部１６とで構成される。

バッファ回路３から電力用半導体素子１のゲート端子に流入するゲート電流ｉｇと、電力用半導体素子１に供給される電荷量Ｑには式（１）の関係がある。それゆえ、実施の形態２では、電荷量検出部４を、ゲート電流ｉｇを検出するゲート電流検出部１５と積分部１６を用いて構成している。

図６は、積分部１６の構成を示す図である。
積分部１６は、反転積分回路２６と、反転増幅回路２７とを備える。

反転積分回路２６は、オペアンプ１８ａと、抵抗素子Ｒ０と、容量素子Ｃ０とを含む。容量素子Ｃ０は、オペアンプ１８ａの出力端子と反転入力端子との間に設けられる。オペアンプ１８ａの反転入力端子は、抵抗素子Ｒ０を介して入力電圧Ｖｉｎを受ける。オペアンプ１８ａの非反転入力端子は、グランドに接地される。オペアンプ１８ａの出力端子は、電圧Ｖ０を出力する。

反転増幅回路２７は、抵抗素子Ｒ１，Ｒ２と、オペアンプ１８ｂとを含む。
抵抗素子Ｒ２は、オペアンプ１８ｂの出力端子と反転入力端子との間に設けられる。オペアンプ１８ｂの反転入力端子は、抵抗素子Ｒ１を介して、反転積分回路２６の出力電圧Ｖ０を受ける。オペアンプ１８ｂの非反転入力端子は、グランドに接地される。オペアンプ１８ｂの出力端子は、電圧Ｖｏｕｔを出力する。

ゲート電流検出部１５で検出したゲート電流ｉｇを表す電圧をＶｉｎとして表すと、反転積分回路２６の出力電圧Ｖ０は式（２）で表され、反転増幅回路２７から出力される電圧Ｖｏｕｔは式（３）で表される。これによって、電荷量またはそれに対応する物理量を得ることができる。ここで、抵抗素子Ｒ０〜Ｒ２の抵抗値をＲ０〜Ｒ２とし、容量素子Ｃ０の容量値をＣ０とする。

以上のような実施の形態２の構成によれば、ゲート電流検出部１５を用いて検出した電力用半導体素子１のゲート端子に流入するゲート電流を容易に積分することができるため、簡単な回路構成で電荷量またはそれに対応する物理量を算出することができる。

なお、実施の形態２では、ゲート電流の方向をバッファ回路３から電力用半導体素子１のゲート端子に流れる方向を正とし、また、電荷量あるいはそれに対応する物理量を正の値として取り扱うために、積分部１６を反転積分回路２６と反転増幅回路２７とで構成する。ゲート電流の正方向を電力用半導体素子１のゲート端子からバッファ回路３の方向とすると、反転増幅回路２７を不要とすることができる。

［実施の形態３］
本実施の形態は、電荷量検出部の別の具体的な構成に関する。

図７は、本発明の実施の形態３による電力用半導体素子およびその駆動回路の構成を示す図である。

図７の駆動回路５３では、電荷量検出部４が、ゲート電流対応電圧検出部１７と、積分部１６とで構成される。

ゲート電流対応電圧検出部１７は、オンゲート抵抗２ａ両端に発生する電圧を検出する。このオンゲート抵抗２ａの両端に発生する電圧は、バッファ回路３から電力用半導体素子１のゲート端子に流入するゲート電流に相当する。

図８は、実施の形態３のゲート電流対応電圧検出部の構成を示す図である。
図８に示すように、ゲート電流対応電圧検出部１７は差動増幅回路で構成される。差動増幅回路は、抵抗素子Ｒ１〜Ｒ４と、オペアンプ１９で構成される。オンゲート抵抗２ａの一端である電力用半導体素子１のゲート端子側の電位をＶａとし、他端であるバッファ回路３側の電位をＶｂとする。

抵抗素子Ｒ２は、オペアンプ１９の出力端子と反転入力端子との間に設けられる。オペアンプ１９の反転入力端子は、抵抗素子Ｒ１を介して入力電圧Ｖａを受ける。オペアンプ１９の非反転入力端子は、抵抗素子Ｒ３を介して入力電圧Ｖｂを受けるとともに、抵抗素子Ｒ４を介してグランドに接地される。オペアンプ１９の出力端子は、電圧Ｖｃを出力する。オペアンプ１９の出力電圧Ｖｃは、以下の式（４）で表される。ここで、抵抗素子Ｒ１〜Ｒ４の抵抗値をＲ１〜Ｒ４とする。

さらに、抵抗素子Ｒ１と抵抗素子Ｒ３の抵抗値が同一で、かつ抵抗素子Ｒ２と抵抗素子Ｒ４の抵抗値が同一の場合には、オペアンプ１９の出力電圧は、以下の式（５）で表される。したがって、ゲート電流対応電圧検出部１７は、オンゲート抵抗２ａの両端の電圧（Ｖｂ−Ｖａ）を定数倍した値を出力することになる。

以上のような実施の形態３の構成によれば、ゲート抵抗両端の電圧を検出することにより、容易にゲート電流に対応した電圧を検出し、電荷量またはそれに対応する物理量を算出することができる。

［実施の形態４］
図９は、本発明の実施の形態４による電力用半導体素子の駆動回路のゲート電流対応電圧検出部の構成を示す図である。

図９のゲート電流対応電圧検出部３７は、差動増幅回路の１種であるインスツルメンテーションアンプで構成される。インスツルメンテーションアンプは、図８に示したような差動増幅回路と比較して、ノイズの多い環境下においても安定した動作が得られることから工業用計測回路によく用いられ、計装アンプとも呼ばれている。

このインスツルメンテーションアンプは、オペアンプ２０ａ，２０ｂ，２０ｃと、抵抗素子Ｒ０，Ｒ１ａ，Ｒ１ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂとを備える。

オンゲート抵抗２ａの一端である電力用半導体素子１のゲート端子側の電位をＶａとし、他端であるバッファ回路３側の電位をＶｂとする。

抵抗素子Ｒ１ａは、オペアンプ２０ａの出力端子と反転入力端子との間に設けられる。オペアンプ２０ａの非反転入力端子は、入力電圧Ｖａを受ける。抵抗素子Ｒ１ｂは、オペアンプ２０ｂの出力端子と反転入力端子との間に設けられる。オペアンプ２０ｂの非反転入力端子は、入力電圧Ｖｂを受ける。オペアンプ２０ａの反転入力端子とオペアンプ２０ｂの反転入力端子は、抵抗素子Ｒ０を介して接続される。

オペアンプ２０ａの出力端子は、抵抗素子Ｒ３ａを介してオペアンプ２０ｃの反転入力端子に接続される。オペアンプ２０ｂの出力端子は、抵抗素子Ｒ３ｂを介してオペアンプ２０ｃの非反転入力端子に接続される。オペアンプ２０ｃの出力端子は、抵抗素子Ｒ４ａを介してオペアンプ２０ｃの反転入力端子に接続される。オペアンプ２０ｃの非反転入力端子は、抵抗素子Ｒ４ｂを介してグランドに接続される。

このインスツルメンテーションアンプの出力Ｖｃは以下の式（６）で表される。ここで、抵抗素子Ｒ０の抵抗値をＲ０、抵抗素子Ｒ１ａ，Ｒ１ｂの抵抗値をＲ１、抵抗素子Ｒ３ａ，Ｒ３ｂの抵抗値をＲ３、抵抗素子Ｒ４ａ，Ｒ４ｂの抵抗値をＲ４とする。

以上のような実施の形態４の構成によれば、ゲート電流対応電圧検出部を用いて安定してゲート抵抗両端の電圧を検出することができ、また、容易に電荷量またはそれに対応する物理量を算出することができる。

［実施の形態５］
図１０は、本発明の実施の形態５による電力用半導体素子の駆動回路の積分部１６と、積分値初期化部１２の構成を示す図である。

短絡状態は必ずしも始動時に発生するとは限らず、連続動作中の任意のタイミングで発生した短絡動作に対しても検知および保護するためには、積分部１６においてターンオン動作開始時に積分値を初期化する必要がある。積分値初期化部１２は、電力用半導体素子１のターンオン動作開始時において、バッファ回路３から電力用半導体素子１のゲートに供給される電荷量を算出する積分部１６の初期値を０に設定する。

積分部１６は、図６に示される構成と同じなので、説明を繰り返さない。
図１０に示すように、積分値初期化部１２は、リセットスイッチ２１と抵抗素子２２とを備える。

リセットスイッチ２１と抵抗素子２２は、オペアンプ１８ａの反転入力端子と出力端子間に直列に接続され、容量素子Ｃ０と並列に接続される。

リセットスイッチ２１は、制御指令部１１がターンオン指令を出力している期間はオフ状態で、ターンオフ指令を出力している期間はオン状態となる。このように設定することによって、積分部１６はターンオン指令期間のみ積分する。制御指令部１１がターンオフ指令を出力すると容量素子Ｃ０に蓄積された電荷は抵抗素子２２を介して放電されるため積分値をリセットすることができ、次のターンオン動作時における積分値の初期値を０にすることができる。

［実施の形態５の変形例１］
図１１は、本発明の実施の形態５の変形例１による電力用半導体素子の駆動回路の積分部１６と、積分値初期化部７２の構成を示す図である。

積分部１６は、図６に示される構成と同じなので、説明を繰り返さない。
図１１に示すように、積分値初期化部７２は、リセットスイッチとしてのＰＮＰトランジスタ２４と、抵抗素子２２とを備える。

制御指令部１１からの出力信号が「Ｈ」レベルのときに電力用半導体素子１がターンオンするものとする。ＰＮＰトランジスタ２４は、制御指令部１１が「Ｈ」レベルの信号を出力している期間（すなわちターンオン指令を出力している期間）はオフ状態となる。また、ＰＮＰトランジスタ２４は、制御指令部１１が「Ｌ」レベルの信号を出力している期間（すなわちターンオフ指令を出力している期間）はオン状態となる。このように設定することにより、積分部１６はターンオン指令期間のみ積分する。ターンオフ指令期間は容量素子Ｃ０に蓄積された電荷を放電することにより積分値をリセットすることができる。

なお、制御指令部１１からの出力信号が「Ｌ」レベルの信号のときに電力用半導体素子１がターンオンする場合には、ＰＮＰトランジスタ２４の代わりに、ＮＰＮトランジスタを用いれば同等の効果を得ることができることはいうまでもない。

［実施の形態５の変形例２］
図１２は、本発明の実施の形態５の変形例２による電力用半導体素子の駆動回路の積分部１６と、積分値初期化部８２の構成を示す図である。

積分部１６は、図６に示される構成と同じなので、説明を繰り返さない。
図１２に示すように、積分値初期化部８２は、リセットスイッチとしてのＰチャネルＭＯＳＦＥＴ２５と、抵抗素子２２とを備える。

制御指令部１１からの出力信号が「Ｈ」レベルのときに電力用半導体素子１がターンオンするものとする。ＰチャネルＭＯＳＦＥＴ２５は、制御指令部１１が「Ｈ」レベルの信号を出力している期間（すなわちターンオン指令を出力している期間）はオフ状態となる。また、ＰチャネルＭＯＳＦＥＴ２５は、制御指令部１１が「Ｌ」レベルの信号を出力している期間（すなわちターンオフ指令を出力している期間）はオン状態となる。このように設定することにより、積分部１６はターンオン指令期間のみ積分する。ターンオフ指令期間は容量素子Ｃ０に蓄積された電荷を放電することにより積分値をリセットすることができる。

なお、制御指令部１１からの出力信号が「Ｌ」レベルの信号のときに電力用半導体素子１がターンオンする場合には、ＰチャネルＭＯＳＦＥＴ２５の代わりにＮチャネルＭＯＳＦＥＴを用いれば同等の効果を得ることができることはいうまでもない。

このような構成によれば、ターンオン動作時において積分値を初期化することができるため、任意のターンオン動作時における電荷量またはそれに対応する物理量を検出することができ、始動時以外の連続動作中においても短絡状態を検出することができる。

以上、アーム短絡について述べてきた。短絡状態にはアーム短絡の他に、モータ等の負荷で短絡状態となる負荷短絡がある。

図１３は、負荷短絡動作時におけるターンオン波形の概略図である。負荷短絡時では、通常のターンオン動作時と同様にＩＧＢＴのコレクタ・エミッタ間電圧はオン電圧まで一旦低下するものの、その後、コレクタ電流が急激に増加するとともにコレクタ・エミッタ間電圧は上昇していく。コレクタ・エミッタ間電圧の上昇に伴い、コレクタ・ゲート間に存在する帰還容量の値は小さくなり、ＩＧＢＴのコレクタ端子からゲート端子を介してゲート駆動回路へと電流が流れるためゲート電荷量は減少し、また、ゲート電圧はゲート駆動電源電圧以上の値にまで上昇する。負荷短絡時のゲート電圧と電荷量の関係を示すと図１４のようになる。

ゲート電圧と電荷量の関係を利用して負荷短絡状態を判定するための、電荷量の基準値ＱＲとゲート電圧の基準値ＶＲについて説明する。ゲート駆動電源電圧Ｖｄ、ゲート電圧Ｖｇｅとし、Ｖｇｅ＝Ｖｄのときのゲート電荷量をＱｄとしたとき、電荷量の基準値ＱＲをＱｄより小さな値に、ゲート電圧の基準値ＶＲをゲート駆動電源電圧Ｖｄ以上の値に設定する。

［実施の形態６］
図１５は、本発明の実施の形態６による電力用半導体素子およびその駆動回路の構成を示す図である。

図１５の駆動回路５５２が、図１の駆動回路５１と相違する点は、第１の基準電圧発生回路５と、第１の比較器６と、第２の基準電圧発生回路８と、第２の比較器９と、第１の短絡判定部１０の代わりに、第３の基準電圧発生回路１０５と、第３の比較器１０６と、第４の基準電圧発生回路１０８と、第４の比較器１０９と、第２の短絡判定部１１０を備えることである。

第３の基準電圧発生回路１０５は、第３の基準電圧ＶＲＥＦ３を発生する。第４の基準電圧発生回路１０８は、第４の基準電圧ＶＲＥＦ４を発生する。第３の基準電圧ＶＲＥＦ３として、図１４に示すＱＲ（第３の基準値）をＫ倍した値を用い、第４の基準電圧ＶＲＥＦ４として、図１４に示すＶＲ（第４の基準値）を用いる。

前述したように、ＶＲ（第４の基準値）は、電力用半導体素子１のゲートの駆動電源電圧Ｖｄ以上の値である。ＱＲ（第３の基準値）は、ゲート電圧Ｖｇｅがゲート駆動電源電圧Ｖｄのときに検出される電荷量Ｑｄよりも小さな値である。

第３の比較器１０６は、検出された電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅと、第３の基準電圧ＶＲＥＦ３とを比較して、比較結果を表す信号Ｓ３を出力する。電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅが第３の基準電圧ＶＲＥＦ３よりも低い場合、信号Ｓ３は「Ｈ」レベルとなる。電力用半導体素子１のゲートに供給される電荷量を表す電圧Ｅが第３の基準電圧ＶＲＥＦ３以上の場合、信号Ｓ３は「Ｌ」レベルとなる。

第４の比較器１０９は、検出された電力用半導体素子１のゲート電圧と、第４の基準電圧ＶＲＥＦ４とを比較して、比較結果を表す信号Ｓ４を出力する。検出された電力用半導体素子１のゲート電圧が第４の基準電圧ＶＲＥＦ４よりも高い場合、信号Ｓ４は「Ｈ」レベルの信号となる。検出された電力用半導体素子１のゲート電圧が第４の基準電圧ＶＲＥＦ４以下の場合、信号Ｓ４は「Ｌ」レベルの信号となる。

第２の短絡判定部１１０は、第３の比較器１０６の出力と、第４の比較器１０９の出力との論理積を演算することによって短絡状態を判定して、判定結果を表す信号Ｓ５を出力する。

電荷量検出部４により検出された電荷量を表す電圧が第３の基準電圧ＶＲＥＦ３よりも低く、かつ、ゲート電圧検出部７により検出されたゲート電圧が第４の基準電圧ＶＲＥＦ４よりも高い場合に、信号Ｓ５は電力用半導体素子１が短絡状態であることを表す「Ｈ」レベルとなる。Ｓ３またはＳ４のいずれか一方が「Ｌ」レベルの信号を出力すると信号Ｓ５は「Ｌ」レベルとなる。

また、本実施の形態の検出信号保持部２８は、電力用半導体素子１が短絡状態であると第２の短絡判定部１１０が判定した際に、第２の短絡判定部１１０の出力信号Ｓ５を保持する。

なお、ターン動作の初動時においてはゲート電荷量を表す電圧が第３の基準電圧ＶＲＥＦ３より低いために第３の比較器１０６は「Ｈ」レベルの信号を出力するが、第４の基準電圧ＶＲＥＦ４及び第４の比較器１０９を設けているため、ターンオン動作の初動時において負荷短絡状態であると誤判定することはない。また、通常ターンオフ動作時において、ゲート端子からゲート駆動回路にゲート電流が流れてゲート電荷は減少するが、やはり，第４の基準電圧ＶＲＥＦ４、第４の比較器１０９を設けているため、通常ターンオフ動作時において負荷短絡状態であると誤判定することはない。

［実施の形態７］
図１６は、本発明の実施の形態７による電力用半導体素子およびその駆動回路の構成を示す図である。

図１６の駆動回路５５３が、図１の駆動回路５１と相違する点は、さらに、第３の基準電圧発生回路１０５と、第３の比較器１０６と、第４の基準電圧発生回路１０８と、第４の比較器１０９と、第２の短絡判定部１１０と、ＯＲ回路１００とを備えることである。第３の基準電圧発生回路１０５と、第３の比較器１０６と、第４の基準電圧発生回路１０８と、第４の比較器１０９と、第２の短絡判定部１１０は、実施の形態６で説明したものと同様である。

本実施の形態の駆動回路５５３は、第１の短絡判定部１０の出力と第２の短絡判定部１１０の出力を受けて、それらの論理和を検出信号保持部２８に出力するＯＲ回路１００を備える。

また、本実施の形態の検出信号保持部２８は、電力用半導体素子１が短絡状態であることを第１の短絡判定部１０と第２の短絡判定部１１０のいずれか一方が判定した際に、第１の短絡判定部１０の出力信号Ｓ０または第２の短絡判定部１１０の出力信号Ｓ５を保持する。

このような構成とすることにより、アーム短絡、負荷短絡のいずれかが発生した際に、電力用半導体素子１が短絡状態であることを判定するため、電力用半導体素子を短絡状態から保護することができる。

以下の実施の形態８〜１１は、実施の形態１〜７で検出したゲート電圧、電荷量、第１の比較器の比較結果、第２の比較器の比較結果、短絡判定部の判定結果を外部に出力するための構成に関する。このような情報を外部に出力することによって、電力用半導体素子の状態を知ることができ、故障原因の特定などに供することができる。

［実施の形態８］
図１７は、本発明の実施の形態８による電力用半導体素子およびその駆動回路の構成を示す図である。

図１７の駆動回路５４は、出力部９１と、出力端子ＰＤとを備える。
出力部９１は、図１８に示すように、第１の短絡判定部１０の出力信号Ｓ０をそのまま出力する。すなわち、電荷量検出部４により検出された電荷量を表す電圧が第１の基準電圧ＶＲＥＦ１よりも低く、かつ、ゲート電圧検出部７により検出されたゲート電圧が第２の基準電圧ＶＲＥＦ２よりも高い場合に、電力用半導体素子１が短絡状態であることを表す「Ｈ」レベルの信号Ｓ０が出力端子ＰＤから出力される。

電荷量検出部４により検出された電荷量を表す電圧が第１の基準電圧ＶＲＥＦ１以上の場合、またはゲート電圧検出部７により検出されたゲート電圧が第２の基準電圧ＶＲＥＦ２以下の場合に、電力用半導体素子１が正常状態であることを表す「Ｌ」レベルの信号Ｓ０が出力端子ＰＤから出力される。

なお、出力部９１は、アナログ信号の代わりに、デジタル信号を出力してもよい。すなわち、出力部９１は、正常であることを表す「０」値、または短絡状態であることを表す「１」値を出力端子ＰＤを通じて出力するものとしてもよい。

［実施の形態９］
図１９は、本発明の実施の形態９による電力用半導体素子およびその駆動回路の構成を示す図である。

図１９の駆動回路５５は、出力部９２と、出力端子ＰＤと、セレクト端子ＰＤＳとを備える。

外部のコントローラが、セレクト端子ＰＤＳを通じて、２ビットのセレクト信号ＳＬを送る。

出力部９２は、図２０に示すような関係に従って、セレクト信号ＳＬに応じた信号を出力する。出力部９２は、セレクト信号ＳＬが「００」の場合には、何も出力しない。出力部９２は、セレクト信号ＳＬが「０１」の場合には、第２の比較器９の出力信号Ｓ２を出力端子ＰＤから出力する。出力部９２は、セレクト信号ＳＬが「１０」の場合には、第１の比較器６の出力信号Ｓ１を出力端子ＰＤから出力する。出力部９２は、セレクト信号ＳＬが「１１」の場合には、第１の短絡判定部１０の出力信号Ｓ０を出力端子ＰＤから出力する。

なお、出力部９２は、アナログ信号の代わりに、デジタル信号を出力してもよい。すなわち、出力部９２は、出力信号Ｓ０、Ｓ１、またはＳ２が「Ｈ」レベルのときには「１」値を出力端子ＰＤを通じて出力し、出力信号Ｓ０、Ｓ１、またはＳ２が「Ｌ」レベルのときには「０」値を出力端子ＰＤを通じて出力するものとしてもよい。

［実施の形態１０］
図２１は、本発明の実施の形態１０による電力用半導体素子およびその駆動回路の構成を示す図である。

図２１の駆動回路５６は、出力部９３と、出力端子ＰＤと、セレクト端子ＰＤＳとを備える。

外部のコントローラが、セレクト端子ＰＤＳを通じて、２ビットのセレクト信号ＳＬを送る。

出力部９３は、図２２に示すような関係に従って、セレクト信号ＳＬに応じた信号を出力する。

出力部９３は、セレクト信号ＳＬが「００」の場合には、何も出力しない。
出力部９３は、セレクト信号ＳＬが「０１」の場合には、ゲート電圧検出部７で検出されたゲート電圧Ｖｇｅを最大ゲート電圧ＶＭＡＸで除算し、ゲート電圧比ＲＶｇｅを求める。出力部９３は、図２３（ａ）に示すように、ゲート電圧比ＲＶｇｅをオンパルスまたはオフパルスのデューティ比とする信号を生成して、出力端子ＰＤから出力する。

出力部９３は、セレクト信号ＳＬが「１０」の場合には、電荷量検出部４で検出された電荷量Ｑｇを最大電荷量ＱＭＡＸで除算し、電荷量比ＲＱｇを求める。出力部９３は、図２３（ｂ）に示すように、電荷量比ＲＱｇをオンパルスまたはオフパルスのデューティ比とする信号を生成して、出力端子ＰＤから出力する。

出力部９３は、セレクト信号ＳＬが「１１」の場合には、電荷量検出部４で検出された電荷量Ｑｇを最大電荷量ＱＭＡＸで除算し、電荷量比ＲＱｇを求める。また、出力部９３は、ゲート電圧検出部７で検出されたゲート電圧Ｖｇｅを最大ゲート電圧ＶＭＡＸで除算し、ゲート電圧比ＲＶｇｅを求める。

出力部９３は、図２３（ｃ）に示すように、電荷量比ＲＱｇを第１番目のオンパルスまたはオフパルスのデューティ比とし、ゲート電圧比ＲＶｇｅを第２番目のオンパルスまたはオフパルスのデューティ比とする信号を生成して、出力端子ＰＤから出力する。

［実施の形態１０の変形例］
出力部９３は、図２３（ａ）〜（ｃ）に示すようなアナログ信号ではなく、デジタル信号を出力するものとしてもよい。本実施の形態では、一例として、ゲート電圧比ＲＶｇｅおよび電荷量比ＲＱｇを６ビットのデジタル値で表すことにする。

出力部９３は、セレクト信号ＳＬが「００」の場合には、何も出力しない。
出力部９３は、セレクト信号ＳＬが「０１」の場合には、図２４に示すように、スタートビットと、６ビットのゲート電圧比ＲＶｇｅ（第０ビットｂ０〜第５ビットｂ５）と、ストップビットとを含むシリアル信号を生成して、出力端子ＰＤから出力する。

出力部９３は、セレクト信号ＳＬが「１０」の場合には、図２４に示すように、スタートビットと、６ビットの電荷量比ＲＱｇ（第０ビットｂ０〜第５ビットｂ５）と、ストップビットとを含むシリアル信号を生成して、出力端子ＰＤから出力する。

出力部９３は、セレクト信号ＳＬが「１１」の場合には、図２５に示すように、スタートビットと、６ビットの電荷量比ＲＱｇ（第０ビットｂ０〜第５ビットｂ５）と、６ビットのゲート電圧比ＲＶｇｅ（第６ビットｂ６〜第１１ビットｂ１１）と、ストップビットとを含むシリアル信号を生成して、出力端子ＰＤから出力する。

［実施の形態１１］
図２６は、本発明の実施の形態１１による電力用半導体素子およびその駆動回路の構成を示す図である。

図２６の駆動回路５７は、出力部９４と、出力端子ＰＤと、セレクト端子ＰＤＳと、セレクト端子ＰＳとを備える。

実施の形態１０およびその変形例と同様に、外部のコントローラが、セレクト端子ＰＤＳを通じて、２ビットのセレクト信号ＳＬを送る。

外部コントローラは、セレクト端子ＰＳを通じて、１ビットのセレクト信号ＳＥを送る。セレクト信号ＳＥは、出力部９４が、実施の形態１０に記載したアナログ信号を出力するか、実施の形態１０の変形例に記載したデジタル信号を出力するかを指定する信号である。

セレクト信号ＳＥが「１」の場合には、出力部９４は、図２２に示すような関係に従って、セレクト信号ＳＬに応じた信号を図２３（ａ）〜（ｃ）で表されるようなアナログ信号の形式出力端子ＰＤを通じて出力する。

セレクト信号ＳＥが「０」の場合には、出力部９４は、図２２に示すような関係に従って、セレクト信号ＳＬに応じた信号を図２４、図２５で表されるようなデジタル信号の形式で出力端子ＰＤを通じて出力する。

１ 電力用半導体素子、２ａ オンゲート抵抗、２ｂ オフゲート抵抗、３ バッファ回路、４ 電荷量検出部、５ 第１の基準電圧発生回路、６ 第１の比較器、７ ゲート電圧検出部、８ 第２の基準電圧発生回路、９ 第２の比較器、１０、２９ 第１の短絡判定部、１１ 制御指令部、１２、７２、８２ 積分値初期化部、１３ 短絡保護部、１４ 低速遮断部、１５ ゲート電流検出部、１６ 積分部、１７、３７ ゲート電流対応電圧検出部、１８ａ、１８ｂ、１９、２０ａ、２０ｂ、２０ｃ オペアンプ、２１ リセットスイッチ、Ｒ０〜Ｒ４、Ｒ１ａ、Ｒ１ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ４ｂ、２２ 抵抗素子、Ｃ０ 容量素子、２４ ＰＮＰトランジスタ、２５ ＰチャネルＭＯＳＦＥＴ、２６ 反転積分回路、２７ 反転増幅回路、２８ 検出信号保持部、５１、５２、５３、５４、５５、５６、５７、５５１、５５２、５５３ 駆動回路、９１、９２、９３、９４ 出力部、１００ ＯＲ回路、１０５ 第３の基準電圧発生回路、１０６ 第３の比較器、１０８ 第４の基準電圧発生回路、１０９ 第４の比較器、１１０ 第２の短絡判定部、ＰＤ、ＰＤＳ、ＰＳ 端子。

Claims (18)

1. 外部から入力されるオン指令またはオフ指令に基づいて、電力用半導体素子の開閉状態を制御する制御指令部と、
   前記制御指令部が前記電力用半導体素子を閉状態に遷移させる指令を出力してから前記電力用半導体素子のゲートに供給される電荷量を検出する電荷量検出部と、
   前記電力用半導体素子のゲート電圧を検出するゲート電圧検出部と、
   前記電荷量検出部で検出された電荷量と、第１の基準値とを比較する第１の比較器と、
   前記ゲート電圧検出部で検出されたゲート電圧と、第２の基準値とを比較する第２の比較器と、
   前記第１の比較器の比較結果と前記第２の比較器の比較結果に基づいて、前記電力用半導体素子が短絡状態か否かを判定する第１の短絡判定部と、
   前記電力用半導体素子が短絡状態であることを前記第１の短絡判定部が判定した際に、前記第１の短絡判定部の出力信号を保持する検出信号保持部とを備えた電力用半導体素子の駆動回路。
2. 前記電荷量検出部は、
   前記電力用半導体素子のゲート端子に流入するゲート電流を検出するゲート電流検出部と、
   前記検出したゲート電流を積分する積分部とを含む、請求項１に記載の電力用半導体素子の駆動回路。
3. 前記電荷量検出部は、
   前記電力用半導体素子のゲート端子に流入するゲート電流に対応する電圧を検出するゲート電流対応電圧検出部と、
   前記検出したゲート電流に対応する電圧を積分する積分部とを含む、請求項１に記載の電力用半導体素子の駆動回路。
4. 前記ゲート電流対応電圧検出部は、一方の入力端子がオンゲート抵抗の一端と接続し、他方の入力端子がオンゲート抵抗の他端と接続する差動増幅回路で構成される、請求項３記載の電力用半導体素子の駆動回路。
5. 前記積分部による積分値を初期化する積分初期化部をさらに備えた、請求項２または３に記載の電力用半導体素子の駆動回路。
6. 前記第１の基準値および前記第２の基準値は、前記電力用半導体素子のゲート電圧と電荷量の関係を示すグラフにおいて、正常なターンオン動作時の前記電力用半導体素子のゲート電圧−電荷量曲線と、アーム短絡状態でのターンオン動作時の前記電力用半導体素子のゲート電圧−電荷量曲線と、前記電力用半導体素子のゲート駆動電源電圧を示す直線とで囲まれる領域内に含まれ、前記第１の短絡判定部は、前記電荷量検出部で検出された電荷量が前記第１の基準値よりも小さく、かつ前記ゲート電圧検出部で検出されたゲート電圧が前記第２の基準値よりも大きい場合に、前記電力用半導体素子が短絡状態であると判定する、請求項１記載の電力用半導体素子の駆動回路。
7. 外部から入力されるオン指令またはオフ指令に基づいて、電力用半導体素子の開閉状態を制御する制御指令部と、
   前記制御指令部が前記電力用半導体素子を閉状態に遷移させる指令を出力してから前記電力用半導体素子のゲートに供給される電荷量を検出する電荷量検出部と、
   前記電力用半導体素子のゲート電圧を検出するゲート電圧検出部と、
   前記電荷量検出部で検出された電荷量と、第３の基準値とを比較する第３の比較器と、
   前記ゲート電圧検出部で検出されたゲート電圧と、第４の基準値とを比較する第４の比較器と、
   前記第３の比較器の比較結果と前記第４の比較器の比較結果に基づいて、前記電力用半導体素子が短絡状態か否かを判定する第２の短絡判定部と、
   前記電力用半導体素子が短絡状態であることを前記第２の短絡判定部が判定した際に、前記第２の短絡判定部の出力信号を保持する検出信号保持部とを備え、
   前記第３の基準値は、前記ゲート電圧が前記電力用半導体素子のゲート駆動電源電圧のときに検出される電荷量よりも小さな値であり、かつ前記第４の基準値は、前記ゲート駆動電源電圧以上の値であり、
   前記第２の短絡判定部は、前記電荷量検出部で検出された電荷量が前記第３の基準値よりも小さく、かつ前記ゲート電圧検出部で検出されたゲート電圧が前記第４の基準値よりも大きい場合に、前記電力用半導体素子が短絡状態であると判定する、電力用半導体素子の駆動回路。
8. 前記第１の基準値および前記第２の基準値は、前記電力用半導体素子のゲート電圧と電荷量の関係を示すグラフにおいて、正常なターンオン動作時の前記電力用半導体素子のゲート電圧−電荷量曲線と、アーム短絡状態でのターンオン動作時の前記電力用半導体素子のゲート電圧−電荷量曲線と、前記電力用半導体素子のゲート駆動電源電圧を示す直線とで囲まれる領域内に含まれ、前記第１の短絡判定部は、前記電荷量検出部で検出された電荷量が前記第１の基準値よりも小さく、かつ前記ゲート電圧検出部で検出されたゲート電圧が前記第２の基準値よりも大きい場合に、前記電力用半導体素子が短絡状態であると判定し、
   前記電力用半導体素子の駆動回路は、さらに、
   前記電荷量検出部で検出された電荷量と、第３の基準値とを比較する第３の比較器と、
   前記ゲート電圧検出部で検出されたゲート電圧と、第４の基準値とを比較する第４の比較器と、
   前記第３の比較器の比較結果と前記第４の比較器の比較結果に基づいて、前記電力用半導体素子が短絡状態か否かを判定する第２の短絡判定部とを備え、
   前記第３の基準値は、前記ゲート電圧が前記ゲート駆動電源電圧のときに検出される電荷量よりも小さな値であり、かつ前記第４の基準値は、前記ゲート駆動電源電圧以上の値であり、
   前記第２の短絡判定部は、前記電荷量検出部で検出された電荷量が前記第３の基準値よりも小さく、かつ前記ゲート電圧検出部で検出されたゲート電圧が前記第４の基準値よりも大きい場合に、前記電力用半導体素子が短絡状態であると判定し、
   前記検出信号保持部は、前記電力用半導体素子が短絡状態であることを前記第１の短絡判定部と前記第２の短絡判定部のいずれか一方が判定した際に、前記第１の短絡判定部または前記第２の短絡判定部の出力信号を保持する、請求項１記載の電力用半導体素子の駆動回路。
9. 前記電力用半導体素子がＳｉＣ−ＭＯＳＦＥＴである、請求項１〜８のいずれか１項に記載の電力用半導体素子の駆動回路。
10. 前記第１の短絡判定部の判定結果を表す信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
11. 前記第１の比較器の比較結果を表す信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
12. 前記第２の比較器の比較結果を表す信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
13. 前記電荷量検出部の検出結果を表す信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
14. 前記ゲート電圧検出部の検出結果を表す信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
15. 前記電荷量検出部の検出結果を出力するか、前記ゲート電圧検出部の検出結果を表す信号を出力するか、前記電荷量検出部の検出結果を表す信号と前記ゲート電圧検出部の検出結果を表す信号の両方を出力するかを指定するための第１のセレクト端子を備え、
    前記第１のセレクト端子を通じて指定された信号を出力する出力部と、
    前記出力部からの信号を外部へ出力する出力端子とをさらに備えた、請求項１記載の
    電力用半導体素子の駆動回路。
16. 前記出力部は、前記検出結果をオンパルスもしくはオフパルスのデューティ比とする信号を前記出力端子を通じて外部へ出力する、請求項１３〜１５のいずれか１項に記載の電力用半導体素子の駆動回路。
17. 前記出力部は、前記検出結果を表すデジタル値を含むシリアル信号を前記出力端子を通じて外部へ出力する、請求項１３〜１５のいずれか１項に記載の電力用半導体素子の駆動回路。
18. 前記検出結果をオンパルスもしくはオフパルスのデューティ比で出力するか、またはシリアル信号で出力するかを指定するための第２のセレクト端子をさらに備え、
    前記出力部は、前記第２のセレクト端子を通じて指定された形式で、前記信号を前記出力端子を通じて外部へ出力する、請求項１３〜１５のいずれか１項に記載の電力用半導体素子の駆動回路。

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