JP2015050202A - 光半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】素子容量を抑制しつつリーク電流を抑制することができる光半導体装置、およびその製造方法を提供する。【解決手段】基板１０、ｎ型クラッド層１２、活性層１６およびｐ型クラッド層１８を含むメサ構造と、メサ構造の側面から基板のメサ構造以外の平面部にかけて、平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層２０と、ｐ型半導体層２０上に設けられ、メサ構造を埋め込む高抵抗半導体層と、を具備し、平面部において、ｐ型半導体層の厚みとｐ型半導体層のｐ型ドーパントの濃度との積は、２．５?１０１９ｎｍ／ｃｍ３以下であり、メサ構造の活性層より下の部分における側面の少なくとも一部の基板の主面に対する角度θ１は、活性層の側面の主面に対する角度θ２より小さく、メサ構造の角度が変わる部分は、活性層の下端から０．１μｍ以上０．５μｍ以下離れている光半導体装置、およびその製造方法。【選択図】図２

Description

本発明は、光半導体装置およびその製造方法に関するものである。
特許文献１は、活性層を有するメサストライプをＦｅ含有ＩｎＰからなる高抵抗半導体層で埋め込む半導体レーザを開示している。この半導体レーザは、例えば、メサストライプを形成した後に高抵抗半導体層でメサストライプを埋め込むことによって形成することができる。特許文献１の半導体レーザでは、メサ構造（メサストライプ）を埋め込む工程の初期に薄膜のｐ型半導体層を挿入することで、活性層から埋め込み層へ流出するリーク電流を抑制し、高い光出力を得る。
特開２０１１−２４９７６７号公報
しかしながら、ｎ型半導体からなるクラッド層と、メサ構造の側面に形成される高濃度のｐ型半導体層とのｐｎ接合が素子容量を増大させていた。素子容量の増大によりレーザ光の直接変調など光半導体装置の特性が劣化する。
本発明は、素子容量を抑制しつつ活性層から埋め込み層へ流出するリーク電流を抑制することができる光半導体装置、およびその製造方法を提供することを目的とする。
本発明に係る光半導体装置は、基板、前記基板の上に設けられたｎ型クラッド層、活性層およびｐ型クラッド層を含むメサ構造と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層と、前記ｐ型半導体層上に設けられ、前記メサ構造を埋め込む高抵抗半導体層と、を具備し、前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度は、前記活性層の側面の前記主面に対する角度より小さく、前記メサ構造の前記主面に対する角度が変わる部分は、前記活性層の下端から０．１μｍ以上０．５μｍ以下離れていることを特徴とするものである。
前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度は３８°以上７８°以下であり、前記活性層の側面の前記主面に対する角度は８０°以上１１５°以下としてもよい。
前記基板は、ＩｎＰであり、前記ｐ型半導体層は、ＩｎＰ又はＩｎＰに格子整合したＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＧａＡｓＰのいずれかであり、前記ｐ型半導体層のｐ型ドーパントはＺｎ、ＭｇまたはＢｅとしてもよい。
前記基板の主面は、（１００）面±１°であり、前記メサ構造は、前記主面上に設けられてもよい。
本発明に係る光半導体装置の製造方法は、基板の上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度を、前記活性層の側面の前記主面に対する角度より小さくする工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度を小さくする工程は、前記メサ構造に熱処理を行う工程を含むことを特徴とするものである。
本発明に係る光半導体装置の製造方法は、基板の上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度を、前記活性層の側面の前記主面に対する角度より小さくする工程と、前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度を小さくする工程は、前記メサ構造を形成する工程に含まれ、前記エッチング処理の条件を変えることにより、前記角度を小さくすることを特徴とするものである。
前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度は３８°以上７８°以下であり、前記活性層の側面の前記主面に対する角度は８０°以上１１５°以下とすることができる。
本発明によれば、素子容量を抑制しつつ活性層から埋め込み層へ流出するリーク電流を抑制することができる光半導体装置、およびその製造方法を提供することができる。
図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）は半導体装置を例示する斜視図である。 図２はメサストライプを拡大した模式図である。 図３（ａ）から図３（ｃ）は半導体レーザの製造方法を例示する断面図である。 図４（ａ）から図４（ｃ）は半導体レーザの製造方法を例示する断面図である。 図５はドーパント濃度の面方位依存性を示す図である。
以下、本発明の実施例について説明する。
図１（ａ）は実施例１に係る半導体レーザ１００（光半導体装置）を例示する断面図であり、レーザ光の伝播方向から見た図である。活性層１６には格子斜線を記載した。活性層１６及びｐ型半導体層２０以外の部分のハッチングは省略した。図１（ｂ）はメサストライプ１１を拡大した斜視図である。
図１（ａ）及び図１（ｂ）に示すように、ｎ型ＩｎＰ基板１０の主面の上にメサストライプ１１が形成されている。主面とは、ｎ型ＩｎＰの（１００）面±１°の面である。図１（ａ）に示すように、メサストライプ１１の両側の側面から、ｎ型ＩｎＰ基板１０のメサストライプ１１以外の領域上にかけて、薄膜のｐ型半導体層２０が形成されている。ｐ型半導体層２０はｎ型ＩｎＰ基板１０の主面およびメサストライプ１１の側面に接触している。メサストライプ１１は、高抵抗半導体層２２、ｎ型ＩｎＰブロック層２４およびｐ型クラッド層２６によって埋め込まれている。高抵抗半導体層２２およびｎ型ＩｎＰブロック層２４は、メサストライプ１１の両側を埋め込むように形成されている。ｐ型クラッド層２６は、メサストライプ１１およびｎ型ＩｎＰブロック層２４上に形成されることによって、メサストライプ１１を埋め込む。ｐ型クラッド層２６上には、コンタクト層２８が形成されている。メサストライプ１１上方の領域を除くコンタクト層２８上に保護膜３０が形成されている。コンタクト層２８の露出領域および保護膜３０を覆うように、ｐ型電極３２が形成されている。また、ｎ型ＩｎＰ基板１０の下面にｎ型電極３４が形成されている。
図１（ｂ）に示すように、メサストライプ１１には、ｎ型クラッド層１２、ＩｎＧａＡｓＰ（インジウムガリウム砒素リン）層１４、活性層１６、およびｐ型クラッド層１８が含まれる。図１（ｂ）のＩｎＧａＡｓＰ層１４にはハッチングを記した。ｎ型クラッド層１２内に埋め込まれた島状のＩｎＧａＡｓＰ層１４は回折格子として機能する。
図２はメサストライプ１１を拡大した模式図である。点線はｎ型ＩｎＰ基板１０の主面の面方向を示す。図２に示すように、メサストライプ１１のうちｎ型ＩｎＰ基板１０およびｎ型クラッド層１２の一部の側面の、ｎ型ＩｎＰ基板１０の主面に対する角度はθ１である。メサストライプ１１のうち活性層１６の側面のｎ型ＩｎＰ基板１０の主面に対する角度はθ２である。θ１は３８°以上７８°以下である。θ２は８０°以上１１５°以下である。主面に対する角度の変わるメサストライプ１１の部分をＰ１とする。活性層１６からＰ１までの距離Ｄ１は０．２５μｍ、ｎ型ＩｎＰ基板１０の上面からＰ１までの距離Ｄ２は１．３μｍである。
ｐ型半導体層２０は、ドーパント濃度の異なる領域２０ａ、２０ｂおよび２０ｃを含む。領域２０ａは図２中のメサストライプ１１の側面（メサ側面）上の格子斜線部、領域２０ｂはメサ側面上の白抜き部、領域２０ｃはｎ型ＩｎＰ基板１０の主面上の白抜き部である。メサストライプ１１側面のｎ型ＩｎＰ基板１０の主面に対する角度に応じて、ｐ型半導体層２０成長時のドーパントの取り込み効率が変わる。このため、ｎ型ＩｎＰ基板１０の主面から、メサストライプ１１のｎ型クラッド層１２の一部までにかけて、ドーパント濃度の低い領域２０ｂおよび２０ｃが形成される。活性層１６の両側には、ドーパント濃度の高い領域２０ａが形成される。
ｎ型ＩｎＰ基板１０は、５．０×１０１７／ｃｍ３〜４．０×１０１９／ｃｍ３の濃度のｎ型不純物を含むｎ型ＩｎＰからなり、一例として、１．０×１０１８／ｃｍ３のＳｎ（スズ）がドープされたｎ型ＩｎＰからなる。ｎ型クラッド層１２は、一例として、１．０×１０１８／ｃｍ３のＳｉ（シリコン）がドープされた０．５μｍの厚さのｎ型ＩｎＰからなる。活性層１６は、一例として、ＧａＡｌＩｎＡｓからなる層を含む多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）構造を有する。ＭＱＷ構造のウェルとバリアとの組合せは特に限定されないが、例えば、Ｇａ０．１Ａｌ０．２Ｉｎ０．７Ａｓ（ウェル）／Ｇａ０．１５Ａｌ０．３２Ｉｎ０．５３Ａｓ（バリア）のような組成を有する。ｐ型クラッド層１８は、一例として、１．０×１０１８／ｃｍ３のＺｎ（亜鉛）がドープされた０．２μｍの厚さのｐ型ＩｎＰからなる。
ｎ型ＩｎＰ基板１０のメサストライプ１１以外の領域上におけるｐ型半導体層２０の厚さは５ｎｍ〜４５ｎｍである。ｐ型半導体層２０は、ｎ型ＩｎＰ基板１０と格子整合するｐ型半導体からなり、一例としてＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなる。また、ｐ型半導体層２０として、ＩｎＰに格子整合したｐ型ＩｎＧａＡｓ、ｐ型ＩｎＧａＡｓＰ、ｐ型ＩｎＡｌＡｓ、ｐ型ＩｎＡｌＡｓＰ、ｐ型ＩｎＡｌＧａＡｓ、ｐ型ＩｎＡｌＧａＡｓＰのいずれかを用いることができる。なお、ｐ型のドーパントとして、Ｍｇ（マグネシウム）またはＢｅ（ベリリウム）も用いることができる。
高抵抗半導体層２２には、Ｆｅ（鉄）、Ｔｉ（チタン）、およびＣｏ（コバルト）等の深いアクセプタ準位を形成する不純物がドープされている。例えば、高抵抗半導体層２２は、一例として、７．０×１０１６／ｃｍ３のＦｅがドープされた１．４μｍの厚さのＩｎＰからなる。また、ｎ型ＩｎＰブロック層２４は、一例として、１．０×１０１９／ｃｍ３のＳ（硫黄）がドープされた０．４μｍの厚さのｎ型ＩｎＰからなる。ｐ型クラッド層２６は、一例として、１．２×１０１８／ｃｍ３のＺｎがドープされた２．０μｍの厚さのｐ型ＩｎＰからなる。コンタクト層２８は、ｐ型クラッド層２６よりもバンドギャップの小さい材料からなり、一例として、１．２×１０１９／ｃｍ３のＺｎ（亜鉛）がドープされた０．５μｍの厚さのｐ型ＩｎＧａＡｓからなる。保護膜３０は、ＳｉＯ２等の絶縁体からなる。ｐ型電極３２は、一例として、ＴｉとＰｔ（白金）とＡｕ（金）との積層体からなる。ｎ型電極３４は、一例としてＡｕとＧｅ（ゲルマニウム）とＮｉ（ニッケル）との積層体からなる。
図３（ａ）から図４（ｃ）は半導体レーザ１００の製造方法を例示する断面図である。図３（ａ）に示すように、ｎ型ＩｎＰ基板１０の主面上に、ｎ型クラッド層１２、ＩｎＧａＡｓＰ層１４、活性層１６、およびｐ型クラッド層１８を成長させる。次に、ｐ型クラッド層１８において、［０１１］方向に延びるメサストライプ１１が形成される領域に、マスク４０をストライプ状に形成する。マスク４０は、一例として、０．５μｍの厚さのＳｉＯ２からなる。
図３（ｂ）に示すように、マスク４０をエッチングマスクとして用いて、ｐ型クラッド層１８、活性層１６、ｎ型クラッド層１２、ＩｎＧａＡｓＰ層１４、およびｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施す。それにより、ｎ型ＩｎＰ基板１０上に、メサストライプ１１が形成される。ドライエッチング処理として、例えば、ＳｉＣｌ４を用いたＲＩＥ（Reactive
Ion Etching）法を用いることができる。マスク４０を除いたメサストライプ１１の高さは、一例として２．０μｍである。メサストライプ１１の側面のｎ型ＩｎＰ基板１０の主面に対する角度θ０は例えば９４°である。メサストライプ１１を形成した後、ドライエッチングによるダメージなどを除去するため、ウェットエッチングを行う。このウェットエッチングにより、角度θ０が大きくなる。
図３（ｃ）に示すように、メサストライプ１１の側面の、ｎ型ＩｎＰ基板１０の主面に対する角度を小さくする。メサストライプ１１に対して熱処理を行う。熱処理の条件は例えば以下の条件とする。
圧力：８５．０Ｔｏｒｒ
ガス：水素雰囲気、および少量のホスフィン（ＰＨ３）
ホスフィン（ＰＨ３）の分圧：２．８Ｔｏｒｒ
温度：６５０℃〜６７０℃
時間：１０分〜２０分
以上の条件において熱処理を行うことで、メサストライプ１１をテーパー形状にする。上記状態において、ｎ型ＩｎＰ基板１０の表面原子であるリン（Ｐ）が移動し、メサストライプ１１の底部に成長することで、テーパー形状が形成される。これにより角度θ１およびθ２が形成される。
図４（ａ）に示すように、メサストライプ１１の両側の側面から、ｎ型ＩｎＰ基板１０のメサストライプ１１以外の領域上にかけて、薄膜のｐ型半導体層２０を成長させる。図４（ｂ）に示すように、ｐ型半導体層２０上に、メサストライプ１１の両側が埋め込まれるように、高抵抗半導体層２２およびｎ型ＩｎＰブロック層２４を順に成長させる。
次に、図４（ｃ）に示すように、マスク４０をＨＦ（フッ酸）等を用いて除去する。ｐ型クラッド層１８およびｎ型ＩｎＰブロック層２４の上面が覆われるように、ｐ型クラッド層２６を成長させる。さらに、ｐ型クラッド層２６上に、コンタクト層２８を成長させる。なお、ｐ型クラッド層１８および２６は、一つのクラッド層として機能する。
次に、メサストライプ１１上方の領域を除くコンタクト層２８上に保護膜３０を形成するとともに、コンタクト層２８の露出領域および保護膜３０を覆うように、ｐ型電極３２を形成する。ｎ型ＩｎＰ基板１０の下面にはｎ型電極３４を形成する。以上の工程により図１（ａ）に示した半導体レーザ１００が形成される。
なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。成長温度は６２０℃程度である。また、ＩｎＰは、トリメチルインジウムおよびホスフィンを原料とする。Ｚｎ（亜鉛）をドープする際には、ジメチル亜鉛を用いることができる。Ｆｅ（鉄）をドープする際には、フェロセンを用いることができる。Ｓ（硫黄）をドープする際には、硫化水素を用いることができる。Ｓｉ（シリコン）をドープする際には、ジシランを用いることができる。
図５はドーパント濃度の面方位依存性を示す図である。横軸は（１００）面に対するメサストライプ１１の側面の角度、縦軸はｐ型半導体層２０のドーパント濃度（Ｚｎ濃度）である。図５に示すように、（１００）面に対する角度が３８°から７８°まで（図２に示した角度θ１に対応）において、ドーパント濃度は（１００）面上の濃度に対して４５〜１１０％で、ほぼ同等または低い。角度が８０°から１１５°（角度θ２に対応）において、ドーパント濃度は（１００）面上の濃度に対して１５０〜２００％と大きい。この面方位依存性により、メサストライプ１１の側面のうち、角度θ１を有する部分にドーパント濃度が低い領域２０ｂが形成され、角度θ２を有する部分にドーパント濃度が高い領域２０ａが形成される。
ドーパント濃度の低い領域２０ｂが形成されることにより、ｎ型クラッド層１２とｐ型半導体層２０とのｐｎ接合による容量が小さくなる。領域２０ｂにおけるｐｎ接合用量が小さくなることで、素子容量も小さくなり、レーザの変調特性が改善する。ドーパント濃度の高い領域２０ａが形成されるため、活性層１６から高抵抗半導体層２２への電子のリークが抑制され、高い光出力を得ることができる。以上のように、実施例１によれば、素子容量を抑制しつつ、活性層１６から高抵抗半導体層２２へ流出するリーク電流を抑制することができる。
ｎ型ＩｎＰ基板１０上のｐ型半導体層（領域２０ｃ）において、p型ドーパントがＺｎ（亜鉛）の場合、ドーパント濃度とｐ型半導体層２０の厚みとの積を２．５×１０１９ｎｍ／ｃｍ３以下とすることで、ｐｎ接合の空乏層を高抵抗半導体層２２にまで十分に延ばすことができる。また、ｐ型半導体層２０のp型ドーパントがＺｎ（亜鉛）の場合、ｎ型ＩｎＰ基板１０上のｐ型半導体層２０のドーパント濃度を１．０×１０１７／ｃｍ３〜１．５×１０１８／ｃｍ３とすることによって、ｐｎ接合容量の空乏層を高抵抗半導体層２２にまで十分に延ばすことができる。以上により、ｎ型ＩｎＰ基板１０の主面上のｐｎ接合容量を抑制することができる。
ｐ型半導体層２０の厚さを十分に小さくすることによって、ｐ型半導体層２０を形成する際に不可避的に生じる素子容量を低減することができる。なお、ｐ型半導体層２０は、５ｎｍ〜４５ｎｍの範囲の厚さを有していることが好ましく、５ｎｍ〜３０ｎｍの範囲の厚さを有していることがより好ましい。ｐ型半導体層２０の厚みを小さくすることは、リーク電流抑制のための阻止層の厚みが小さくなることを意味している。実施例１によれば、ｐ型ドーパント取り込み効率の面方位依存性を利用することで、ｐ型半導体層２０にドーパント濃度の高い領域２０ａを形成することができる。従って阻止層の厚さが小さくても、リーク電流を抑制することができる。
実施例１においては、メサストライプ１１の主面に接触する領域、つまりｎ型ＩｎＰ基板１０の主面から立ち上がる部分が角度θ１を有する。メサストライプ１１の側面のうち、活性層１６より下の領域の少なくとも一部が角度θ１を有し、活性層１６の側面が角度θ２を有していればよい。メサストライプ１１のうち、ｎ型ＩｎＰ基板１０が角度θ１を有し、ｎ型クラッド層１２および活性層１６は角度θ２を有してもよい。またｎ型ＩｎＰ基板１０からＩｎＧａＡｓＰ層１４の下面までにかけて、メサストライプ１１の側面は角度θ１を有してもよい。
角度θ１は２５°以上、３０°以上、６０°以下、および７０°以下などでもよい。角度θ２は８５°以上、９０°以上、１００°以下、１２０°以下などでもよい。図５に示すように３０°付近ではドーパント濃度が０°より高くなる。従って、θ１は３８°以上が好ましい。図５に示すように、θ１を３８°〜７８°、θ２を８０°〜１１５°とすることにより、領域２０ａのドーパント濃度は領域２０ｂのドーパント濃度の約１０倍になる。メサストライプ１１の側面の主面に対する角度が変わる位置Ｐ１は、活性層１６の下端から０．１μｍ以上、０．５μｍ以下に位置する。ｎ型ＩｎＰ基板１０の主面から活性層１６の下面までの高さが１．６umで位置Ｐ１が活性層１６の下端から０．１ｕｍの場合、活性層１６から下のメサ側面の９４％がθ１に相当する。位置Ｐ１が活性層１６の下端から０．５ｕｍの場合、活性層１６から下のメサ側面の６９％がθ１に相当する。Ｐ１の位置を安定的に制御することは製造上の難しさを伴うが、素子容量を低減するためには位置Ｐ１が活性層１６の下端に近いことが望ましい。位置Ｐ１は活性層１６の下端から０．２μｍ以上、０．３μｍ以下、０．４μｍ以下、または０．６μｍ以下に位置してもよい。
実施例２に係る半導体レーザは図１（ａ）および図１（ｂ）に示した構成を有する。図３（ａ）、図４（ａ）から図４（ｃ）に示す工程は実施例２においても行う。実施例２においては、図３（ｃ）に示した熱処理を行わない。図３（ｂ）のメサストライプ１１形成のためのドライエッチングのエッチング条件を変えることで、角度θ１およびθ２を形成する。エッチングの条件とは、例えばマスク形状、基板温度、圧力、アンテナ電力、およびバイアス電力などである。角度θ１およびθ２を有するメサストライプ１１にｐ型半導体層２０を形成する。これにより図２に示したように領域２０ａ、２０ｂおよび２０ｃが形成される。実施例２によれば、実施例１と同様に、素子容量を抑制しつつリーク電流を抑制することができる。
また、上記各実施例では、本発明に係る光半導体装置の一例として半導体レーザについて説明しているが、それに限られない。例えば、本発明を、半導体光増幅器（ＳＯＡ）等の他の光半導体装置に適用してもよい。
なお、本発明は係る特定の実施形態および実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ ｎ型ＩｎＰ基板
１１ メサストライプ
１２ ｎ型クラッド層
１４ ＩｎＧａＡｓＰ層
１６ 活性層
１８、２６ ｐ型クラッド層
２０ ｐ型半導体層
２２ 高抵抗半導体層
２４ ｎ型ＩｎＰブロック層
２８ コンタクト層
３０ 保護膜
３２ ｐ型電極
３４ ｎ型電極
４０ マスク
１００ 半導体レーザ

Claims (7)

  1. 基板、前記基板の上に設けられたｎ型クラッド層、活性層およびｐ型クラッド層を含むメサ構造と、
    前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層と、
    前記ｐ型半導体層上に設けられ、前記メサ構造を埋め込む高抵抗半導体層と、を具備し、
    前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、
    前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度は、前記活性層の側面の前記主面に対する角度より小さく、
    前記メサ構造の前記主面に対する角度が変わる部分は、前記活性層の下端から０．１μｍ以上０．５μｍ以下離れていることを特徴とする光半導体装置。
  2. 前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度は３８°以上７８°以下であり、前記活性層の側面の前記主面に対する角度は８０°以上１１５°以下であることを特徴とする請求項１記載の光半導体装置。
  3. 前記基板は、ＩｎＰであり、
    前記ｐ型半導体層は、ＩｎＰ又はＩｎＰに格子整合したＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＧａＡｓＰのいずれかであり、
    前記ｐ型半導体層のｐ型ドーパントはＺｎ、ＭｇまたはＢｅであることを特徴とする請求項１または２記載の光半導体装置。
  4. 前記基板の主面は、（１００）面±１°であり、
    前記メサ構造は、前記主面上に設けられることを特徴とする請求項１から３のいずれか一項記載の光半導体装置。
  5. 基板の上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、
    前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度を、前記活性層の側面の前記主面に対する角度より小さくする工程と、
    前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、
    前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、
    前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、
    前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度を小さくする工程は、前記メサ構造に熱処理を行う工程を含むことを特徴とする光半導体装置の製造方法。
  6. 基板の上に順に形成されたｎ型クラッド層、活性層、およびｐ型クラッド層に対して選択的にエッチング処理を施すことによってメサ構造を形成する工程と、
    前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記基板の主面に対する角度を、前記活性層の側面の前記主面に対する角度より小さくする工程と、
    前記メサ構造の側面から前記基板の前記メサ構造以外の平面部にかけて、前記平面部における厚さが５ｎｍ〜４５ｎｍのｐ型半導体層を形成する工程と、
    前記ｐ型半導体層上に、前記メサ構造を埋め込む高抵抗半導体層を形成する工程と、を含み、
    前記平面部において、前記ｐ型半導体層の厚みと前記ｐ型半導体層のｐ型ドーパントの濃度との積は、２．５×１０１９ｎｍ／ｃｍ３以下であり、
    前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度を小さくする工程は、前記メサ構造を形成する工程に含まれ、
    前記エッチング処理の条件を変えることにより、前記角度を小さくすることを特徴とする光半導体装置の製造方法。
  7. 前記メサ構造の前記活性層より下の部分における側面の少なくとも一部の前記主面に対する角度は３８°以上７８°以下であり、前記活性層の側面の前記主面に対する角度は８０°以上１１５°以下であることを特徴とする請求５または６記載の光半導体装置の製造方法。
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