JP2015005733A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供する。または、酸化物半導体を用いた半導体装置であって、良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供する。
【解決手段】第１の保護絶縁層と、第１の保護絶縁層上に、酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、ソース電極およびドレイン電極上に位置し、酸化物半導体層と重なるゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極と、ソース電極、ドレイン電極およびゲート電極を覆う第２の保護絶縁層と、を有する構成とする。また第１の保護絶縁層および第２の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つソース電極、ドレイン電極およびゲート電極の存在しない領域において互いに接する領域を有する。
【選択図】図１

Description

本明細書等で開示する発明は、半導体装置、および半導体装置の作製方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置の一態様である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または伝導帯下端準位）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献３及び特許文献４参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
酸化物半導体を用いたトランジスタを有する半導体装置において、高信頼性の達成は、製品化に向けた重要事項である。特に、半導体装置の電気特性の変動や低下は信頼性の低下を招く要因の一つである。
このような問題に鑑み、本発明の一態様は、酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供することを課題の一とする。
また、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、高集積化等を達成するためにはトランジスタの微細化が必須である。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置であって、良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様の半導体装置は、第１の保護絶縁層と、第１の保護絶縁層上に、酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、ソース電極およびドレイン電極上に位置し、酸化物半導体層と重なるゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極と、ソース電極、ドレイン電極およびゲート電極を覆う第２の保護絶縁層と、を有する。また第１の保護絶縁層および第２の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つソース電極、ドレイン電極およびゲート電極の存在しない領域において互いに接する領域を有する。
また、上記ゲート電極は、ゲート絶縁層を介して酸化物半導体層の上面および側面を覆う構成とすることが好ましい。
また、上記酸化物半導体層は、チャネル幅に対して、厚さが０．１倍以上１０倍以下であることが好ましい。
また上記において、第１の保護絶縁層と酸化物半導体層との間に設けられ、酸化物半導体層の金属元素の少なくとも一を含んで構成される第１の酸化物層と、酸化物半導体層とゲート絶縁層との間に設けられ、酸化物半導体層の金属元素の少なくとも一を含んで構成される第２の酸化物層と、を有する構成としてもよい。ここで第１の酸化物層および第２の酸化物層の伝導帯下端のエネルギーは、酸化物半導体層の伝導帯下端のエネルギーよりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い構成とすることが好ましい。
また、第２の酸化物層の上面は、ソース電極の下面、ドレイン電極の下面、およびゲート絶縁層の下面に接する構成としてもよい。
または、第２の酸化物層の下面は、ソース電極の上面、ドレイン電極の上面、ならびにソース電極およびドレイン電極が設けられない領域における酸化物半導体層の上面および側面に接する構成としてもよい。
また、本発明の他の一態様の半導体装置は、溝部を有する絶縁層と、溝部の側面および底面を覆うように設けられた第１の保護絶縁層と、第１の保護絶縁層上に溝部に埋め込むように設けられた酸化物半導体層と、酸化物半導体層に電気的に接続するソース電極およびドレイン電極と、ソース電極およびドレイン電極上に位置し、酸化物半導体層と重なるゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極と、ソース電極、ドレイン電極、およびゲート電極を覆う第２の保護絶縁層と、を有する構成とする。さらに、第１の保護絶縁層および第２の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つソース電極、ドレイン電極、およびゲート電極の存在しない領域において互いに接する領域を有する。
本発明の一態様によれば、酸化物半導体を用いた半導体装置であって、信頼性の高い半導体装置を提供することができる。
また、本発明の一態様によれば、酸化物半導体を用いた半導体装置であって、良好な電気特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例および回路図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、バンド図を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例および回路図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の等価回路図。 実施の形態に係る、半導体装置の回路図。 実施の形態に係る、半導体装置のブロック図。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、電子機器。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例および作製方法例について、図面を参照して説明する。
酸化物半導体を用いてトランジスタを作製する場合、酸化物半導体のキャリアの供給源の一つとして、酸素欠損があげられる。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域に電子を生じさせてしまい、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧の変動（シフト）など、電気特性の不良を引き起こす要因となる。
また、酸化物半導体層において、水素、シリコン、窒素、炭素及び主成分以外の金属元素は不純物となる。たとえば、酸化物半導体層中で水素の一部はドナー準位を形成し、キャリア密度を増大させる。
そのため、酸化物半導体を用いた半導体装置において安定した電気特性を得るためには、酸化物半導体層に十分な酸素を供給することで酸素欠損を低減し、且つ、水素等の不純物濃度を低減する措置を講じることが求められる。
そこで本発明の一態様の半導体装置では、酸化物半導体層を囲うように、酸素過剰領域を有する酸化アルミニウム膜を含む保護絶縁層を設け、当該保護絶縁層からチャネル形成領域へ酸素を供給することでチャネル形成領域に形成されうる酸素欠損を補填する。さらに、保護絶縁層により酸化物半導体層からの酸素の放出を抑制し、酸素欠損の形成を抑制する。
本発明の一態様において、チャネル形成領域へ酸素を供給するための保護絶縁層としては、過剰酸素を含む酸化アルミニウム膜を有する絶縁層を適用するものとする。ここで、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素、または、半導体装置の作製工程中に加わる熱処理温度以下の温度の加熱より放出されうる酸素をいう。例えば、過剰酸素を含む酸化アルミニウム膜として、ＡｌＯｘ（ｘは３／２より大きい）膜を用いることができる。酸化アルミニウム膜に含まれる過剰酸素は、加熱によって放出され酸化物半導体層へと供給することが可能であるため、このような酸化アルミニウム膜を含む絶縁層を酸化物半導体層の下側及び上側に設けることで、チャネル形成領域に効果的に酸素を供給することができる。
なお、過剰酸素を含む酸化アルミニウム膜は、例えば、酸素を含む雰囲気にてスパッタリング法等によって成膜することで形成することができる。
また、酸化アルミニウム膜は、酸化シリコン膜、酸化窒化シリコン膜等の絶縁層、または酸化物半導体層と比較して酸素及び水素に対する透過性が低い絶縁層である。換言すると、酸素及び水素に対するバリア性を有する絶縁層である。よって、酸化アルミニウム膜を含む絶縁層を設けることで、当該絶縁層で囲まれた領域の酸素の脱離による酸素欠損の形成を抑制し、且つ、水素又は水素化合物の混入を抑制することが可能となる。
本発明の一態様において、酸化物半導体層の上側及び下側に設けられた保護絶縁層は、酸化物半導体層と、該酸化物半導体層と電気的に接続するソース電極及びドレイン電極とが存在しない領域において、互いに接する領域を有する。すなわち、本発明の一態様の半導体装置は、酸化物半導体層を包み込むように酸化アルミニウム膜が設けられた構成を有する。このような構成を有することで、酸化物半導体層のフロントチャネル側及びバックチャネル側界面に加えて、酸化物半導体層側面における酸素の脱離及び／または水素等の不純物の混入を抑制し、且つ酸素の供給を行うことが可能となる。よって、当該酸化物半導体層にチャネルが形成されるトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を形成することが可能となる。
そのため本発明の一態様の半導体装置では、チャネル形成領域の酸素欠損を低減することにより、良好な電気特性を有し、且つ電気特性の変動が抑制された信頼性の高い半導体装置を実現できる。
本発明の一態様にかかる構成の効果は、例えば以下のように説明することができる。
本発明の一態様の半導体装置は、過剰酸素を有する酸化アルミニウム膜を含む絶縁層を、酸化物半導体層を包み込むように設ける。酸化アルミニウム膜に含まれる過剰酸素は、半導体装置の作製工程における加熱処理によって、チャネルが形成される酸化物半導体層へ供給される。さらに、酸化アルミニウム膜は、酸素及び水素に対するバリア性を有するため、酸化アルミニウム膜を含む絶縁層で包まれた酸化物半導体層からの酸素の脱離、及び酸化物半導体層への水素等の不純物の混入を抑制することが可能となる。十分に酸素が供給され、且つ水素等の不純物の混入を抑制された酸化物半導体層は、高純度真性化された酸化物半導体層である。
また、上記の半導体装置において、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極は、酸化物半導体層のチャネル形成領域の側面及び上面と重なるように設けることが好ましい。このような構成とすることで、酸化物半導体層に対して側面に垂直な方向及び上面に垂直な方向から電界が印加されるため、トランジスタのしきい値電圧を良好に制御し、且つサブスレッショルド係数（Ｓ値ともいう）を向上させることができる。
ここで、半導体装置の高密度化（高集積化）を達成するためには、トランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化する場合があることが知られている。
例えば、シリコンを用いたトランジスタでは、チャネル長を短縮すると、サブスレッショルド係数（Ｓ値）の劣化、しきい値電圧の変動等の短チャネル効果が生じることが知られている。
しかしながら、酸化物半導体を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタであるため、シリコン等の反転型トランジスタと比較して短チャネルでのＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）が起こりにくい。酸化物半導体を用いたトランジスタは、短チャネル効果に対する耐性を有すると言い換えることもできる。
また、トランジスタのチャネル幅を縮小すると、オン電流の低下が懸念される。オン電流の向上を目的として、活性層の側面にもチャネルが形成されるよう活性層を厚膜化する方法も知られているが、チャネルが形成される表面積が増大することで、チャネル形成領域とゲート絶縁層との界面にキャリアの散乱が増加するため、十分なオン電流の向上を見込むのは容易ではない。
しかしながら、本発明の一態様のトランジスタにおいては、チャネルが形成される酸化物半導体層を包み込む態様で、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層を有することで、酸化アルミニウム膜に含まれる過剰酸素を酸化物半導体層に供給し、且つ、酸化物半導体層からの酸素の脱離及び水素等の不純物の混入を抑制することができる。酸化物半導体層にとって、酸素欠損及び水素はキャリアの生成要因となるため、過剰酸素を含む酸化アルミニウム膜を設けることで、チャネルが形成される酸化物半導体層の界面で生じうるキャリアの散乱を抑えることができる。
したがって、チャネル幅を縮小した場合であっても、酸化物半導体層の膜厚を厚膜化してゲート電極と重なる表面積を増加させることで、オン電流を十分に向上させることが可能となる。酸化物半導体層の側面方向にゲート電極からの電界を十分に印加するためには、酸化物半導体層の膜厚をチャネル幅以上とすることが好ましい。
また、酸化物半導体層に接して、酸化物半導体層の金属元素の少なくとも一を含んで構成される酸化物層を設けることで、上述のキャリアの散乱をより抑制することができるため、効果的である。
なお、トランジスタのチャネル長及びチャネル幅を微細化すると、レジストマスクを用いて加工される配線、半導体層等の端面が丸みを帯びる（曲面を有する）場合がある。厚膜化した酸化物半導体層を覆うように、薄膜の絶縁層（例えば、ゲート絶縁層）を形成する場合、被覆性の低下による形状不良を招き、安定した電気的特性が得られないことがあるが、酸化物半導体層の端面が曲面を有することで、酸化物半導体層上に設けられる絶縁層の被覆性を向上させることができるため、好ましい。
また、酸化物半導体層中の水素の一部は、酸素欠損に捕獲され、酸化物半導体層をｎ型化するため、フェルミ準位（Ｅｆ）が伝導帯下端（Ｅｃ）に近づく。よって、水素が多量に含まれた酸化物半導体層は、電気特性の変動が懸念される一方で、トランジスタの電界効果移動度の向上が期待される。一方、酸化物半導体層を真性又は実質的に真性とすると、酸化物半導体層のフェルミエネルギーはミッドギャップ（酸化物半導体層のエネルギーギャップの中間のエネルギー）と一致する、又は限りなく近づく。この場合、酸化物半導体層に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。
しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体層に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体層の全体にゲート電界が印加されることとなり、電流は酸化物半導体層のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
より具体的には、例えば以下の構成とすることができる。
［構成例１］
図１（Ａ）に、本構成例で例示するトランジスタ１００の上面概略図を示す。また図１（Ｂ）、（Ｃ）はそれぞれ、図１（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図を示す。なお、図１（Ａ）では明瞭化のため一部の構成要素は明示していない。
トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１０２と、半導体層１０２と電気的に接続する一対の電極１０３と、一対の電極１０３上に位置し、半導体層１０２と重なるゲート絶縁層１０４と、ゲート絶縁層１０４上に位置し、半導体層１０２と重なるゲート電極１０５と、を有する。
また、基板１０１と半導体層１０２との間には、第１の保護絶縁層１１１が設けられている。また、一対の電極１０３およびゲート電極１０５上に、第２の保護絶縁層１１２が設けられている。さらに第１の保護絶縁層１１１と第２の保護絶縁層１１２とは、一対の電極１０３およびゲート電極１０５が設けられていない領域において互いに接して設けられている。
半導体層１０２は、酸化物半導体を含む。また半導体層１０２は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
一対の電極１０３のうち、一方はトランジスタ１００のソース電極として機能し、他方はドレイン電極として機能する。また図１（Ｂ）では、一対の電極１０３はそれぞれ、半導体層１０２の上面および側面に接して設けられている。
ゲート電極１０５は、ゲート絶縁層１０４を介して半導体層１０２の上面および側面を囲うようにして設けられている。
ここで、トランジスタのチャネル長（Ｌ長）とは、対向するソース−ドレイン間の距離とする。またトランジスタのチャネル幅（Ｗ長）とは、チャネル長方向に直交する方向における半導体層の幅とする。なお、トランジスタのソース電極、ドレイン電極、ゲート電極、および半導体層の形状によっては、チャネル長およびチャネル幅が領域（位置）によって異なる場合がある。その場合には、これらの平均値、または最小値などを、トランジスタのチャネル長またはチャネル幅として適用することができる。
ゲート電極１０５は半導体層１０２の側面も囲うように設けられるため、半導体層１０２の側面もチャネル形成領域として機能させることができる。このとき、半導体層１０２のチャネル幅に対して、半導体層１０２の厚さを０．０５倍以上２０倍以下、好ましくは０．１倍以上１０倍以下とすることが好ましい。このような形状とすることにより、チャネル幅を小さくした場合であってもオン電流の低下が抑制され、より微細で且つ高速動作が可能なトランジスタを実現できる。
このように、トランジスタの半導体層の上面および側面を囲うようにしてゲート電極が設けられ、半導体層の側面近傍に形成されるチャネルを積極的に用いることによりオン電流が高められたトランジスタの構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とも呼ぶことができる。
第１の保護絶縁層１１１および第２の保護絶縁層１１２は、酸素過剰領域を有し、且つ酸素の拡散を抑制する機能（酸素に対するブロッキング性ともいう）を有する絶縁材料を用いることができる。例えば、第１の保護絶縁層１１１および第２の保護絶縁層１１２として、酸化アルミニウム膜を含む層を用いることができる。そのほか、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等の酸素を含む絶縁材料を含む膜を適用することもできる。
酸素過剰領域を有する絶縁膜としては、例えば化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。
また、第１の保護絶縁層１１１および第２の保護絶縁層１１２には、水素の含有量が極めて低い絶縁材料を用いることが好ましい。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出される水素の含有量が、５×１０２１ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０２１ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む絶縁材料を用いることができる。
また、第１の保護絶縁層１１１および第２の保護絶縁層１１２に適用する絶縁材料として、上述の酸化物に酸化シリコンを含有させた材料を用いることもできる。例えば酸化シリコンを０．１重量％から３０重量％の範囲（例えば５重量％、または１０重量％など）で含有させた酸化アルミニウムを用いることができる。酸化シリコンをこの範囲で含ませることにより、酸素に対するブロッキング性を低下させることなく、加熱により脱離する酸素の量を増大させ、且つ膜の応力を低減することができる。
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
〔半導体層〕
半導体層１０２に含まれる酸化物半導体として、シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
また、半導体層１０２に用いる半導体の結晶性としては、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部または全部に結晶部を有する半導体）のいずれを用いてもよい。半導体層１０２に結晶性を有する半導体を用いると、トランジスタの特性の劣化が抑制されるため好ましい。
特に、半導体層１０２として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層１０２の被形成面（図１では第１の保護絶縁層１１１の上面）または半導体層１０２の上面に対し概略垂直に配向し、且つ隣接する結晶部間には粒界を有さない層を用いることが好ましい。
半導体層１０２として、このような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタ１００を実現できる。
また、半導体層１０２は単層構造または２層以上の積層構造としてもよい。積層構造とする場合には、異なる組成の酸化物半導体膜を２以上組み合わせてもよい。
なお、半導体層１０２に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１００のゲート電極１０５、一対の電極１０３の少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、トランジスタ１００を付加することによる面積の増大を抑制することができる。
〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、ゲート電極１０５とゲート絶縁層１０４との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０２より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
〔ゲート絶縁層〕
ゲート絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
〔一対の電極〕
一対の電極１０３は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
以上が、トランジスタ１００の構成例、および各構成要素についての説明である。
［作製方法例１］
以下では、図１に例示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図２は、以下に例示する作製方法での各工程における断面概略図である。
〔第１の保護絶縁層の形成〕
まず、基板１０１上に第１の保護絶縁層１１１を形成する（図２（Ａ））。
第１の保護絶縁層１１１の成膜は、例えば酸素を含む雰囲気にてスパッタリング法などにより成膜することができる。そのほか、酸素を含む雰囲気にて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により成膜してもよい。
例えば、第１の保護絶縁層１１１として、酸化アルミニウム膜を用いる場合には、酸化アルミニウムをスパッタリングターゲットとし、酸素を含む雰囲気下で成膜することができる。なお成膜ガスに希ガスなどの不活性ガスを含ませてもよい。例えば成膜ガス全体の流量に対する酸素の流量を２０％以上、好ましくは３０％以上、より好ましくは４０％以上とすることが好ましい。なお、アルミニウムをスパッタリングターゲットとした反応性スパッタリング法により酸化アルミニウム膜を成膜してもよいが、酸化アルミニウムをスパッタリングターゲットに用いた方が、より多くの酸素を膜中に含有させることができるため好ましい。
〔半導体層の形成〕
続いて、第１の保護絶縁層１１１上に半導体膜を成膜する。その後フォトリソグラフィ法などを用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層１０２を形成することができる（図２（Ｂ））。
半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、第１の保護絶縁層１１１から半導体膜（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０２を形成した後に行ってもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
ここで、図２（Ｂ）に示すように、半導体膜のエッチング時に第１の保護絶縁層１１１の一部がエッチングされ、半導体層１０２と重ならない領域で薄膜化する場合がある。半導体層１０２の下面よりも、半導体層１０２の周囲における第１の保護絶縁層１１１の上面が低くなることにより、後に形成されるゲート電極１０５が、半導体層１０２の側面の下部を囲う構成とすることができる。その結果、半導体層１０２の側面の下部にまでゲート電極１０５による電界が十分にかかり、トランジスタ１００のオン電流を増大させることができる。同様に、図２６に示すように、半導体層１０２の下面よりもゲート電極１０５の下面が低くなるように第１の保護絶縁層１１１の一部をエッチングすると、よりトランジスタ１００のオン電流を増大させることができるため好ましい。
また、第１の保護絶縁層１１１に用いる材料や、半導体膜のエッチングの条件によっては、第１の保護絶縁層１１１がエッチングされない場合もある。このとき、半導体層１０２上に成膜される膜の被覆性が向上するため好ましい。
また、図２（Ｂ）に示すように半導体層１０２は、その上部の角部がなだらかな曲面となるように加工することが好ましい。特に半導体層１０２を微細に加工した場合には、このような形状になることが多い。このような形状の半導体層１０２とすることにより、その上部に設けられる膜の被覆性が向上するため、トランジスタ１００の電気特性のばらつきや変動を抑制できるため好ましい。
〔一対の電極の形成〕
続いて、第１の保護絶縁層１１１および半導体層１０２上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極１０３を形成することができる（図２（Ｃ））。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
ここで、図２（Ｃ）に示すように、導電膜のエッチングの際に半導体層１０２の上部の一部がエッチングされ、一対の電極１０３と重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
また、図には明示しないが、導電膜のエッチング時においても、上記と同様に第１の保護絶縁層１１１の一部がエッチングされ、薄膜化することがある。
〔ゲート絶縁層、ゲート電極の形成〕
続いて、半導体層１０２、一対の電極１０３、第１の保護絶縁層１１１上に絶縁膜を成膜する。さらに、当該絶縁膜上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜および絶縁膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極１０５およびゲート絶縁層１０４を形成することができる（図２（Ｄ））。
ゲート絶縁層１０４となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
また、ゲート電極１０５となる導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
なお、ここではゲート絶縁層１０４をゲート電極１０５の形成時に同時にエッチングし、ゲート電極１０５と同様の上面形状となるようにゲート絶縁層１０４を加工する場合について説明するが、ゲート絶縁層１０４がゲート電極１０５よりも外側に延在するような上面形状となるように、それぞれを個別に加工してもよい。なおこのとき、フォトリソグラフィ法等に用いる露光マスクとして、グレートーンマスクやハーフトーンマスクなどの多諧調マスクを用いると、工程を簡略化できるため好ましい。
〔第２の保護絶縁層の形成〕
続いて、第１の保護絶縁層１１１、一対の電極１０３、ゲート絶縁層１０４、およびゲート電極１０５上に、第２の保護絶縁層１１２を形成する（図２（Ｅ））。
第２の保護絶縁層１１２は、第１の保護絶縁層１１１と同様の方法により形成することができる。
ここで、第２の保護絶縁層１１２は、一対の電極１０３およびゲート電極１０５が設けられていない領域で、第１の保護絶縁層１１１と接するように設けられる。したがって、第１の保護絶縁層１１１および第２の保護絶縁層１１２により半導体層１０２を囲うことができる。
以上の工程により、トランジスタ１００を作製することができる。
〔加熱処理〕
第２の保護絶縁層１１２の形成後、加熱処理を行ってもよい。加熱処理により、第１の保護絶縁層１１１および第２の保護絶縁層１１２から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、第１の保護絶縁層１１１および第２の保護絶縁層１１２により、半導体層１０２からの酸素の放出を抑制し、半導体層１０２中の酸素欠損の形成を抑制することができる。
以上がトランジスタ１００の作製工程例についての説明である。
［構成例１の変形例］
以下では、上記構成例１で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
〔変形例１〕
図３（Ａ）、（Ｂ）に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図は図１（Ａ）を援用できる。図３に示すトランジスタは、主に、半導体層１０２と第１の保護絶縁層１１１との間に絶縁層１０６を有している点で相違している。
半導体層１０２の下部に設けられた絶縁層１０６としては、加熱により酸素を放出する酸化物絶縁材料を含むことが好ましい。半導体層１０２の下部に絶縁層１０６を設けることで、トランジスタの作製工程中の加熱処理などでかかる熱により、より多くの酸素を半導体層１０２に供給することが可能となる。また絶縁層１０６と半導体層１０２を含む構成を、第１の保護絶縁層１１１と第２の保護絶縁層１１２で囲う構成とすることにより、絶縁層１０６から放出された酸素が外部（基板１０１側または第２の保護絶縁層１１２よりも上方）に放出することが抑制され、より効果的に半導体層１０２に酸素を供給することができる。
また、絶縁層１０６は、第１の保護絶縁層１１１の上面を覆うように設けることもできるが、図３に示すように、半導体層１０２と絶縁層１０６の上面形状が略一致するように、同一のレジストマスクによって加工されていることが好ましい。このような構成とすることで、第１の保護絶縁層１１１と第２の保護絶縁層１１２とがゲート電極１０５および一対の電極１０３の設けられない領域で接するため、酸素の拡散経路を遮断し、効果的に半導体層１０２に酸素を供給することができる。
絶縁層１０６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。
絶縁層１０６として酸化シリコン膜または酸化窒化シリコン膜をプラズマＣＶＤ法により形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。
例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
〔変形例２〕
図４には、トランジスタ１００に隣接して容量素子１２０を形成した例を示している。
容量素子１２０は、トランジスタ１００の一対の電極１０３の一方と、ゲート電極１０５と同一の導電膜を加工して形成された電極１２５との間に、ゲート絶縁層１０４と同一の絶縁膜を加工して形成された誘電体層１２４を有する。
このように、容量素子１２０をトランジスタ１００の作製に用いる膜を加工して形成することで、工程を増やすことなく、トランジスタ１００の作製と同時に容量素子１２０を作製することができる。
なお、図４では、トランジスタ１００の一対の電極１０３の一方を、容量素子１２０の一方の電極として用いる構成を示したが、これに限られず、容量素子１２０の一方の電極として、トランジスタ１００の一対の電極１０３と同一の導電膜を加工して形成された異なる電極を用いてもよい。また、ゲート電極１０５と電極１２５、並びにゲート絶縁層１０４と誘電体層１２４の少なくともいずれかを連続した一体物とし、共通に用いてもよい。
ここで、ゲート絶縁層１０４および誘電体層１２４を構成する絶縁膜に用いる材料としては、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、チタン酸ストロンチウム、チタン酸バリウムなどの高誘電率材料を用いることが好ましい。また、これらの材料にランタン、アルミニウム、イットリウム、またはタングステンなどの金属や、これら金属の酸化物を含む材料を用いてもよい。また、上述の材料を含む膜を積層して用いてもよい。
また、当該絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。このような絶縁膜を用いることで、トランジスタの作製工程中の加熱処理などでかかる熱により、ゲート絶縁層１０４から半導体層１０２に酸素を供給することができる。
以上が変形例についての説明である。
［構成例２］
以下では、上記構成例１等とは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については、説明を省略する場合がある。
図５（Ａ）に、本構成例で例示するトランジスタ２００の上面概略図を示す。また図５（Ｂ）、（Ｃ）にはそれぞれ、図５（Ａ）中の切断線Ｅ−Ｆ、Ｇ−Ｈにおける断面概略図を示す。なお、図５（Ａ）では明瞭化のため一部の構成要素は明示していない。
トランジスタ２００は、基板２０１上に設けられた溝部を有する絶縁層２０７と、絶縁層２０７上に設けられ、溝部を埋め込むように設けられた半導体層２０２と、半導体層２０２上に設けられ、半導体層２０２と電気的に接続する一対の電極２０３と、一対の電極２０３上に位置し、半導体層２０２と重なるゲート絶縁層２０４と、ゲート絶縁層２０４上に位置し、半導体層２０２と重なるゲート電極２０５と、を有する。
また、半導体層２０２よりも下方に、絶縁層２０７の溝部の側面および底面を覆うように第１の保護絶縁層２１１が設けられている。第１の保護絶縁層２１１は、図５に示すように絶縁層２０７の溝部が設けられていない領域における上面を覆って設けられていることが好ましい。また、一対の電極２０３およびゲート電極２０５を覆うように第２の保護絶縁層２１２が設けられている。さらに第１の保護絶縁層２１１と第２の保護絶縁層２１２とは、一対の電極２０３およびゲート電極２０５が設けられていない領域において、互いに接して設けられている。
半導体層２０２、一対の電極２０３、ゲート絶縁層２０４、ゲート電極２０５等は、それぞれ構成例１における半導体層１０２、一対の電極１０３、ゲート絶縁層１０４、ゲート電極１０５等と同様の材料を用いることができる。また第１の保護絶縁層２１１および第２の保護絶縁層２１２は、構成例１における第１の保護絶縁層１１１および第２の保護絶縁層１１２と同様の材料を用いることができる。
第１の保護絶縁層２１１は、絶縁層２０７に設けられた溝部の側面および底面を覆って設けられ、さらに半導体層２０２が当該溝部に埋め込まれるように設けられている。半導体層２０２の側面および下面が第１の保護絶縁層２１１により囲まれている構成であるため、絶縁層２０７から半導体層２０２へ水素などの不純物が拡散することが抑制されるとともに、半導体層２０２から絶縁層２０７に向かって酸素が放出されてしまうことが抑制される。
また、溝部の深さを調整することで半導体層２０２の厚さを厚くすることができるため、トランジスタ２００のオン電流の増大や、ソース−ドレイン間の耐圧を向上させることが容易となる。例えば、平坦面上に厚い半導体層を形成した場合では、その上層に設けられる膜が半導体層を被覆することが困難となり、膜が分断してしまう、または膜中に低密度な領域が形成されてしまう恐れがある。一方、本構成例では、溝部を埋め込むように半導体層２０２が設けられ、その上面の高さと第１の保護絶縁層２１１の上面の高さとが概略一致するように形成される。したがって、その上層に設けられる膜の被覆性に悪影響を及ぼすことなく、半導体層２０２を厚く形成することができる。
以上がトランジスタ２００の構成例についての説明である。
［作製方法例２］
以下では、図５に例示したトランジスタ２００の作製方法の一例について、図面を参照して説明する。図６は、以下に例示する作製方法での各工程における断面概略図である。
〔絶縁層の形成〕
まず、基板２０１上に絶縁層２０７を形成する。
絶縁層２０７は、スパッタリング法、ＣＶＤ法、または蒸着法等で形成することができる。
絶縁層２０７としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。
また、絶縁層２０７として、異なる絶縁材料からなる膜を積層して用いてもよい。絶縁層２０７を積層構造とすることで、下方に設けられる膜を、後の溝部の形成時におけるエッチングストッパとして機能させることができる。
〔溝部の形成〕
続いて、フォトリソグラフィ法などを用いて絶縁層２０７上にレジストマスクを形成し、絶縁層２０７の上部をエッチングにより除去する。その後レジストマスクを除去することにより、絶縁層２０７に溝部を形成することができる。
ここで、上述のように、絶縁層２０７を異なる材料からなる多層構造とすることで、エッチングを容易なものとすることができる。さらに、下方に設けられる層をエッチングストッパとして用いることにより、溝部の底面を平坦なものにできるため好ましい。
また、溝部の深さを深いものとする場合には、エッチングの途中でレジストマスクが消失してしまう恐れがある。その場合には、絶縁層２０７のエッチング時にエッチングされにくい材料（すなわち、薄膜に対する絶縁層２０７の選択比が大きい材料）からなる薄膜を予め形成し、レジストマスクにより当該薄膜をエッチングする。その後、薄膜をハードマスクとして用いて絶縁層２０７の上部をエッチングすることにより溝部を形成してもよい。ハードマスクとして用いる薄膜が絶縁性の場合には、溝部の形成後、ハードマスクをそのまま残存させてもよい。
〔第１の保護絶縁層の形成〕
続いて、絶縁層２０７上に、溝部の側面および底面を覆うように第１の保護絶縁層２１１を形成する（図６（Ａ））。
第１の保護絶縁層２１１の成膜は、作製方法例１における第１の保護絶縁層１１１と同様に形成する。
〔半導体層の形成〕
続いて、第１の保護絶縁層２１１上に、半導体膜を成膜する。溝部を半導体膜により完全に埋め込む場合には、半導体膜の溝部と重なる部分の上面の高さが、第１の保護絶縁層２１１の溝部と重ならない部分の高さと同等かそれ以上となるように成膜することが好ましい。
半導体膜の成膜は、上記作製方法例１と同様に成膜することができる。
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は上記作製方法例１と同様に行うことができる。加熱処理により、第１の保護絶縁層２１１から半導体膜（または半導体層２０２）に酸素が供給され、半導体層２０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層２０２を形成した後に行ってもよい。
続いて、平坦化処理を行い、半導体膜の上面が第１の保護絶縁層２１１の溝部と重ならない部分の上面と一致するように加工することにより、溝部に埋め込まれた島状の半導体層２０２を形成することができる（図６（Ｂ））。
平坦化処理としては、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理を用いればよい。
ここで、第１の保護絶縁層２１１として酸化アルミニウムなどを用い、平坦化処理としてＣＭＰなどの研磨処理を用いた場合、第１の保護絶縁層２１１をエッチングストッパとして機能させることができる。したがって、平坦化処理により半導体層２０２の厚さが薄くなることを抑制でき、さらにはその厚さのばらつきも低減させることができる。
〔一対の電極の形成〕
続いて、第１の保護絶縁層２１１および半導体層２０２上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極２０３を形成することができる（図６（Ｃ））。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
ここで、図６（Ｃ）に示すように、導電膜のエッチングの際に半導体層２０２の上部の一部がエッチングされ、一対の電極２０３と重ならない部分が薄膜化することがある。したがって、半導体層２０２となる半導体膜の厚さ（すなわち、溝部の深さ）を、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
また、図には明示しないが、導電膜のエッチングの際に第１の保護絶縁層２１１の一部もエッチングされ、薄膜化することがある。
〔ゲート絶縁層、ゲート電極の形成〕
続いて、半導体層２０２、一対の電極２０３、第１の保護絶縁層２１１上に絶縁膜を成膜する。さらに当該絶縁膜上に導電膜を成膜する。その後フォトリソグラフィ法などを用いて導電膜上にレジストマスクを形成し、導電膜および絶縁膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極２０５およびゲート絶縁層２０４を形成することができる（図６（Ｄ））。
ゲート絶縁層２０４となる絶縁膜、ゲート電極２０５となる導電膜は、上記作製方法例１と同様の方法により形成できる。
なお、ここではゲート絶縁層２０４をゲート電極２０５の形成時に同時にエッチングし、ゲート電極２０５と同様の上面形状となるようにゲート絶縁層２０４を加工する場合について説明するが、ゲート絶縁層２０４がゲート電極２０５よりも外側に延在するような上面形状となるように、それぞれを個別に加工してもよい。なおこのとき、フォトリソグラフィ法等に用いる露光マスクとして、グレートーンマスクやハーフトーンマスクなどの多諧調マスクを用いると、工程を簡略化できるため好ましい。
〔第２の保護絶縁層の形成〕
続いて、第１の保護絶縁層２１１、一対の電極２０３、ゲート絶縁層２０４、およびゲート電極２０５上に、第２の保護絶縁層２１２を形成する（図６（Ｅ））。
第２の保護絶縁層２１２は、第１の保護絶縁層２１１と同様の方法により形成することができる。
ここで、第２の保護絶縁層２１２は、一対の電極２０３およびゲート電極２０５が設けられていない領域で、第１の保護絶縁層２１１と接するように設けられる。したがって、第１の保護絶縁層２１１および第２の保護絶縁層２１２により半導体層２０２を囲うことができる。
以上の工程により、トランジスタ２００を作製することができる。
〔加熱処理〕
第２の保護絶縁層２１２の形成後、加熱処理を行ってもよい。加熱処理により、第１の保護絶縁層２１１および第２の保護絶縁層２１２から半導体層２０２に対して酸素を供給し、半導体層２０２中の酸素欠損を低減することができる。またこのとき、第１の保護絶縁層２１１および第２の保護絶縁層２１２により、半導体層２０２からの酸素の放出を抑制し、半導体層２０２中の酸素欠損の形成を抑制することができる。
以上がトランジスタ２００の作製工程例についての説明である。
［構成例２の変形例］
以下では、上記構成例２で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
〔変形例１〕
図７（Ａ）、（Ｂ）に、以下で例示するトランジスタの断面概略図を示す。なお、上面概略図は図５（Ａ）を援用できる。図７に示すトランジスタは、主に、半導体層２０２と第１の保護絶縁層２１１との間に絶縁層２０６を有している点で相違している。
絶縁層２０７に設けられた溝部において、絶縁層２０６は、第１の保護絶縁層２１１の側面および上面を覆って設けられている。また絶縁層２０６は、半導体層２０２の側面および下面を覆って設けられている。
半導体層２０２の下部に設けられた絶縁層２０６としては、加熱により酸素を放出する酸化物絶縁材料を含むことが好ましい。半導体層２０２の下部に絶縁層２０６を設けることで、トランジスタの作製工程中の加熱処理などでかかる熱により、より多くの酸素を半導体層２０２に供給することが可能となる。また絶縁層２０６と半導体層２０２を含む構成を、第１の保護絶縁層２１１と第２の保護絶縁層２１２で囲う構成とすることにより、絶縁層２０６から放出された酸素が外部（絶縁層２０７側または第２の保護絶縁層２１２よりも上方）に放出することが抑制され、より効果的に半導体層２０２に酸素を供給することができる。
また、絶縁層２０６は、第１の保護絶縁層２１１の溝部と重ならない領域の上面も覆うように設けることもできるが、平坦化処理により溝部の内側に設けられるように加工されていることが好ましい。このような構成とすることで、第１の保護絶縁層２１１と第２の保護絶縁層２１２とがゲート電極２０５および一対の電極２０３の設けられない領域で接するため、酸素の拡散経路を遮断し、効果的に半導体層２０２に酸素を供給することができる。
絶縁層２０６は、上記絶縁層１０６と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
〔変形例２〕
図８には、トランジスタ２００に隣接して容量素子２２０を形成した例を示している。
容量素子２２０は、トランジスタ２００の一対の電極２０３の一方と、ゲート電極２０５と同一の導電膜を加工して形成された電極２２５との間に、ゲート絶縁層２０４と同一の絶縁膜を加工して形成された誘電体層２２４を有する。
このように、容量素子２２０をトランジスタ２００の作製に用いる膜を加工して形成することで、工程を増やすことなく、トランジスタ２００の作製と同時に容量素子２２０を作製することができる。
なお、図８では、トランジスタ２００の一対の電極２０３の一方を、容量素子２２０の一方として用いる構成を示したが、これに限られず、容量素子２２０の一方の電極として、トランジスタ２００の一対の電極２０３と同一の導電膜を加工して形成された異なる電極を用いてもよい。また、ゲート電極２０５と電極２２５、並びにゲート絶縁層２０４と誘電体層２２４の少なくともいずれかを連続した一体物とし、共通に用いてもよい。
ここで、ゲート絶縁層２０４および誘電体層２２４を構成する絶縁膜に用いる材料としては、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、チタン酸ストロンチウム、チタン酸バリウムなどの高誘電率材料を用いることが好ましい。また、これらの材料にランタン、アルミニウム、イットリウム、またはタングステンなどの金属や、これら金属の酸化物を含む材料を用いてもよい。また、上述の材料を含む膜を積層して用いてもよい。
また、当該絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。このような絶縁膜を用いることで、トランジスタの作製工程中の加熱処理などでかかる熱により、ゲート絶縁層２０４からも半導体層２０２に酸素を供給することができる。
〔変形例３〕
基板上に複数のトランジスタを配置する場合、一つのトランジスタに対して一つの溝部を設けるのではなく、複数のトランジスタに対して一つの溝部を設ける構成とすることで、トランジスタをより高密度に集積することができる。
その一例として、図９では、４つのトランジスタ２００を直列に接続する場合において、絶縁層２０７に設けられた一つの溝部の上部に４つのトランジスタ２００を形成する場合を示している。図９（Ａ）は、上面概略図であり、図９（Ｂ）は図９（Ａ）中の切断線Ｉ−Ｊにおける断面概略図である。
図９（Ｂ）に示すように、絶縁層２０７に形成された一つの溝部の上部に、４つのトランジスタ２００が形成されている。また隣接する２つのトランジスタ２００において、共通の電極２０３が設けられていることにより、当該２つのトランジスタ２００が直列に接続されている。一方ゲート電極２０５はそれぞれのトランジスタ２００に独立に設けられている。
第１の保護絶縁層２１１と第２の保護絶縁層２１２とは、両端に設けられた電極２０３よりも外側の領域で接し、４つのトランジスタ２００を囲うように設けられている。
このような直列接続されたトランジスタ２００を適用可能な回路構成の一例を、図９（Ｃ）に示す。図９（Ｃ）に示す回路は、４つトランジスタと３つの容量素子を有する。隣接する２つのトランジスタにおいて、一方のトランジスタのソースまたはドレインが、他方のトランジスタのソースまたはドレインと電気的に接続されノードを形成し、当該ノードに、容量素子の一方の電極が電気的に接続されている。
例えば、容量素子は上記変形例２で例示した容量素子２２０の構成を適用することができる。
図９（Ｃ）に示す回路は、以下に示すような電位を与えることで例えばシフトレジスタとして機能させることができる。
３つの容量素子のそれぞれの他方の電極には、共通電位が与えられる。また、４つのトランジスタのうち、左から１つめと３つめのトランジスタのゲートには同一のクロック信号（ＣＬＫ１）が与えられ、２つめと４つめのトランジスタのゲートには同一のクロック信号（ＣＬＫ２）が与えられる。また１つめのトランジスタのソースまたはドレインの一方を入力電位（ＩＮ）が与えられる入力端子、４つめのトランジスタのソースまたはドレインの一方を出力電位（ＯＵＴ）が出力される出力端子とする。ＣＬＫ１とＣＬＫ２として、それぞれ重複することなく交互にトランジスタをオン状態とさせる電位（例えばハイレベル電位）となるようなクロック信号を用いることにより、入力端子に与えられる電位の情報を左から右側にシフトさせることができる。
また、図９（Ｄ）に示す構成は、図９（Ｃ）の回路に直列接続された複数の読み出し用のトランジスタ２６０を付加した構成である。トランジスタ２６０の各々は、容量素子の一方の電極のノードに電気的に接続されている。また、各々の容量素子の他方の電極には読み出し用の電位が与えられる。このような構成とすることで、図９（Ｄ）に示す回路を容量素子の一方の電極が接続されたノードに保持された電位の情報を随時読み出し可能なＮＡＮＤ型の記憶装置として機能させることができる。ここで、例えばトランジスタ２６０は、トランジスタ２００と同様に酸化物半導体が適用されたトランジスタを用いてもよいし、以下の実施の形態で例示するように、異なる半導体が適用されたトランジスタを用いてもよい。
以上が変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で例示したトランジスタとは構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については、説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なるゲート絶縁層及び保護絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができるため、トランジスタの電気特性の劣化を抑制することができる。
すなわち、本発明の一態様は、酸化物半導体層の少なくとも上面及び下面が酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層によって覆われ、チャネル幅方向における酸化物半導体層の上面及び側面がゲート絶縁層を介してゲート電極によって覆われ、且つ、酸化物半導体層を包み込むように酸化アルミニウム膜を含む絶縁層を設けた構成とすることがより好ましい。このような構成とすることで、酸化物半導体層中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
より具体的には、例えば以下の構成とすることができる。
［構成例１］
図１０（Ａ）、（Ｂ）に、以下で例示するトランジスタ１５０の断面概略図を示す。なお、上面概略図については、図１（Ａ）を援用できる。図１０に示すトランジスタ１５０は、主に第１の酸化物層１５１および第２の酸化物層１５２を有している点で、実施の形態１で例示したトランジスタ１００と相違している。
第１の酸化物層１５１は、第１の保護絶縁層１１１と半導体層１０２の間に設けられている。また、第２の酸化物層１５２は、半導体層１０２とゲート絶縁層１０４との間に設けられている。
より具体的には、第２の酸化物層１５２は、その上面が一対の電極１０３の下面、およびゲート絶縁層１０４の下面に接して設けられている。
第１の酸化物層１５１および第２の酸化物層１５２は、それぞれ半導体層１０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体層１０２と第１の酸化物層１５１の境界、または半導体層１０２と第２の酸化物層１５２との境界は不明瞭である場合がある。
例えば、第１の酸化物層１５１および第２の酸化物層１５２は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１の酸化物層１５１または第２の酸化物層１５２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
半導体層１０２を挟むように設けられる第１の酸化物層１５１および第２の酸化物層１５２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１５１または第２の酸化物層１５２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１５１および第２の酸化物層１５２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の酸化物層１５１と第２の酸化物層１５２は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、第１の酸化物層１５１、第２の酸化物層１５２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１５１、第２の酸化物層１５２となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、第１の酸化物層１５１および第２の酸化物層１５２に、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１５１および第２の酸化物層１５２で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、第１の酸化物層１５１、第２の酸化物層１５２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１５１よりも厚く形成することが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層１５１は半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化物層１５１の厚さに対して１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。
また、第２の酸化物層１５２も第１の酸化物層１５１と同様に、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層１５１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１５２が厚いと、ゲート電極１０５による電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸化物層１５２は薄く形成することが好ましい。なおこれに限られず、第２の酸化物層１５２の厚さはゲート絶縁層１０４の耐圧を考慮して、トランジスタ１５０を駆動させる電圧に応じて適宜設定すればよい。
また、図１０（Ｂ）に示すように、酸化物層１５１の下面よりも、酸化物層１５１の周囲における第１の保護絶縁層１１１の上面を低くし、ゲート電極１０５が半導体層１０２の側面の下部を囲う構成とすることが好ましい。その結果、半導体層１０２の側面の下部にまでゲート電極１０５による電界が十分にかかり、トランジスタ１５０のオン電流を増大させることができる。同様に、図２７に示すように、酸化物層１５１の下面よりもゲート電極１０５の下面を低くすると、よりトランジスタ１５０のオン電流を増大させることができるため好ましい。
ここで、トランジスタ１５０のチャネル形成領域におけるバンド構造について説明する。
図１１（Ａ）、（Ｂ）は、チャネル形成領域の厚さ方向におけるエネルギーバンド構造を模式的に示している。
図１１（Ａ）、（Ｂ）において、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２はそれぞれ第１の保護絶縁層１１１、第１の酸化物層１５１、半導体層１０２、第２の酸化物層１５２、ゲート絶縁層１０４の伝導帯下端のエネルギーを模式的に示している。なおここでは便宜上、それぞれの層の厚さは考慮していない。
ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えばＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えばＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
図１１（Ａ）に示すように、第１の酸化物層１５１、半導体層１０２、第２の酸化物層１５２において、伝導帯下端のエネルギーはこれらの間に障壁が無く連続的に変化する。これは、第１の酸化物層１５１、半導体層１０２、第２の酸化物層１５２の組成が近似することにより酸素が相互に拡散しやすく、２層の間に混合層とも呼ぶべき層が形成されているためと理解できる。
なお、図１１（Ａ）では第１の酸化物層１５１及び第２の酸化物層１５２が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有する場合、バンド構造の一部は、図１１（Ｂ）のように示される。また、図示しないが、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有していても構わない。
図１１（Ａ）、（Ｂ）より、チャネル形成領域において半導体層１０２がウェル（井戸）となり、チャネルが半導体層１０２に形成されることがわかる。なお、第１の酸化物層１５１、半導体層１０２、および第２の酸化物層１５２は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。またこのような構成で形成されたチャネルを埋め込みチャネルということもできる。
第１の酸化物層１５１及び第２の酸化物層１５２は、半導体層１０２を構成する金属元素を一種以上含む酸化物であるから、第１の酸化物層１５１、半導体層１０２および第２の酸化物層１５２が積層された積層構造は主成分を共通して積層された酸化物積層ともいえる。（以下、第１の酸化物層１５１、半導体層１０２および第２の酸化物層１５２が積層された積層構造を酸化物積層とも表記する。）主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく、連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製することが好ましい。なぜなら、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが好ましい。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
半導体層１０２の上層または下層に設けられる第１の酸化物層１５１及び第２の酸化物層１５２はバリア層として機能し、酸化物積層に接する絶縁層（第１の保護絶縁層１１１及びゲート絶縁層１０４）と、酸化物積層との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる半導体層１０２へと及ぶことを抑制することができる。
例えば、半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層においては、半導体層１０２と比較して酸素欠損の生じにくい酸化物層を半導体層１０２の上下に接して設けることで、半導体層１０２における酸素欠損を低減することができる。例えば、半導体層１０２は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
また、半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、酸化物積層においては半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１５１を有しているため、第１の酸化物層１５１と半導体層１０２の界面に界面準位を形成しにくくなる。よって第１の酸化物層１５１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、ゲート絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、酸化物積層においては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１５２を有しているため、半導体層１０２と第２の酸化物層１５２との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
［構成例２］
図１２（Ａ）、（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。なお、上面概略図については、図１（Ａ）を援用できる。図１２に示すトランジスタ１６０は、主に第２の酸化物層１５２の形状が異なる点で、上記トランジスタ１５０と相違している。
トランジスタ１６０において、第２の酸化物層１５２は、その下面が一対の電極１０３のそれぞれの上面に接して設けられている。さらに、一対の電極１０３が設けられていない領域において、半導体層１０２の上面および側面に接して設けられている。
図１２に示す構成では、第２の酸化物層１５２およびゲート絶縁層１０４の上面形状が、ゲート電極１０５の上面形状と概略一致するように、同一のフォトマスクを用いて加工されている。また、第２の保護絶縁層１１２が、第２の酸化物層１５２およびゲート絶縁層１０４のそれぞれの端部に接して設けられている。このような構成とすることにより、第２の酸化物層１５２およびゲート絶縁層１０４の端部を介して、半導体層１０２から酸素が脱離することを抑制することができる。
また、図１２（Ｂ）に示すように、トランジスタ１６０の半導体層１０２は、その上面だけでなく、側面も第２の酸化物層１５２と接して設けられている。すなわち、半導体層１０２のチャネル形成領域が第１の酸化物層１５１と第２の酸化物層１５２とで囲われた構成となっている。
このような構成とすることで、半導体層１０２の側面に接して設けられる第２の酸化物層１５２により、半導体層１０２の側面においても界面準位の形成を抑制することができる。その結果、半導体層１０２の側面近傍に形成されるチャネルを積極的に用いる場合であってもトランジスタの電気特性の変動を抑制することができ、高いオン電流と、高い信頼性を兼ね備えたトランジスタを実現することができる。
また、図１２（Ｂ）に示すように、酸化物層１５１の下面よりも、酸化物層１５１の周囲における第１の保護絶縁層１１１の上面を低くし、ゲート電極１０５が半導体層１０２の側面の下部を囲う構成とすることが好ましい。その結果、半導体層１０２の側面の下部にまでゲート電極１０５による電界が十分にかかり、トランジスタ１６０のオン電流を増大させることができる。同様に、図２８に示すように、酸化物層１５１の下面よりもゲート電極１０５の下面を低くすると、よりトランジスタ１６０のオン電流を増大させることができるため好ましい。
また、実施の形態１で例示した、加熱により酸素を放出する絶縁層１０６を適用することもできる。
図１３（Ａ）、（Ｂ）に、上記トランジスタ１６０とは異なる構成のトランジスタ１７０の断面概略図を示す。
トランジスタ１７０は主に、第１の酸化物層１５１と第１の保護絶縁層１１１との間に絶縁層１０６を有している点で、トランジスタ１６０と相違している。
図１３（Ａ）、（Ｂ）に示すように、半導体層１０２、第１の酸化物層１５１、および絶縁層１０６を島状に加工し、これらを覆うように第２の酸化物層１５２を設け、さらに下側に第１の保護絶縁層１１１を設けることにより、絶縁層１０６が放出する酸素をより効果的に、第１の酸化物層１５１を介して半導体層１０２に供給することができる。
また、図１３（Ｂ）に示すように、絶縁層１０６の下面よりも、絶縁層１０６の周囲における第１の保護絶縁層１１１の上面を低くし、ゲート電極１０５が半導体層１０２の側面の下部を囲う構成とすることが好ましい。その結果、半導体層１０２の側面の下部にまでゲート電極１０５による電界が十分にかかり、トランジスタ１７０のオン電流を増大させることができる。同様に、図２９（Ａ）（Ｂ）に示すように、酸化物層１５１の下面よりもゲート電極１０５の下面を低くすると、よりトランジスタ１７０のオン電流を増大させることができるため好ましい。
また、図１３（Ｃ）、（Ｄ）に、トランジスタ１７０とは一部の構成が異なるトランジスタ１８０の断面概略図を示している。トランジスタ１８０は、島状に加工されていない絶縁層１０６、第１の酸化物層１５１、および第２の酸化物層１５２を有している。第１の酸化物層１５１および第２の酸化物層１５２として、バンドギャップの十分大きな材料を用いることで、このような構成を実現できる。
なお、トランジスタ１８０の構成とする場合、図示しない領域において、絶縁層１０６、第１の酸化物層１５１、および第２の酸化物層１５２がエッチングされ、第１の保護絶縁層１１１と第２の保護絶縁層１１２とが接触する領域を設けることが好ましい。例えば、第１の保護絶縁層１１１と第２の保護絶縁層１１２とに囲まれる領域に複数のトランジスタを設ける構成としてもよい。
また、図１３（Ｄ）に示すように、半導体層１０２の下面よりも、半導体層１０２の周囲における第１の保護絶縁層１１１の上面を低くし、ゲート電極１０５が半導体層１０２の側面の下部を囲う構成とすることが好ましい。その結果、半導体層１０２の側面の下部にまでゲート電極１０５による電界が十分にかかり、トランジスタ１８０のオン電流を増大させることができる。同様に、図２９（Ｃ）（Ｄ）に示すように、半導体層１０２の下面よりもゲート電極１０５の下面を低くすると、よりトランジスタ１８０のオン電流を増大させることができるため好ましい。
［構成例３］
図１４（Ａ）、（Ｂ）に、以下で例示するトランジスタ２５０の断面概略図を示す。なお、上面概略図については、図１（Ａ）を援用できる。図１４に示すトランジスタ２５０は、主に第１の酸化物層２５１および第２の酸化物層２５２を有している点で、実施の形態１で例示したトランジスタ２００と相違している。
第１の酸化物層２５１は、第１の保護絶縁層２１１と半導体層２０２の間に設けられている。また、第２の酸化物層２５２は、半導体層２０２とゲート絶縁層２０４との間に設けられている。
より具体的には、絶縁層２０７に設けられた溝部において、第１の酸化物層２５１は第１の保護絶縁層２１１の側面および上面を覆って設けられている。また第１の酸化物層２５１は、半導体層２０２の下面および側面に接して設けられている。
また、第２の酸化物層２５２は、その下面が一対の電極２０３のそれぞれの上面に接して設けられている。さらに、一対の電極２０３が設けられていない領域において、半導体層２０２に上面に接して設けられている。
第１の酸化物層２５１および第２の酸化物層２５２は、それぞれ半導体層２０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体層２０２と第１の酸化物層２５１の境界、または半導体層２０２と第２の酸化物層２５２との境界は不明瞭である場合がある。
第１の酸化物層２５１および第２の酸化物層２５２としては、例えば上記第１の酸化物層１５１および第２の酸化物層１５２と同様の材料を用いることができる。
図１４に示す構成では、第２の酸化物層２５２およびゲート絶縁層２０４の上面形状が、ゲート電極２０５の上面形状と概略一致するように、同一のフォトマスクを用いて加工されている。また、第２の保護絶縁層２１２が、第２の酸化物層２５２およびゲート絶縁層２０４のそれぞれの端部に接して設けられている。このような構成とすることにより、第２の酸化物層２５２およびゲート絶縁層２０４の端部を介して、半導体層２０２から酸素が脱離することを抑制することができる。
また、図１４（Ｂ）に示すように、トランジスタ２５０の半導体層２０２は、その下面だけでなく側面が第１の酸化物層２５１と接して設けられ、且つ、半導体層２０２の上面が第２の酸化物層２５２と接して設けられている。すなわち、半導体層２０２のチャネル形成領域が第１の酸化物層２５１と第２の酸化物層２５２とで囲われた構成となっている。
このような構成とすることで、半導体層２０２のチャネル形成領域において、その表面の界面準位の形成が抑制することができる。したがって、トランジスタの電気特性の変動を抑制することができ、信頼性の高いトランジスタを実現することができる。
ここで、半導体層２０２の厚さは、少なくとも第１の酸化物層２５１よりも厚く形成することが好ましい。半導体層２０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層２５１は半導体層２０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層２０２の厚さは、第１の酸化物層２５１の厚さに対して１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。
また、絶縁層２０７に設けられる溝部の深さは、第１の保護絶縁層２１１、第１の酸化物層２５１および半導体層２０２のそれぞれの加工後の厚さを考慮して適宜設定すればよい。また溝部の幅は、トランジスタ２５０のチャネル長およびチャネル幅に応じて、適宜設定すればよい。
また、第２の酸化物層２５２も第１の酸化物層２５１と同様に、半導体層２０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層２５１と同等またはそれ以下の厚さとすればよい。第２の酸化物層２５２が厚いと、ゲート電極２０５による電界が半導体層２０２に届きにくくなる恐れがあるため、第２の酸化物層２５２は薄く形成することが好ましい。なおこれに限られず、第２の酸化物層２５２の厚さはゲート絶縁層２０４の耐圧を考慮して、トランジスタ２５０を駆動させる電圧に応じて適宜設定すればよい。
また、実施の形態１の変形例１で例示した、加熱により酸素を放出する絶縁層２０６を適用することもできる。
図１４（Ｃ）、（Ｄ）に、上記トランジスタ２５０とは異なる構成のトランジスタ２７０の断面概略図を示す。
トランジスタ２７０は、主に、第１の酸化物層２５１と第１の保護絶縁層２１１との間に絶縁層２０６を有する点、および半導体層２０２が溝部を覆って設けられている点で、トランジスタ２５０とは相違している。
このように、溝部を埋めるように第１の酸化物層２５１を設けることにより、チャネル形成領域において、半導体層２０２と絶縁層２０６との物理的な距離を大きくとることができる。したがって、チャネル形成領域において、半導体層２０２の界面に形成される界面準位をより低減できる。
図１５には、上記トランジスタ２５０および２７０とは異なる構成のトランジスタ２８０を直列に接続した場合について示している。トランジスタ２８０は主に、第１の酸化物層２５１が溝部を覆って設けられている点で、トランジスタ２７０と相違している。
このように、溝部に絶縁層２０６を埋め込み、その上層に第１の酸化物層２５１および半導体層２０２を設ける構成とすることで、絶縁層２０６の体積を容易に増やすことができ、その結果、半導体層２０２に供給される酸素の量を増大させることができる。さらに、このような構成とすることで、絶縁層２０６の上面に段差が形成されないため、その上層に設けられる第１の酸化物層２５１や半導体層２０２などの被覆性を低下させることなく、絶縁層２０６の厚さを厚く形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図２３（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２３（ｂ）は、図２３（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図２３（ｃ）は、図２３（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図２３（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２４（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物が添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図２４（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図２４（Ｄ）に、図２４（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図２４（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図２４（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図２４（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図２５（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２５（Ｂ）および図２５（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２５（Ｂ）と図２５（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
図１６（Ａ）に半導体装置の回路図を、図１６（Ｃ）、（Ｄ）に半導体装置の断面図をそれぞれ示す。図１６（Ｃ）、（Ｄ）はそれぞれ、左側にトランジスタ１００のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。
図１６（Ｃ）、（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ１００を適用した例について説明する。
なお、図１７（Ａ）、（Ｂ）には第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ２００を適用した場合の断面構成例を示す。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１６（Ａ）、（Ｃ）、（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。
本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。
図１６（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁層２２０１を介してトランジスタ１００が設けられている。また、トランジスタ２２００とトランジスタ１００の間には複数の配線２２０２が設けられている。また各種絶縁層に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ１００を覆う絶縁層２２０４と、絶縁層２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２２０６と、が設けられている。
このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
図１６（Ｃ）では、トランジスタ１００のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ１００のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。
図１６（Ｄ）に示す構成では、トランジスタ１００のゲート絶縁層にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ１００のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１６（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。
ここで、図１６（Ｃ）、（Ｄ）に示す構成において、トランジスタ１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１６（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。
また、実施の形態１又は２のいずれかで一例を示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。
図１８に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレインの他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。
フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。
なお、トランジスタ６４０及びトランジスタ６５６には、実施の形態１又は２のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１８では、トランジスタ６４０及びトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。
トランジスタ６４０及びトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、チャネルが形成される酸化物半導体層を、過剰酸素を含有する酸化アルミニウム膜を含む絶縁層で包み込む構成を有する。また、酸化物半導体層をゲート電極によって電気的に囲い込む構成を有することが好ましい。よって、トランジスタ６４０及びトランジスタ６５６は、電気特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１８で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図１９に半導体装置の回路図を示す。
図１９に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図１９において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図１９に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図２０は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２１は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図２１では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図２１では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図２１におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いることができる。また、半導体層を挟んで第１ゲートとは反対側に設けられる第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図２１において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２１における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明したトランジスタ、記憶装置、またはＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）などの半導体装置を用いることのできる電子機器の例について説明する。
上記実施の形態で例示したトランジスタ、記憶装置、またはＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図２２に示す。
図２２（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。
図２２（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む。
また、図２２（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２２（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
また、図２２（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２２（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図２２（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 絶縁層
１１１ 保護絶縁層
１１２ 保護絶縁層
１２０ 容量素子
１２４ 誘電体層
１２５ 電極
１５０ トランジスタ
１５１ 酸化物層
１５２ 酸化物層
１６０ トランジスタ
１７０ トランジスタ
１８０ トランジスタ
２００ トランジスタ
２０１ 基板
２０２ 半導体層
２０３ 電極
２０４ ゲート絶縁層
２０５ ゲート電極
２０６ 絶縁層
２０７ 絶縁層
２１１ 保護絶縁層
２１２ 保護絶縁層
２２０ 容量素子
２２４ 誘電体層
２２５ 電極
２５０ トランジスタ
２５１ 酸化物層
２５２ 酸化物層
２６０ トランジスタ
２７０ トランジスタ
２８０ トランジスタ
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ トランジスタ
２２０１ 絶縁層
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁層
２２０５ 配線
２２０６ 配線
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (9)

  1. 第１の保護絶縁層と、
    前記第１の保護絶縁層上に、酸化物半導体層と、
    前記酸化物半導体層と電気的に接続するソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極上に位置し、前記酸化物半導体層と重なるゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極と、
    前記ソース電極、前記ドレイン電極および前記ゲート電極を覆う第２の保護絶縁層と、を有し、
    前記第１の保護絶縁層および前記第２の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つ前記ソース電極、前記ドレイン電極および前記ゲート電極の存在しない領域において互いに接する領域を有する、
    半導体装置。
  2. 前記ゲート電極は、前記ゲート絶縁層を介して前記酸化物半導体層の上面および側面を覆う、
    請求項１に記載の、半導体装置。
  3. 前記酸化物半導体層は、チャネル幅に対して、厚さが０．１倍以上１０倍以下である、
    請求項１または請求項２に記載の、半導体装置。
  4. 前記第１の保護絶縁層と前記酸化物半導体層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第１の酸化物層と、
    前記酸化物半導体層と前記ゲート絶縁層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第２の酸化物層と、を有し、
    前記第１の酸化物層および前記第２の酸化物層の伝導帯下端のエネルギーは、前記酸化物半導体層の伝導帯下端のエネルギーよりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い、
    請求項１乃至請求項３のいずれか一に記載の、半導体装置。
  5. 前記第２の酸化物層の上面は、前記ソース電極の下面、前記ドレイン電極の下面、および前記ゲート絶縁層の下面に接する、
    請求項４に記載の、半導体装置。
  6. 前記第２の酸化物層の下面は、前記ソース電極の上面、前記ドレイン電極の上面、ならびに前記ソース電極および前記ドレイン電極が設けられない領域における前記酸化物半導体層の上面および側面に接する、
    請求項４に記載の、半導体装置。
  7. 溝部を有する絶縁層と、
    前記溝部の側面および底面を覆うように設けられた第１の保護絶縁層と、
    前記第１の保護絶縁層上に前記溝部に埋め込むように設けられた酸化物半導体層と、
    前記酸化物半導体層に電気的に接続するソース電極およびドレイン電極と、
    前記ソース電極および前記ドレイン電極上に位置し、前記酸化物半導体層と重なるゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極と、
    前記ソース電極、前記ドレイン電極、および前記ゲート電極を覆う第２の保護絶縁層と、を有し、
    前記第１の保護絶縁層および前記第２の保護絶縁層は、酸素過剰領域を有する酸化アルミニウム膜を含み、且つ前記ソース電極、前記ドレイン電極、および前記ゲート電極の存在しない領域において互いに接する領域を有する、
    半導体装置。
  8. 前記第１の保護絶縁層と前記酸化物半導体層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第１の酸化物層と、
    前記酸化物半導体層と前記ゲート絶縁層との間に設けられ、前記酸化物半導体層の金属元素の少なくとも一を含んで構成される第２の酸化物層と、を有し、
    前記前記第１の酸化物層および前記第２の酸化物層の伝導帯下端のエネルギーは、酸化物半導体層の伝導帯下端のエネルギーよりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い、
    請求項７に記載の、半導体装置。
  9. 前記第２の酸化物層の下面は、前記ソース電極の上面、前記ドレイン電極の上面、ならびに前記ソース電極および前記ドレイン電極が設けられない領域における前記酸化物半導体層の上面に接する、
    請求項８に記載の、半導体装置。
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