JP2015005679A

JP2015005679A - Switching element and programming method therefor

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Publication number: JP2015005679A
Application number: JP2013131262A
Authority: JP
Inventors: 宗弘多田; Munehiro Tada; 阪本　利司; Toshitsugu Sakamoto; 利司阪本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2013-06-24
Filing date: 2013-06-24
Publication date: 2015-01-08

Abstract

PROBLEM TO BE SOLVED: To provide a switching element capable of achieving high reliability and high density by preventing an erroneous program in changing a metal bridge type of resistance change element from a low resistance to a high resistance.SOLUTION: The switching element includes: a first electrode; a second electrode with parasitic capacitance of 20fF or less; and a resistance change layer that is provided between the first electrode and the second electrode and has a resistance value increasing or decreasing according to a potential difference between the first electrode and the second electrode and a resistance value under a low resistance state of 3 kΩ or less.

Description

本発明は、多層配線層の内部に不揮発な抵抗変化素子を有するスイッチング素子およびスイッチング素子のプログラム方法に関する。 The present invention relates to a switching element having a nonvolatile variable resistance element inside a multilayer wiring layer and a switching element programming method.

半導体デバイス、特に、シリコンデバイスは、Ｍｏｏｒｅの法則と呼ばれるスケーリング則に沿った微細化により、３年間で４倍という速度で集積化や低電力化が進められてきた。しかしながら、近年、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、すなわち、リソグラフィ装置価格とマスクセット価格の高騰、およびデバイス寸法の物理的な限界、すなわち、動作限界やばらつき限界により、これまでの速度でのスケーリングが不可能となってきた。そこで、スケーリング則とは異なる別のアプローチでのデバイス性能の改善が求められている。 Semiconductor devices, in particular silicon devices, have been integrated and reduced in power at a rate of four times over three years by miniaturization in accordance with the scaling law called Moore's law. However, in recent years, the gate length of MOSFET (Metal Oxide Field Effect Transistor) has become 20 nm or less, soaring lithography process, that is, soaring lithographic apparatus price and mask set price, and physical limit of device dimensions, that is, operation Due to limits and variability limits, scaling at conventional speeds has become impossible. Therefore, there is a demand for improvement of device performance by another approach different from the scaling law.

近年、ゲートアレイとスタンダードセルとの中間的な位置づけとしてＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とする。すなわち、ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。 In recent years, a rewritable programmable logic device called FPGA (Field-Programmable Gate Array) has been developed as an intermediate position between a gate array and a standard cell. The FPGA enables the customer himself to perform an arbitrary circuit configuration after manufacturing the chip. In other words, the FPGA has a resistance change element inside the multilayer wiring layer, so that the customer can arbitrarily electrically connect the wiring. By using a semiconductor device mounted with such an FPGA, the degree of freedom of the circuit can be improved.

抵抗変化素子としては、ＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＲｅＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＣＢＲＡＭ（ＣｏｎｄｕｃｔｉｖｅＢｒｉｄｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などに使用される抵抗変化素子が挙げられる。 Examples of the resistance change element include an MRAM (Magnetorestive Random Access Memory), a PRAM (Phase-change Random Access Memory), a ReRAM (Resistant Random Access Memory), and a CRAM It is done.

これらの中でＲｅＲＡＭに使用される抵抗変化素子は、２つの電極と、これらに挟まれた金属酸化物からなる抵抗変化膜とを有し、２つの電極間に電界を印加することで抵抗値が変化する性質を利用する。すなわち、２つの電極間に電界を印加することによって、抵抗変化膜の内部にフィラメントが生成されることで、２つの電極間には導電性パスが形成されて低抵抗化する。この状態をＯＮ状態とする。他方、前記の逆方向の電界を印加することで、フィラメントが消失することで、２つの電極間に形成されていた導電性パスが消失して高抵抗化する。この状態をＯＦＦ状態とする。印加する電界の方向を反転させることで、２つの電極間の抵抗値が大きく変化し、ＯＮ状態とＯＦＦ状態との間のスイッチングがなされる。 Among these, the resistance change element used for the ReRAM has two electrodes and a resistance change film made of a metal oxide sandwiched between them, and has a resistance value by applying an electric field between the two electrodes. Take advantage of the changing nature of. That is, when an electric field is applied between the two electrodes, a filament is generated inside the variable resistance film, whereby a conductive path is formed between the two electrodes to reduce the resistance. This state is an ON state. On the other hand, when the electric field in the reverse direction is applied, the filament disappears, so that the conductive path formed between the two electrodes disappears and the resistance increases. This state is an OFF state. By reversing the direction of the applied electric field, the resistance value between the two electrodes changes greatly, and switching between the ON state and the OFF state is performed.

ＲｅＲＡＭでは、前記ＯＮ状態とＯＦＦ状態との抵抗値の違いに応じて、抵抗変化素子を流れる電流が変化することを利用して、データを記憶する。データ書き込み時は、記憶したいデータに従って、ＯＦＦ状態からＯＮ状態への遷移、あるいは、ＯＮ状態からＯＦＦ状態への遷移を生じさせる電圧値と電流値とパルス幅を選択し、フィラメントの生成と消失、すなわち、導電性パスの形成と消失を行う。 In the ReRAM, data is stored by utilizing the fact that the current flowing through the resistance change element changes according to the difference in resistance value between the ON state and the OFF state. When writing data, select the voltage value, current value, and pulse width that cause the transition from the OFF state to the ON state, or the transition from the ON state to the OFF state, according to the data to be stored. That is, the conductive path is formed and disappeared.

ＲｅＲＡＭに使用される抵抗変化素子の一種として、イオン伝導体中における金属イオン移動と、電気化学反応による、金属イオンの還元による金属の析出と、金属の酸化による金属イオンの生成とを利用して、抵抗変化膜を挟む電極間の抵抗値を可逆的に変化させる不揮発性スイッチング素子が、非特許文献１に開示されている。この不揮発性スイッチング素子を用いたＲＡＭはＣＢＲＡＭと呼ばれている。 As one type of resistance change element used in ReRAM, metal ion migration in an ionic conductor, metal precipitation by reduction of metal ions by electrochemical reaction, and generation of metal ions by metal oxidation are utilized. Non-Patent Document 1 discloses a nonvolatile switching element that reversibly changes a resistance value between electrodes sandwiching a resistance change film. A RAM using this nonvolatile switching element is called CBRAM.

非特許文献１に開示される不揮発性スイッチング素子は、イオン伝導体からなる固体電解質と、この固体電解質の２つの面のそれぞれに接して設けられた第１電極および第２電極とで構成される。第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、金属が酸化されて金属イオンを生成する過程の標準生成ギブズエネルギーΔＧが異なる。非特許文献１の第１電極を構成する第１の金属と、第２電極を構成する第２の金属とは、それぞれ、下記のように選択される。 The nonvolatile switching element disclosed in Non-Patent Document 1 includes a solid electrolyte made of an ionic conductor, and a first electrode and a second electrode provided in contact with each of two surfaces of the solid electrolyte. . The first metal that forms the first electrode and the second metal that forms the second electrode differ in the standard generation Gibbs energy ΔG in the process in which the metal is oxidized to generate metal ions. The 1st metal which constitutes the 1st electrode of nonpatent literature 1, and the 2nd metal which constitutes the 2nd electrode are chosen as follows, respectively.

まず、ＯＦＦ状態からＯＮ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第１電極と固体電解質との界面において、印加された電圧で誘起される電気化学反応によって、第１電極を構成する第１の金属が酸化されて金属イオンを生成し、固体電解質内に金属イオンとして供給されることのできる金属が、第１電極として選択される。 First, when a voltage for transition from the OFF state to the ON state is applied between the first electrode and the second electrode, an electrochemical reaction induced by the applied voltage at the interface between the first electrode and the solid electrolyte The first metal constituting the first electrode is oxidized to generate metal ions, and a metal that can be supplied as metal ions in the solid electrolyte is selected as the first electrode.

一方、ＯＮ状態からＯＦＦ状態へ遷移させる電圧を第１電極と第２電極との間に印加した場合、第２電極の表面に第１の金属が析出している場合に、第２電極の表面に析出している第１の金属は、印加された電圧で誘起される電気化学反応によって、酸化されて金属イオンを生成し、固体電解質内に金属イオンとして溶解する一方で、第２電極を構成する第２の金属は、印加された電圧によっては、酸化されて金属イオンを生成することのない金属が、第２電極として選択される。 On the other hand, when a voltage for transition from the ON state to the OFF state is applied between the first electrode and the second electrode, when the first metal is deposited on the surface of the second electrode, the surface of the second electrode The first metal deposited on the electrode is oxidized by an electrochemical reaction induced by an applied voltage to generate metal ions, which are dissolved as metal ions in the solid electrolyte, while constituting the second electrode. The second metal that is oxidized and does not generate metal ions depending on the applied voltage is selected as the second electrode.

以下に、上記の第１電極を構成する第１の金属が第２電極に析出することで第１電極と第２電極とを架橋する金属架橋構造の形成と、この金属架橋構造の溶解にとよって、ＯＮ状態とＯＦＦ状態とを形成する、金属架橋型の抵抗変化素子におけるスイッチング動作を、説明する。 In the following, formation of a metal bridge structure that bridges the first electrode and the second electrode by precipitation of the first metal constituting the first electrode on the second electrode, and dissolution of the metal bridge structure Therefore, the switching operation in the metal bridge type resistance change element that forms the ON state and the OFF state will be described.

ＯＦＦ状態からＯＮ状態への遷移過程（セット過程と呼ぶ）では、第２電極を接地して第１電極に正電圧を印加すると、第１電極と固体電解質の界面では、第１電極の金属が酸化され金属イオンになって固体電解質に溶解する。一方、第２電極側では、第２電極から供給される電子により、固体電解質中の金属イオンが金属になって析出する。析出した金属により、固体電解質中に金属架橋構造が形成されることで、第１電極と第２電極とが電気的に接続され、スイッチはＯＮ状態になる。 In the transition process from the OFF state to the ON state (referred to as a setting process), when the second electrode is grounded and a positive voltage is applied to the first electrode, the metal of the first electrode is formed at the interface between the first electrode and the solid electrolyte. Oxidized into metal ions and dissolved in the solid electrolyte. On the other hand, on the second electrode side, metal ions in the solid electrolyte are deposited as metals by the electrons supplied from the second electrode. A metal bridge structure is formed in the solid electrolyte by the deposited metal, whereby the first electrode and the second electrode are electrically connected, and the switch is turned on.

一方、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程と呼ぶ）では、第２電極を接地して第１電極に負電圧を印加すると、金属架橋を構成している金属が金属イオンになって固体電解質に溶解する。溶解が進行すると、金属架橋の一部が切れることで、第１電極と第２電極との電気的接続が切れ、スイッチはＯＦＦ状態になる。 On the other hand, in the transition process (referred to as reset process) from the ON state to the OFF state, when the second electrode is grounded and a negative voltage is applied to the first electrode, the metal constituting the metal bridge becomes a metal ion. Dissolves in solid electrolyte. As the dissolution proceeds, a part of the metal bridge is cut off, so that the electrical connection between the first electrode and the second electrode is cut off, and the switch is turned off.

なお、金属架橋の溶解が進行している途中では、架橋が細くなることによって、電極間の抵抗が増大する変化が生じる。また、固体電解質中に含まれる金属イオン濃度が変化することで固体電解質の比誘電率が変化し、電極間の容量が変化する。これらの中間的な変化を経て、最終的には電気的接続が切断される。 In the middle of the dissolution of the metal cross-linking, the cross-linking becomes thin, so that the resistance between the electrodes increases. Further, the relative dielectric constant of the solid electrolyte changes due to the change of the metal ion concentration contained in the solid electrolyte, and the capacitance between the electrodes changes. Through these intermediate changes, the electrical connection is eventually broken.

また、ＯＦＦ状態へと遷移させた金属架橋型抵抗変化素子に、再び、第２電極を接地して第１電極に正電圧を印加すると、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）が進行する。すなわち、金属架橋型抵抗変化素子では、ＯＦＦ状態からＯＮ状態への遷移過程（セット過程）と、ＯＮ状態からＯＦＦ状態への遷移過程（リセット過程）とを、可逆的に行うことが可能である。 Further, when the second electrode is grounded again and a positive voltage is applied to the first electrode to the metal bridge type resistance change element that has been changed to the OFF state, the transition process from the OFF state to the ON state (set process) is performed. proceed. That is, in the metal bridge type resistance change element, it is possible to reversibly perform the transition process from the OFF state to the ON state (set process) and the transition process from the ON state to the OFF state (reset process). .

上記の金属架橋型抵抗変化素子は、印加電圧の大きさだけで抵抗変化するユニポーラ型と、印加電圧の大きさと極性とによって抵抗変化するバイポーラ型とに分類することができる。 The metal bridge type resistance change element can be classified into a unipolar type in which the resistance changes only by the magnitude of the applied voltage and a bipolar type in which the resistance changes depending on the magnitude and polarity of the applied voltage.

ユニポーラ型抵抗変化素子の動作特性を図１０を用いて説明する。例えば、第１電極、抵抗変化素子、第２電極から構成されるユニポーラ型抵抗変化素子の場合には、第１電極に正電圧を印加すると（図１０Ａ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。すなわち、図１０Ａの縦軸の電流値としては、低電流から高電流へと変化する。このときの閾値電圧は、抵抗変化層の膜厚や、組成、密度などに依存する。 The operating characteristics of the unipolar variable resistance element will be described with reference to FIG. For example, in the case of a unipolar variable resistance element including a first electrode, a resistance change element, and a second electrode, when a positive voltage is applied to the first electrode (FIG. 10A), a desired set voltage is set as a threshold voltage. Transition from the OFF state (high resistance state) to the ON state (low resistance state). That is, the current value on the vertical axis in FIG. 10A changes from a low current to a high current. The threshold voltage at this time depends on the film thickness, composition, density, and the like of the resistance change layer.

続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１０Ｂ）、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。さらに正電圧の印加を続けると、セット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。 Subsequently, when a positive voltage is applied again to the first electrode in the variable resistance element in the ON state (FIG. 10B), the transition from the ON state to the OFF state occurs at a desired threshold voltage (reset voltage). When the positive voltage is further applied, the set voltage is reached and the transition from the OFF state to the ON state is made again.

一方、第１電極に負電圧を印加すると（図１０Ｃ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。さらに、続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１０Ｄ）、所望の閾値電圧（リセット電圧）において、ＯＮ状態からＯＦＦ状態へ遷移する。さらに負電圧の印加を続けると、セット電圧に達し、再びＯＦＦ状態からＯＮ状態へ遷移する。 On the other hand, when a negative voltage is applied to the first electrode (FIG. 10C), a transition is made from the OFF state (high resistance state) to the ON state (low resistance state) using the desired set voltage as a threshold voltage. Further, subsequently, when a positive voltage is applied again to the first electrode in the variable resistance element in the ON state (FIG. 10D), the transition is made from the ON state to the OFF state at a desired threshold voltage (reset voltage). When the negative voltage is further applied, the set voltage is reached and the transition from the OFF state to the ON state is performed again.

このように図１０Ａ〜１０Ｂの動作と図１０Ｃ〜１０Ｄの動作が電圧の極性に依存せず対称であり、電圧の大きさにのみ依存して抵抗変化特性を示す素子をユニポーラ型抵抗変化素子とする。 As described above, the operation shown in FIGS. 10A to 10B and the operation shown in FIGS. 10C to 10D are symmetrical without depending on the polarity of the voltage, and an element exhibiting a resistance change characteristic depending only on the magnitude of the voltage is a unipolar resistance change element. To do.

一方、バイポーラ型抵抗変化素子は、ＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）との切り替えに、逆極性の電圧が必要な抵抗変化素子である。バイポーラ型抵抗変化素子の動作特性を、図１１Ａ〜１１Ｄを用いて説明する。 On the other hand, a bipolar variable resistance element is a variable resistance element that requires a voltage of reverse polarity to switch between an OFF state (high resistance state) and an ON state (low resistance state). The operating characteristics of the bipolar variable resistance element will be described with reference to FIGS.

例えば、第１電極、抵抗変化素子、第２電極から構成されるバイポーラ型抵抗変化素子の場合には、第１電極に正電圧を印加すると（図１１Ａ）、所望のセット電圧を閾値電圧として、ＯＦＦ状態（高抵抗状態）からＯＮ状態（低抵抗状態）へ遷移する。すなわち、図１１Ａの縦軸の電流値としては、低電流から高電流へと変化する。 For example, in the case of a bipolar variable resistance element including a first electrode, a resistance change element, and a second electrode, when a positive voltage is applied to the first electrode (FIG. 11A), a desired set voltage is set as a threshold voltage. Transition from the OFF state (high resistance state) to the ON state (low resistance state). That is, the current value on the vertical axis in FIG. 11A changes from a low current to a high current.

続いて、ＯＮ状態の抵抗変化素子において、再び第１電極に正電圧を印加した場合には（図１１Ｂ）、オーミックな電流−電圧特性を示す。 Subsequently, in the variable resistance element in the ON state, when a positive voltage is applied to the first electrode again (FIG. 11B), ohmic current-voltage characteristics are shown.

続いて、第１電極に負電圧を印加すると（図１１Ｃ）、所望のセット電圧を閾値電圧として、ＯＮ状態（低抵抗状態）からＯＦＦ状態（高抵抗状態）へ遷移する。すなわち、図１１Ｃの縦軸の電流値としては、高電流から低電流へと変化する。 Subsequently, when a negative voltage is applied to the first electrode (FIG. 11C), a transition is made from the ON state (low resistance state) to the OFF state (high resistance state) using the desired set voltage as a threshold voltage. That is, the current value on the vertical axis in FIG. 11C changes from a high current to a low current.

さらに、ＯＦＦ状態の抵抗変化素子において、再び第１電極に正電圧を印加すると（図１１Ｄ）、所望の閾値電圧（セット電圧）において、ＯＦＦ状態からＯＮ状態へ遷移する。 Further, when a positive voltage is applied again to the first electrode in the resistance change element in the OFF state (FIG. 11D), the transition is made from the OFF state to the ON state at a desired threshold voltage (set voltage).

このように、第１電極に正電圧を印加した場合にのみ、ＯＦＦ状態からＯＮ状態へ遷移し、第１電極に負電圧を印加した場合にのみ、ＯＮ状態からＯＦＦ状態への遷移が生じる素子をバイポーラ型抵抗変化素子とする。 Thus, an element that changes from the OFF state to the ON state only when a positive voltage is applied to the first electrode and that changes from the ON state to the OFF state only when a negative voltage is applied to the first electrode. Is a bipolar variable resistance element.

ここで、バイポーラ型抵抗変化素子に用いられる電極として、図１１で説明したように、その電極に正電圧を印加した場合に、抵抗変化素子がＯＦＦ状態からＯＮ状態に遷移する電極を活性電極と呼ぶ。他方、活性電極に対向する電極を不活性電極と呼ぶ。 Here, as described in FIG. 11, as an electrode used in the bipolar variable resistance element, an electrode in which the variable resistance element transitions from an OFF state to an ON state when a positive voltage is applied to the electrode is referred to as an active electrode. Call. On the other hand, an electrode facing the active electrode is called an inactive electrode.

特開２０１０−１５３５９１号公報JP 2010-153591 A

Ｍ．Ｔａｄａ，Ｋ．Ｏｋａｍｏｔｏ，Ｔ．Ｓａｋａｍｏｔｏ，Ｍ．Ｍｉｙａｍｕｒａ，Ｎ．Ｂａｎｎｏ，ａｎｄＨ．Ｈａｄａ，“ＰｏｌｙｍｅｒＳｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ（ＰＳＥ）ＳｗｉｔｃｈＥｍｂｅｄｄｅｄｏｎＣＭＯＳｆｏｒＮｏｎｖｏｌａｔｉｌｅＣｒｏｓｓｂａｒＳｗｉｔｃｈ”，ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，Ｖｏｌ．５８，Ｎｏ．１２，ｐｐ．４３９８−４４０５，（２０１１）．M.M. Tada, K .; Okamoto, T .; Sakamoto, M .; Miyamura, N .; Banno, and H.M. Hada, “Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch”, IEEE TRANSACTION ON ELECTRON DEVICES, Vol. 58, no. 12, pp. 4398-4405, (2011).

前述の金属架橋型抵抗変化素子を半導体装置上に形成してプログラムする場合、各電極に電圧パルスを印加することで、抵抗変化素子の抵抗状態を低抵抗から高抵抗へ、あるいは高抵抗から抵抵抗へ変化させることができるが、特に、低抵抗から高抵抗へ変化させる際に、誤プログラムを生じ易いという問題を有している。 When programming the above-described metal bridge type resistance change element on a semiconductor device, the resistance state of the resistance change element is changed from low resistance to high resistance or from high resistance to resistance by applying a voltage pulse to each electrode. Although it can be changed to resistance, there is a problem that erroneous programming is likely to occur particularly when changing from low resistance to high resistance.

この問題を防ぐためには、プログラム電流を時間とともに徐々に増加させるアルゴリズムとすることが好ましいが、制御回路によるオーバーヘッドが大きくなるという別の問題が生じる。 In order to prevent this problem, it is preferable to use an algorithm that gradually increases the program current with time. However, another problem arises that the overhead of the control circuit increases.

本発明は、上記問題に鑑みてなされたものであり、その目的は、金属架橋型抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することである。 The present invention has been made in view of the above problems, and its object is to prevent misprogramming when changing a metal bridge type resistance change element from low resistance to high resistance, thereby achieving high reliability and high density. It is to provide a switching element that can be realized and a programming method thereof.

本発明のスイッチング素子は、第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子である。 The switching element of the present invention is provided between the first electrode, the second electrode having a parasitic capacitance of 20 fF or less, the first electrode, and the second electrode. And a resistance change layer having a resistance value of 3 kΩ or less in a low resistance state, the resistance value of which increases or decreases in accordance with the potential difference therebetween.

本発明のスイッチング素子のプログラム方法は、第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法である。 The switching element programming method of the present invention is provided between the first electrode, the second electrode having a parasitic capacitance of 20 fF or less, the first electrode, and the second electrode, and the first electrode and the second electrode. And a resistance change layer having a resistance value of 3 kΩ or less in a low resistance state, wherein the resistance value increases or decreases according to a potential difference between the electrode and the electrode. In the case of programming to a state, the switching element is programmed such that the first electrode is grounded and a positive voltage is applied to the second electrode, or the second electrode is grounded and a negative voltage is applied to the first electrode. Is the method.

本発明によれば、金属架橋型抵抗変化素子を低抵抗から高抵抗へ変化させる際の誤プログラムを防止することで、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することができる。 According to the present invention, there is provided a switching element capable of achieving high reliability and high density by preventing erroneous programming when changing the metal bridge type resistance change element from low resistance to high resistance, and a programming method therefor. be able to.

本発明の実施形態のスイッチング素子の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of the switching element of embodiment of this invention. 本発明の実施形態のスイッチング素子の構成を示す図である。It is a figure which shows the structure of the switching element of embodiment of this invention. 低抵抗状態から高抵抗状態にプログラム（消去）する場合のスイッチング素子の電圧、電流、抵抗値のダイヤグラムである。It is a diagram of the voltage, current, and resistance value of a switching element when programming (erasing) from a low resistance state to a high resistance state. 寄生容量Ｃｐによって突入電流が変化する様子を示すダイヤグラムである。It is a diagram which shows a mode that inrush current changes with the parasitic capacitance Cp. スイッチング素子に印加する電圧を連続的に増加させた場合の電圧、電流、抵抗値のダイヤグラムである。It is a diagram of a voltage, an electric current, and a resistance value at the time of increasing the voltage applied to a switching element continuously. 本発明の実施例のスイッチング素子の構成を示す図である。It is a figure which shows the structure of the switching element of the Example of this invention. スイッチング素子に印加する電圧を連続的に増加させた場合の電圧、電流、抵抗値のダイヤグラムである。It is a diagram of a voltage, an electric current, and a resistance value at the time of increasing the voltage applied to a switching element continuously. 本発明の実施例のスイッチング素子の構成を示す図である。It is a figure which shows the structure of the switching element of the Example of this invention. 本発明の実施例のスイッチング素子を用いた不揮発性記憶装置の構成を示すブロック図である。It is a block diagram which shows the structure of the non-volatile memory device using the switching element of the Example of this invention. ユニポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a unipolar type resistance change element. ユニポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a unipolar type resistance change element. ユニポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a unipolar type resistance change element. ユニポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a unipolar type resistance change element. バイポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a bipolar variable resistance element. バイポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a bipolar variable resistance element. バイポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a bipolar variable resistance element. バイポーラ型抵抗変化素子の動作特性を示すグラフである。It is a graph which shows the operating characteristic of a bipolar variable resistance element.

以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the preferred embodiments described below are technically preferable for carrying out the present invention, but the scope of the invention is not limited to the following.

図１は本発明の第１の実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、抵抗変化膜１０３と、第１電極１０１と、第２電極１０２とを備える。第１電極１０１は活性電極であって、たとえば銅を有する。また、第２電極１０２は不活性電極であって、たとえばルテニウムを有する。 FIG. 1 shows a configuration of a switching element according to a first embodiment of the present invention. The switching element of this embodiment includes a resistance change film 103, a first electrode 101, and a second electrode 102. The first electrode 101 is an active electrode and includes, for example, copper. The second electrode 102 is an inert electrode, and has, for example, ruthenium.

抵抗変化膜１０３は固体電解質材料であって、酸化物や硫化物や有機物などを用いることができる。あるいは酸化欠損タイプの抵抗変化素子でも良い。例えば、Ａｌ、Ｔｉ、Ｔａ、Ｓｉ、Ｈｆ、Ｚｒなどを含む酸化物や、Ｇｅ、Ａｓ、ＴｅＳなどを含むカルコゲナイド化合物や、炭素と酸素とシリコンを含む有機ポリマー膜などを用いることができ、あるいはこれらの積層構造であっても良い。 The resistance change film 103 is a solid electrolyte material, and an oxide, sulfide, organic substance, or the like can be used. Alternatively, an oxidation deficient resistance change element may be used. For example, an oxide containing Al, Ti, Ta, Si, Hf, Zr, a chalcogenide compound containing Ge, As, TeS, or the like, an organic polymer film containing carbon, oxygen, and silicon can be used. These laminated structures may be used.

第１電極１０１は銅を主成分とし、Ｔｉ、Ａｌ、Ｍｎ、Ｗ、Ｍｇなどを添加物として含んでいても良い。第２電極１０２はＲｕ、あるいはＰｔを主成分とし、Ｔａ、Ｔｉ、Ｗなどを含んでいても良い。 The first electrode 101 contains copper as a main component and may contain Ti, Al, Mn, W, Mg, or the like as an additive. The second electrode 102 is mainly composed of Ru or Pt, and may contain Ta, Ti, W, or the like.

本実施形態のスイッチング素子は、抵抗変化膜１０３である固体電解質層と、固体電解質層に一側とその反対側の各面に当接して対向配置された第１電極１０１及び第２電極１０２とを有する。このうち、第１電極１０１は、固体電解質層に金属イオンを供給する役割を果たしている。第２電極１０２からは、金属イオンは供給されない。第１電極１０１を活性電極、第２電極１０２を不活性電極と呼ぶ。 The switching element of the present embodiment includes a solid electrolyte layer that is a resistance change film 103, and a first electrode 101 and a second electrode 102 that are disposed opposite to each other on one side and the opposite side of the solid electrolyte layer. Have Among these, the 1st electrode 101 has played the role which supplies a metal ion to a solid electrolyte layer. Metal ions are not supplied from the second electrode 102. The first electrode 101 is called an active electrode, and the second electrode 102 is called an inactive electrode.

以下では、このスイッチング素子の動作について簡単に説明する。 Below, operation | movement of this switching element is demonstrated easily.

第１電極１０１を接地して第２電極１０２に負電圧を印加すると、第１電極の金属が金属イオンになって固体電解質層に溶解する。そして、固体電解質層中の金属イオンが固体電解質層中に金属となって析出する。固体電解質層中に析出した金属により、第１電極１０１と第２電極１０２とを接続する金属架橋が形成される。金属架橋により第１電極１０１と第２電極１０２とが電気的に接続することで、スイッチング素子はＯＮ状態になる。 When the first electrode 101 is grounded and a negative voltage is applied to the second electrode 102, the metal of the first electrode becomes metal ions and dissolves in the solid electrolyte layer. Then, metal ions in the solid electrolyte layer are deposited as metal in the solid electrolyte layer. A metal bridge that connects the first electrode 101 and the second electrode 102 is formed by the metal deposited in the solid electrolyte layer. When the first electrode 101 and the second electrode 102 are electrically connected by metal bridge, the switching element is turned on.

上記のスイッチング素子をＯＮ状態とする動作は、第２電極１０２を接地して第１電極１０１に正電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に負電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に正電圧を印加する場合とで、同じなためである。 The operation of turning on the switching element can also be performed by grounding the second electrode 102 and applying a positive voltage to the first electrode 101. The potential difference between the first electrode and the second electrode is that the first electrode 101 is grounded and a negative voltage is applied to the second electrode 102, and the second electrode 102 is grounded and a positive voltage is applied to the first electrode 101. This is because the same is true.

一方、上記ＯＮ状態で、第１電極１０１を接地して第２電極１０２に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極１０１と第２電極１０２との電気的接続が切れ、スイッチング素子はＯＦＦ状態になる。なお、電気的接続が完全に切れる前の段階から、第１電極１０１及び第２電極１０２の間の抵抗が大きくなったり、電極間容量が変化したりするなど、電気特性が変化し、最終的に電気的接続が切れる。 On the other hand, when the first electrode 101 is grounded and a positive voltage is applied to the second electrode 102 in the ON state, a part of the metal bridge is cut. Thereby, the electrical connection between the first electrode 101 and the second electrode 102 is cut off, and the switching element is turned off. Note that the electrical characteristics change from the stage before the electrical connection is completely cut off, such as the resistance between the first electrode 101 and the second electrode 102 increases or the capacitance between the electrodes changes. The electrical connection is broken.

上記のスイッチング素子をＯＦＦ状態とする動作は、第２電極１０２を接地して第１電極１０１に負電圧を印加することによっても可能である。第１電極と第２電極との電位差は、第１電極１０１を接地して第２電極１０２に正電圧を印加する場合と、第２電極１０２を接地して第１電極１０１に負電圧を印加する場合とで、同じなためである。 The operation of turning off the switching element can also be performed by grounding the second electrode 102 and applying a negative voltage to the first electrode 101. The potential difference between the first electrode and the second electrode is that the first electrode 101 is grounded and a positive voltage is applied to the second electrode 102, and the second electrode 102 is grounded and a negative voltage is applied to the first electrode 101. This is because the same is true.

また、上記ＯＦＦ状態からＯＮ状態にするには、再び、第１電極１０１を接地して第２電極１０２に負電圧を印加する、あるいは、第２電極１０２を接地して第１電極１０１に正電圧を印加すればよい。 In order to change from the OFF state to the ON state, the first electrode 101 is grounded again and a negative voltage is applied to the second electrode 102, or the second electrode 102 is grounded and the first electrode 101 is positively connected. A voltage may be applied.

図２は、本実施形態のスイッチング素子の構成を示す。本実施形態のスイッチング素子は、抵抗変化膜１０３と、第１電極１０１と、第２電極１０２と、第１電極１０１に接続された第１端子２０１と、第２電極に接続された第２端子２０２とを有し、第２端子２０２と第２電極１０２の間には、寄生容量Ｃｐを有する。高抵抗状態から低抵抗状態にプログラム（書き込み）する際には、第２電極１０２を接地し、第１電極１０１に正電圧を印加する。一方、低抵抗状態から高抵抗状態にプログラム（消去）する際には、第１電極１０１を接地し、第２電極１０２に正電圧を印加する。 FIG. 2 shows the configuration of the switching element of this embodiment. The switching element of this embodiment includes a resistance change film 103, a first electrode 101, a second electrode 102, a first terminal 201 connected to the first electrode 101, and a second terminal connected to the second electrode. 202, and a parasitic capacitance Cp is provided between the second terminal 202 and the second electrode 102. When programming (writing) from the high resistance state to the low resistance state, the second electrode 102 is grounded and a positive voltage is applied to the first electrode 101. On the other hand, when programming (erasing) from the low resistance state to the high resistance state, the first electrode 101 is grounded and a positive voltage is applied to the second electrode 102.

本実施形態では、低抵抗状態から高抵抗状態にプログラム（消去）する場合に着目する。低抵抗状態は１０ｋΩより小さく、好ましくは３ｋΩ以下とする。また、低抵抗状態は、抵抗変化膜が存在することで、０Ωよりも大きい。高抵抗状態は１０ｋΩ以上とし、プログラムには電圧パルスを用いる場合について説明する。低抵抗状態を３ｋΩ以下とするのは、メモリ用途ではなく、ロジック信号を直接通すスイッチ素子としての用途には、特に必要となる。 In the present embodiment, attention is paid to the case of programming (erasing) from a low resistance state to a high resistance state. The low resistance state is smaller than 10 kΩ, preferably 3 kΩ or less. The low resistance state is greater than 0Ω due to the presence of the resistance change film. A case where the high resistance state is 10 kΩ or more and a voltage pulse is used for the program will be described. Setting the low resistance state to 3 kΩ or less is particularly necessary not for memory applications but for applications as switching elements that directly pass logic signals.

図３は、低抵抗状態から高抵抗状態にプログラム（消去）する場合の電圧、電流、抵抗変化素子の抵抗値ダイヤグラムである。このとき、Ｖｄｄとは、第２端子２０２に印加される電圧振幅を示す。Ｖｓｗとは、抵抗変化素子の第１電極１０１と第２電極間１０２の電位差を示す。Ｒｓｗとは、抵抗変化素子の抵抗値を示す。Ｉとは、抵抗変化素子に流れる電流値を示す。ｔは時間を示し、ｔ１とは第１電極１０１が接地され、第２電極１０２にＶｄｄが印加された時間、ｔ２とは抵抗変化素子の抵抗状態の変化が開始した時間、ｔ３とは抵抗変化素子の抵抗値が中間状態にある時間、ｔ４とは抵抗変化素子の抵抗値の変化が完了した時間、ｔ５とは第２電極へのＶｄｄ印加を終了した時間、をそれぞれ示す。ｔ５−ｔ１がＶｄｄ印加パルス幅となる。 FIG. 3 is a resistance value diagram of voltage, current, and resistance change element when programming (erasing) from a low resistance state to a high resistance state. At this time, Vdd indicates a voltage amplitude applied to the second terminal 202. Vsw indicates a potential difference between the first electrode 101 and the second electrode 102 of the variable resistance element. Rsw indicates the resistance value of the variable resistance element. I indicates the value of current flowing through the resistance change element. t indicates time, t1 is the time when the first electrode 101 is grounded and Vdd is applied to the second electrode 102, t2 is the time when the resistance state of the resistance change element starts to change, and t3 is the resistance change The time when the resistance value of the element is in an intermediate state, t4 indicates the time when the change of the resistance value of the resistance change element is completed, and t5 indicates the time when the application of Vdd to the second electrode is completed. t5-t1 is the Vdd applied pulse width.

これらの内、Ｖｓｗは、低抵抗状態のｔ１〜ｔ２の間は、抵抗変化素子の抵抗が低いために、配線抵抗などのその他の直列抵抗の影響でＶｄｄよりも低い電圧（例えば１．５Ｖなど）となる。一方、ｔ２以降は高抵抗状態となり、その他の直列抵抗の影響が小さくなることでほぼＶｄｄと同等の電圧となる。 Among these, Vsw is a voltage lower than Vdd (for example, 1.5 V, etc.) due to the influence of other series resistances such as wiring resistance since the resistance of the variable resistance element is low during the low resistance state t1 to t2. ) On the other hand, after t2, the resistance state is high, and the voltage is almost equal to Vdd because the influence of other series resistance is reduced.

発明者が鋭意検討を行った結果、発明者は、抵抗変化素子が低抵抗状態、特に３ｋΩ以下である場合に、ｔ１〜ｔ２間において、寄生容量Ｃｐに応じた突入電流が流れ、この突入電流により、低抵抗状態から高抵抗状態にプログラムする際に、低抵抗状態が固定化してしまうという不良が発生することを明らかにした。 As a result of the inventor's earnest study, the inventor found that when the variable resistance element is in a low resistance state, particularly 3 kΩ or less, an inrush current corresponding to the parasitic capacitance Cp flows between t1 and t2, and this inrush current Thus, it has been clarified that when the low resistance state is programmed to the high resistance state, a defect that the low resistance state is fixed occurs.

ここで、図３において、突入電流による電流のピーク値を最大電流３０１と定義し、突入電流後の電流値を定常電流３０２として定義する。この場合、定常電流３０２とは、トランジスタによって制御される飽和電流に相当する。 Here, in FIG. 3, the peak value of the current due to the inrush current is defined as the maximum current 301, and the current value after the inrush current is defined as the steady current 302. In this case, the steady current 302 corresponds to a saturation current controlled by a transistor.

抵抗変化素子が低抵抗状態のときには、抵抗変化素子の両端に電位差を生じさせるためには、寄生容量Ｃｐに相当する容量が充電される必要があり、そのための突入電流が生じる。突入電流はあらかじめ設定され制御された定常電流３０２よりも大きいため、第２電極１０２の不活性電極成分が大電流によって金属架橋内に析出してしまい、高抵抗状態への遷移を阻害する。 When the variable resistance element is in a low resistance state, in order to generate a potential difference between both ends of the variable resistance element, a capacitance corresponding to the parasitic capacitance Cp needs to be charged, and an inrush current is generated for that purpose. Since the inrush current is larger than the preset and controlled steady current 302, the inactive electrode component of the second electrode 102 is deposited in the metal bridge due to the large current, thereby inhibiting the transition to the high resistance state.

このとき、突入電流による最大値３０１が定常電流３０２の２．２倍である場合には、１６ｋ−ｂｉｔの抵抗変化素子アレイにおいて５ｂｉｔの不良が発生したのに対して、２倍未満である場合には、不良発生はゼロであった。また、突入電流による最大値が２．９倍である場合には、１４ｂｉｔの不良が発生した。すなわち、突入電流の最大値３０１が大きいほど不良ｂｉｔが増加することがわかった。 At this time, when the maximum value 301 due to the inrush current is 2.2 times the steady current 302, a 5-bit defect has occurred in the 16 k-bit variable resistance element array, whereas it is less than twice. The occurrence of defects was zero. In addition, when the maximum value due to the inrush current was 2.9 times, a 14-bit defect occurred. In other words, it was found that the defect bit increases as the maximum value 301 of the inrush current increases.

すなわち、低抵抗状態から高抵抗状態への動作においては、突入電流を制御することで誤プログラムを抑制することができることが明らかになった。 That is, in the operation from the low resistance state to the high resistance state, it has become clear that erroneous programming can be suppressed by controlling the inrush current.

このとき、メモリとして用いる場合を想定した低抵抗状態の抵抗値が１０ｋΩ以上の抵抗変化素子を、低抵抗状態から高抵抗状態へプログラムしたところ、抵抗変化素子の抵抗値が大きいために充電のための遅延時間が大きくなり、突入電流が抑制されて不良が生じないことも、発明者らの検討により明らかとなった。 At this time, when a resistance change element having a resistance value of 10 kΩ or more in a low resistance state assumed to be used as a memory is programmed from a low resistance state to a high resistance state, the resistance value of the resistance change element is large, so that charging is performed. It has also been clarified by the inventors that the delay time is increased, the inrush current is suppressed, and no defect occurs.

一方、スイッチとして用いる場合を想定した低抵抗状態の抵抗値が５００Ω、１ｋΩ、２ｋΩ、３ｋΩの抵抗変化素子を、低抵抗状態から高抵抗状態へプログラムしたところ、寄生容量Ｃｐが４０ｆＦ以上の場合には、不良が発生した。それに対して、２０ｆＦ以下とした場合には、いずれの抵抗値を有する抵抗変化素子についても不良は発生しなかった。なお、寄生容量Ｃｐは、配線などの存在により生じるため、０ｆＦよりも大きい。 On the other hand, when a resistance change element having a resistance value of 500Ω, 1 kΩ, 2 kΩ, and 3 kΩ, which is assumed to be used as a switch, is programmed from the low resistance state to the high resistance state, the parasitic capacitance Cp is 40 fF or more. A failure occurred. On the other hand, in the case of 20 fF or less, no defect occurred in any resistance change element having any resistance value. The parasitic capacitance Cp is greater than 0 fF because it is caused by the presence of a wiring or the like.

また、突入電流を抑制するためには、プログラム電流を時間とともに次第に増加させるようなアルゴリズムとすることが好ましいが、制御回路によるオーバーヘッドが大きくなるという別の問題が生じるため、本実施形態のように、寄生容量を制限する方法が効果的である。また、本実施形態のように寄生容量を制限して突入電流を抑制する方法は、抵抗変化素子がユニポーラ型であってもバイポーラ型であっても有効である。 In order to suppress the inrush current, it is preferable to use an algorithm that gradually increases the program current with time. However, another problem that the overhead due to the control circuit is increased arises, as in this embodiment. A method of limiting the parasitic capacitance is effective. Further, the method of limiting the parasitic capacitance and suppressing the inrush current as in this embodiment is effective regardless of whether the resistance change element is a unipolar type or a bipolar type.

また、本実施形態の図２と同様の効果は、第１端子２０１と第１電極１０１の間に寄生容量Ｃｐを有し、第１電極１０１を接地して第２電極１０２に負電圧を印加することによって高抵抗状態から低抵抗状態にプログラム（書き込み）し、第２電極１０２を接地して第１電極１０１に負電圧を印加することによって低抵抗状態から高抵抗状態にプログラム（消去）することによっても、実現される。 Further, the same effect as FIG. 2 of the present embodiment has a parasitic capacitance Cp between the first terminal 201 and the first electrode 101, and applies a negative voltage to the second electrode 102 by grounding the first electrode 101. By programming (writing) from the high resistance state to the low resistance state, the second electrode 102 is grounded and a negative voltage is applied to the first electrode 101 to program (erase) from the low resistance state to the high resistance state. Is also realized.

本発明によれば、金属架橋型の抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる際の誤プログラムが防止されることにより、高信頼化と高密度化が可能なスイッチング素子とそのプログラム方法を提供することができる。 According to the present invention, a switching element capable of achieving high reliability and high density by preventing erroneous programming when changing a metal bridge type resistance change element from a low resistance state to a high resistance state and the program thereof are provided. A method can be provided.

以下、突入電流の制御について、実施例を用いて詳しく説明する。 Hereinafter, control of inrush current will be described in detail with reference to examples.

図４は、本実施形態の図２の構成において、突入電流の最大値を低く抑えるために、第２電極１０２に付加される寄生容量Ｃｐによって突入電流が変化する様子を示す。寄生容量Ｃｐが２０ｆＦ以上である場合には、定常電流Ｉｄの２倍以上のピーク電流Ｉｐが流れるのに対して、寄生容量Ｃｐが２０ｆＦ未満である場合には、定常電流Ｉｄの２倍未満となった。定常電流Ｉｄの２倍以上のピーク電流Ｉｐが流れたときには、１６ｋ−ｂｉｔの抵抗変化素子アレイにおいて５ｂｉｔの不良が発生したのに対して、２倍未満である場合には、不良発生はゼロであった。 FIG. 4 shows how the inrush current changes due to the parasitic capacitance Cp added to the second electrode 102 in order to keep the maximum value of the inrush current low in the configuration of FIG. 2 of the present embodiment. When the parasitic capacitance Cp is 20 fF or more, a peak current Ip that is twice or more of the steady current Id flows, whereas when the parasitic capacitance Cp is less than 20 fF, it is less than twice the steady current Id. became. When a peak current Ip more than twice the steady-state current Id flows, a failure of 5 bits occurs in the 16 k-bit variable resistance element array, whereas when it is less than twice, the occurrence of failure is zero. there were.

寄生容量Ｃｐは、配線による寄生容量とトランジスタの容量の合計である。配線間容量はテクノロジーノード（製品世代）にもよるが、１５０〜２００ｆＦ／ｍｍであることから、配線長を１００μｍ以下とすることが好ましい。また、配線長は、抵抗変化素子の電極と端子とを繋ぐ必要から、０μｍよりも大きい。寄生容量Ｃｐは、配線による寄生容量とトランジスタの容量の合計であるため、配線やトランジスタが設けられることで、０ｆＦよりも大きい。 The parasitic capacitance Cp is the sum of the parasitic capacitance due to the wiring and the capacitance of the transistor. Although the capacitance between wirings depends on the technology node (product generation), it is preferably 150 to 200 fF / mm, so that the wiring length is preferably 100 μm or less. Also, the wiring length is larger than 0 μm because it is necessary to connect the electrode of the variable resistance element and the terminal. Since the parasitic capacitance Cp is the sum of the parasitic capacitance due to the wiring and the capacitance of the transistor, the parasitic capacitance Cp is larger than 0 fF by providing the wiring and the transistor.

図５は、本実施形態の図２の構成において、突入電流の最大値を低く抑えるために、抵抗変化素子に印加する電圧を徐々に増加させた場合のダイヤグラムを示す。このとき、第２端子２０２に印加される電位は、ｔ１からｔ６の時間にかけて、徐々に昇圧されてＶｄｄに到達するように制御される。これに対応して、Ｖｓｗは、ｔ１からｔ６の時間にかけて徐々に増大する。 FIG. 5 shows a diagram when the voltage applied to the resistance change element is gradually increased in order to keep the maximum value of the inrush current low in the configuration of FIG. 2 of the present embodiment. At this time, the potential applied to the second terminal 202 is controlled so as to gradually increase to reach Vdd from the time t1 to t6. Correspondingly, Vsw gradually increases from time t1 to time t6.

ここで、ｔ６−ｔ１時間をＶｄｄ到達時間と定義する。この時、Ｖｄｄ到達時間が２００ｐｓであった場合には、定常電流の２倍以上のピーク突入電流が流れ、不良が生じた。これ対して、Ｖｄｄ到達時間が１０ｎｓであった場合には、ピーク突入電流は定常電流の２倍未満となり、不良は発生しなかった。 Here, the time t6-t1 is defined as the Vdd arrival time. At this time, when the Vdd arrival time was 200 ps, a peak inrush current more than twice the steady current flowed and a defect occurred. On the other hand, when the Vdd arrival time was 10 ns, the peak inrush current was less than twice the steady current, and no defect occurred.

すなわち、消去動作においては、抵抗変化素子の電極間の電位は、時間とともに徐々に増加することが好ましい。また、その増加の方法は、連続的であっても段階的であっても良い。 That is, in the erasing operation, it is preferable that the potential between the electrodes of the resistance change element gradually increases with time. Further, the increasing method may be continuous or stepwise.

実施例３では、実施例２で説明したＶｄｄ到達時間の制御をより高精度に行うために、抵抗変化素子に印加される電圧をトランジスタで制御する方法について述べる。図６は、突入電流の最大値を低く抑えるため、トランジスタにより制御する構成について説明する図、図７はその時のダイヤグラムである。 In the third embodiment, a method for controlling the voltage applied to the resistance change element with a transistor in order to perform the control of the Vdd arrival time described in the second embodiment with higher accuracy will be described. FIG. 6 is a diagram for explaining a configuration controlled by a transistor in order to keep the maximum value of the inrush current low, and FIG. 7 is a diagram at that time.

第１電極１０１に接続された第１端子７０１と、第２電極１０２に接続されたトランジスタ７０４、第２端子７０２を有する。第２電極１０２とトランジスタ７０４との間には、寄生容量Ｃｐを有する。トランジスタ７０４の抵抗値はゲート電圧（Ｖｇ）によって制御され、ＮＭＯＳであってもＰＭＯＳであっても良い。 A first terminal 701 connected to the first electrode 101, a transistor 704 connected to the second electrode 102, and a second terminal 702 are included. A parasitic capacitance Cp is provided between the second electrode 102 and the transistor 704. The resistance value of the transistor 704 is controlled by the gate voltage (Vg) and may be NMOS or PMOS.

図７に示すように、時間ｔ１においてＶｄｄの印加を開始し、それとともにトランジスタ７０４のゲート電圧Ｖｇの昇圧を開始する。このとき、Ｖｇが低い場合には、トランジスタ７０４の抵抗が抵抗変化素子の抵抗に比べて高いか、同程度であるため、抵抗変化素子に印加される電圧Ｖｓｗは連続的に増加する。Ｖｇが高い電圧に達すると（時間ｔ６）、Ｖｓｗは十分に高い電圧となり、ｔ２以降では、抵抗変化素子の抵抗状態の変化を生じる。ｔ１からｔ６では、第１電極１０１と第２電極１０２間の電位差Ｖｓｗは連続的に増加するため、突入電流を生じない。これにより消去不良を抑制することができるようになる。 As shown in FIG. 7, application of Vdd is started at time t1, and boosting of the gate voltage Vg of the transistor 704 is started at the same time. At this time, when Vg is low, the resistance of the transistor 704 is higher than or equal to the resistance of the variable resistance element, and thus the voltage Vsw applied to the variable resistance element increases continuously. When Vg reaches a high voltage (time t6), Vsw becomes a sufficiently high voltage, and after t2, the resistance state of the resistance change element changes. From t1 to t6, the potential difference Vsw between the first electrode 101 and the second electrode 102 increases continuously, so that no inrush current occurs. Thereby, it becomes possible to suppress erasure defects.

本実施例と同様の効果は、図６において、第２電極１０２に接続されたトランジスタ７０４を、第２電極１０２ではなく第１電極１０１に接続した構成とし、第２電極１０２を接地して第１電極１０１に負電圧を印加することによっても、実現できる。 In FIG. 6, the same effect as that of this example is that the transistor 704 connected to the second electrode 102 is connected to the first electrode 101 instead of the second electrode 102, and the second electrode 102 is grounded and the second electrode 102 is grounded. This can also be realized by applying a negative voltage to one electrode 101.

実施例４では、実施例３で説明したＶｄｄ到達時間の制御をより高精度に行うため、抵抗変化素子に印加される電圧をトランジスタで制御する他の方法について述べる。 In the fourth embodiment, another method for controlling the voltage applied to the resistance change element with a transistor will be described in order to control the Vdd arrival time described in the third embodiment with higher accuracy.

図８は、突入電流のピーク値を低く抑えるため、トランジスタにより制御する構成について説明する図である。この時のダイヤグラムは図７と同一である。第１電極１０１に接続された第１端子７０１と、第２電極１０２に接続されたトランジスタ７０４、第２端子７０２を有する。第２電極１０２とトランジスタ７０４の間には、寄生容量Ｃｐを有する。トランジスタ７０４の抵抗値はゲート端子７０３に印加される電圧（Ｖｇ）によって制御され、ＮＭＯＳであってもＰＭＯＳであっても良い。ゲート端子７０３とトランジスタ７０４との間には寄生容量Ｃｇを有する。本実施例ではＣｇは２０ｆＦである。 FIG. 8 is a diagram illustrating a configuration controlled by a transistor in order to keep the peak value of the inrush current low. The diagram at this time is the same as FIG. A first terminal 701 connected to the first electrode 101, a transistor 704 connected to the second electrode 102, and a second terminal 702 are included. A parasitic capacitance Cp is provided between the second electrode 102 and the transistor 704. The resistance value of the transistor 704 is controlled by a voltage (Vg) applied to the gate terminal 703 and may be NMOS or PMOS. There is a parasitic capacitance Cg between the gate terminal 703 and the transistor 704. In this embodiment, Cg is 20 fF.

時間ｔ１においてＶｄｄの印加を開始し、それとともにトランジスタ７０４のゲート電圧Ｖｇの昇圧を開始する。このとき、寄生容量Ｃｇを充電するために、トランジスタ７０４に印加されるゲート電圧Ｖｇは連続的に増加する。Ｃｇの充電が完了し、Ｖｇが高い電圧に達すると（時間ｔ６）、Ｖｓｗは十分に高い電圧となり、ｔ２以降では、抵抗変化素子の抵抗状態の変化を生じる。ｔ１からｔ６では、第１電極１０１と第２電極１０２の間の電位差Ｖｓｗは連続的に増加するため、突入電流を生じない。これにより消去不良を抑制することができるようになる。 At time t1, application of Vdd is started, and at the same time, boosting of the gate voltage Vg of the transistor 704 is started. At this time, the gate voltage Vg applied to the transistor 704 continuously increases in order to charge the parasitic capacitance Cg. When charging of Cg is completed and Vg reaches a high voltage (time t6), Vsw becomes a sufficiently high voltage, and after t2, a change in the resistance state of the variable resistance element occurs. From t1 to t6, the potential difference Vsw between the first electrode 101 and the second electrode 102 increases continuously, so that no inrush current occurs. Thereby, it becomes possible to suppress erasure defects.

図９は、本実施形態に係る実施例の抵抗変化素子を用いた不揮発性記憶装置８００の構成を示すブロック図である。 FIG. 9 is a block diagram showing a configuration of a nonvolatile memory device 800 using the variable resistance element of the example according to this embodiment.

図９に示すように、不揮発性記憶装置８００は、ＣＭＯＳ半導体基板上に、メモリ本体部８０１を備えており、メモリ本体部８０１は、メモリセルアレイ８０２、行選択回路８０８、ワード線ドライバＷＬＤとプレート線ドライバＰＬＤとを有する行ドライバ８０９、列選択回路８０３、データの書き込みを行うための書込み回路８０６、端子Ｄｉｎを介して入力データの入力処理を行うデータ入力回路８１５、端子Ｄｏｕｔを介して出力データの出力処理を行うデータ出力回路８０５、を備える。 As shown in FIG. 9, the nonvolatile memory device 800 includes a memory main body 801 on a CMOS semiconductor substrate. The memory main body 801 includes a memory cell array 802, a row selection circuit 808, a word line driver WLD, and a plate. A row driver 809 having a line driver PLD, a column selection circuit 803, a write circuit 806 for writing data, a data input circuit 815 for performing input processing of input data via a terminal Din, and output data via a terminal Dout A data output circuit 805 for performing the output process.

さらに、書込み用電源８１１として、低抵抗（ＬＲ）化用電源（ＯＦＦ化電源８１２）と、高抵抗（ＨＲ）化用電源（ＯＮ化電源８１３）とを備える。ＯＦＦ化電源８１２の出力と及びＯＮ化電源８１３の出力とは、書込み回路８０６に供給される。 Further, as the write power supply 811, a low resistance (LR) power supply (OFF power supply 812) and a high resistance (HR) power supply (ON power supply 813) are provided. The output of the OFF power supply 812 and the output of the ON power supply 813 are supplied to the writing circuit 806.

さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路８１６と、外部から入力されるコントロール信号に基づいて、メモリ本体部８０１の動作及び書込み用電源８１１の動作を制御する制御回路８１０とを備えている。 Furthermore, an address input circuit 816 that receives an address signal input from the outside, and a control circuit 810 that controls the operation of the memory main body 801 and the operation of the write power supply 811 based on the control signal input from the outside are provided. ing.

メモリセルアレイ８０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「抵抗変化素子Ｍ１１、Ｍ１２、・・・」と表す）とを有する。 The memory cell array 802 includes a plurality of word lines WL0, WL1, WL2,... And a plurality of bit lines BL0, BL1, BL2,. And a plurality of NMOS transistors N11, N12, N13, N21 provided corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. N22, N23, N31, N32, N33,... (Hereinafter referred to as “transistors N11, N12,...”) And a plurality of transistors N11, N12,. Resistance change elements M11, M12, M13, M21, M22, M23, M31, M32, M33,... (Hereinafter, “resistance change elements M11, M12,. Having a - "to represent) and.

図９に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。 As shown in FIG. 9, the gates of the transistors N11, N21, N31,... Are connected to the word line WL0, and the gates of the transistors N12, N22, N32,. The gates of N23, N33,... Are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.

また、抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４・・・はビット線ＢＬ０に接続され、抵抗変化素子Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４・・・はビット線ＢＬ２に接続されている。 Further, the resistance change elements M11, M12, M13, M14... Are connected to the bit line BL0, and the resistance change elements M21, M22, M23, M24... Are connected to the bit line BL1, and the resistance change elements M31, M32 are connected. , M33, M34... Are connected to the bit line BL2.

アドレス入力回路８１６は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路８０８へ出力するとともに、列アドレス信号を列選択回路８０３へ出力する（図示せず）。ここで、アドレス信号は、複数のメモリセルＭ１１、Ｍ１２、・・・のうちの選択される特定のメモリセルのアドレスを示す信号である。 The address input circuit 816 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit 808 based on the address signal, and outputs a column address signal to the column selection circuit 803 ( Not shown). Here, the address signal is a signal indicating an address of a specific memory cell selected from among the plurality of memory cells M11, M12,.

制御回路８１０は、データの書き込みサイクルにおいては、後述する選択部で選択されたメモリセルに含まれる抵抗変化素子に対してデータが書き込まれるように書込み用電源８１１と書込み回路８０６とを制御するものであり、ここでは、書込み時のパルス電圧の電圧レベルを指示する電圧設定信号を書込み用電源８１１へ出力し、データ入力回路８１５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路８０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路８１０は、読み出し動作を指示する読み出し信号を出力する。 In the data write cycle, the control circuit 810 controls the write power supply 811 and the write circuit 806 so that data is written to a resistance change element included in a memory cell selected by a selection unit described later. Here, a voltage setting signal for instructing the voltage level of the pulse voltage at the time of writing is output to the power supply 811 for writing, and application of the voltage for writing is applied according to the input data Din input to the data input circuit 815. An instructed write signal is output to the write circuit 806. On the other hand, in the data read cycle, the control circuit 810 outputs a read signal instructing a read operation.

行選択回路８０８は、アドレス入力回路８１６から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ８０９より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。 The row selection circuit 808 receives the row address signal output from the address input circuit 816, and in response to the row address signal, any of the plurality of word lines WL0, WL1, WL2,... A predetermined voltage is applied to the selected word line from the corresponding word line driver circuit WLD.

また、列選択回路８０３は、アドレス入力回路８０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を、非選択ビット線に対しては、非選択電圧を印加する。 The column selection circuit 803 receives the column address signal output from the address input circuit 809, and selects any one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. A write voltage or a read voltage is applied to the selected bit line, and a non-select voltage is applied to the non-selected bit line.

なお、行選択回路８０８及び列選択回路８０３によって、メモリセルアレイ８０２の中から少なくとも１つメモリセルを選択する選択部が構成されている。 Note that the row selection circuit 808 and the column selection circuit 803 constitute a selection unit that selects at least one memory cell from the memory cell array 802.

書込み回路８０６は、制御回路８１０からの制御の下で、選択部で選択されたメモリセルに含まれる抵抗変化素子に対して、書込み用電源８１１から供給される電源に基づく電圧パルスが印加されるように制御する回路であり、ここでは、制御回路８１０から出力された書き込み信号を受け取った場合、列選択回路８０３による選択されたビット線に対して、書き込み用電圧の印加を指示する信号を受けて、書込みモードによって設定された電圧に従った書込みパルスを出力する。 The write circuit 806 applies a voltage pulse based on the power supplied from the write power supply 811 to the resistance change element included in the memory cell selected by the selection unit under the control of the control circuit 810. Here, when a write signal output from the control circuit 810 is received, a signal instructing application of a write voltage to the bit line selected by the column selection circuit 803 is received. The write pulse according to the voltage set by the write mode is output.

図示していないが、抵抗変化素子の抵抗値のオフ／オン比が低い場合には、センスアンプを設けて、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を複数の検知レベルから目的に合わせた１つの検知レベルに従って検出し、ビット線に流れる電流量が検知レベル以上か以下かをデータ「０（低抵抗状態）」か「１（高抵抗状態）」の論理結果として出力し、記憶されているデータの状態を判定する。その結果得られた出力データＤｏｕｔは、データ出力回路８０５を介して、回路外部へ出力される。 Although not shown, when the resistance value of the variable resistance element has a low off / on ratio, a sense amplifier is provided to detect a plurality of amounts of current flowing through the selected bit line to be read in the data read cycle. As a logical result of data “0 (low resistance state)” or “1 (high resistance state)”, whether the amount of current flowing through the bit line is greater than or less than the detection level Output and determine the state of the stored data. Output data Dout obtained as a result is output to the outside of the circuit via the data output circuit 805.

書込み用電源８１１は、低抵抗（ＬＭ）化書込み（単に書き込みともいう）時のパルス電圧を発生するための電源を供給するＯＦＦ化電源８１２と、高抵抗（ＨＭ）化書込み（単に消去ともいう）時のパルス電圧を発生するための電源を供給するＯＮ化電源８１３を有し、ＯＦＦ化電源８１２は書込み回路８０６へ、ＯＮ化電源８１３書込み回路８０６へ入力されている。 The power supply 811 for writing includes an OFF power supply 812 that supplies power for generating a pulse voltage at the time of low resistance (LM) writing (also referred to simply as writing), and high resistance (HM) writing (also referred to as simply erasing). ) Has an ON power supply 813 for supplying power for generating a pulse voltage, and the OFF power supply 812 is input to the write circuit 806 and the ON power supply 813 write circuit 806.

抵抗変化素子の第１電極は、ＢＬ側に接続されており、第２電極はＰＬ側に接続されている。例えば、抵抗状態を高抵抗から低抵抗に変化させる（セット動作する）場合は、ＰＬを接地し、ＢＬに電圧を印加することで、プログラムを行う。プログラム電流はトランジスタの飽和電流によって制御することができる。一方、抵抗状態を低抵抗から高抵抗へ変化させる（リセット動作する）場合には、ＢＬを接地し、ＰＬに消去電圧を印加する。本実施例によれば、ＢＬの寄生容量を２０ｆＦ以下にすることで、消去動作時の突入電流の抑制が可能となり、誤プログラムを防ぐことができるようになる。 The first electrode of the variable resistance element is connected to the BL side, and the second electrode is connected to the PL side. For example, when the resistance state is changed from a high resistance to a low resistance (set operation), programming is performed by grounding PL and applying a voltage to BL. The program current can be controlled by the saturation current of the transistor. On the other hand, when the resistance state is changed from low resistance to high resistance (reset operation), BL is grounded and an erase voltage is applied to PL. According to the present embodiment, by setting the parasitic capacitance of BL to 20 fF or less, it is possible to suppress the inrush current during the erase operation and to prevent erroneous programming.

上記の本発明の実施形態および実施例は、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体装置に関し、半導体基板上の銅多層配線内部に抵抗変化素子を形成する例について説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に搭載したボードやパッケージの銅配線上へも適用することができる。 The embodiments and examples of the present invention described above relate to a semiconductor device having a CMOS circuit which is a field of use as the background of the invention, but an example in which a resistance change element is formed inside a copper multilayer wiring on a semiconductor substrate has been described. However, the present invention is not limited to this, and a semiconductor device having a memory circuit such as a bipolar transistor, a semiconductor device having a logic circuit such as a microprocessor, or a copper wiring on a board or package on which these are simultaneously mounted. Can also be applied.

また、本発明は半導体装置に、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓ）などを接合する際にも適用することができる。また、本発明ではスイッチ機能の例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子にも用いることができる。 The present invention can also be applied to bonding a semiconductor device to an electronic circuit device, an optical circuit device, a quantum circuit device, a micromachine, a MEMS (Micro Electro Mechanical Systems), or the like. In the present invention, the example of the switch function has been mainly described. However, the present invention can also be used for a memory element using both non-volatility and resistance change characteristics.

また、以下の方法で本発明のスイッチング素子を用いた半導体装置を確認することができる。すなわち、パッケージングされた半導体装置のチップから、シリコンダイを取り出し表面研磨することで、抵抗変化素子の平面上での位置を、走査型電子顕微鏡（ＳＥＭ）、もしくは透過型電子顕微鏡（ＴＥＭ）を用いて分析することで特定する。その後、同一試料、もしくは別試料を平面研磨することで、抵抗変化素子に接続されたプログラムトランジスタ、ＢＬ、およびＰＬなどの配線を、同様の方法で特定する。配線間容量とトランジスタの入力容量は、例えばＩＴＲＳロードマップにその世代における標準的な値が記載されているため、ＢＬの寄生容量を配線、およびトランジスタレイアウトから推定することができる。 Further, a semiconductor device using the switching element of the present invention can be confirmed by the following method. That is, a silicon die is taken out from the chip of the packaged semiconductor device, and the surface is polished so that the position of the variable resistance element on the plane can be measured with a scanning electron microscope (SEM) or a transmission electron microscope (TEM). Identify by using and analyzing. Thereafter, by polishing the same sample or another sample, wirings such as program transistors, BL, and PL connected to the resistance change element are specified by the same method. Since the inter-wiring capacitance and the input capacitance of the transistor have standard values for that generation in the ITRS roadmap, for example, the parasitic capacitance of BL can be estimated from the wiring and the transistor layout.

本発明は上記の実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。 The present invention is not limited to the above-described embodiment, and various modifications are possible within the scope of the invention described in the claims, and these are also included in the scope of the present invention. Needless to say.

また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。 Moreover, although a part or all of said embodiment may be described also as the following additional remarks, it is not restricted to the following.

付記
（付記１）
第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子。
（付記２）
前記抵抗変化膜は固体電解質を有し、前記第１電極は銅を有し、前記第２電極はルテニウムを有する、付記１記載のスイッチング素子。
（付記３）
前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極が接地側に接続され前記第２電極が正電圧側に接続された、あるいは、前記第２電極が接地側に接続され前記第１電極が負電圧側に接続された、付記１または２記載のスイッチング素子。
（付記４）
前記第２電極にトランジスタを接続し、前記トランジスタにより前記正電圧を印加する、付記１から３の内の１項記載のスイッチング素子。
（付記５）
前記寄生容量は、前記トランジスタの容量成分と、前記第２電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、付記４記載のスイッチング素子。
（付記６）
前記配線の長さは１００μｍ以下である、付記５記載のスイッチング素子。
（付記７）
前記第１電極にトランジスタを接続し、前記トランジスタにより前記負電圧を印加する、付記１から３の内の１項記載のスイッチング素子。
（付記８）
前記寄生容量は、前記トランジスタの容量成分と、前記第１電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、付記７記載のスイッチング素子。
（付記９）
前記配線の長さは１００μｍ以下である、付記８記載のスイッチング素子。
（付記１０）
第１電極と、寄生容量が２０ｆＦ以下の第２電極と、前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法。
（付記１１）
前記正電圧あるいは前記負電圧の大きさは時間とともに増大する、付記１０記載のスイッチング素子のプログラム方法。
（付記１２）
前記正電圧は前記第２電極に接続されたトランジスタから供給される、付記１０または１１記載のスイッチング素子のプログラム方法。
（付記１３）
前記正電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、付記１２記載のスイッチング素子のプログラム方法。
（付記１４）
前記負電圧は前記第１電極に接続されたトランジスタから供給される、付記１０または１１記載のスイッチング素子のプログラム方法。
（付記１５）
前記負電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、請求項１４記載のスイッチング素子のプログラム方法。 Appendix (Appendix 1)
A first electrode; a second electrode having a parasitic capacitance of 20 fF or less; and a resistance according to a potential difference between the first electrode and the second electrode. A switching element having a resistance change layer whose value increases or decreases and whose resistance value in a low resistance state is 3 kΩ or less.
(Appendix 2)
The switching element according to claim 1, wherein the variable resistance film includes a solid electrolyte, the first electrode includes copper, and the second electrode includes ruthenium.
(Appendix 3)
When programming the variable resistance layer from a low resistance state to a high resistance state, the first electrode is connected to the ground side and the second electrode is connected to the positive voltage side, or the second electrode is connected to the ground side. The switching element according to appendix 1 or 2, wherein the first electrode is connected to the negative voltage side.
(Appendix 4)
4. The switching element according to claim 1, wherein a transistor is connected to the second electrode, and the positive voltage is applied by the transistor.
(Appendix 5)
The switching element according to appendix 4, wherein the parasitic capacitance includes a capacitance component of the transistor and a capacitance component of a wiring connecting the second electrode and the transistor.
(Appendix 6)
The switching element according to appendix 5, wherein the wiring has a length of 100 μm or less.
(Appendix 7)
4. The switching element according to claim 1, wherein a transistor is connected to the first electrode, and the negative voltage is applied by the transistor.
(Appendix 8)
The switching element according to appendix 7, wherein the parasitic capacitance includes a capacitance component of the transistor and a capacitance component of a wiring connecting the first electrode and the transistor.
(Appendix 9)
The switching element according to appendix 8, wherein the length of the wiring is 100 μm or less.
(Appendix 10)
A first electrode; a second electrode having a parasitic capacitance of 20 fF or less; and a resistance according to a potential difference between the first electrode and the second electrode. And switching the resistance change layer from a low resistance state to a high resistance state in the switching element having a resistance change layer having a resistance value of 3 kΩ or less in a low resistance state. A switching element programming method in which a positive voltage is applied to the second electrode by grounding, or a negative voltage is applied to the first electrode by grounding the second electrode.
(Appendix 11)
The switching element programming method according to appendix 10, wherein the magnitude of the positive voltage or the negative voltage increases with time.
(Appendix 12)
12. The switching element programming method according to appendix 10 or 11, wherein the positive voltage is supplied from a transistor connected to the second electrode.
(Appendix 13)
The switching element programming method according to appendix 12, wherein the magnitude of the positive voltage and the pulse width are controlled by controlling the gate voltage of the transistor.
(Appendix 14)
12. The switching element programming method according to appendix 10 or 11, wherein the negative voltage is supplied from a transistor connected to the first electrode.
(Appendix 15)
15. The switching element programming method according to claim 14, wherein the magnitude of the negative voltage and the pulse width are controlled by controlling the gate voltage of the transistor.

１０１第１電極
１０２第２電極
１０３抵抗変化膜
２０１、７０１第１端子
２０２、７０２第２端子
７０３ゲート端子
７０４トランジスタ 101 1st electrode 102 2nd electrode 103 Resistance change film 201,701 1st terminal 202,702 2nd terminal 703 Gate terminal 704 Transistor

Claims

第１電極と、
寄生容量が２０ｆＦ以下の第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子。 A first electrode;
A second electrode having a parasitic capacitance of 20 fF or less;
A resistance provided between the first electrode and the second electrode, the resistance value increasing or decreasing according to a potential difference between the first electrode and the second electrode, and a resistance value in a low resistance state of 3 kΩ or less A switching element.

前記抵抗変化膜は固体電解質を有し、前記第１電極は銅を有し、前記第２電極はルテニウムを有する、請求項１記載のスイッチング素子。 The switching element according to claim 1, wherein the variable resistance film includes a solid electrolyte, the first electrode includes copper, and the second electrode includes ruthenium.

前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極が接地側に接続され前記第２電極が正電圧側に接続された、あるいは、前記第２電極が接地側に接続され前記第１電極が負電圧側に接続された、請求項１または２記載のスイッチング素子。 When programming the variable resistance layer from a low resistance state to a high resistance state, the first electrode is connected to the ground side and the second electrode is connected to the positive voltage side, or the second electrode is connected to the ground side. The switching element according to claim 1 or 2, wherein the first electrode is connected to the negative voltage side.

前記第２電極にトランジスタを接続し、前記トランジスタにより前記正電圧を印加する、請求項１から３の内の１項記載のスイッチング素子。 4. The switching element according to claim 1, wherein a transistor is connected to the second electrode, and the positive voltage is applied by the transistor. 5.

前記寄生容量は、前記トランジスタの容量成分と、前記第２電極と前記トランジスタとを繋ぐ配線の容量成分とを有する、請求項４記載のスイッチング素子。 The switching element according to claim 4, wherein the parasitic capacitance includes a capacitance component of the transistor and a capacitance component of a wiring connecting the second electrode and the transistor.

前記配線の長さは１００μｍ以下である、請求項５記載のスイッチング素子。 The switching element according to claim 5, wherein a length of the wiring is 100 μm or less.

第１電極と、
寄生容量が２０ｆＦ以下の第２電極と、
前記第１電極と前記第２電極との間に設けられ、前記第１電極と前記第２電極との間の電位差に応じて抵抗値が増減する、低抵抗状態の抵抗値が３ｋΩ以下の抵抗変化層と、を有するスイッチング素子のプログラム方法において、
前記抵抗変化層を低抵抗状態から高抵抗状態にプログラムする場合、前記第１電極を接地して前記第２電極に正電圧を印加する、あるいは、前記第２電極を接地して前記第１電極に負電圧を印加する、スイッチング素子のプログラム方法。 A first electrode;
A second electrode having a parasitic capacitance of 20 fF or less;
A resistance provided between the first electrode and the second electrode, the resistance value increasing or decreasing according to a potential difference between the first electrode and the second electrode, and a resistance value in a low resistance state of 3 kΩ or less A switching element having a change layer,
When programming the variable resistance layer from a low resistance state to a high resistance state, the first electrode is grounded and a positive voltage is applied to the second electrode, or the second electrode is grounded and the first electrode is grounded. A switching element programming method in which a negative voltage is applied to the switching element.

前記正電圧あるいは前記負電圧の大きさは時間とともに増大する、請求項７記載のスイッチング素子のプログラム方法。 The switching element programming method according to claim 7, wherein the magnitude of the positive voltage or the negative voltage increases with time.

前記正電圧は前記第２電極に接続されたトランジスタから供給される、請求項７または８記載のスイッチング素子のプログラム方法。 9. The switching element programming method according to claim 7, wherein the positive voltage is supplied from a transistor connected to the second electrode.

前記正電圧の大きさとパルス幅とは、前記トランジスタのゲート電圧の制御によって制御される、請求項９記載のスイッチング素子のプログラム方法。 The switching element programming method according to claim 9, wherein the magnitude of the positive voltage and the pulse width are controlled by controlling the gate voltage of the transistor.