JP6137180B2 - Programming circuit, semiconductor device, and programming method - Google Patents

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Description

本発明は、抵抗変化型不揮発性素子（以下、「抵抗変化素子」と称す）にデータを書き込むためのプログラミング回路、該プログラミング回路を備える半導体装置及び抵抗変化素子のプログラミング方法に関する。   The present invention relates to a programming circuit for writing data to a variable resistance nonvolatile element (hereinafter referred to as “resistance variable element”), a semiconductor device including the programming circuit, and a programming method for the variable resistance element.

近年、低消費電力で、大容量のデータを高速に書き換えることが可能な不揮発性メモリとして、メモリセルに抵抗変化素子を備えるＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）、ＰＲＡＭ（フェイズチェンジ・ランダム・アクセス・メモリ）、ＲｅＲＡＭ（レジスティブ・ランダム・アクセス・メモリ）等が注目されている。   In recent years, MRAM (Magnetic Random Access Memory), PRAM (Phase Change Random, Memory), which has a resistance change element in a memory cell, is a non-volatile memory that can rewrite a large amount of data at high speed with low power consumption. Access memory), ReRAM (resistive random access memory), etc. are attracting attention.

例えば、ＭＲＡＭは、外部の磁場によって設定された強磁性体の磁化方向が、該磁場を除いた後でも強磁性体内で残留する特性を利用してデータを記憶する記憶装置である。   For example, the MRAM is a storage device that stores data by using the characteristic that the magnetization direction of a ferromagnetic material set by an external magnetic field remains in the ferromagnetic material even after the magnetic field is removed.

ＭＲＡＭの各メモリセルで用いる抵抗変化素子は、例えば２つの強磁性体層と該２つの強磁性体層に挟まれた絶縁層とを有する構成である。これら２つの強磁性体層のうち、一方の強磁性体層（固定層）の磁化方向を参照磁化方向とし、他方の強磁性体層（自由層）の磁化方向を記憶するデータに応じて変更する。この抵抗変化素子は、２つの強磁性体層の磁化方向の一致／不一致によって絶縁層に流れるトンネル電流が異なり、異なる２つのトンネル電流、すなわち異なる２つの電気抵抗に対して論理「１」または「０」が割り当てられる。   The resistance change element used in each memory cell of the MRAM has, for example, a configuration having two ferromagnetic layers and an insulating layer sandwiched between the two ferromagnetic layers. Of these two ferromagnetic layers, the magnetization direction of one ferromagnetic layer (fixed layer) is the reference magnetization direction, and the magnetization direction of the other ferromagnetic layer (free layer) is changed according to the stored data. To do. In this resistance change element, the tunnel currents flowing in the insulating layers differ depending on the coincidence / mismatch of the magnetization directions of the two ferromagnetic layers, and logic “1” or “ 0 "is assigned.

データの書き込み時においては、記憶させるデータにしたがって電流方向を決定し、この電流によって誘起される磁場によりデータ記憶用の強磁性体層（自由層）の磁化方向を設定する。   At the time of data writing, the current direction is determined according to the data to be stored, and the magnetization direction of the ferromagnetic layer (free layer) for data storage is set by the magnetic field induced by this current.

ＭＲＡＭに対するデータ書き込み方法としては、自由層の近傍に設けた書き込み配線に電流を流し、該電流で発生する磁場により自由層の磁化方向を反転させる電流磁場書き込み方式がある。また、抵抗変化素子に直接電流を流すことで自由層の磁化方向を反転させるスピン注入磁化反転方式もある。   As a data writing method for the MRAM, there is a current magnetic field writing method in which a current is passed through a write wiring provided in the vicinity of the free layer and the magnetization direction of the free layer is reversed by a magnetic field generated by the current. There is also a spin injection magnetization reversal method in which the magnetization direction of the free layer is reversed by passing a current directly through the resistance change element.

ＰＲＡＭは、外部から供給される電流によって相変化物質が結晶状態または非結晶状態へ変化する特性を利用してデータを記憶する記憶装置である。ＰＲＡＭの各メモリセルで用いる抵抗変化素子は、２つの電極と該２つの電極に挟まれた相変化物質から成る相変化層とを有する構成である。この抵抗変化素子は、相変化層の結晶構造の違いによって電気抵抗が異なり、これら異なる２つの電気抵抗に対して論理「１」または「０」が割り当てられる。   The PRAM is a storage device that stores data by using a characteristic that a phase change material changes to a crystalline state or an amorphous state by an externally supplied current. The resistance change element used in each memory cell of the PRAM has a configuration including two electrodes and a phase change layer made of a phase change material sandwiched between the two electrodes. This resistance change element has different electric resistance depending on the crystal structure of the phase change layer, and logic “1” or “0” is assigned to these two different electric resistances.

ＰＲＡＭに対するデータの書き込み方法としては、記憶させるデータに対応するパルス状の電流を抵抗変化素子に流すことで相変化層の結晶構造を変化させる方法がある。ＰＲＡＭのメモリセルで用いる代表的な相変化物質としては、カルコゲナイド合金が知られており、例えばゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）から成るＧｅ２Ｓｂ２Ｔｅ５がある。この相変化物質は、一般に「ＧＳＴ」と呼ばれる。   As a method of writing data to the PRAM, there is a method of changing the crystal structure of the phase change layer by flowing a pulsed current corresponding to the data to be stored through the resistance change element. As a typical phase change material used in a PRAM memory cell, a chalcogenide alloy is known, for example, Ge2Sb2Te5 made of germanium (Ge), antimony (Sb), and tellurium (Te). This phase change material is commonly referred to as “GST”.

相変化物質（ＧＳＴ）は、パルス状の電流（プログラミング電流）が流れることで発生するジュール熱により結晶状態または非結晶状態へ可逆的に変化する。一般に、相変化物質が結晶化した状態はセット状態と呼ばれ、セット状態における相変化物質は電気抵抗が小さくなる。一方、相変化物質が非結晶化した状態はリセット状態と呼ばれ、リセット状態における相変化物質はセット状態よりも電気抵抗が大きくなる。相変化物質（ＧＳＴ）をリセット状態に変化させる場合は、比較的大きい電流を短いパルス幅で流す。一方、相変化物質（ＧＳＴ）をセット状態に変化させる場合は、リセットプログラミング電流パルスよりも小さい電流を長いパルス幅で流す。   The phase change material (GST) reversibly changes to a crystalline state or an amorphous state by Joule heat generated by flowing a pulsed current (programming current). Generally, the state in which the phase change material is crystallized is called a set state, and the phase change material in the set state has a low electrical resistance. On the other hand, the state in which the phase change material is non-crystallized is called a reset state, and the phase change material in the reset state has a higher electrical resistance than the set state. When the phase change material (GST) is changed to the reset state, a relatively large current is allowed to flow with a short pulse width. On the other hand, when changing the phase change material (GST) to the set state, a current smaller than the reset programming current pulse is supplied with a long pulse width.

ＲｅＲＡＭは、外部から電圧や電流が供給されることで内部に導電性パスが形成される、または該形成された導電性パスが消失する特性を備えた抵抗変化素子、すなわちスイッチング素子を用いてデータを記憶する記憶装置である。   ReRAM uses a variable resistance element, that is, a switching element, having a characteristic that a conductive path is formed inside when a voltage or current is supplied from the outside, or the formed conductive path disappears. Is a storage device.

ＲｅＲＡＭの各メモリセルで用いる抵抗変化素子は、２つの電極と該２つの電極に挟まれた抵抗変化素子膜とを有する構成である。この抵抗変化素子は、抵抗変化素子膜内に形成される導電性パス（フィラメント）の有無や形状によって電気抵抗が異なり、これら異なる電気抵抗に対して、例えば論理「１」または「０」が割り当てられる。   The variable resistance element used in each memory cell of the ReRAM has a configuration including two electrodes and a variable resistance element film sandwiched between the two electrodes. This resistance change element has different electric resistances depending on the presence or absence and shape of conductive paths (filaments) formed in the resistance change element film. For example, logic “1” or “0” is assigned to these different electric resistances. It is done.

ＲｅＲＡＭにデータを書き込む場合、記憶させるデータに対応する電圧値、電流値及びパルス幅を決定し、抵抗変化素子膜の内部に形成するフィラメント構造を設定する。   When writing data into the ReRAM, the voltage value, current value, and pulse width corresponding to the data to be stored are determined, and the filament structure formed inside the resistance change element film is set.

例えば、非特許文献１には、ＲｅＲＡＭに適用可能なスイッチング素子（抵抗変化素子）として、電界等の印加により内部でイオンが自由に動くことができる固体であるイオン伝導体を備え、該イオン伝導体中における金属イオンの移動及び電気化学反応を利用して導電性パス（フィラメント）の形成／消失を制御できる固体電解質スイッチが記載されている。   For example, Non-Patent Document 1 includes, as a switching element (resistance change element) applicable to ReRAM, an ion conductor that is a solid in which ions can freely move by application of an electric field or the like, and the ion conduction A solid electrolyte switch is described that can control the formation / disappearance of conductive paths (filaments) using the movement of metal ions and electrochemical reactions in the body.

非特許文献１に開示されたスイッチング素子は、イオン伝導体から成るイオン伝導層と、イオン伝導層を挟んで対向して設けられた第１電極（活性電極）及び第２電極（不活性電極）とを有する構成である。第１電極はイオン伝導層に金属イオンを供給する役割を有する。第２電極からはイオン伝導層に金属イオンが供給されない。   The switching element disclosed in Non-Patent Document 1 includes an ion conductive layer made of an ion conductor, and a first electrode (active electrode) and a second electrode (inactive electrode) provided to face each other across the ion conductive layer. It is the structure which has. The first electrode has a role of supplying metal ions to the ion conductive layer. Metal ions are not supplied from the second electrode to the ion conductive layer.

この非特許文献１に開示されたスイッチング素子の動作について簡単に説明する。   The operation of the switching element disclosed in Non-Patent Document 1 will be briefly described.

例えば、上記スイッチング素子の不活性電極を接地し、活性電極に正電圧を印加すると、イオン伝導層中の金属イオンが金属となって析出する。このとき、活性電極中の金属が金属イオンとなってイオン伝導層に溶け込むことで、イオン伝導層内の正負イオンのバランスが維持される。イオン伝導層中で析出した金属は、活性電極と不活性電極とを接続する金属架橋（フィラメント）を形成し、この金属架橋により活性電極と不活性電極とが接続されることでスイッチング素子がオン状態になる。   For example, when the inert electrode of the switching element is grounded and a positive voltage is applied to the active electrode, metal ions in the ion conductive layer are deposited as metal. At this time, the metal in the active electrode becomes metal ions and dissolves in the ion conductive layer, so that the balance of positive and negative ions in the ion conductive layer is maintained. The metal deposited in the ion conductive layer forms a metal bridge (filament) that connects the active electrode and the inert electrode, and the switching element is turned on by connecting the active electrode and the inert electrode by this metal bridge. It becomes a state.

一方、上記オン状態において、活性電極を接地して不活性電極に正電圧を印加すると、上記と逆の電気化学反応により金属架橋の一部が溶解して消失する。これにより、活性電極と不活性電極との接続が切れてスイッチング素子がオフ状態になる。   On the other hand, when the active electrode is grounded and a positive voltage is applied to the inactive electrode in the ON state, a part of the metal bridge is dissolved and disappears due to the reverse electrochemical reaction. As a result, the connection between the active electrode and the inactive electrode is disconnected, and the switching element is turned off.

ところで、上記ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等で用いる抵抗変化素子では、回路面積の増大を招くことなく、該抵抗変化素子を含む各メモリセルに対して所望のデータを書き込む（プログラミング）ために、適切な書込み電流を流すことが重要である。   By the way, in the variable resistance element used in the MRAM, PRAM, ReRAM, etc., it is appropriate to write (program) desired data in each memory cell including the variable resistance element without increasing the circuit area. It is important to pass a write current.

図１は、背景技術の抵抗素子を備えたメモリセルの等価回路を示す回路図である。   FIG. 1 is a circuit diagram showing an equivalent circuit of a memory cell including a resistance element of the background art.

図１に示すように、背景技術のメモリセルは、記憶しているデータによって電気抵抗が異なる、一端がプレートライン（ＰＬ）１０２に接続された抵抗変化素子１０１と、抵抗変化素子１０１の他端とビットラインライン（ＢＬ）１０３間に挿入され、ワードライン（ＷＬ）１０５に印加される信号電圧（ワード電圧）によってオンまたはオフし、オン時に抵抗変化素子１０１の他端をビットラインライン（ＢＬ）１０３と接続するアクセストランジスタ（ＡＴ）１０６とを有する。ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等では、図１に示したメモリセルがマトリクス状に配置されることで、データを保持するメモリセルアレイが形成される。   As shown in FIG. 1, the memory cell of the background art has a resistance change element 101 having one end connected to a plate line (PL) 102 and the other end of the resistance change element 101 having different electric resistances depending on stored data. Is turned on or off by a signal voltage (word voltage) applied to the word line (WL) 105, and the other end of the resistance change element 101 is connected to the bit line line (BL) when turned on. ) 103 and an access transistor (AT) 106 connected to 103. In MRAM, PRAM, ReRAM, and the like, the memory cells shown in FIG. 1 are arranged in a matrix to form a memory cell array that holds data.

図１に示した抵抗変化素子１０１にデータを書込む場合、例えばビットラインライン（ＢＬ）１０３を接地し、プレートライン（ＰＬ）１０２に所定のプログラミング電圧を印加する。また、プレートライン（ＰＬ）１０２にプログラミング電圧が印加されている状態で、ワードライン（ＷＬ）１０５にパルス状の信号電圧を印加することでアクセストランジスタ（ＡＴ）１０６をオンさせ、抵抗変化素子１０１に所要のパルス電流を流す。   When data is written to the variable resistance element 101 shown in FIG. 1, for example, the bit line line (BL) 103 is grounded and a predetermined programming voltage is applied to the plate line (PL) 102. Further, in the state where the programming voltage is applied to the plate line (PL) 102, the access transistor (AT) 106 is turned on by applying a pulsed signal voltage to the word line (WL) 105, and the resistance change element 101. The required pulse current is supplied to

このような構成のメモリセルでは、データの書き込み（プログラミング）時に抵抗変化素子１０１へ流れる電流の大きさがアクセストランジスタ（ＡＴ）１０６の電流駆動能力に依存する。そのため、大きいプログラミング電流が必要な場合は、電流駆動能力が大きいアクセストランジスタ（ＡＴ）１０６、すなわち大面積のアクセストランジスタ（ＡＴ）１０６が必要になる。抵抗変化素子１０１には、例えばプログラミング電流が大きいほど、プログラミング後の電気抵抗が小さくなる特性を有するものがあり、そのような抵抗変化素子１０１を用いる場合は比較的大きいプログラミング電流が必要になる。   In the memory cell having such a configuration, the magnitude of the current flowing to the variable resistance element 101 during data writing (programming) depends on the current driving capability of the access transistor (AT) 106. Therefore, when a large programming current is required, an access transistor (AT) 106 having a large current driving capability, that is, a large area access transistor (AT) 106 is required. Some variable resistance elements 101 have a characteristic that the electrical resistance after programming decreases as the programming current increases, for example. When such variable resistance element 101 is used, a relatively large programming current is required.

しかしながら、大面積のアクセストランジスタ（ＡＴ）１０６は、抵抗変化素子１０１を用いてデータを記憶する半導体装置の高集積化や記憶容量の大容量化を阻害する要因となってしまう。   However, the large-area access transistor (AT) 106 becomes a factor that hinders high integration of a semiconductor device that stores data using the resistance change element 101 and an increase in storage capacity.

なお、抵抗変化素子のプログラミング電流自体を低減する手法は、例えば特許文献１に記載されている。また、プログラミング時における半導体装置のピーク電源電流を抑制する手法は、例えば特許文献２に記載されている。   A technique for reducing the programming current itself of the variable resistance element is described in Patent Document 1, for example. A technique for suppressing the peak power supply current of the semiconductor device during programming is described in Patent Document 2, for example.

特許文献１には、上記ＭＲＡＭ用の抵抗変化素子に対して、２つの電流源回路を用いて生成した、立ち上がり時にオーバーシュートする波形の電流を供給することで、プログラミング電流の実効値を低減すると共に、プログラミング時間（パルス幅）を短縮することが記載されている。   In Patent Document 1, an effective value of a programming current is reduced by supplying a current having a waveform that overshoots at the time of rising, generated by using two current source circuits, to the resistance change element for MRAM. Along with this, it is described that the programming time (pulse width) is shortened.

また、特許文献２には、上記ＰＲＡＭにキャパシタあるいはチャージポンプ回路を設け、該キャパシタやチャージポンプ回路が備えるキャパシタに蓄積させておいた電荷を、プログラミング時に抵抗変化素子へ供給することで、プログラミング時におけるＰＲＡＭのピーク電源電流を抑制することが記載されている。   Further, in Patent Document 2, a capacitor or a charge pump circuit is provided in the PRAM, and the charge accumulated in the capacitor included in the capacitor or the charge pump circuit is supplied to the variable resistance element at the time of programming. Suppressing the peak power supply current of the PRAM.

上述した特許文献１に記載された技術は、抵抗変化素子にデータを書き込むための回路に加えてオーバーシュートを有する電流波形を生成するための回路（電流源）が必要になる。そのため、メモリセル毎の回路面積の増大を招いてしまう。   The technique described in Patent Document 1 described above requires a circuit (current source) for generating a current waveform having an overshoot in addition to a circuit for writing data to the variable resistance element. Therefore, the circuit area for each memory cell is increased.

また、特許文献２に記載された技術は、抵抗変化素子へ所要のプログラミング電流を供給するために、比較的大きい容量のキャパシタあるいは大きい容量のキャパシタを含むチャージポンプ回路が必要になる。そのため、特許文献２に記載された技術でも、回路面積の増大を招いてしまう。   Further, the technique described in Patent Document 2 requires a relatively large capacitor or a charge pump circuit including a large capacitor in order to supply a required programming current to the variable resistance element. Therefore, even the technique described in Patent Document 2 causes an increase in circuit area.

すなわち、特許文献１や２に記載された技術は、プログラミング電流やプログラミング時における半導体装置のピーク電源電流を抑制できても、半導体装置の高集積化や記憶容量の大容量化に寄与するものではない。   That is, the techniques described in Patent Documents 1 and 2 do not contribute to high integration of a semiconductor device and an increase in storage capacity even if the programming current and the peak power supply current of the semiconductor device during programming can be suppressed. Absent.

特許４８３７０１３号明細書Japanese Patent No. 4837013 特開２００８−１６５９６４号公報JP 2008-165964 A

M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", vol. 58, no. 12, pp.4398-4405, (2011).M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", vol. 58, no. 12 , pp.4398-4405, (2011).

そこで、本発明は、高集積化や記憶容量の大容量化が可能な、抵抗変化素子にデータを書き込むためのプログラミング回路、該プログラミング回路を備えた半導体装置及び該抵抗変化素子のプログラミング方法を提供することを目的とする。   Accordingly, the present invention provides a programming circuit for writing data to a resistance change element, a semiconductor device including the programming circuit, and a method for programming the resistance change element, which can be highly integrated and have a large storage capacity. The purpose is to do.

上記目的を達成するため本発明のプログラミング回路は、所定の電圧が印加され電流が流れることで、状態が変化して電気抵抗が変化する抵抗変化素子と、
前記抵抗変化素子の接地側端子と接地電位間に接続される第１負荷容量と、
前記抵抗変化素子の接地側端子と接地電位間に接続される、直列に接続された切り替えトランジスタ及び第２負荷容量と、
を有する。 In order to achieve the above object, the programming circuit of the present invention includes a variable resistance element that changes its state and changes its electrical resistance when a predetermined voltage is applied and a current flows.
A first load capacitor connected between a ground side terminal of the variable resistance element and a ground potential;
A switching transistor and a second load capacitor connected in series connected between a ground-side terminal of the variable resistance element and a ground potential;
Have

一方、本発明の半導体装置は、上記プログラミング回路と、
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する。On the other hand, the semiconductor device of the present invention includes the programming circuit,
A drive circuit that applies a predetermined voltage to the variable resistance element and supplies a current necessary for the change in the electrical resistance to the variable resistance element;
Have

また、本発明の抵抗変化素子のプログラミング方法は、外部から供給される、所定の電流が流れることで電気抵抗が変化する抵抗変化素子のプログラミング方法であって、
前記抵抗変化素子の接地側端子と接地電位間に第１負荷容量を接続しておき、
前記抵抗変化素子の接地側端子と接地電位間に、さらに直列に接続された切り替えトランジスタ及び第２負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第１負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給し、
前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第２負荷容量を前記抵抗変化素子の接地側端子と接続し、
前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第２負荷容量を前記抵抗変化素子の接地側端子から切り離す方法である。 Further, the resistance change element programming method of the present invention is a resistance change element programming method in which an electrical resistance is changed by flowing a predetermined current supplied from the outside,
A first load capacitor is connected between the ground side terminal of the variable resistance element and the ground potential;
A switching transistor and a second load capacitor connected in series are further connected between the ground side terminal of the variable resistance element and the ground potential,
Supplying a current having a waveform having an overshoot, including an inrush current generated to charge the first load capacity when supplying a current necessary for the change in the electrical resistance ;
When the state of the resistance change element changes, the switching transistor is turned on to connect the second load capacitor to the ground side terminal of the resistance change element,
In the reading of the resistance value of the variable resistance element, the switching transistor is turned off to disconnect the second load capacitor from the ground side terminal of the variable resistance element .

背景技術の抵抗素子を備えたメモリセルの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the memory cell provided with the resistive element of background art. 第１の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the programming circuit of the resistance change element of 1st Embodiment. 図２に示した抵抗変化素子の一構成例を示す模式図である。FIG. 3 is a schematic diagram illustrating a configuration example of a resistance change element illustrated in FIG. 2. 図２に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。FIG. 3 is a schematic diagram illustrating a waveform example of a programming current flowing through the variable resistance element illustrated in FIG. 2. 第２の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the programming circuit of the resistance change element of 2nd Embodiment. 図５に示したプログラミング回路を備える半導体装置の一構成例を示す回路図である。FIG. 6 is a circuit diagram illustrating a configuration example of a semiconductor device including the programming circuit illustrated in FIG. 5. 図６に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。It is a schematic diagram which shows the example of a waveform of the programming current which flows into the resistance change element shown in FIG. 第３の実施の形態のプログラミング回路を備える半導体装置の一構成例を示す回路図である。It is a circuit diagram which shows the example of 1 structure of a semiconductor device provided with the programming circuit of 3rd Embodiment. 図８に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。It is a schematic diagram which shows the example of a waveform of the programming current which flows into the resistance change element shown in FIG. ビットライン駆動回路及びプレートライン駆動回路の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of a bit line drive circuit and a plate line drive circuit. プログラミング条件を変えたときの抵抗変化素子の抵抗値の分布を示すグラフである。It is a graph which shows distribution of the resistance value of a resistance change element when programming conditions are changed. 本発明の半導体装置の要部の構成例を示すブロック図である。It is a block diagram which shows the structural example of the principal part of the semiconductor device of this invention.

次に本発明について図面を参照して説明する。
（第１の実施の形態）
まず本発明の第１の実施の形態について図面を用いて説明する。Next, the present invention will be described with reference to the drawings.
(First embodiment)
First, a first embodiment of the present invention will be described with reference to the drawings.

以下では、抵抗変化素子として、上記非特許文献１に記載された固体電解質スイッチ（スイッチング素子）を用いる例で説明する。後述する第２の実施の形態〜第５の実施の形態についても同様である。   Below, the example which uses the solid electrolyte switch (switching element) described in the said nonpatent literature 1 is demonstrated as a resistance change element. The same applies to second to fifth embodiments described later.

図２は、第１の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。   FIG. 2 is a circuit diagram illustrating a configuration example of a resistance variable element programming circuit according to the first embodiment.

図２に示すように、第１の実施の形態のプログラミング回路は、抵抗変化素子２０１及び負荷容量２０４を備える。   As illustrated in FIG. 2, the programming circuit according to the first embodiment includes a resistance change element 201 and a load capacitor 204.

抵抗変化素子２０１は、一端がプレートライン（ＰＬ）２０２に接続され、他端がビットライン（ＢＬ）２０３に接続されている。負荷容量２０４は、ビットライン（ＢＬ）２０３と接地電位間に接続されている。負荷容量２０４は、例えばビットライン（ＢＬ）２０３の寄生容量で実現すればよい。負荷容量２０４をビットライン（ＢＬ）２０３の寄生容量で実現する場合、例えば所望の容量に応じてビットライン（ＢＬ）２０３の配線幅を設定すればよい。なお、負荷容量２０４は、固定容量素子で実現してもよい。   The variable resistance element 201 has one end connected to the plate line (PL) 202 and the other end connected to the bit line (BL) 203. The load capacitor 204 is connected between the bit line (BL) 203 and the ground potential. The load capacitance 204 may be realized by a parasitic capacitance of the bit line (BL) 203, for example. When the load capacitor 204 is realized by the parasitic capacitance of the bit line (BL) 203, for example, the wiring width of the bit line (BL) 203 may be set according to a desired capacitance. Note that the load capacitor 204 may be realized by a fixed capacitor.

図３は、図２に示した抵抗変化素子の一構成例を示す模式図である。   FIG. 3 is a schematic diagram illustrating a configuration example of the resistance change element illustrated in FIG. 2.

図３に示す抵抗変化素子は、内部で金属イオンの移動が可能なイオン伝導体３０１と、イオン伝導体３０１を挟んで配置された不活性電極３０３及び活性電極３０２とを備える。イオン伝導体３０１には、酸化物、有機ポリマー、カルコゲナイド等から成る薄膜が用いられる。不活性電極３０３には、ＰｔやＲｕ等の金属電極が用いられる。活性電極３０２には、ＣｕやＡｇ、あるいはそれらの金属を含む電極が用いられる。   The resistance change element shown in FIG. 3 includes an ion conductor 301 capable of moving metal ions therein, and an inactive electrode 303 and an active electrode 302 arranged with the ion conductor 301 interposed therebetween. For the ion conductor 301, a thin film made of an oxide, an organic polymer, chalcogenide, or the like is used. A metal electrode such as Pt or Ru is used for the inactive electrode 303. As the active electrode 302, an electrode containing Cu, Ag, or a metal thereof is used.

次に、第１の実施の形態の抵抗変化素子２０１のプログラミング方法について図面を用いて説明する。   Next, a programming method for the variable resistance element 201 according to the first embodiment will be described with reference to the drawings.

ここでは、図３に示した抵抗変化素子２０１の活性電極３０２が図２に示したプレートライン（ＰＬ）２０２に接続され、図３に示した不活性電極３０３が図２に示したビットライン（ＢＬ）２０３に接続されているものとする。また、ここでは、ビットライン（ＢＬ）２０３を接地し、プレートライン（ＰＬ）２０２に正電圧を印加して抵抗変化素子２０１に電流を流すことで、該抵抗変化素子２０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。   Here, the active electrode 302 of the resistance change element 201 shown in FIG. 3 is connected to the plate line (PL) 202 shown in FIG. 2, and the inactive electrode 303 shown in FIG. BL) 203. Further, here, the bit line (BL) 203 is grounded, a positive voltage is applied to the plate line (PL) 202, and a current flows through the resistance change element 201, so that the resistance change element 201 is lowered from the high resistance state. An example of programming to the resistance state will be described.

図４は、図２に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。   FIG. 4 is a schematic diagram showing a waveform example of a programming current flowing through the variable resistance element shown in FIG.

第１の実施の形態では、時刻ｔ１において、図２に示したプレートライン（ＰＬ）２０２にパルス幅Ｗｐ（ｔ２−ｔ１）のプログラミング電圧を印加する。プログラミング電圧は、抵抗変化素子２０１の電気抵抗を変化させる（状態を変化させる）のに必要な電圧値に設定される。   In the first embodiment, at time t1, a programming voltage having a pulse width Wp (t2-t1) is applied to the plate line (PL) 202 shown in FIG. The programming voltage is set to a voltage value required to change the electrical resistance of the resistance change element 201 (change the state).

プレートライン（ＰＬ）２０２にパルス状のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時、抵抗変化素子２０１には、負荷容量２０４を充電するための、矢印で示す突入電流が流れる。すなわち、抵抗変化素子２０１に流れる電流ＩWは、図４に示すように突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後プログラミング電圧と抵抗変化素子２０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。When a pulsed programming voltage is applied to the plate line (PL) 202, an inrush current indicated by an arrow flows through the resistance change element 201 to charge the load capacitor 204 when the programming voltage rises. That is, the current I W flowing through the resistance change element 201 has an overshoot (maximum current Imax) in the inrush current generation period W 1 as shown in FIG. 4, and is then determined by the programming voltage and the resistance value of the resistance change element 201. A waveform in which a substantially constant current Iset flows is obtained.

なお、プログラミング時、図４に示す突入電流を発生させるためには、抵抗変化素子２０１の接地側端子（電流の下流側）に負荷容量２０４が接続されている必要がある。一方、抵抗変化素子２０１は、低抵抗状態から高抵抗状態へ変化させるために、図２に示したプレートライン（ＰＬ）２０２を接地し、ビットライン（ＢＬ）２０３にプログラミング電圧を印加することで、上記とは逆方向へプログラミング電流を流すこともある。   During programming, in order to generate the inrush current shown in FIG. 4, the load capacitor 204 needs to be connected to the ground side terminal (downstream side of the current) of the resistance change element 201. On the other hand, the resistance change element 201 grounds the plate line (PL) 202 shown in FIG. 2 and applies a programming voltage to the bit line (BL) 203 in order to change from the low resistance state to the high resistance state. In some cases, a programming current is passed in the opposite direction.

一般に、抵抗変化素子２０１は、高抵抗状態から低抵抗状態へ変化させるために流すプログラミング電流の値と、低抵抗状態から高抵抗状態へ変化させるために流すプログラミング電流の値とが異なり、その材料や素子構造によっていずれか一方のプログラミング電流が他方のプログラミング電流よりも大きく設定される。したがって、負荷容量２０４は、例えば抵抗変化素子２０１に対してより大きいプログラミング電流を流すときに、抵抗変化素子２０１の接地側端子、すなわち電流の下流側に位置するように配置すればよい。このことは後述する第２の実施の形態〜第５の実施の形態でも同様である。   In general, the resistance change element 201 has a different programming current value for changing from a high resistance state to a low resistance state and a programming current value for changing from a low resistance state to a high resistance state. Depending on the element structure, one of the programming currents is set larger than the other programming current. Therefore, for example, when a larger programming current is passed through the resistance change element 201, the load capacitor 204 may be arranged so as to be positioned on the ground side terminal of the resistance change element 201, that is, on the downstream side of the current. The same applies to the second to fifth embodiments described later.

本実施形態によれば、抵抗変化素子２０１の接地電位側に負荷容量２０４を備えることで、上記特許文献１のように、電流源回路等を追加することなく抵抗変化素子２０１にオーバーシュートを有するプログラミング電流を流すことができる。そのため、プログラミング電流の実効値を低減することが可能であり、プログラミング時間（パルス幅）を短縮できる。また、負荷容量２０４は、例えばビットラインＢＬの寄生容量で実現できるため、回路面積の増大を招くことが無い。したがって、抵抗変化素子を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。   According to the present embodiment, by providing the load capacitance 204 on the ground potential side of the resistance change element 201, the resistance change element 201 has an overshoot without adding a current source circuit or the like as in Patent Document 1 described above. A programming current can flow. Therefore, the effective value of the programming current can be reduced, and the programming time (pulse width) can be shortened. Further, since the load capacitor 204 can be realized by, for example, the parasitic capacitance of the bit line BL, the circuit area is not increased. Therefore, high integration of a semiconductor device including a resistance change element and an increase in storage capacity can be realized.

（第２の実施の形態）
次に本発明の第２の実施の形態について図面を用いて説明する。(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to the drawings.

図５は、第２の実施の形態の抵抗変化素子のプログラミング回路の構成例を示す回路図である。   FIG. 5 is a circuit diagram illustrating a configuration example of a resistance variable element programming circuit according to the second embodiment.

図５に示すように、第２の実施の形態のプログラミング回路は、抵抗変化素子５０１、負荷容量５０４及びアクセストランジスタ（ＡＴ）５０６を備える。   As shown in FIG. 5, the programming circuit of the second embodiment includes a resistance change element 501, a load capacitor 504, and an access transistor (AT) 506.

抵抗変化素子５０１は、その一端がアクセストランジスタ（ＡＴ）５０６を介してプレートライン（ＰＬ）５０２に接続され、他端がビットライン（ＢＬ）５０３に接続されている。負荷容量５０４は、ビットライン（ＢＬ）５０３と接地電位間に接続されている。負荷容量５０４は、第１の実施の形態と同様に、例えばビットライン（ＢＬ）５０３の寄生容量で実現すればよい。負荷容量５０４は、固定容量素子で実現してもよい。   One end of the resistance change element 501 is connected to the plate line (PL) 502 via the access transistor (AT) 506, and the other end is connected to the bit line (BL) 503. The load capacitor 504 is connected between the bit line (BL) 503 and the ground potential. The load capacitor 504 may be realized by a parasitic capacitance of the bit line (BL) 503, for example, as in the first embodiment. The load capacity 504 may be realized by a fixed capacity element.

アクセストランジスタ（ＡＴ）５０６には、例えばＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタが用いられる。アクセストランジスタ（ＡＴ）５０６のゲート電極はワードライン（ＷＬ）５０５と接続され、アクセストランジスタ（ＡＴ）５０６のドレイン電極は抵抗変化素子５０１の一端と接続され、アクセストランジスタ（ＡＴ）５０６のソース電極はプレートライン（ＰＬ）５０２と接続されている。すなわち、アクセストランジスタ（ＡＴ）５０６は、抵抗変化素子５０１と、抵抗変化素子５０１に所定のプログラミング電圧を印加すると共に、電気抵抗の変化に必要な電流を抵抗変化素子５０１に供給する電圧源（不図示）との間に直列に接続される。   As the access transistor (AT) 506, for example, an NMOS (Negative channel Metal Oxide Semiconductor) transistor is used. The gate electrode of access transistor (AT) 506 is connected to word line (WL) 505, the drain electrode of access transistor (AT) 506 is connected to one end of resistance change element 501, and the source electrode of access transistor (AT) 506 is A plate line (PL) 502 is connected. In other words, the access transistor (AT) 506 applies a predetermined programming voltage to the variable resistance element 501 and the variable resistance element 501 and supplies a voltage source (non-current) that supplies a current necessary for a change in electrical resistance to the variable resistance element 501. Are connected in series.

図６は、図５に示したプログラミング回路を備える半導体装置の一構成例を示す回路図である。   FIG. 6 is a circuit diagram showing a configuration example of a semiconductor device including the programming circuit shown in FIG.

図６に示すように、図５に示したプログラミング回路は、データを記憶するメモリセルＭＣとして用いることができる。プレートライン（ＰＬ）５０２には、図５に示した抵抗変化素子５０１に格納されたデータを読み出すための回路であるリードアンプ５０７が接続される。ビットライン（ＢＬ）５０３には該ビットライン（ＢＬ）５０３の電位を制御するための制御トランジスタ５０９が接続されている。   As shown in FIG. 6, the programming circuit shown in FIG. 5 can be used as a memory cell MC for storing data. Connected to the plate line (PL) 502 is a read amplifier 507 which is a circuit for reading data stored in the variable resistance element 501 shown in FIG. A control transistor 509 for controlling the potential of the bit line (BL) 503 is connected to the bit line (BL) 503.

図６に示す抵抗変化素子５０１に格納されたデータを読み出す場合、例えばビットライン（ＢＬ）５０３を接地し、プレートライン（ＰＬ）５０２に一定の読み出し用の電流を供給する。この状態でアクセストランジスタ（ＡＴ）５０６に所定のワード電圧を印加してオンさせると、プレートライン（ＰＬ）５０２に抵抗変化素子５０１の抵抗値に対応する電圧が発生する。リードアンプ５０７は、予め生成された所定の参照電圧とプレートライン（ＰＬ）５０２の電圧とを比較することで、抵抗変化素子５０１の抵抗値、すなわち抵抗変化素子５０１で記憶している論理「１」または「０」を検出できる。   When data stored in the resistance change element 501 shown in FIG. 6 is read, for example, the bit line (BL) 503 is grounded, and a constant read current is supplied to the plate line (PL) 502. In this state, when a predetermined word voltage is applied to the access transistor (AT) 506 to turn it on, a voltage corresponding to the resistance value of the resistance change element 501 is generated on the plate line (PL) 502. The read amplifier 507 compares the resistance value of the resistance change element 501, that is, the logic “1” stored in the resistance change element 501 by comparing a predetermined reference voltage generated in advance with the voltage of the plate line (PL) 502. "Or" 0 "can be detected.

次に第２の実施の形態のプログラミング方法について図面を用いて説明する。   Next, a programming method according to the second embodiment will be described with reference to the drawings.

ここでは、第１の実施の形態と同様に、抵抗変化素子５０１の活性電極（図３参照）がアクセストランジスタ（ＡＴ）５０６を介してプレートライン（ＰＬ）５０２に接続され、抵抗変化素子５０１の不活性電極がビットライン（ＢＬ）５０３に接続されるものとする。また、ここでは、制御トランジスタ５０９を用いてビットライン（ＢＬ）５０３を接地し、プレートライン（ＰＬ）５０２に正電圧（プログラミング電圧）を印加した状態でアクセストランジスタ（ＡＴ）５０６をオンすることで抵抗変化素子５０１に電流を流し、該抵抗変化素子５０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。   Here, as in the first embodiment, the active electrode (see FIG. 3) of the resistance change element 501 is connected to the plate line (PL) 502 via the access transistor (AT) 506, and the resistance change element 501 It is assumed that the inactive electrode is connected to the bit line (BL) 503. Also, here, the bit line (BL) 503 is grounded using the control transistor 509, and the access transistor (AT) 506 is turned on while a positive voltage (programming voltage) is applied to the plate line (PL) 502. An example in which a current is passed through the resistance change element 501 and the resistance change element 501 is programmed from a high resistance state to a low resistance state will be described.

図７は、図６に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。   FIG. 7 is a schematic diagram showing a waveform example of a programming current flowing through the variable resistance element shown in FIG.

図７に示すように、第２の実施の形態では、まず時刻ｔ１において、図６に示したプレートライン（ＰＬ）５０２にプログラミング電圧ＶＰＬを印加する。プログラミング電圧ＶＰＬは抵抗変化素子５０１の電気抵抗を変化させるのに必要な電圧値に設定すればよい。   As shown in FIG. 7, in the second embodiment, first, at time t1, the programming voltage VPL is applied to the plate line (PL) 502 shown in FIG. The programming voltage VPL may be set to a voltage value necessary for changing the electric resistance of the resistance change element 501.

次に、時刻ｔ２において、図６に示したワードライン（ＷＬ）５０５に所定のワード電圧ＶＷＬを印加してアクセストランジスタ（ＡＴ）５０６をオンさせ、抵抗変化素子５０１にプログラミング電圧ＶＰＬを印加する。   Next, at time t2, a predetermined word voltage VWL is applied to the word line (WL) 505 shown in FIG. 6 to turn on the access transistor (AT) 506, and a programming voltage VPL is applied to the resistance change element 501.

抵抗変化素子５０１にプログラミング電圧ＶＰＬが印加されると、該プログラミング電圧ＶＰＬの立ち上がり時、抵抗変化素子５０１には、負荷容量５０４を充電するための突入電流が流れる。すなわち、抵抗変化素子５０１の電流Ｉｓｎは、突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後、プログラミング電圧ＶＰＬと抵抗変化素子５０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。   When the programming voltage VPL is applied to the resistance change element 501, an inrush current for charging the load capacitor 504 flows through the resistance change element 501 when the programming voltage VPL rises. That is, the current Isn of the resistance change element 501 has an overshoot (maximum current Imax) in the inrush current generation period W1, and then a substantially constant current Iset determined by the programming voltage VPL and the resistance value of the resistance change element 501. It becomes a flowing waveform.

抵抗変化素子５０１に対するプログラミングが終了すると、時刻ｔ４において、ワードライン（ＷＬ）５０５に対するワード電圧ＶＷＬの印加を停止してアクセストランジスタ（ＡＴ）５０６をオフさせ、抵抗変化素子５０１に対するプログラミング電圧の印加を停止する。最後に、時刻ｔ５において、図６に示したプレートライン（ＰＬ）５０２に対するプログラミング電圧ＶＰＬの印加を停止する。   When programming to the resistance change element 501 is completed, at time t4, the application of the word voltage VWL to the word line (WL) 505 is stopped, the access transistor (AT) 506 is turned off, and the programming voltage is applied to the resistance change element 501. Stop. Finally, at time t5, application of the programming voltage VPL to the plate line (PL) 502 shown in FIG. 6 is stopped.

本実施形態によれば、アクセストランジスタ（ＡＴ）５０６及び抵抗変化素子５０１を含むメモリセルＭＣに負荷容量５０４を備えることで、第１の実施の形態と同様に、電流源回路等を追加することなく抵抗変化素子５０１にオーバーシュートを有するプログラミング電流を流すことが可能になる。そのため、プログラミング電流の実効値を低減することが可能であり、プログラミング時間（パルス幅）を短縮できる。また、負荷容量５０４は、例えばビットライン（ＢＬ）５０３の寄生容量で実現できるため、回路面積の増大を招くことが無い。したがって、抵抗変化素子５０１を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。
（第３の実施の形態）
次に本発明の第３の実施の形態について図面を用いて説明する。According to the present embodiment, by providing the memory cell MC including the access transistor (AT) 506 and the resistance change element 501 with the load capacitor 504, a current source circuit or the like is added as in the first embodiment. In other words, a programming current having an overshoot can be supplied to the variable resistance element 501. Therefore, the effective value of the programming current can be reduced, and the programming time (pulse width) can be shortened. Further, since the load capacitor 504 can be realized by, for example, the parasitic capacitance of the bit line (BL) 503, the circuit area is not increased. Therefore, high integration of a semiconductor device including the resistance change element 501 and an increase in storage capacity can be realized.
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to the drawings.

図８は、第３の実施の形態のプログラミング回路を備える半導体装置の一構成例を示す回路図である。   FIG. 8 is a circuit diagram illustrating a configuration example of a semiconductor device including the programming circuit according to the third embodiment.

図８に示すように、第３の実施の形態のプログラミング回路は、抵抗変化素子９０１、切り替えトランジスタ９０８、第１負荷容量９０４、第２負荷容量９１０及びアクセストランジスタ（ＡＴ）９０６を備える。   As shown in FIG. 8, the programming circuit of the third embodiment includes a resistance change element 901, a switching transistor 908, a first load capacitor 904, a second load capacitor 910, and an access transistor (AT) 906.

抵抗変化素子９０１は、その一端がアクセストランジスタ（ＡＴ）９０６を介してプレートライン（ＰＬ）９０２に接続され、他端がビットライン（ＢＬ）９０３に接続されている。   One end of the resistance change element 901 is connected to the plate line (PL) 902 via the access transistor (AT) 906, and the other end is connected to the bit line (BL) 903.

第１負荷容量９０４は、ビットライン（ＢＬ）９０３と接地電位間に接続されている。第１負荷容量９０４は、第１及び第２の実施の形態と同様にビットライン（ＢＬ）９０３の寄生容量で実現すればよい。第１負荷容量９０４は、固定容量素子で実現してもよい。   The first load capacitor 904 is connected between the bit line (BL) 903 and the ground potential. The first load capacitor 904 may be realized by the parasitic capacitance of the bit line (BL) 903 as in the first and second embodiments. The first load capacitor 904 may be realized by a fixed capacitor element.

第２負荷容量９１０は、その一端が接地電位と接続され、他端が切り替えトランジスタ９０８を介してビットライン（ＢＬ）９０３と接続されている。すなわち、切り替えトランジスタ９０８及び第２負荷容量９１０は、直列に接続されて、抵抗変化素子９０１の接地側端子と接地電位間に挿入されている。第２負荷容量９１０は、例えば固定容量素子で実現すればよい。   The second load capacitor 910 has one end connected to the ground potential and the other end connected to the bit line (BL) 903 via the switching transistor 908. That is, the switching transistor 908 and the second load capacitor 910 are connected in series and inserted between the ground-side terminal of the resistance change element 901 and the ground potential. The second load capacitor 910 may be realized by a fixed capacitor element, for example.

アクセストランジスタ（ＡＴ）９０６には、例えばＮＭＯＳトランジスタが用いられる。アクセストランジスタ（ＡＴ）９０６のゲート電極はワードライン（ＷＬ）９０５と接続され、アクセストランジスタ（ＡＴ）９０６のドレイン電極は抵抗変化素子９０１の一端と接続され、アクセストランジスタ（ＡＴ）９０６のソース電極はプレートライン（ＰＬ）９０２と接続されている。すなわち、アクセストランジスタ（ＡＴ）９０６は、抵抗変化素子９０１に所定のプログラミング電圧を印加すると共に、電気抵抗の変化に必要な電流を抵抗変化素子９０１に供給する電圧源（不図示）と、抵抗変化素子９０１との間に直列に接続される。   As the access transistor (AT) 906, for example, an NMOS transistor is used. The gate electrode of access transistor (AT) 906 is connected to word line (WL) 905, the drain electrode of access transistor (AT) 906 is connected to one end of resistance change element 901, and the source electrode of access transistor (AT) 906 is A plate line (PL) 902 is connected. That is, the access transistor (AT) 906 applies a predetermined programming voltage to the resistance change element 901, and supplies a voltage source (not shown) that supplies a current necessary for changing the electrical resistance to the resistance change element 901. The element 901 is connected in series.

プレートライン（ＰＬ）９０２には、抵抗変化素子９０１に格納されたデータを読み出すための回路であるリードアンプ９０７が接続されている。ビットライン（ＢＬ）９０３には該ビットライン（ＢＬ）９０３の電位を制御するための制御トランジスタ９０９が接続されている。   A read amplifier 907 that is a circuit for reading data stored in the resistance change element 901 is connected to the plate line (PL) 902. A control transistor 909 for controlling the potential of the bit line (BL) 903 is connected to the bit line (BL) 903.

次に第３の実施の形態のプログラミング方法について図面を用いて説明する。   Next, a programming method according to the third embodiment will be described with reference to the drawings.

ここでは、第１及び第２の実施の形態と同様に、抵抗変化素子９０１の活性電極（図３参照）がアクセストランジスタ（ＡＴ）９０６を介してプレートライン（ＰＬ）９０２に接続され、抵抗変化素子９０１の不活性電極がビットライン（ＢＬ）９０３に接続されるものとする。また、ここでは、制御トランジスタ９０９を用いてビットライン（ＢＬ）９０３を接地し、プレートライン（ＰＬ）９０２に正電圧（プログラミング電圧）を印加した状態でアクセストランジスタ（ＡＴ）９０６をオンすることで抵抗変化素子９０１に電流を流し、該抵抗変化素子９０１を高抵抗状態から低抵抗状態へプログラミングする例で説明する。   Here, as in the first and second embodiments, the active electrode (see FIG. 3) of the resistance change element 901 is connected to the plate line (PL) 902 via the access transistor (AT) 906 to change the resistance. It is assumed that the inactive electrode of the element 901 is connected to the bit line (BL) 903. Also, here, the control transistor 909 is used to ground the bit line (BL) 903 and the access transistor (AT) 906 is turned on while a positive voltage (programming voltage) is applied to the plate line (PL) 902. An example will be described in which a current is passed through the resistance change element 901 and the resistance change element 901 is programmed from a high resistance state to a low resistance state.

図９は、図８に示した抵抗変化素子に流れるプログラミング電流の波形例を示す模式図である。なお、図９は、プログラミング時に図８に示した抵抗変化素子９０１に流れる電流波形のみを示している。プレートライン（ＰＬ）９０２、ビットライン（ＢＬ）９０３及びワードライン（ＷＬ）９０５に印加する電圧波形は、図７に示した第２の実施の形態と同様である。図９に示すｔ１は図７に示したｔ２に相当し、図９に示すｔ２は図７に示したｔ４に相当する。   FIG. 9 is a schematic diagram showing a waveform example of a programming current flowing through the variable resistance element shown in FIG. FIG. 9 shows only the waveform of a current flowing through the resistance change element 901 shown in FIG. 8 during programming. The voltage waveforms applied to the plate line (PL) 902, the bit line (BL) 903, and the word line (WL) 905 are the same as those in the second embodiment shown in FIG. 9 corresponds to t2 shown in FIG. 7, and t2 shown in FIG. 9 corresponds to t4 shown in FIG.

図９に示すように、第３の実施の形態においても、アクセストランジスタ（ＡＴ）９０６がオンして抵抗変化素子９０１に所定のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時、抵抗変化素子９０１には、第１負荷容量９０４を充電するための突入電流が流れる。すなわち、抵抗変化素子９０１に流れる電流ＩWは、図９に示すように突入電流の発生期間Ｗ１においてオーバーシュート（最大電流Ｉｍａｘ）を有し、その後プログラミング電圧と抵抗変化素子９０１の抵抗値で決まるほぼ一定の電流Ｉｓｅｔが流れる波形となる。As shown in FIG. 9, also in the third embodiment, when the access transistor (AT) 906 is turned on and a predetermined programming voltage is applied to the resistance change element 901, the resistance change occurs at the rise of the programming voltage. An inrush current for charging the first load capacitor 904 flows through the element 901. That is, the current I W flowing through the resistance change element 901 has an overshoot (maximum current Imax) in the inrush current generation period W1, as shown in FIG. 9, and is then determined by the programming voltage and the resistance value of the resistance change element 901 A waveform in which a substantially constant current Iset flows is obtained.

本実施形態では、抵抗変化素子９０１のプログラミング（状態変化）時、切り替えトランジスタ９０８をオンさせることで、ビットライン（ＢＬ）９０３と接地電位間に第１負荷容量９０４と共に第２負荷容量９１０も接続可能な構成である。切り替えトランジスタ９０８は、不図示の制御部から供給される制御信号にしたがってオン／オフされる。ビットライン（ＢＬ）９０３に第１負荷容量９０４及び第２負荷容量９１０が接続されている場合、プログラミング電圧の立ち上がり時、抵抗変化素子９０１には、第１負荷容量９０４及び第２負荷容量９１０をそれぞれ充電するための突入電流が流れる。そのため、抵抗変化素子９０１には突入電流の発生期間Ｗ２においてオーバーシュート（最大電流Ｉｍａｘ）を有する電流が流れる。但し、Ｗ１＜Ｗ２である。   In the present embodiment, when the resistance change element 901 is programmed (state change), the switching transistor 908 is turned on to connect the first load capacitor 904 and the second load capacitor 910 between the bit line (BL) 903 and the ground potential. This is a possible configuration. The switching transistor 908 is turned on / off according to a control signal supplied from a control unit (not shown). When the first load capacitor 904 and the second load capacitor 910 are connected to the bit line (BL) 903, the first load capacitor 904 and the second load capacitor 910 are connected to the resistance change element 901 when the programming voltage rises. Inrush currents for charging each flow. Therefore, a current having an overshoot (maximum current Imax) flows through the resistance change element 901 in the inrush current generation period W2. However, W1 <W2.

第３の実施の形態によれば、第１及び第２の実施の形態と同様の効果が得られると共に、切り替えトランジスタ９０８をオンまたはオフさせることでプログラミング電流のオーバーシュート期間を変化させることができる。そのため、抵抗変化素子９０１がプログラミング電流の大きさによって状態変化後の抵抗値が異なる素子である場合、切り替えトランジスタ９０８をオンさせることで、抵抗変化素子９０１の状態変化後の抵抗値をより小さく設定できる。   According to the third embodiment, the same effects as those of the first and second embodiments can be obtained, and the overshoot period of the programming current can be changed by turning the switching transistor 908 on or off. . Therefore, when the resistance change element 901 has a different resistance value after the state change depending on the magnitude of the programming current, the resistance value after the state change of the resistance change element 901 is set smaller by turning on the switching transistor 908. it can.

なお、本実施形態の構成では、ビットライン（ＢＬ）９０３と接地電位間に接続する負荷容量を大きくすると、抵抗変化素子９０１に格納されたデータを読み出す場合に、プレートライン（ＰＬ）９０２の電圧が安定するまでに時間を要し、データの読み出し速度が遅くなる可能性がある。そのため、データを読み出す場合（抵抗変化素子９０１の抵抗値の読み出し時）は、切り替えトランジスタ９０８をオフさせてビットライン（ＢＬ）９０３から第２負荷容量９１０を切り離しておくことが望ましい。
（第４の実施の形態）
次に本発明の第４の実施の形態について図面を用いて説明する。In the configuration of this embodiment, when the load capacitance connected between the bit line (BL) 903 and the ground potential is increased, the voltage of the plate line (PL) 902 is read when data stored in the resistance change element 901 is read. Takes time to stabilize, and there is a possibility that the data reading speed becomes slow. Therefore, when reading data (when reading the resistance value of the resistance change element 901), it is desirable to turn off the switching transistor 908 and disconnect the second load capacitor 910 from the bit line (BL) 903.
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to the drawings.

第４の実施の形態では、上述した第１の実施の形態〜第３の実施の形態で示した抵抗変化素子のプログラミング時に用いる、ビットラインを駆動するためのビットライン駆動回路、並びにプレートラインを駆動するためのプレートライン駆動回路について説明する。   In the fourth embodiment, the bit line driving circuit for driving the bit line and the plate line used for programming the resistance change element shown in the first to third embodiments are described. A plate line driving circuit for driving will be described.

図１０は、ビットライン駆動回路及びプレートライン駆動回路の一構成例を示す回路図である。図１０に示すビットライン駆動回路（ＢＤ）１２Ａは、半導体装置が備えるビットライン（ＢＬ）毎にそれぞれ設けられ、図１０に示すプレートライン駆動回路（ＰＤ）１２Ｂは、半導体装置が備えるプレートライン（ＰＬ）毎にそれぞれ設けられる。   FIG. 10 is a circuit diagram illustrating a configuration example of the bit line driving circuit and the plate line driving circuit. A bit line driving circuit (BD) 12A shown in FIG. 10 is provided for each bit line (BL) included in the semiconductor device, and a plate line driving circuit (PD) 12B shown in FIG. PL) is provided for each.

図１０に示すように、ビットライン駆動回路（ＢＤ）１２Ａ及びプレートライン駆動回路（ＰＤ）１２Ｂは、抵抗変化素子１００１、負荷容量１００４及びアクセストランジスタ（ＡＴ）１００６を含むメモリセル（ＭＣ）の両端に接続される。   As shown in FIG. 10, the bit line driving circuit (BD) 12A and the plate line driving circuit (PD) 12B are arranged at both ends of a memory cell (MC) including a resistance change element 1001, a load capacitor 1004, and an access transistor (AT) 1006. Connected to.

ビットライン駆動回路（ＢＤ）１２Ａは、電圧源とビットライン（ＢＬ）間に接続されるＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタＰＴ１と、ビットライン（ＢＬ）と接地ノード間に接続されるＮＭＯＳトランジスタＮＴ１と、カラムデコーダ（不図示）から送信される列選択信号ＣＳＬにしたがってメモリセルにデータを書き込む（プログラミング）タイミングを示すタイミング制御信号ＣＳＬＰ及び／ＣＳＬＮを生成するタイミング制御回路１１１０と、メモリセル（ＭＣ）に書き込むデータである書込データＷＤＡＴＡとタイミング制御信号ＣＳＬＰとの論理積を出力し、ＰＭＯＳトランジスタＰＴ１を駆動するＮＡＮＤゲートＮＡＮＤ１と、書込データＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとの論理和を出力し、ＮチャネルＭＯＳトランジスタＮＴ１を駆動するＮＯＲゲートＮＯＲ１とを有する。   The bit line driving circuit (BD) 12A includes a PMOS (Positive channel Metal Oxide Semiconductor) transistor PT1 connected between the voltage source and the bit line (BL), and an NMOS transistor connected between the bit line (BL) and the ground node. NT1, a timing control circuit 1110 for generating timing control signals CSLP and / CSLN indicating timing for writing (programming) data in the memory cell in accordance with a column selection signal CSL transmitted from a column decoder (not shown), and a memory cell ( MC) outputs the logical product of the write data WDATA, which is the data to be written to MC), and the timing control signal CSLP, and calculates the logical sum of the NAND gate NAND1 that drives the PMOS transistor PT1, and the write data WDATA and the timing control signal / CSLN. Output And a NOR gate NOR1 to drive the N-channel MOS transistor NT1.

プレートライン駆動回路（ＰＤ）１２Ｂは、電圧源とプレートライン（ＰＬ）間に接続されるＰＭＯＳトランジスタＰＴ２と、プレートライン（ＰＬ）と接地ノード間に接続されるＮＭＯＳトランジスタＮＴ２と、カラムデコーダ（不図示）から送信される列選択信号ＣＳＬにしたがってメモリセル（ＭＣ）にデータを書き込む（プログラミング）タイミングを示すタイミング制御信号ＣＳＬＰ及び／ＣＳＬＮを生成するタイミング制御回路１１２０と、書込データ／ＷＤＡＴＡとタイミング制御信号ＣＳＬＰとの論理積を出力し、ＰＭＯＳトランジスタＰＴ２を駆動するＮＡＮＤゲートＮＡＮＤ２と、書込データ／ＷＤＡＴＡとタイミング制御信号／ＣＳＬＮとの論理和を出力し、ＮＭＯＳトランジスタＮＴ２を駆動するＮＯＲゲートＮＯＲ２とを有する。   The plate line driving circuit (PD) 12B includes a PMOS transistor PT2 connected between the voltage source and the plate line (PL), an NMOS transistor NT2 connected between the plate line (PL) and the ground node, and a column decoder (not shown). A timing control circuit 1120 for generating timing control signals CSLP and / CSLN indicating a timing for writing (programming) data in the memory cell (MC) in accordance with a column selection signal CSL transmitted from the figure, and write data / WDATA and timing A logical product of the control signal CSLP is output, a NAND gate NAND2 that drives the PMOS transistor PT2, a logical sum of the write data / WDATA and the timing control signal / CSLN, and a NOR gate NO that drives the NMOS transistor NT2 And a 2.

このような構成において、例えば図１０に示す抵抗変化素子１００１を高抵抗状態から低抵抗状態にプログラミングする場合、まず列選択信号ＣＳＬにしたがって、ビットライン駆動回路（ＢＤ）が備えるＮチャネルＭＯＳトランジスタＮＴ１およびプレートライン駆動回路（ＰＤ）が備えるＰチャネルＭＯＳトランジスタＰＴ２をそれぞれオンさせる。このとき、抵抗変化素子１００１では非活性電極（図３参照）が接地される。   In such a configuration, for example, when programming the variable resistance element 1001 shown in FIG. 10 from the high resistance state to the low resistance state, first, according to the column selection signal CSL, the N channel MOS transistor NT1 included in the bit line driving circuit (BD). The P channel MOS transistors PT2 included in the plate line driving circuit (PD) are turned on. At this time, in the variable resistance element 1001, the inactive electrode (see FIG. 3) is grounded.

次に、アクセストランジスタ（ＡＴ）１００６のゲート電極にパルス状のワード電圧を印加することでオンさせる。このとき、抵抗変化素子１００１の活性電極（図３参照）には所定のプログラミング電圧（電源電圧ＶＰＬ）が印加される。   Next, it is turned on by applying a pulsed word voltage to the gate electrode of the access transistor (AT) 1006. At this time, a predetermined programming voltage (power supply voltage VPL) is applied to the active electrode (see FIG. 3) of the resistance change element 1001.

抵抗変化素子１００１に所定のプログラミング電圧が印加されると、該プログラミング電圧の立ち上がり時に、抵抗変化素子１００１には負荷容量１００４を充電するための突入電流が流れる。そのため、抵抗変化素子１００１には、第１の実施の形態〜第３の実施の形態で示したようにオーバーシュートを有する電流が流れ、その後、プログラミング電圧と抵抗変化素子１００１の抵抗値で決まるほぼ一定の電流が流れる。そのため、電流源回路等を追加することなく抵抗変化素子１００１にオーバーシュートを有するプログラミング電流を流すことが可能になる。   When a predetermined programming voltage is applied to the resistance change element 1001, an inrush current for charging the load capacitor 1004 flows through the resistance change element 1001 when the programming voltage rises. Therefore, a current having an overshoot flows through the resistance change element 1001 as described in the first to third embodiments, and then is almost determined by the programming voltage and the resistance value of the resistance change element 1001. A constant current flows. Therefore, a programming current having an overshoot can be supplied to the resistance change element 1001 without adding a current source circuit or the like.

図１１は、プログラミング条件を変えたときの抵抗変化素子の抵抗値の分布を示すグラフである。図１１は、抵抗変化素子を高抵抗状態から低抵抗状態にプログラミングしたときの、アクセストランジスタ（ＡＴ）の面積（ゲート幅）に対する抵抗変化素子の抵抗値の変化の様子を示している。なお、抵抗変化素子には、上述した固体電解質スイッチを用いるものとする。また、抵抗変化素子のプログラミングには、図１０に示した回路を用いて行うものとする。図１１（ａ）、(ｂ)では、グラフの縦軸を「パーセント」とすることで、総測定数に対する測定値（抵抗値）の分布を示している。   FIG. 11 is a graph showing the distribution of resistance values of the variable resistance element when the programming conditions are changed. FIG. 11 shows how the resistance value of the variable resistance element changes with respect to the area (gate width) of the access transistor (AT) when the variable resistance element is programmed from the high resistance state to the low resistance state. In addition, the solid electrolyte switch mentioned above shall be used for a resistance change element. In addition, the resistance change element is programmed using the circuit shown in FIG. In FIGS. 11A and 11B, the distribution of measured values (resistance values) with respect to the total number of measurements is shown by setting the vertical axis of the graph to “percent”.

図１１（ａ）は、負荷容量が２ｆＦ以下であり、アクセストランジスタ（ＡＴ）のゲート幅Ｗを０．２μｍ、０．３μｍ、０．５μｍ、１μｍに変化させた場合の抵抗変化素子の低抵抗状態における抵抗値の分布を示している。なお、ビットライン駆動回路（ＢＤ）１２Ａ及びプレートライン駆動回路（ＰＤ）１２Ｂは、接地電位側（ＮＴ１側）の寄生容量が電源電圧側（ＰＴ２側）よりも大きくなるように設計されているものとする。   FIG. 11A shows the low resistance of the variable resistance element when the load capacitance is 2 fF or less and the gate width W of the access transistor (AT) is changed to 0.2 μm, 0.3 μm, 0.5 μm, and 1 μm. The distribution of resistance values in the state is shown. The bit line drive circuit (BD) 12A and the plate line drive circuit (PD) 12B are designed so that the parasitic capacitance on the ground potential side (NT1 side) is larger than that on the power supply voltage side (PT2 side). And

アクセストランジスタ（ＡＴ）の面積はゲート幅Ｗに比例し、ゲート幅Ｗが大きいほど電流駆動能力が大きくなる。図１１（ａ）に示すように、ゲート幅Ｗが大きいアクセストランジスタ（ＡＴ）ほど、プログラミング後の抵抗変化素子の抵抗値が小さくなることが分かる。これは、高抵抗状態から低抵抗状態へ遷移する際に大きな電流が流れることで、イオン伝導体中で析出する銅金属が増加し、太いフィラメント（架橋）が形成されることで抵抗値が低くなるためである。すなわち、負荷容量が小さい場合は、突入電流が流れないためアクセストランジスタ（ＡＴ）の電流駆動能力に応じて抵抗変化素子に流れる電流が制限されていることが分かる。   The area of the access transistor (AT) is proportional to the gate width W, and the larger the gate width W, the greater the current driving capability. As shown in FIG. 11A, it can be seen that the access transistor (AT) having a larger gate width W has a smaller resistance value of the resistance change element after programming. This is because when a large current flows when transitioning from a high resistance state to a low resistance state, copper metal deposited in the ionic conductor increases, and a thick filament (bridge) is formed, resulting in a low resistance value. It is to become. That is, it can be seen that when the load capacitance is small, no inrush current flows, so that the current flowing through the resistance change element is limited according to the current driving capability of the access transistor (AT).

図１１（ｂ）は、ビットラインに４ｆＦの負荷容量を接続し、アクセストランジスタ（ＡＴ）のゲート幅Ｗを０．２μｍ、０．３μｍ、０．５μｍ、１μｍに変化させた場合の抵抗変化素子の低抵抗状態における抵抗値の分布を示している。   FIG. 11B shows a variable resistance element when a load capacitance of 4 fF is connected to the bit line and the gate width W of the access transistor (AT) is changed to 0.2 μm, 0.3 μm, 0.5 μm, and 1 μm. The distribution of resistance values in the low resistance state is shown.

図１１（ｂ）に示すように、ビットラインにある程度大きい負荷容量が接続されている場合、プログラミング後の抵抗変化素子の抵抗値は、アクセストランジスタ（ＡＴ）のゲート幅Ｗに依存することなく、小さい値になることが分かる。これは、オーバーシュートを有するプログラミング電流を流すことで、アクセストランジスタＡＴの電流駆動能力に依存することなく、プログラミング後の抵抗変化素子で低い抵抗値が得られることを示している。   As shown in FIG. 11B, when a large load capacitance is connected to the bit line, the resistance value of the resistance change element after programming does not depend on the gate width W of the access transistor (AT). It turns out that it becomes a small value. This indicates that by passing a programming current having an overshoot, a low resistance value can be obtained in the resistance change element after programming without depending on the current driving capability of the access transistor AT.

なお、突入電流の幅（オーバーシュートの幅）を周知の電子回路シミュレータ（ＳＰＩＣＥ等）を用いて計算すると、負荷容量が３ｆＦの場合、突入電流の幅は０．２ｎｓｅｃであり、負荷容量が４ｆＦの場合、突入電流の幅は０．３ｎｓｅｃであった。一般に、抵抗変化素子は、状態の変化（電気抵抗の変化）に１００ｐｓｅｃ以上の時間が必要であることが知られている。本実施形態で示すように負荷容量を備えた構成では、負荷容量を３ｆＦ以上に設定すれば、この電気抵抗の変化に要する時間よりも長い時間幅の突入電流が得られるため、抵抗変化素子を安定してプログラミングできるようになる。
（第５の実施の形態）
次に本発明の第５の実施の形態について図面を用いて説明する。When the width of the inrush current (overshoot width) is calculated using a known electronic circuit simulator (such as SPICE), when the load capacity is 3 fF, the inrush current width is 0.2 nsec and the load capacity is 4 fF. In this case, the width of the inrush current was 0.3 nsec. In general, it is known that a resistance change element requires a time of 100 psec or more to change its state (change in electrical resistance). In the configuration including the load capacitance as shown in the present embodiment, if the load capacitance is set to 3 fF or more, an inrush current having a duration longer than the time required for the change in the electrical resistance can be obtained. It becomes possible to program stably.
(Fifth embodiment)
Next, a fifth embodiment of the present invention will be described with reference to the drawings.

図１２は、本発明の半導体装置の要部の構成例を示すブロック図である。図１２は、第１の実施の形態〜第３の実施の形態で示したプログラミング回路、並びに第４の実施の形態で示したビットライン駆動回路及びプレートライン駆動回路を備えた半導体装置の一構成例を示している。図１２では、抵抗変化素子にデータを書き込むために必要な構成のみ示し、その他の構成は省略している。半導体装置は、データを読み出すための回路、データを入出力するための入出力回路、外部から受信した複数のコマンドから半導体装置を所定のモードで動作させるための制御信号を生成する制御部、半導体装置内部で用いる内部電源電圧を生成する内部電源電圧生成回路等、該半導体装置の仕様に応じた各種の回路を備えている。なお、図８に示した切り替えトランジスタ９０８をオン／オフさせるための制御信号は、例えば上記制御部から供給される。   FIG. 12 is a block diagram showing a configuration example of a main part of the semiconductor device of the present invention. FIG. 12 shows one configuration of a semiconductor device including the programming circuit shown in the first to third embodiments and the bit line driving circuit and the plate line driving circuit shown in the fourth embodiment. An example is shown. In FIG. 12, only the configuration necessary for writing data to the variable resistance element is shown, and the other configurations are omitted. A semiconductor device includes a circuit for reading data, an input / output circuit for inputting / outputting data, a control unit for generating a control signal for operating the semiconductor device in a predetermined mode from a plurality of commands received from the outside, a semiconductor Various circuits according to the specifications of the semiconductor device are provided, such as an internal power supply voltage generation circuit for generating an internal power supply voltage used inside the device. Note that a control signal for turning on / off the switching transistor 908 shown in FIG. 8 is supplied from, for example, the control unit.

図１２に示すように、半導体装置は、多数のメモリセル（ＭＣ）がマトリクス状に配列されたメモリセルアレイ１１００を有する構成である。メモリセル（ＭＣ）は、第２の実施の形態や第３の実施の形態で示した抵抗変化素子、アクセストランジスタ及び負荷容量を備えた構成である。   As shown in FIG. 12, the semiconductor device has a memory cell array 1100 in which a large number of memory cells (MC) are arranged in a matrix. The memory cell (MC) has a configuration including the resistance change element, the access transistor, and the load capacitor described in the second embodiment and the third embodiment.

メモリセルＭＣの各列にはビットライン（ＢＬ）及びプレートライン（ＰＬ）が配置され、メモリセルＭＣの各行にはワードラインＷＬが配置されている。   A bit line (BL) and a plate line (PL) are arranged in each column of the memory cells MC, and a word line WL is arranged in each row of the memory cells MC.

ビットラインＢＬには、図１０に示したビットライン駆動回路１２Ａがそれぞれ接続され、プレートラインＰＬには、図１０に示したプレートライン駆動回路１２Ｂがそれぞれ接続されている。   A bit line driving circuit 12A shown in FIG. 10 is connected to the bit line BL, and a plate line driving circuit 12B shown in FIG. 10 is connected to the plate line PL.

ビットライン駆動回路１２Ａ及びプレートライン駆動回路１２Ｂには、書き込みまたは読み出し対象となるメモリセルアレイ１１００の列を指定する列選択信号を生成するカラムデコーダ１２００が接続されている。カラムデコーダ１２００は、外部から不図示のバッファ回路を介して受信したカラムアドレス信号ＹＡをデコードして列選択信号を生成する。   A column decoder 1200 that generates a column selection signal that specifies a column of the memory cell array 1100 to be written or read is connected to the bit line driving circuit 12A and the plate line driving circuit 12B. The column decoder 1200 decodes the column address signal YA received from the outside via a buffer circuit (not shown) to generate a column selection signal.

ビットライン駆動回路１２Ａは、メモリセルアレイ１１００に対するデータの書き込み時にカラムデコーダ１２００から供給される列選択信号にしたがって選択された列に対応するビットラインＢＬを駆動する。プレートライン駆動回路１２Ｂは、メモリセルアレイ１１００に対するデータの書き込み時にカラムデコーダ１２００から供給される列選択信号にしたがって選択された列に対応するプレートラインＰＬを駆動する。なお、ビットラインＢＬ及びプレートラインＰＬを駆動するとは、ビットラインＢＬまたはプレートラインＰＬを接地電位に設定する、または所定のプログラミング電圧を印加することである。   The bit line driving circuit 12A drives the bit line BL corresponding to the column selected according to the column selection signal supplied from the column decoder 1200 when data is written to the memory cell array 1100. The plate line driving circuit 12B drives the plate line PL corresponding to the column selected according to the column selection signal supplied from the column decoder 1200 when writing data to the memory cell array 1100. Driving the bit line BL and the plate line PL means setting the bit line BL or the plate line PL to the ground potential or applying a predetermined programming voltage.

ワードラインＷＬには、メモリセルアレイ１１００に対するデータの書き込み時及びメモリセルアレイ１１００からのデータの読み出し時、書き込みまたは読み出し対象となるメモリセルアレイ１１００の行を指定する行選択信号にしたがって選択された行に対応するワードラインＷＬにワード電圧を供給するワード線ドライブ回路１３００が接続されている。   The word line WL corresponds to a row selected according to a row selection signal for designating a row of the memory cell array 1100 to be written or read when data is written to the memory cell array 1100 and when data is read from the memory cell array 1100. A word line drive circuit 1300 for supplying a word voltage to the word line WL to be connected is connected.

ワード線ドライブ回路１３００には、行選択信号を生成するロウデコーダ１４００が接続されている。ロウデコーダ１４００は、外部から不図示のバッファ回路を介して受信したロウアドレス信号ＸＡをデコードして行選択信号を生成する。   A row decoder 1400 that generates a row selection signal is connected to the word line drive circuit 1300. The row decoder 1400 decodes the row address signal XA received from outside via a buffer circuit (not shown) to generate a row selection signal.

本実施形態によれば、抵抗変化素子、アクセストランジスタ及び負荷容量を備えるメモリセルＭＣを有することで、負荷容量を充電するための突入電流により、抵抗変化素子にオーバーシュートを有するプログラミング電流を流すことができる。そのため、アクセストランジスタの電流駆動能力に依存することなく、プログラミング後の抵抗変化素子で低い抵抗値が得られる。したがって、各メモリセルに大きい面積のアクセストランジスタを設けなくて済むため、抵抗変化素子を備えた半導体装置の高集積化や記憶容量の大容量化を実現できる。   According to this embodiment, by having the memory cell MC including the resistance change element, the access transistor, and the load capacitance, a programming current having an overshoot is caused to flow through the resistance change element due to the inrush current for charging the load capacitance. Can do. Therefore, a low resistance value can be obtained in the resistance change element after programming without depending on the current drive capability of the access transistor. Accordingly, since it is not necessary to provide an access transistor having a large area in each memory cell, it is possible to realize high integration of a semiconductor device including a resistance change element and an increase in storage capacity.

なお、上述した各実施の形態では、抵抗変化素子として固体電解質スイッチを用いる例で説明したが、本発明は電流を流すことで電気抵抗が変化するその他の抵抗変化素子をプログラミングする場合にも適用可能である。   In each of the above-described embodiments, the example in which the solid electrolyte switch is used as the variable resistance element has been described. However, the present invention is also applicable to the case of programming another variable resistance element in which the electric resistance is changed by passing a current. Is possible.

また、上述した各実施の形態では、抵抗変化素子を、データを記憶するメモリセルとして用いる例で説明したが、抵抗変化素子は、クロスバースイッチ等、その他の用途のスイッチング素子として用いることも可能である。   In each of the above-described embodiments, the variable resistance element has been described as an example of using as a memory cell that stores data. However, the variable resistance element can also be used as a switching element for other purposes such as a crossbar switch. It is.

また、本発明のスイッチング回路は、製造後の半導体装置の構造から確認することが可能である。具体的には、観察対象の半導体チップ断面をＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）等を用いて観察することで、多層配線に接続される抵抗変化素子の位置を特定する。そして、観察対象の半導体チップを上面から研磨し、光学顕微鏡やＳＥＭ（走査型電子顕微鏡）を用いて抵抗変化素子に接続される配線レイアウトを検出する。さらに、該配線の幅を測定することで、抵抗変化素子に接続される負荷容量を見積もることができる。   The switching circuit of the present invention can be confirmed from the structure of the semiconductor device after manufacture. Specifically, the position of the variable resistance element connected to the multilayer wiring is specified by observing a cross section of the semiconductor chip to be observed using a TEM (Transmission Electron Microscope). Then, the semiconductor chip to be observed is polished from the upper surface, and the wiring layout connected to the resistance change element is detected using an optical microscope or SEM (scanning electron microscope). Furthermore, by measuring the width of the wiring, it is possible to estimate the load capacitance connected to the variable resistance element.

半導体装置のテクノロジーノードにも関係するが、配線の寄生容量は０．２ｆＦ／μｍ程度であるため、幅が１５μｍ以上の配線を用いている場合、本発明のプログラミング方法を利用している可能性が高いと判断できる。   Although related to the technology node of the semiconductor device, since the parasitic capacitance of the wiring is about 0.2 fF / μm, when the wiring having a width of 15 μm or more is used, the programming method of the present invention may be used. Can be judged to be high.

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細は本願発明のスコープ内で当業者が理解し得る様々な変更が可能である。   Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various modifications that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.

この出願は、２０１２年６月２６日に出願された特願２０１２−１４３０３７号を基礎とする優先権を主張し、その開示の全てをここに取り込む。   This application claims the priority on the basis of Japanese Patent Application No. 2012-143037 for which it applied on June 26, 2012, and takes in those the indications of all here.

Claims (8)

所定の電圧が印加され電流が流れることで、状態が変化して電気抵抗が変化する抵抗変化素子と、
前記抵抗変化素子の接地側端子と接地電位間に接続される第１負荷容量と、
前記抵抗変化素子の接地側端子と接地電位間に接続される、直列に接続された切り替えトランジスタ及び第２負荷容量と、
を有するプログラミング回路。 A resistance change element that changes its state and changes its electrical resistance when a predetermined voltage is applied and a current flows;
A first load capacitor connected between a ground side terminal of the variable resistance element and a ground potential;
A switching transistor and a second load capacitor connected in series connected between a ground-side terminal of the variable resistance element and a ground potential;
A programming circuit. 前記抵抗変化素子と、前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する電圧源との間に直列に接続されたアクセストランジスタをさらに有する請求項１記載のプログラミング回路。   An access transistor connected in series between the variable resistance element and a voltage source that applies a predetermined voltage to the variable resistance element and supplies a current necessary for the change of the electrical resistance to the variable resistance element. The programming circuit of claim 1 further comprising: 前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第２負荷容量を前記抵抗変化素子の接地側端子と接続し、前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第２負荷容量を前記抵抗変化素子の接地側端子から切り離す制御部をさらに有する請求項１または２記載のプログラミング回路。 When the state of the resistance change element changes, the switching transistor is turned on to connect the second load capacitor to the ground side terminal of the resistance change element, and when the resistance value of the resistance change element is read, the switching transistor is turned off. 3. The programming circuit according to claim 1, further comprising a control unit that disconnects the second load capacitance from a ground-side terminal of the resistance change element. 前記第１負荷容量は、
前記抵抗変化素子の接地側端子が接続されるラインの寄生容量である請求項１から３のいずれか１項記載のプログラミング回路。 The first load capacity is
Programming circuit according to any one of claims 1-3 ground side terminal is parasitic capacitance of the line connected to the variable resistance element. 前記第１負荷容量は、３ｆＦ以上である請求項１から４のいずれか１項記載のプログラミング回路。 Wherein the first load capacitance, the programming circuit according to any one of claims 1 4 at least 3 fF. 請求項１から５のいずれか１項記載のプログラミング回路と、
前記抵抗変化素子に所定の電圧を印加すると共に、前記電気抵抗の変化に必要な電流を前記抵抗変化素子に供給する駆動回路と、
を有する半導体装置。 A programming circuit according to any one of claims 1 to 5 ;
A drive circuit that applies a predetermined voltage to the variable resistance element and supplies a current necessary for the change in the electrical resistance to the variable resistance element;
A semiconductor device. 外部から供給される、所定の電流が流れることで電気抵抗が変化する抵抗変化素子のプログラミング方法であって、
前記抵抗変化素子の接地側端子と接地電位間に第１負荷容量を接続しておき、
前記抵抗変化素子の接地側端子と接地電位間に、さらに直列に接続された切り替えトランジスタ及び第２負荷容量を接続しておき、
前記電気抵抗の変化に必要な電流の供給時、前記第１負荷容量を充電するために発生する突入電流を含む、オーバーシュートを有する波形の電流を供給し、
前記抵抗変化素子の状態変化時、前記切り替えトランジスタをオンさせて前記第２負荷容量を前記抵抗変化素子の接地側端子と接続し、
前記抵抗変化素子の抵抗値の読み出し時、前記切り替えトランジスタをオフさせて前記第２負荷容量を前記抵抗変化素子の接地側端子から切り離す抵抗変化素子のプログラミング方法。 A method of programming a resistance change element that is supplied from the outside and changes its electrical resistance when a predetermined current flows,
A first load capacitor is connected between the ground side terminal of the variable resistance element and the ground potential;
A switching transistor and a second load capacitor connected in series are further connected between the ground side terminal of the variable resistance element and the ground potential,
Supplying a current having a waveform having an overshoot, including an inrush current generated to charge the first load capacity when supplying a current necessary for the change in the electrical resistance ;
When the state of the resistance change element changes, the switching transistor is turned on to connect the second load capacitor to the ground side terminal of the resistance change element,
A resistance change element programming method in which when the resistance value of the resistance change element is read, the switching transistor is turned off to separate the second load capacitor from the ground-side terminal of the resistance change element. 前記第１負荷容量は、
前記抵抗変化素子が接続されるラインの寄生容量である請求項７記載の抵抗変化素子のプログラミング方法。 The first load capacity is
8. The resistance change element programming method according to claim 7, wherein the resistance change element is a parasitic capacitance of a line to which the resistance change element is connected.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
CN110277119A (en) * 2018-03-15 2019-09-24 东芝存储器株式会社 Semiconductor storage

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020158531A1 (en) * 2019-01-30 2021-12-02 ナノブリッジ・セミコンダクター株式会社 Storage device and programming method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4632019B2 (en) * 2003-01-06 2011-02-16 日本電気株式会社 Semiconductor memory device
JP2007048399A (en) * 2005-08-11 2007-02-22 Renesas Technology Corp Thin film magnetic storage device
JP4935183B2 (en) * 2006-05-18 2012-05-23 株式会社日立製作所 Semiconductor device
KR101057724B1 (en) * 2009-05-13 2011-08-18 주식회사 하이닉스반도체 Semiconductor memory device and driving method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110277119A (en) * 2018-03-15 2019-09-24 东芝存储器株式会社 Semiconductor storage
TWI724309B (en) * 2018-03-15 2021-04-11 日商東芝記憶體股份有限公司 Semiconductor memory device
CN110277119B (en) * 2018-03-15 2023-06-30 铠侠股份有限公司 Semiconductor memory device with a memory cell having a memory cell with a memory cell having a memory cell

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