JP2015005315A - Semiconductor memory device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device configured to prevent an increase in the size of a remedy and replacement circuit that replaces a page buffer defective in a normal memory cell or bit line with a defect-free page buffer, and configured to transfer data to an ECC circuit at a higher speed.SOLUTION: A data transfer unit includes a page buffer 102a to latch data of a normal bit line connected to a normal memory cell, a page buffer 102c to latch data of a parity bit line connected to a parity memory cell, and a page buffer 102b to be replaced when the page buffer 102a is defective or to be replaced when the page buffer 102c is defective. ECC Bus_1 is connected to the page buffer 102a, the page buffer 102c and the page buffer 102b, and Data Bus_1 is connected to the page buffer 102a and the page buffer 102b.

Description

本発明は、半導体記憶装置に関する。   The present invention relates to a semiconductor memory device.

従来のＮＡＮＤ型フラッシュメモリでは、多数回の書き換えに伴うトンネル酸化膜の劣化等に起因して、データ保持中に記憶素子（メモリセルトランジスタ）の保持特性が失われ、エラービットの発生率（エラー率）が大きくなる傾向がある。特に、ＮＡＮＤ型フラッシュメモリでは、メモリセルの大容量化、すなわち製造プロセスにおける微細化が進むとエラー率は上昇してしまう傾向にある。そのため、記憶すべきデータに誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）の冗長データ（パリティデータ）を付加してデータ列としてフラッシュメモリに書込むと共に、読み出し時には誤り訂正符号の冗長データを基にしてデータの訂正を行うことで、エラービットが発生したときのデータの補償を行っている。例えば、特許文献１には、ＥＣＣ処理を行うＥＣＣ回路を備えた半導体記憶装置について開示されている。   In the conventional NAND flash memory, the retention characteristics of the memory element (memory cell transistor) are lost during data retention due to deterioration of the tunnel oxide film caused by many rewrites, and the error bit occurrence rate (error Rate) tends to increase. In particular, in the NAND flash memory, the error rate tends to increase as the capacity of the memory cell increases, that is, the miniaturization in the manufacturing process proceeds. Therefore, error correction code (Error Correcting Code) redundant data (parity data) is added to the data to be stored and written to the flash memory as a data string. At the time of reading, the data of the error correction code is stored based on the redundant data of the error correction code. Correction is performed to compensate for data when an error bit occurs. For example, Patent Document 1 discloses a semiconductor memory device including an ECC circuit that performs ECC processing.

また、ＮＡＮＤ型フラッシュメモリでは、製造直後のテストにおいて、メモリセルトランジスタに、記憶保持をできないなどのビット不良、或いはメモリセルセルトランジスタに接続されるビット線に、他のビット線との短絡（ショート）、或いはビット線の断線（オープン）といった不良が発見される場合がある。こうした場合、メモリセルトランジスタのデータを、ビット線を介してラッチし、増幅してメモリセルのデータを外部へ読み出す、或いはメモリセルへデータを書きこむページバッファと、このページバッファに接続されるビット線と、ビット線に接続されるメモリセルトランジスタとを、セットで他の不良のないセットへ置換することが行なわれている。このような置換をリダンダンシー技術と呼ぶが、特許文献１に記載の半導体記憶装置では、リダンダンシー技術を用いて不良を救済することなく、ＥＣＣ処理を用いて不良ビットを救済している。しかしながら、この方法では、本来経年劣化によりデータ保持特性の失われたメモリセルトランジスタを救済するＥＣＣ処理の訂正処理能力が、製造工程に起因する不良ビットの救済に費やされてしまい、ＥＣＣ処理の訂正処理能力が低下してしまう。   In a NAND flash memory, in a test immediately after manufacturing, a memory cell transistor has a bit failure such as inability to hold data, or a bit line connected to the memory cell cell transistor is short-circuited with another bit line. Or, a defect such as disconnection (open) of a bit line may be found. In such a case, the data stored in the memory cell transistor is latched via the bit line, amplified, and the data stored in the memory cell is read out or written to the memory cell, and the bit connected to the page buffer. The line and the memory cell transistor connected to the bit line are replaced with another set free of defects. Such replacement is called a redundancy technique. In the semiconductor memory device described in Patent Document 1, a defective bit is relieved by using ECC processing without relieving a defect by using the redundancy technique. However, in this method, the correction processing capability of the ECC processing for relieving the memory cell transistor that originally lost data retention characteristics due to aging deterioration is spent on the repair of defective bits caused by the manufacturing process, and the ECC processing The correction processing capability is reduced.

そのため、現在では、不良ビットの救済処理と、ＥＣＣ処理による誤り訂正処理は、以下に説明するように別個に行われている。
図１４は、ＮＡＮＤ型フラッシュメモリの一般的なブロック構成を示す図である。図１４に示すＮＡＮＤ型フラッシュメモリ８０では、ＮＡＮＤ型フラッシュメモリ８０の外部のナンドコントローラ９０（メモリコントローラ）においてＥＣＣ処理を実行する。
図１４に示すＮＡＮＤ型フラッシュメモリ８０は、Ｍｅｍｏｒｙ Ａｒｒａｙ（メモリアレイ）１０１、ページバッファ８２、Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ Ｃｉｒｃｕｉｔ（カラムコーディング回路）８３、Ｃｏｌｕｍｎ Ｒｅｐａｉｒ ＭＵＸ（行置換マルチプレクサ；以下カラム置換回路と呼ぶ）８４、Ｉ／Ｏ ＰＡＤ（Ｉ／Ｏパッド）１０６を備えている。
また、ナンドコントローラ９０は、ＥＣＣ Ｅｎｇｉｎｅ（ＥＣＣ回路）８７、及びＩ／Ｏ ＰＡＤ（Ｉ／Ｏパッド）１０６ｃを備えている。 Therefore, at present, the defective bit relief process and the error correction process by the ECC process are performed separately as described below.
FIG. 14 is a diagram showing a general block configuration of a NAND flash memory. In the NAND flash memory 80 shown in FIG. 14, ECC processing is executed in a NAND controller 90 (memory controller) outside the NAND flash memory 80.
14 includes a memory array (memory array) 101, a page buffer 82, a column coding circuit (column coding circuit) 83, a column repair multiplexer (hereinafter referred to as a column replacement circuit) 84, An I / O PAD (I / O pad) 106 is provided.
The NAND controller 90 includes an ECC engine (ECC circuit) 87 and an I / O pad (I / O pad) 106c.

メモリアレイ１０１は、複数のメモリセルトランジスタを含んで構成される。これらの複数のメモリセルトランジスタ各々は、１ビットのデータを記憶する。メモリアレイ１０１において、同一のワード線に接続される複数のメモリセルトランジスタがページを構成する。１つのページにおけるメモリセルトランジスタへのデータの書き込み、及びメモリセルからのデータの読み出しは、一括して実行される。   The memory array 101 includes a plurality of memory cell transistors. Each of the plurality of memory cell transistors stores 1-bit data. In the memory array 101, a plurality of memory cell transistors connected to the same word line constitute a page. Writing data to the memory cell transistors and reading data from the memory cells in one page are executed in a batch.

ページバッファ８２は、メモリアレイ１０１のページと同じ個数のデータを保持できるように構成されている。図１５は、ページバッファ８２を構成するページバッファユニットを説明するための図である。また、図１６は、従来のページバッファユニットの内部の回路構成を示す図である。
ページバッファ８２は、図１５に示すページバッファユニットの複数個から構成される。ページバッファユニットは、それぞれが１本のビット線に接続され、メモリセルからビット線を介して読み出されたデータ、またはメモリセルへビット線を介して書き込むデータを保持するビット回路５１＿０ａ〜５１＿７ａを含んで構成されている。 The page buffer 82 is configured to hold the same number of data as the pages of the memory array 101. FIG. 15 is a diagram for explaining a page buffer unit constituting the page buffer 82. FIG. 16 is a diagram showing an internal circuit configuration of a conventional page buffer unit.
The page buffer 82 includes a plurality of page buffer units shown in FIG. Each of the page buffer units is connected to one bit line, and has bit circuits 51_0a to 51_7a that hold data read from the memory cells via the bit lines or data to be written to the memory cells via the bit lines. It is configured to include.

ＭＵＸ（マルチプレクサ）５２＿ｂは、図１４に示すカラムコーディング回路８３からカラムアドレス信号（Ｓｕｂ ＢＬ Ｃｏｄｉｎｇ）が入力され、このカラムアドレス信号（図１６においてＤＩＯ＜ｉ＞で示す）に基づいて、ビット回路５１＿０ａ〜ビット回路５１＿７ａのうちいずれか一つを選択する。すなわち、マルチプレクサ５２＿ｂは、８本のビット線のうちのいずれか一本のビット線を、ＰＢ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ（ＰＢ制御回路）８３＿１と接続する。   The MUX (multiplexer) 52_b receives a column address signal (Sub BL Coding) from the column coding circuit 83 shown in FIG. 14, and based on the column address signal (indicated by DIO <i> in FIG. 16), the bit circuit 51_0a ~ Select one of the bit circuits 51_7a. That is, the multiplexer 52_b connects any one of the eight bit lines to the PB Control Circuit (PB control circuit) 83_1.

ＰＢ制御回路８３＿１は、図１４に示すカラムコーディング回路８３からカラムアドレス信号（Ｃｏｄｉｎｇ；図１６では選択信号Ｓｅｌで示す）が入力され、マルチプレクサ５２＿ｂにより選択されたビット回路を、Ｄａｔａ Ｂｕｓ＿１（データバス）を介して、外部回路（Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ）に接続する。
以上の構成により、１つのページにおけるメモリセルトランジスタ各々が、ビット線を介してページバッファ８２のビット回路に接続される。そして、このうち、カラムアドレスにより選択されたビット線がデータバスに接続されて、メモリセルへのデータの書き込み、またはメモリセルからのデータの読み出しが実行される。 The PB control circuit 83_1 receives a column address signal (Coding; indicated by a selection signal Sel in FIG. 16) from the column coding circuit 83 shown in FIG. To the external circuit (Peripheral Circuit).
With the above configuration, each memory cell transistor in one page is connected to the bit circuit of the page buffer 82 via the bit line. Of these, the bit line selected by the column address is connected to the data bus, and data writing to the memory cell or data reading from the memory cell is executed.

図１４に戻って、カラムコーディング回路８３は、図１４において不図示のアドレス制御回路から入力されるカラムアドレスに基づいて、カラムアドレス信号（図１５に示すＳｕｂ ＢＬ Ｃｏｄｉｎｇ、及びＣｏｄｉｎｇ）を生成し、このカラムアドレス信号に対応するページバッファ８２のページバッファユニットを選択する。これにより、Ｉ／Ｏパッド１０６、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１、ビット回路、及びビット線を介してメモリセルトランジスタへデータが書きこまれる。また、メモリセルからのデータがビット線、ビット回路、Ｄａｔａ Ｂｕｓ＿１、及びＤａｔａ Ｂｕｓ＿２を介してＩ／Ｏパッド１０６の外部へ読み出される。   Returning to FIG. 14, the column coding circuit 83 generates column address signals (Sub BL Coding and Coding shown in FIG. 15) based on the column address input from the address control circuit not shown in FIG. The page buffer unit of the page buffer 82 corresponding to this column address signal is selected. As a result, data is written to the memory cell transistor via the I / O pad 106, Data Bus_2, Data Bus_1, bit circuit, and bit line. Further, data from the memory cell is read out to the outside of the I / O pad 106 through the bit line, the bit circuit, Data Bus_1, and Data Bus_2.

また、ページバッファ８２は、図１４に示す様に、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ）＿Ｄａｔａ８２ａ（以下、ページバッファ８２ａとする）と、ＰＢ＿ＣＲ８２ｂ（以下、ページバッファ８２ｂとする）から構成される。ページバッファ８２ａは、通常メモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファである。また、ページバッファ８２ｂは、ページバッファ８２ａに接続される通常メモリセルまたはビット線に不良が有る場合に、通常メモリセル、及びビット線とともに置換されるページバッファである。すなわち、ページバッファ８２ａを構成するページバッファユニットの１つに不良があった場合、この不良ページバッファユニットは、ページバッファ８２ｂを構成するページバッファユニットの１つに置換される。   Further, as shown in FIG. 14, the page buffer 82 includes a PB (Page Buffer) _Data 82a (hereinafter referred to as a page buffer 82a) and a PB_CR 82b (hereinafter referred to as a page buffer 82b). The page buffer 82a is a page buffer that amplifies the potential of the bit line connected to the normal memory cell and latches the amplification result. The page buffer 82b is a page buffer that is replaced together with the normal memory cell and the bit line when there is a defect in the normal memory cell or the bit line connected to the page buffer 82a. That is, when one of the page buffer units constituting the page buffer 82a is defective, the defective page buffer unit is replaced with one of the page buffer units constituting the page buffer 82b.

カラム置換回路８４は、不良ページバッファユニットを、ページバッファ８２ｂを構成するページバッファユニットに置換する回路である。例えば、カラム置換回路８４は、メモリセルトランジスタからのデータ読み出し動作において、不良ページバッファの位置を示すカラムアドレスが入力されると、カラムコーディング回路８３を制御して、ページバッファ８２ａにおける不良ページバッファユニットの代わりにページバッファ８２ｂにおけるページバッファユニットを選択するように制御する。これにより、選択されたページバッファユニットからのデータが、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、Ｉ／Ｏパッド１０６を介して外部へ読み出される。これらの不良ページバッファの位置を示すカラムアドレスは、図１４に示すＲｅｐａｉｒ Ｉｎｆｏｒｍａｔｉｏｎに含まれる。Ｒｅｐａｉｒ Ｉｎｆｏｒｍａｔｉｏｎは、ＮＡＮＤ型フラッシュメモリ８０の製造後のテストにおいて、半導体検査装置（メモリテスタ）により検出され、その後、製品の出荷前に例えばメモリアレイ１０１のシステム用記憶領域などに記憶される。
一方、カラム置換回路８４は、メモリセルトランジスタへのデータ書き込み動作において、不良ページバッファの位置を示すカラムアドレスが入力されると、カラムコーディング回路８３を制御して、ページバッファ８２ａにおける不良ページバッファユニットの代わりにページバッファ８２ｂにおけるページバッファユニットを選択するように制御する。これにより、Ｉ／Ｏパッド１０６から入力されるデータが、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介して、不良ページバッファユニットではなく、ページバッファ８２ｂにおけるページバッファユニットに入力される。 The column replacement circuit 84 is a circuit that replaces a defective page buffer unit with a page buffer unit constituting the page buffer 82b. For example, in the data read operation from the memory cell transistor, the column replacement circuit 84 controls the column coding circuit 83 to input a defective page buffer unit in the page buffer 82a when a column address indicating the position of the defective page buffer is input. Instead of this, control is performed to select a page buffer unit in the page buffer 82b. As a result, data from the selected page buffer unit is read out to the outside via the Data Bus_1, Data Bus_2, and I / O pad 106. The column addresses indicating the positions of these defective page buffers are included in the Repair Information shown in FIG. The repair information is detected by a semiconductor inspection device (memory tester) in a test after the NAND flash memory 80 is manufactured, and then stored in a system storage area of the memory array 101 before the product is shipped.
On the other hand, the column replacement circuit 84 controls the column coding circuit 83 to input a defective page buffer unit in the page buffer 82a when a column address indicating the position of the defective page buffer is input in the data write operation to the memory cell transistor. Instead of this, control is performed to select a page buffer unit in the page buffer 82b. As a result, the data input from the I / O pad 106 is input to the page buffer unit in the page buffer 82b, not the defective page buffer unit, via the Data Bus_2 and Data Bus_1.

Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２は、これらのデータの受け渡しをページバッファ８２、及びＩ／Ｏパッド１０６の間において行なう配線であり、通常８本、或いは１６本の配線から構成される。
Ｉ／Ｏパッド１０６（インターフェース部）は、ナンドコントローラ９０との間で上記データの受け渡しを行なう外部端子である。 Data Bus_1 and Data Bus_2 are wirings for transferring these data between the page buffer 82 and the I / O pad 106, and are usually composed of 8 or 16 wirings.
The I / O pad 106 (interface unit) is an external terminal that exchanges the data with the NAND controller 90.

また、ナンドコントローラ９０におけるＩ／Ｏパッド１０６ｃ（インターフェース部）は、ＮＡＮＤ型フラッシュメモリ８０との間で上記データの受け渡しを行なう外部端子である。
ＥＣＣ Ｅｎｇｉｎｅ（ＥＣＣ回路）８７は、ＮＡＮＤ型フラッシュメモリ８０のデータ読み出し動作において、Ｉ／Ｏパッド１０６ｃを介して、ＮＡＮＤ型フラッシュメモリ８０から入力されるデータ（置換先のデータを含むが、データにエラーを含んでいる可能性はある）が入力される。ＥＣＣ回路８７は、入力されたデータを、例えば自身に記憶するパリティデータに基づいてＥＣＣ処理（デコード処理）して、誤り訂正後のデータ（Ｃｌｅａｒ Ｄａｔａ）を外部に出力する。一方、ＮＡＮＤ型フラッシュメモリ８０のデータ書き込み動作において、ＥＣＣ回路８７は、外部から入力されるデータと、このデータを書き込む先のＮＡＮＤ型フラッシュメモリ８０の１ページのデータとからパリティデータを生成する。ＥＣＣ回路８７は、パリティデータを自身に記憶するとともに、書き込みデータをＩ／Ｏ パッド１０６ｃを介して、ＮＡＮＤ型フラッシュメモリ８０に対して出力する。 The I / O pad 106 c (interface unit) in the NAND controller 90 is an external terminal that exchanges the data with the NAND flash memory 80.
The ECC engine (ECC circuit) 87 includes data (including replacement destination data) input from the NAND flash memory 80 via the I / O pad 106c in the data read operation of the NAND flash memory 80. May be included). The ECC circuit 87 performs ECC processing (decoding processing) on the input data based on, for example, parity data stored in itself, and outputs error-corrected data (Clear Data) to the outside. On the other hand, in the data write operation of the NAND flash memory 80, the ECC circuit 87 generates parity data from the externally input data and the data of one page of the NAND flash memory 80 to which this data is written. The ECC circuit 87 stores parity data in itself and outputs write data to the NAND flash memory 80 via the I / O pad 106c.

特開平１１−２４２８９９号公報Japanese Patent Laid-Open No. 11-242899

上述したように、一般的なＮＡＮＤ型フラッシュメモリでは、外部においてＥＣＣ処理を行うため、ＥＣＣ処理を行う際のデータは、カラム置換回路８４を経由した後のデータ、すなわち不良カラム救済後のデータである。
しかしながら、ＮＡＮＤ型フラッシュメモリ８０では、ＥＣＣ処理に際して、通常のＩ／Ｏパッド１０６へのバス幅でしかデータを転送できないため、ＥＣＣ処理に時間を要するという問題がある。このＥＣＣ処理の時間を短縮するためには、ＥＣＣ処理の際はバス幅を広げるようにする構成をとることが考えられる。例えば、上記例で言えば、ＮＡＮＤ型フラッシュメモリ８０のＤａｔａ Ｂｕｓ＿１、及びＤａｔａ Ｂｕｓ＿２のバス幅を広げることが考えられる。 As described above, in a general NAND flash memory, since ECC processing is performed externally, data at the time of performing ECC processing is data after passing through the column replacement circuit 84, that is, data after repairing a defective column. is there.
However, since the NAND flash memory 80 can transfer data only with the bus width to the normal I / O pad 106 during the ECC processing, there is a problem that the ECC processing takes time. In order to shorten the ECC processing time, it is conceivable to adopt a configuration in which the bus width is increased during the ECC processing. For example, in the above example, it is conceivable to increase the bus width of Data Bus_1 and Data Bus_2 of the NAND flash memory 80.

しかしながら、例えばバス幅を２倍にすると、不良ビットの救済効率を同等とするためには、つまり、一回にカラム置換回路８４に入力され、置換される不良ビットがバス幅を広げる前に比べて２倍となる可能性があるので、カラム置換回路８４の規模を２倍の規模とする必要がある。また、Ｉ／Ｏパッド１０６の回路規模の増加、主に配置するパッド個数の増加も生じる。このように、バス幅を広げてＥＣＣ処理を高速化しようとすると、不良ビットの救済を行なうためにチップサイズが大きくなってしまうという問題がある。   However, for example, when the bus width is doubled, in order to make the repair efficiency of the defective bits equal, that is, compared to the case where the defective bits to be replaced at one time and replaced are expanded in bus width. Therefore, the scale of the column replacement circuit 84 needs to be doubled. Further, an increase in the circuit scale of the I / O pad 106 and an increase in the number of pads to be arranged mainly occur. As described above, if the bus width is widened to increase the speed of ECC processing, there is a problem that the chip size is increased in order to repair defective bits.

また、ＥＣＣ処理を行うＥＣＣ回路８７を、ＮＡＮＤ型フラッシュメモリ８０の内部に備える構成にすることも考えられる。例えば、図１４に示すＮＡＮＤ型フラッシュメモリ８０とナンドコントローラ９０を一体化し、Ｉ／Ｏパッド１０６、及び１０６ｃを削除し、Ｃｌｅａｒ Ｄａｔａを出力する部分を、Ｉ／Ｏパッドとする構成の半導体記憶装置が考えられる。しかしながら、この場合でも、ＥＣＣ処理を高速に行うためにバス幅を広げると、上述したような、不良ビットの救済を行なうためにチップサイズが大きくなってしまうという問題が生じる。さらに、ＥＣＣ回路８７に入力されるデータは、不良ビット救済後のデータ、すなわち、カラム置換回路８４を経由したデータであるため、カラム置換回路により不良ビット救済の処理に要する時間だけ、ＥＣＣ処理の時間が長くなるという問題がある。   It is also conceivable that the ECC circuit 87 that performs ECC processing is provided inside the NAND flash memory 80. For example, the NAND flash memory 80 and the NAND controller 90 shown in FIG. 14 are integrated, the I / O pads 106 and 106c are deleted, and the portion that outputs Clear Data is the I / O pad. Can be considered. However, even in this case, if the bus width is increased in order to perform ECC processing at a high speed, there arises a problem that the chip size is increased in order to repair defective bits as described above. Further, since the data input to the ECC circuit 87 is the data after the defective bit relief, that is, the data that has passed through the column replacement circuit 84, the ECC processing is performed only for the time required for the defective bit relief processing by the column replacement circuit. There is a problem that time becomes long.

そこで本発明が解決しようとする課題は、通常メモリセルまたはビット線に不良が有るページバッファを不良のないページバッファに置換する救済置換回路の規模増大を防ぎ、かつ、ＥＣＣ回路へのデータ転送の高速化を図った半導体記憶装置を提供することにある。   Therefore, the problem to be solved by the present invention is to prevent an increase in the scale of a repair replacement circuit that replaces a page buffer having a defect in a normal memory cell or bit line with a page buffer having no defect, and is capable of transferring data to the ECC circuit. An object of the present invention is to provide a semiconductor memory device which is increased in speed.

本発明の半導体記憶装置は、第１のデータバスと、前記第１のデータバスと異なる本数から構成され、前記第１のデータバスとは独立して設けられる第２のデータバスと、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第１のデータバスと同じ本数のビット線と、前記第１のデータバスとを接続してデータを転送し、一方、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第２のデータバスと同じ本数のビット線と、前記第２のデータバスとを接続してデータを転送するデータ転送部と、を備え、前記データ転送部は、通常メモリセルに接続される通常ビット線のデータをラッチする第１のページバッファと、パリティメモリセルに接続されるパリティビット線のデータをラッチする第２のページバッファと、前記第１のページバッファに接続される通常メモリセル或いは通常ビット線に不良が有る場合に、通常メモリセル、及び通常ビット線とともに置換され、または、前記第２のページバッファに接続されるパリティメモリセル或いはパリティビット線に不良が有る場合に、パリティメモリセル、及びパリティビット線とともに置換される、第３のページバッファと、を含んで構成され、前記第１のデータバスは、前記第１のページバッファ、前記第２のページバッファ、及び前記第３のページバッファと接続され、前記第２のデータバスは、前記第１のページバッファ、及び前記第３のページバッファと接続される、ことを特徴とする。   The semiconductor memory device according to the present invention includes a first data bus, a second data bus that is configured differently from the first data bus, and is provided independently of the first data bus; When transferring data to and from a memory cell in the operation mode, the same number of bit lines as the first data bus among a plurality of bit lines are connected to the first data bus to transfer data. On the other hand, when data is transferred to and from the memory cell in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines and the second data bus are connected. A data transfer unit for connecting and transferring data, the data transfer unit being connected to a first page buffer for latching data of a normal bit line connected to a normal memory cell, and a parity memory cell Pa When there is a defect in the normal page or the normal bit line connected to the first page buffer and the second page buffer that latches data on the bit line, the normal page is replaced with the normal memory cell and the normal bit line. Or a third page buffer that is replaced together with the parity memory cell and the parity bit line when the parity memory cell or parity bit line connected to the second page buffer is defective. The first data bus is connected to the first page buffer, the second page buffer, and the third page buffer, and the second data bus is connected to the first page buffer, And being connected to the third page buffer.

また、本発明の半導体記憶装置において、前記第３のページバッファは、前記第１のページバッファ、及び前記第２のページバッファのいずれか一方の置換先として置換されたかを示す識別データが予め書き込まれており、前記識別データに応じて第１のページバッファまたは前記第２のページバッファとしての動作を実行する、ことを特徴とする。   In the semiconductor memory device of the present invention, identification data indicating whether the third page buffer has been replaced as a replacement destination of either the first page buffer or the second page buffer is written in advance. The operation as the first page buffer or the second page buffer is executed according to the identification data.

また、本発明の半導体記憶装置において、前記第１のデータバスに接続されるとともに、パリティデータ入出力部に入力される前記第２のページバッファの出力データに基づき、データ入出力部に入力される前記第１のページバッファの出力データの誤りを訂正するＥＣＣ回路と、前記第１のデータバスに接続されるとともに、前記第１の動作モードにおいて、前記第２のページバッファのうちパリティメモリセルまたはパリティビット線に不良があるページバッファを前記第３のページバッファに置換する救済置換回路と、を備え、前記第３のページバッファは、前記識別データが前記第２のページバッファの置換先として置換されたことを示す場合、前記第１の動作モードのデータ読み出しにおいて選択されると、前記ＥＣＣ回路のデータ入出力部に固定データを前記第１のデータバスを介して出力するとともに、前記ＥＣＣ回路のパリティデータ入出力部にパリティデータを、前記第１のデータバス、及び前記救済置換回路を介して出力し、一方、前記第１の動作モードのデータ書き込み動作において選択されると、前記ＥＣＣ回路のデータ入出力部からのデータの書き込みを許可せず、前記ＥＣＣ回路のパリティデータ入出力部からのパリティデータが入力される、ことを特徴とする。   In the semiconductor memory device of the present invention, the data is input to the data input / output unit based on the output data of the second page buffer input to the parity data input / output unit and connected to the first data bus. An ECC circuit for correcting an error in output data of the first page buffer, and a parity memory cell of the second page buffer connected to the first data bus and in the first operation mode. Or a repair replacement circuit that replaces a page buffer having a defective parity bit line with the third page buffer, wherein the third page buffer has the identification data as a replacement destination of the second page buffer. In the case of indicating that the data has been replaced, if selected in the data reading in the first operation mode, the data of the ECC circuit is selected. The fixed data is output to the input / output unit via the first data bus, and the parity data is output to the parity data input / output unit of the ECC circuit via the first data bus and the repair replacement circuit. On the other hand, when selected in the data write operation of the first operation mode, data writing from the data input / output unit of the ECC circuit is not permitted, and the parity from the parity data input / output unit of the ECC circuit is not permitted. Data is input.

また、本発明の半導体記憶装置において、前記第１のページバッファは、メモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするページバッファ制御回路を有し、前記ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、前記第１のデータバスからの書き込みを許可しないことを特徴とする。   Also, in the semiconductor memory device of the present invention, the first page buffer has a page buffer control circuit that uses the output of the page buffer having a defect in a memory cell or bit line as fixed data, and the page buffer control The circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.

本発明の半導体記憶装置は、第１のデータバスと、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられる第２のデータバスと、を備える。また、転送部は、第１の動作モード（ＥＣＣモード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送し、一方、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線とを接続してデータを転送する。   The semiconductor memory device of the present invention includes a first data bus and a second data bus that is configured with a different number from the first data bus and is provided independently of the first data bus. In addition, when transferring data to and from the memory cell in the first operation mode (ECC mode), the transfer unit includes the same number of bit lines as the first data bus among the plurality of bit lines, When transferring data by connecting to the data bus and transferring data to and from the memory cell in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines Connect and transfer data.

これにより、ページバッファの出力に接続されるデータバスを、第１動作モード（ＥＣＣモード）用と第２の動作モード（通常モード）用とに個別に設け、それぞれを独立して用いることができる。また、例えばＥＣＣ回路を内蔵した半導体記憶装置において、更に不良カラムを置換する冗長機能を有していても、不良カラムのデータと置換先のデータとを通常データに含めて、この通常データとパリティデータとを第１の動作モードを用いてＥＣＣ回路にバス幅を広げて転送し、誤り訂正する構成をとればよい。そのため、不良ビットの救済を行う回路（カラム置換回路）をＥＣＣ回路とページバッファの出力との間に置く必要はなくなる。これにより、第１の動作モードにおいてバス幅を広げてＥＣＣ回路へデータ転送する場合に、データがカラム置換回路を通過する必要は無くなり、カラム置換回路における処理が不要となるので、ＥＣＣ処理の際のデータ転送の高速化を図ることができる。また、第２のデータバスを、従来の救済効率に応じたバス幅にしておくことができる。これにより、カラム置換回路の回路規模は増大しないので、チップサイズの増加を抑制できる。   Thereby, the data bus connected to the output of the page buffer can be provided separately for the first operation mode (ECC mode) and the second operation mode (normal mode), and each can be used independently. . For example, even if a semiconductor memory device incorporating an ECC circuit has a redundant function for replacing a defective column, the normal data includes the data of the defective column and the data to be replaced and the parity data. Data may be transferred to the ECC circuit with a wider bus width using the first operation mode to correct the error. For this reason, it is not necessary to place a circuit (column replacement circuit) for repairing a defective bit between the ECC circuit and the output of the page buffer. Thereby, in the first operation mode, when the bus width is widened and data is transferred to the ECC circuit, data does not need to pass through the column replacement circuit, and processing in the column replacement circuit becomes unnecessary. The data transfer can be speeded up. Further, the second data bus can have a bus width corresponding to the conventional relief efficiency. Thereby, since the circuit scale of the column replacement circuit does not increase, an increase in chip size can be suppressed.

特に、本発明の半導体記憶装置では、第２のページバッファに接続されるパリティメモリセルあるいはパリティビット線に不良がある場合、第２のページバッファの置換先を、第１のページバッファに接続される通常メモリセルあるいは通常ビット線に不良がある場合の第１のページバッファの置換先である第３のページバッファとしている。そのため、半導体記憶装置における冗長回路の規模の増大を抑制でき、チップサイズの増大を防止することができる。   In particular, in the semiconductor memory device of the present invention, when a parity memory cell or parity bit line connected to the second page buffer is defective, the replacement destination of the second page buffer is connected to the first page buffer. The third page buffer is a replacement destination of the first page buffer when a normal memory cell or a normal bit line is defective. Therefore, an increase in the size of the redundant circuit in the semiconductor memory device can be suppressed, and an increase in the chip size can be prevented.

ＮＡＮＤ型フラッシュメモリ１０のブロック構成を示す図である。1 is a diagram showing a block configuration of a NAND flash memory 10. FIG. 図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分のデータ読み出し動作を説明するための図である。FIG. 2 is a diagram for explaining a data read operation of a portion corresponding to a page buffer 102, a column coding circuit 103, and an ECC column coding circuit 108 shown in FIG. 図２に示すＰＢ ４ＩＯ ユニットの内部の構成、及びＰＢユニットの内部の構成を示す図である。FIG. 3 is a diagram illustrating an internal configuration of the PB 4IO unit illustrated in FIG. 2 and an internal configuration of the PB unit. ＰＢ ユニットの内部の回路構成を示す図である。It is a figure which shows the circuit structure inside a PB unit. ＰＢ ユニットの内部の他の回路構成を示す図である。It is a figure which shows the other circuit structure inside a PB unit. 図４、及び図５に示すビット内部回路５０＿ｉ（ｉ＝０〜７の整数）の回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of a bit internal circuit 50_i (i = 0 to 7) shown in FIG. 4 and FIG. 図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分のデータ書き込み動作を説明するための図である。FIG. 2 is a diagram for explaining a data write operation in a portion corresponding to a page buffer 102, a column coding circuit 103, and an ECC column coding circuit 108 shown in FIG. ページバッファ１０２を構成する各ページバッファを説明するための図である。3 is a diagram for explaining each page buffer constituting the page buffer 102. FIG. ページバッファ１０２の動作を説明するためのフローチャートである。5 is a flowchart for explaining the operation of a page buffer 102. ＮＡＮＤ型フラッシュメモリ２０のブロック構成を示す図である。2 is a diagram showing a block configuration of a NAND flash memory 20. FIG. ＮＡＮＤ型フラッシュメモリ２０におけるページバッファ１０２を構成する各ページバッファを説明するための図である。4 is a diagram for explaining each page buffer constituting the page buffer 102 in the NAND flash memory 20. FIG. ページバッファ１０２ｂにおけるＰＢ ユニットの内部の回路構成を示す図である。It is a figure which shows the circuit structure inside the PB unit in the page buffer 102b. ページバッファ１０２、パリティカラム置換回路１０５、及びＥＣＣ回路１０７に対応する部分の第１の動作モードでの動作を説明するための図である。FIG. 10 is a diagram for explaining an operation in a first operation mode of portions corresponding to a page buffer 102, a parity column replacement circuit 105, and an ECC circuit 107. ＮＡＮＤ型フラッシュメモリの一般的なブロック構成を示す図である。1 is a diagram showing a general block configuration of a NAND flash memory. FIG. ページバッファ８２を構成するページバッファユニットを説明するための図である。4 is a diagram for explaining a page buffer unit that constitutes a page buffer 82. FIG. 従来のページバッファユニットの内部の回路構成を示す図である。It is a figure which shows the circuit structure inside the conventional page buffer unit.

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。   Embodiments of the present invention will be described below with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.

図１は、ＮＡＮＤ型フラッシュメモリ１０のブロック構成を示す図である。図１に示すＮＡＮＤ型フラッシュメモリ１０は、Ｍｅｍｏｒｙ Ａｒｒａｙ（メモリアレイ１０１）、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ；ページバッファ）１０２、Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ Ｃｉｒｃｕｉｔ（カラムコーディング回路）１０３、Ｍａｉｎ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ ＭＵＸ（カラム救済回路）１０４を備えている。また、ＮＡＮＤ型フラッシュメモリ１０は、Ｐａｒｉｔｙ ＣＲ ＭＵＸ（パリティカラム置換回路）１０５、ＥＣＣ Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ Ｃｉｒｃｕｉｔ（ＥＣＣカラムコーディング回路）１０８、Ｉ／Ｏ ＰＡＤ（Ｉ／Ｏパッド）１０６、及びＥＣＣ Ｃｉｒｃｕｉｔ（ＥＣＣ回路）１０７を備えている。なお、図１４に示すＮＡＮＤ型フラッシュメモリ８０と同一の部分には同一の符号を付し、その説明を適宜省略する。
図１において、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）は、データの受け渡しをページバッファ１０２とＩ／Ｏパッド１０６との間において行なう配線であり、以下、単にＤａｔａ＿Ｂｕｓと呼ぶこともある。また、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）は、データの受け渡しをページバッファ８２とＥＣＣ回路１０７との間において行なう配線であり、以下、単にＥＣＣ＿Ｂｕｓと呼ぶこともある。 FIG. 1 is a diagram showing a block configuration of the NAND flash memory 10. A NAND flash memory 10 shown in FIG. 1 includes a memory array (memory array 101), a PB (page buffer) 102, a column coding circuit (column coding circuit) 103, and a main column repair MUX (column relief circuit) 104. I have. The NAND flash memory 10 includes a parity CR MUX (parity column replacement circuit) 105, an ECC column coding circuit (ECC column coding circuit) 108, an I / O pad (I / O pad) 106, and an ECC circuit (ECC circuit). 107). It should be noted that the same parts as those of the NAND flash memory 80 shown in FIG.
In FIG. 1, Data Bus_1, Data Bus_2, and Data Bus_3 (second data bus) are wirings for transferring data between the page buffer 102 and the I / O pad 106. Hereinafter, they are simply referred to as Data_Bus. Sometimes. ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) are wirings for transferring data between the page buffer 82 and the ECC circuit 107, and may be simply referred to as ECC_Bus hereinafter.

ＮＡＮＤ型フラッシュメモリ１０は、図１４に示すＮＡＮＤ型フラッシュメモリ８０と相違して、カラムコーディング回路８３に代えて、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８を有する。カラムコーディング回路１０３とＥＣＣカラムコーディング回路１０８とでは、別系統のカラムアドレス（Ｃｏｄｉｎｇ）が入力される。また、カラムコーディング回路１０３とＥＣＣカラムコーディング回路１０８とは、後述するように、ページバッファ１０２のＰＢ制御回路６０に選択信号Ｓｅｌ＿Ａまたは選択信号Ｓｅｌ＿Ｂを出力して、ページバッファ１０２に直結した部分（図１５に示すマルチプレクサ５２＿ｂ、及びＰＢ制御回路８３＿１の部分）から、ページバッファの出力を、ＥＣＣ Ｂｕｓ＿１とＤａｔａ Ｂｕｓ＿１とのいずれか一方のデータバスに接続する。   Unlike the NAND flash memory 80 shown in FIG. 14, the NAND flash memory 10 includes a column coding circuit 103 and an ECC column coding circuit 108 instead of the column coding circuit 83. The column coding circuit 103 and the ECC column coding circuit 108 receive column addresses (Coding) of different systems. As will be described later, the column coding circuit 103 and the ECC column coding circuit 108 output a selection signal Sel_A or a selection signal Sel_B to the PB control circuit 60 of the page buffer 102 and are directly connected to the page buffer 102 (see FIG. The output of the page buffer is connected to one of the data buses of ECC Bus_1 and Data Bus_1 from the multiplexer 52_b and the PB control circuit 83_1 shown in FIG.

特に、ＥＣＣカラムコーディング回路１０８は、ＥＣＣ回路１０７からカラムアドレス（以下、カラムアドレスＡｄｄｒｅｓｓ Ｂとする）が入力され、不図示のアドレス制御回路からカラムコーディング回路１０３に入力されるカラムアドレス（以下、カラムアドレスＡｄｄｒｅｓｓ Ａとする）とは独立して、ＰＢ制御回路６０に対して選択信号Ｓｅｌ＿Ｂを出力して、ページバッファ１０２の出力とＥＣＣ Ｂｕｓ＿１とを接続する。これにより、ページバッファ１０２の出力と、ＥＣＣ Ｂｕｓ＿１またはＤａｔａ Ｂｕｓ＿１との接続におけるアドレス制御を独立して実行することができる。   In particular, the ECC column coding circuit 108 receives a column address (hereinafter referred to as a column address Address B) from the ECC circuit 107 and a column address (hereinafter referred to as a column address) input from an address control circuit (not shown) to the column coding circuit 103. Independently of address A), the selection signal Sel_B is output to the PB control circuit 60 to connect the output of the page buffer 102 and the ECC Bus_1. Thereby, the address control in the connection between the output of the page buffer 102 and the ECC Bus_1 or Data Bus_1 can be executed independently.

また、従来のＮＡＮＤ型フラッシュメモリでは、ページバッファの出力（データバスを以下、区別のためＩＯバスとする）を、第１の動作モードと第２の動作モードとにおいて共有している。これに対して、ＮＡＮＤ型フラッシュメモリ１０では、ページバッファの出力であるＩＯバスを、第１の動作モードと第２の動作モードとにおいて共有することなく、独立に設けている。   In the conventional NAND flash memory, the output of the page buffer (the data bus is hereinafter referred to as an IO bus for distinction) is shared in the first operation mode and the second operation mode. On the other hand, in the NAND flash memory 10, the IO bus that is the output of the page buffer is provided independently without being shared between the first operation mode and the second operation mode.

これにより、ページバッファの出力からＥＣＣ回路１０７への入力までの径路において、後述するカラム置換回路１０４等の高速なデータ転送に悪影響を及ぼす回路は不要となり、データ転送を高速に行うことができる。また、第２のデータバスを、従来の救済効率に応じたバス幅にしておくことができる。これにより、カラム置換回路１０４の回路規模は増大しないので、チップサイズの増加を抑制できる。さらに、ＮＡＮＤ型フラッシュメモリ１０を、ＥＣＣ回路を内蔵しないＮＡＮＤ型フラッシュメモリに設計変更する場合であっても、ＥＣＣカラムコーディング回路１０８、パリティカラム置換回路１０５、ＥＣＣ Ｂｕｓ＿１〜ＥＣＣ Ｂｕｓ＿３、ＥＣＣ回路１０７を削除すればよいので、容易に設計することができる。   As a result, in the path from the output of the page buffer to the input to the ECC circuit 107, a circuit that adversely affects high-speed data transfer such as the column replacement circuit 104 to be described later becomes unnecessary, and data transfer can be performed at high speed. Further, the second data bus can have a bus width corresponding to the conventional relief efficiency. Thereby, since the circuit scale of the column replacement circuit 104 does not increase, an increase in chip size can be suppressed. Furthermore, even when the design of the NAND flash memory 10 is changed to a NAND flash memory that does not include an ECC circuit, the ECC column coding circuit 108, the parity column replacement circuit 105, the ECC Bus_1 to the ECC Bus_3, and the ECC circuit 107 are changed. Since it suffices to delete it, it can be designed easily.

ページバッファ１０２は、図１に示すように、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ）＿Ｄａｔａ１０２ａ（以下、ページバッファ１０２ａとする）と、ＰＢ＿ＣＲ１０２ｂ（以下、ページバッファ１０２ｂとする）と、ＰＢ＿Ｐａｒｉｔｙ１０２ｃ（以下、ページバッファ１０２ｃとする）と、ＰＢ＿ＰＣＲ１０２ｄ（以下、ページバッファ１０２ｄとする）とから構成される。
ページバッファ１０２ａは、通常メモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファである。また、ページバッファ１０２ａは、通常モード（第２の動作モード）におけるデータ読み出し時に、カラムコーディング回路１０３から選択信号Ｓｅｌ＿Ａが入力されると、増幅結果をデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａとして、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介して、Ｉ／Ｏパッド１０６から出力する。
一方、ページバッファ１０２ａは、ＥＣＣモード（第１の動作モード）におけるデータ読み出し時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力されると、増幅結果をデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿ＢとしてＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に対して出力する。 As shown in FIG. 1, the page buffer 102 includes a PB (Page Buffer) _Data 102a (hereinafter referred to as a page buffer 102a), a PB_CR 102b (hereinafter referred to as a page buffer 102b), and a PB_Parity 102c (hereinafter referred to as a page buffer 102c). ) And PB_PCR 102d (hereinafter referred to as page buffer 102d).
The page buffer 102a is a page buffer that amplifies the potential of the bit line connected to the normal memory cell and latches the amplification result. When the selection signal Sel_A is input from the column coding circuit 103 during data reading in the normal mode (second operation mode), the page buffer 102a uses the amplification result as the data read signal Data_Out_A, Data Bus_1, Data Bus_2, And from the I / O pad 106 via the Data Bus_3 (second data bus).
On the other hand, when the selection signal Sel_B is input from the ECC column coding circuit 108 at the time of data reading in the ECC mode (first operation mode), the page buffer 102a uses the amplification result as the data read signal Data_Out_B as ECC Bus_1, ECC Bus_2, And output to the ECC circuit 107 via the ECC Bus_3 (first data bus).

また、ページバッファ１０２ａは、通常モードにおけるデータ書込み時に、カラムコーディング回路１０３から選択信号Ｓｅｌ＿Ａが入力されると、Ｉ／Ｏパッド１０６から入力される書き込みデータがＤａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介してデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａとして入力される。一方、ページバッファ１０２ａは、ＥＣＣモードにおけるデータ書き込み時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力されると、ＥＣＣ回路１０７のＥＣＣ処理の結果がＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿１を介してデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂとして入力される。   When the selection signal Sel_A is input from the column coding circuit 103 during the data write in the normal mode, the page buffer 102a receives the data bus_3, the data bus_2, and the data bus_1 from the I / O pad 106. Is input as a data write signal Data_In_A. On the other hand, when the selection signal Sel_B is input from the ECC column coding circuit 108 when data is written in the ECC mode, the page buffer 102a receives the ECC processing result of the ECC circuit 107 via the ECC Bus_3, the ECC Bus_2, and the ECC Bus_1. Input as a data write signal Data_In_B.

ページバッファ１０２ｂは、ページバッファ１０２ａに接続される通常メモリセルまたはビット線に不良が有る場合に、通常メモリセル、及びビット線とともに置換されるページバッファである。すなわち、ページバッファ１０２ａを構成するページバッファユニットの１つに不良があった場合、このページバッファユニットは、ページバッファ１０２ｂを構成するページバッファユニットの１つに置換される。なお、ページバッファ１０２ｂの動作は、上述したページバッファ１０２ａと同じ動作であるので、説明を省略する。   The page buffer 102b is a page buffer that is replaced together with the normal memory cell and the bit line when there is a defect in the normal memory cell or the bit line connected to the page buffer 102a. That is, when one of the page buffer units constituting the page buffer 102a is defective, this page buffer unit is replaced with one of the page buffer units constituting the page buffer 102b. Since the operation of the page buffer 102b is the same as that of the above-described page buffer 102a, the description thereof is omitted.

このページバッファ１０２ａからページバッファ１０２ｂへのページバッファユニットの置換を行なうのが、カラム置換回路１０４である。カラム置換回路１０４は、ページバッファ１０２ａにおける不良のページバッファユニットを選択するカラムアドレス（後述する選択信号Ｓｅｌ＿Ａ）がカラムコーディング回路１０３に入力される場合、カラムコーディング回路１０３がページバッファ１０２ｂにおけるページバッファユニットを選択するように制御を実行する。   The column replacement circuit 104 replaces the page buffer unit from the page buffer 102a to the page buffer 102b. When a column address (selection signal Sel_A, which will be described later) for selecting a defective page buffer unit in the page buffer 102a is input to the column coding circuit 103, the column replacement circuit 104 causes the page coding unit 103 to select a page buffer unit in the page buffer 102b. The control is executed so as to select.

ページバッファ１０２ｃは、パリティメモリセル（ＥＣＣ処理用のメモリセルトランジスタ。ただし、構成は通常メモリセルと同じ）に接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファである。なお、パリティメモリセルが記憶するパリティデータは、通常モードでは、Ｉ／Ｏパッド１０６を介して外部に出力されない。一方、ページバッファ１０２ｃは、ＥＣＣモードにおけるデータ読み出し時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力されると、増幅結果をデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に対して出力する。   The page buffer 102c is a page buffer that amplifies the potential of a bit line connected to a parity memory cell (memory cell transistor for ECC processing; however, the configuration is the same as a normal memory cell) and latches the amplification result. Note that the parity data stored in the parity memory cell is not output to the outside via the I / O pad 106 in the normal mode. On the other hand, when the selection signal Sel_B is input from the ECC column coding circuit 108 at the time of data reading in the ECC mode, the page buffer 102c uses the amplification result as the data read signal Data_Out_B via the ECC Bus_1, ECC Bus_2, and ECC Bus_3. Output to the ECC circuit 107.

また、パリティメモリセルが記憶するパリティデータは、通常モードでは、Ｉ／Ｏパッド１０６を介して外部から入力されない。
一方、ページバッファ１０２ｃは、ＥＣＣモードにおけるデータ書き込み時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力されると、ＥＣＣ回路１０７のＥＣＣ処理の結果であるパリティデータがＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿１を介してデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂとして入力される。 The parity data stored in the parity memory cell is not input from the outside via the I / O pad 106 in the normal mode.
On the other hand, when the selection signal Sel_B is input from the ECC column coding circuit 108 during data writing in the ECC mode, the page buffer 102c converts the parity data, which is the result of the ECC processing of the ECC circuit 107, to ECC Bus_3, ECC Bus_2, and ECC. The data write signal Data_In_B is input via Bus_1.

ページバッファ１０２ｄは、ページバッファ１０２ｃに接続されるパリティメモリセルまたはビット線に不良が有る場合に、パリティメモリセル、及びビット線とともに置換されるページバッファである。すなわち、ページバッファ１０２ｃを構成するページバッファユニットの１つに不良があった場合、このページバッファユニットは、ページバッファ１０２ｄを構成するページバッファユニットの１つに置換される。なお、ページバッファ１０２ｄの動作は、上述したページバッファ１０２ｃと同じ動作であるので、説明を省略する。   The page buffer 102d is a page buffer that is replaced together with the parity memory cell and the bit line when there is a defect in the parity memory cell or the bit line connected to the page buffer 102c. That is, when one of the page buffer units constituting the page buffer 102c is defective, this page buffer unit is replaced with one of the page buffer units constituting the page buffer 102d. Since the operation of the page buffer 102d is the same as that of the above-described page buffer 102c, the description thereof is omitted.

このページバッファ１０２ｃからページバッファ１０２ｄへのページバッファユニットの置換を行なうのが、パリティカラム置換回路１０５である。パリティカラム置換回路１０５は、ページバッファ１０２ｃにおける不良のページバッファユニットを選択するカラムアドレス（後述する選択信号Ｓｅｌ＿Ｂ）がＥＣＣカラムコーディング回路１０８に入力される場合、ＥＣＣカラムコーディング回路１０８がページバッファ１０２ｄにおけるページバッファユニットを選択するように制御を実行する。   It is the parity column replacement circuit 105 that replaces the page buffer unit from the page buffer 102c to the page buffer 102d. When a column address (selection signal Sel_B described later) for selecting a defective page buffer unit in the page buffer 102c is input to the ECC column coding circuit 108, the parity column replacement circuit 105 causes the ECC column coding circuit 108 to Control is performed to select a page buffer unit.

これらのページバッファ１０２を構成するページバッファ１０２ａ〜１０２ｄは、全て同一の回路構成からなり、以下にその回路構成について、図２〜図６を用いて詳細に説明する。図２は、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分のデータ読み出し動作を説明するための図である。また、図３は、図２に示すＰＢ ４ＩＯ ユニットの内部の構成、及びＰＢ ユニットの内部の構成を示す図である。また、図４は、ＰＢ ユニットの内部の回路構成を示す図である。また、図５は、ＰＢ ユニットの内部の他の回路構成を示す図である。また、図６は、図４、及び図５に示すビット内部回路５０＿ｉ（ｉ＝０〜７の整数）の回路構成を示す図である。   The page buffers 102a to 102d constituting the page buffer 102 all have the same circuit configuration, and the circuit configuration will be described in detail below with reference to FIGS. FIG. 2 is a diagram for explaining a data read operation of portions corresponding to the page buffer 102, the column coding circuit 103, and the ECC column coding circuit 108 shown in FIG. FIG. 3 is a diagram showing an internal configuration of the PB 4IO unit shown in FIG. 2 and an internal configuration of the PB unit. FIG. 4 is a diagram showing an internal circuit configuration of the PB unit. FIG. 5 is a diagram showing another circuit configuration inside the PB unit. FIG. 6 is a diagram showing a circuit configuration of the bit internal circuit 50_i (i = 0 to 7) shown in FIG. 4 and FIG.

図２を参照して、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分は、４本分のＩＯ線からの４つのデータをラッチし、４本分のＩＯ線に対してデータを書き込むＰＢ ４ＩＯ ユニットを有する。   Referring to FIG. 2, the portions corresponding to page buffer 102, column coding circuit 103, and ECC column coding circuit 108 shown in FIG. 1 latch four data from four IO lines and A PB 4IO unit for writing data to the IO line.

図２においては、１０個のＰＢ ４ＩＯとして、ＰＢ０ ＩＯ ０１２３（ＰＢ ４ＩＯ ユニット３０＿０）、ＰＢ０ ＩＯ ４５６７（ＰＢ ４ＩＯ ユニット３０＿１）、ＰＢ１ＩＯ ０１２３（ＰＢ ４ＩＯ ユニット３０＿２）、ＰＢ１ ＩＯ ４５６７（ＰＢ ４ＩＯ ユニット３０＿３）、ＰＢ２ ＩＯ ０１２３（ＰＢ ４ＩＯ ユニット３０＿４）、ＰＢ２ ＩＯ ４５６７（ＰＢ ４ＩＯ ユニット３０＿５）、ＰＢ３ ＩＯ ０１２３（ＰＢ ４ＩＯ ユニット３０＿６）、ＰＢ３ ＩＯ ４５６７（ＰＢ ４ＩＯ ユニット３０＿７）、ＰＢ４ ＩＯ ０１２３（ＰＢ ４ＩＯ ユニット３０＿８）、ＰＢ４ ＩＯ ４５６７（ＰＢ ４ＩＯ ユニット３０＿９）を示している。   In FIG. 2, as 10 PB 4IOs, PB0 IO 0123 (PB 4IO unit 30_0), PB0 IO 4567 (PB 4IO unit 30_1), PB1IO 0123 (PB 4IO unit 30_2), PB1 IO 4567 (PB 4IO unit 30_3) , PB2 IO 0123 (PB 4IO unit 30_4), PB2 IO 4567 (PB 4IO unit 30_5), PB3 IO 0123 (PB 4IO unit 30_6), PB3 IO 4567 (PB 4IO unit 30_7), PB4 IO 0123 (PB 30) , PB4 IO 4567 (PB 4IO unit 30_9).

ここで、ＩＯ線とは、後述するＰＢユニットにおいて、マルチプレクサ５２＿ｂとＰＢ制御回路６０との間に設けられる入出力線である。このＩＯ線は、本実施形態では、マルチプレクサ５２＿ｂと８個のビット回路５１＿０ａ〜５１＿７ａとを介して、８本のビット線のいずれか一本と電気的に接続される。すなわち、ＩＯ線は、メモリセルトランジスタに書き込むデータ或いはメモリセルトランジスタから読み出されるデータが行き来する信号線である。   Here, the IO line is an input / output line provided between the multiplexer 52_b and the PB control circuit 60 in the PB unit described later. In this embodiment, the IO line is electrically connected to any one of the eight bit lines via the multiplexer 52_b and the eight bit circuits 51_0a to 51_7a. That is, the IO line is a signal line through which data written to the memory cell transistor or data read from the memory cell transistor is transferred.

図３（ａ）を参照して、図２に示すＰＢ ４ＩＯ ユニットは、同一の構成を有している。図３（ａ）では、図２に示すＰＢ ４ＩＯ ユニット３０＿０を代表として、その構成を示している。ＰＢ ４ＩＯ ユニット３０＿０は、４個のＰＢユニット３０＿００〜３０＿０３から構成される。
ＰＢユニット３０＿００〜３０＿０３各々は、活性レベル（以下、例としてＨレベルとする）の選択信号Ｓｅｌ＿Ａ＜０＞がカラムコーディング回路１０３から供給されると、自身に接続される１本のＩＯ線とＤａｔａ Ｂｕｓ（第２のデータバス；後述するデータバスＤａｔａ＿Ａ＜７：０＞）とを接続する。これにより、図３（ａ）に示すように、４本のＩＯ線からデータバスＤａｔａ＿Ａ＜３：０＞へ、４ビットのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜０＞〜Ｄａｔａ＿Ｏｕｔ＿Ａ＜３＞が読み出される。 Referring to FIG. 3A, the PB 4IO unit shown in FIG. 2 has the same configuration. FIG. 3A shows the configuration of the PB 4IO unit 30_0 shown in FIG. 2 as a representative. The PB 4IO unit 30_0 includes four PB units 30_00 to 30_03.
Each of the PB units 30_00 to 30_03 is supplied with one IO line connected to itself and Data when a selection signal Sel_A <0> of an active level (hereinafter referred to as H level) is supplied from the column coding circuit 103. Bus (second data bus; data bus Data_A <7: 0> described later) is connected. As a result, as shown in FIG. 3A, the 4-bit data read signals Data_Out_A <0> to Data_Out_A <3> are read from the four IO lines to the data bus Data_A <3: 0>.

また、ＰＢユニット３０＿００〜３０＿０３各々は、活性レベル（以下、例としてＨレベルとする）の選択信号Ｓｅｌ＿Ｂ＜０＞がＥＣＣカラムコーディング回路１０８から供給されると、自身に接続される１本のＩＯ線とＥＣＣ Ｂｕｓ（第１のデータバス；後述するデータバスＤａｔａ＿Ｂ＜１９：０＞）とを接続する。これにより、図３（ａ）に示すように、４本のＩＯ線からデータバスＤａｔａ＿Ｂ＜３：０＞へ、４ビットのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜０＞〜Ｄａｔａ＿Ｏｕｔ＿Ｂ＜３＞が読み出される。   Each of the PB units 30_00 to 30_03 is supplied with an IO level selection signal Sel_B <0> from the ECC column coding circuit 108 when the selection signal Sel_B <0> is activated. The line is connected to ECC Bus (first data bus; data bus Data_B <19: 0> described later). As a result, as shown in FIG. 3A, the 4-bit data read signals Data_Out_B <0> to Data_Out_B <3> are read from the four IO lines to the data bus Data_B <3: 0>.

図３（ｂ）を参照して、図３（ａ）に示すＰＢユニット各々は、図１５に示すビット回路と同一構成の８個のビット回路５１＿０ａ〜５１＿７ａと、同じく図１５に示すマルチプレクサ５２＿ｂと、本願の特徴的部分であるＰＢ Ｃｏｎｔｒｏｌ Ｃｉｒｕｃｕｉｔ（ページバッファ制御回路）６０とから構成される。
まず、図４、及び図６を参照して、１つのＰＢユニットの詳細な回路構成について説明する。
図６では、図４に示すビット内部回路５０＿０〜５０＿７各々の回路における、書き込み動作におけるデータのセンシング部、及びラッチ部、読み出し動作における信号線を駆動するドライバ部の構成を、具体的にトランジスタ、及びインバータ回路を用いて記載している。なお、図３（ｂ）に示すビット回路５１＿０ａ〜５１＿７ａとマルチプレクサ５２＿ｂとを合わせた回路が、ビット内部回路５０＿０〜５０＿７に相当する。すなわち、ビット内部回路は、選択信号ＤＩＯにより選択されるので、ビット回路とマルチプレクサ５２＿ｂの一部の機能を有している。また、この図６に示すビット内部回路は、図１５に示す従来のＰＢユニットにおけるビット内部回路と同一の回路構成である。 Referring to FIG. 3 (b), each PB unit shown in FIG. 3 (a) includes eight bit circuits 51_0a to 51_7a having the same configuration as the bit circuit shown in FIG. 15, and a multiplexer 52_b shown in FIG. The PB control circuit (page buffer control circuit) 60 is a characteristic part of the present application.
First, a detailed circuit configuration of one PB unit will be described with reference to FIGS. 4 and 6.
In FIG. 6, in each of the bit internal circuits 50 </ b> _ <b> 0 to 50 </ b> _ <b> 7 illustrated in FIG. 4, the configuration of the data sensing unit and the latch unit in the write operation and the driver unit that drives the signal line in the read operation And an inverter circuit. A circuit including the bit circuits 51_0a to 51_7a and the multiplexer 52_b illustrated in FIG. 3B corresponds to the bit internal circuits 50_0 to 50_7. That is, since the bit internal circuit is selected by the selection signal DIO, it has a partial function of the bit circuit and the multiplexer 52_b. The bit internal circuit shown in FIG. 6 has the same circuit configuration as the bit internal circuit in the conventional PB unit shown in FIG.

図６に示すように、ビット内部回路５０＿ｉ（ｉを整数として、ｉ＝０〜７の８台は同一構成の回路である）は、インバータ回路５１１、インバータ回路５１２、トランジスタ５１３、トランジスタ５１４、トランジスタ５１５、トランジスタ５２１、及びトランジスタ５２２から構成される。ここで、トランジスタ５１３、トランジスタ５１４、トランジスタ５１５、トランジスタ５２１、及びトランジスタ５２２は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。   As shown in FIG. 6, bit internal circuit 50_i (where i is an integer and eight units of i = 0 to 7 are circuits having the same configuration) includes inverter circuit 511, inverter circuit 512, transistor 513, transistor 514, transistor 515, a transistor 521, and a transistor 522. Here, the transistor 513, the transistor 514, the transistor 515, the transistor 521, and the transistor 522 are N-channel MOS (Metal Oxide Semiconductor) transistors.

ビット内部回路５０＿ｉにおいて、ラッチ部は、インバータ回路５１１とインバータ回路５１２とから構成されている。ここで、インバータ回路５１１は、出力端子が接続点Ｎ２においてインバータ回路５１２の入力端子に接続され、入力端子が接続点Ｎ１においてインバータ回路５１２の出力端子に接続されている。
この接続点Ｎ１は、不図示のメモリセルトランジスタにビット線を介して接続される。接続点Ｎ１は、読み出し動作において、メモリセルトランジスタが記憶するデータがＤａｔａ＿ｉとして現れ、書き込み動作においてはメモリセルに書き込むべきデータがＤａｔａ＿ｉとして現れる。例えば、メモリセルトランジスタがＬ（ロウ）レベル（データ０とする）を記憶するとき、Ｄａｔａ＿ｉの電位はＬレベルとなり、一方、メモリセルトランジスタがＨ（ハイ）レベル（データ１とする）を記憶するとき、Ｄａｔａ＿ｉの電位はＨレベルとなる。 In the bit internal circuit 50_i, the latch unit includes an inverter circuit 511 and an inverter circuit 512. Here, the inverter circuit 511 has an output terminal connected to the input terminal of the inverter circuit 512 at the connection point N2, and an input terminal connected to the output terminal of the inverter circuit 512 at the connection point N1.
This connection point N1 is connected to a memory cell transistor (not shown) via a bit line. At the connection point N1, data stored in the memory cell transistor appears as Data_i in the read operation, and data to be written in the memory cell appears as Data_i in the write operation. For example, when the memory cell transistor stores L (low) level (data 0), the potential of Data_i is L level, while the memory cell transistor stores H (high) level (data 1). At this time, the potential of Data_i becomes H level.

ビット内部回路５０＿ｉにおいて、ドライバ部は、トランジスタ５１５、及びトランジスタ５２２から構成される。
トランジスタ５２２は、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号ＤＩＯ＜ｉ＞の配線に接続され、ソースがトランジスタ５１５のドレインに接続されている。
トランジスタ５１５は、ドレインがトランジスタ５２２のソースに接続され、ゲートが接続点Ｎ２に接続され、ソースが接地されている。
ここで、選択信号ＤＩＯ＜ｉ＞（ｉ＝０〜７）は、図３（ｂ）に示すＳｕｂ ＢＬ Ｃｏｄｉｎｇである。例えば、カラムコーディング回路１０３は不図示のアドレス制御回路から入力される３ビットのアドレス信号に基づいて、或いはＥＣＣカラムコーディング回路１０８はＥＣＣ回路１０７から入力される３ビットのアドレス信号に基づいて、選択信号ＤＩＯ＜ｉ＞のうちの１つの信号をＨレベルとする。これにより、図４に示すビット内部回路５０＿０〜５０＿７の１つのビット内部回路が選択される。 In the bit internal circuit 50_i, the driver unit includes a transistor 515 and a transistor 522.
The transistor 522 has a drain connected to the wiring of the read signal RD, a gate connected to the wiring of the selection signal DIO <i>, and a source connected to the drain of the transistor 515.
The transistor 515 has a drain connected to the source of the transistor 522, a gate connected to the connection point N2, and a source grounded.
Here, the selection signal DIO <i> (i = 0 to 7) is Sub BL Coding shown in FIG. For example, the column coding circuit 103 is selected based on a 3-bit address signal input from an unillustrated address control circuit, or the ECC column coding circuit 108 is selected based on a 3-bit address signal input from an ECC circuit 107. One of the signals DIO <i> is set to the H level. Thereby, one bit internal circuit of the bit internal circuits 50_0 to 50_7 shown in FIG. 4 is selected.

以上の構成により、メモリセルトランジスタからのデータ読み出し動作において、選択信号ＤＩＯ＜ｉ＞がＨレベルになると、読み出し信号ＲＤの論理レベルはＤａｔａ＿ｉの論理レベルと同じ論理レベルとなる。つまり、例えば読み出し信号ＲＤをＨレベルにプリチャージしておくことにより、Ｄａｔａ＿ｉがＨレベルのときは、トランジスタ５１５がオフ（非導通状態）、トランジスタ５２２がオン（導通状態）であり、ビット内部回路５０＿ｉは、読み出し信号ＲＤをＨレベルに維持する。一方、Ｄａｔａ＿ｉがＬレベルのときは、トランジスタ５１５がオン、トランジスタ５２２がオンであり、ビット内部回路５０＿ｉは、読み出し信号ＲＤをＨレベルからＬレベルに変化させる。
読み出し信号ＲＤの配線は、図４に示すように、ＰＢ制御回路６０に接続される。
第１の動作モード（ＥＣＣモード）では、選択信号Ｓｅｌ＿Ｂ（ＥＣＣカラムコーディング回路１０８が出力するカラムアドレス）が入力されると、読み出し信号ＲＤの配線はＥＣＣ Ｂｕｓに接続される。これにより、ＥＣＣ Ｂｕｓには、ビット内部回路５０＿ｉのＤａｔａ＿ｉがデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして読み出される。 With the above configuration, in the data read operation from the memory cell transistor, when the selection signal DIO <i> becomes H level, the logical level of the read signal RD becomes the same logical level as that of Data_i. That is, for example, by precharging the read signal RD to H level, when Data_i is at H level, the transistor 515 is off (non-conducting state), the transistor 522 is on (conducting state), and the bit internal circuit 50_i maintains the read signal RD at the H level. On the other hand, when Data_i is at L level, the transistor 515 is on and the transistor 522 is on, and the bit internal circuit 50_i changes the read signal RD from H level to L level.
The wiring of the read signal RD is connected to the PB control circuit 60 as shown in FIG.
In the first operation mode (ECC mode), when the selection signal Sel_B (column address output from the ECC column coding circuit 108) is input, the wiring of the read signal RD is connected to the ECC Bus. As a result, Data_i of the bit internal circuit 50_i is read out to the ECC Bus as the data read signal Data_Out_B.

一方、第２の動作モード（通常モード）では、選択信号Ｓｅｌ＿Ａ（カラムコーディング回路１０３が出力するカラムアドレス）が入力されると、読み出し信号ＲＤの配線は、Ｄａｔａ Ｂｕｓに接続される。これにより、Ｄａｔａ Ｂｕｓには、ビット内部回路５０＿ｉのＤａｔａ＿ｉがデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａとして読み出される。   On the other hand, in the second operation mode (normal mode), when the selection signal Sel_A (column address output from the column coding circuit 103) is input, the wiring of the read signal RD is connected to the Data Bus. As a result, Data_i of the bit internal circuit 50_i is read to the Data Bus as the data read signal Data_Out_A.

図６に戻って、ビット内部回路５０＿ｉにおいて、センシング部は、トランジスタ５１３、トランジスタ５１４、トランジスタ５２１から構成される。
トランジスタ５１３は、ドレインが接続点Ｎ１に接続され、ゲートが書き込み信号ＤＩの配線に接続され、ソースがトランジスタ５２１のドレインに接続されている。
トランジスタ５１４は、ドレインが接続点Ｎ２に接続され、ゲートが書き込み信号ｎＤＩの配線に接続され、ソースがトランジスタ５２１のドレインに接続されている。
トランジスタ５２１は、ドレインがトランジスタ５１３のソース、及びトランジスタ５１４のソースに接続され、ゲートが選択信号ＤＩＯ＜ｉ＞の配線に接続され、ソースが接地されている。 Returning to FIG. 6, in the bit internal circuit 50 — i, the sensing unit includes a transistor 513, a transistor 514, and a transistor 521.
The transistor 513 has a drain connected to the connection point N <b> 1, a gate connected to the wiring of the write signal DI, and a source connected to the drain of the transistor 521.
The transistor 514 has a drain connected to the connection point N2, a gate connected to the wiring of the write signal nDI, and a source connected to the drain of the transistor 521.
The transistor 521 has a drain connected to the source of the transistor 513 and the source of the transistor 514, a gate connected to the wiring of the selection signal DIO <i>, and a source grounded.

書き込み信号ＤＩ、及び書き込み信号ｎＤＩの配線は、図４に示すように、ＰＢ制御回路６０に接続される。後述するように、第１の動作モードでは選択信号Ｓｅｌ＿ＢによりデータバスＥＣＣ Ｂｕｓに接続され、ＥＣＣ Ｂｕｓからデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂが入力される。これにより、ＰＢ制御回路６０では、このデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂのレベルに応じて書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させ、他方をＬレベルに維持する。
一方、第２の動作モードでは、選択信号Ｓｅｌ＿ＡによりＤａｔａ Ｂｕｓに接続され、Ｄａｔａ Ｂｕｓからデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａが入力される。これにより、ＰＢ制御回路６０は、このデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａのレベルに応じて書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させ、他方をＬレベルに維持する。 The wiring of the write signal DI and the write signal nDI is connected to the PB control circuit 60 as shown in FIG. As will be described later, in the first operation mode, the selection signal Sel_B is connected to the data bus ECC Bus, and the data write signal Data_In_B is input from the ECC Bus. Accordingly, the PB control circuit 60 changes either the write signal DI or the write signal nDI from the L level to the H level according to the level of the data write signal Data_In_B, and maintains the other at the L level.
On the other hand, in the second operation mode, the selection signal Sel_A is connected to the Data Bus, and the data write signal Data_In_A is input from the Data Bus. Thus, the PB control circuit 60 changes either the write signal DI or the write signal nDI from the L level to the H level according to the level of the data write signal Data_In_A, and maintains the other at the L level.

以上の構成により、メモリセルトランジスタへのデータ書き込み動作において、選択信号ＤＩＯ＜ｉ＞がＨレベルになると、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのレベルに応じて、ビット内部回路５０＿ｉのＤａｔａ＿ｉのレベルが決定する。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａ，またはデータ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＬレベル（データ０）のとき、ＰＢ制御回路６０は、書き込み信号ＤＩをＨレベル、書き込み信号ｎＤＩをＬレベルとする。これにより、ビット内部回路５０＿ｉでは、トランジスタ５１３がオンし、トランジスタ５１４がオフする。そして、接続点Ｎ１はＬレベル、接続点Ｎ２はＨレベルとなり、Ｄａｔａ＿ｉの論理は、データバスの論理と同じくＬレベル（データ０）となる。   With the above configuration, when the selection signal DIO <i> becomes H level in the data write operation to the memory cell transistor, the level of Data_i of the bit internal circuit 50_i is set according to the level of the write signal DI and the write signal nDI. decide. Specifically, when the data write signal Data_In_A or the data write signal Data_In_B is at L level (data 0), the PB control circuit 60 sets the write signal DI to H level and the write signal nDI to L level. Thereby, in the bit internal circuit 50_i, the transistor 513 is turned on and the transistor 514 is turned off. The connection point N1 is at the L level, the connection point N2 is at the H level, and the logic of Data_i is at the L level (data 0), similar to the logic of the data bus.

一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａ，またはデータ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＨレベル（データ１）のとき、ＰＢ制御回路６０は、書き込み信号ＤＩをＬレベル、書き込み信号ｎＤＩをＨレベルとする。これにより、ビット内部回路５０＿ｉでは、トランジスタ５１３がオフし、トランジスタ５１４がオンする。そして、接続点Ｎ１はＨレベル、接続点Ｎ２はＬレベルとなり、Ｄａｔａ＿ｉの論理は、データバスの論理と同じくＨレベル（データ１）となる。   On the other hand, when the data write signal Data_In_A or the data write signal Data_In_B is at the H level (data 1), the PB control circuit 60 sets the write signal DI to the L level and the write signal nDI to the H level. Accordingly, in the bit internal circuit 50_i, the transistor 513 is turned off and the transistor 514 is turned on. The connection point N1 is at the H level, the connection point N2 is at the L level, and the logic of Data_i is at the H level (data 1) as is the data bus logic.

図４に戻って、ＰＢ制御回路６０（転送部）の構成を説明する。
ＰＢ制御回路６０は、データバスからページバッファへのデータ転送を実行する書き込み部と、ページバッファからデータバスへのデータ転送を実行する読み出し部とからなる。
このうち、ＰＢ制御回路６０の読み出し部は、トランジスタ６１ａ、及びトランジスタ６１ｂから構成される。
トランジスタ６１ａ、及びトランジスタ６１ｂは、ＮＭＯＳトランジスタである。
トランジスタ６１ａは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ａの配線に接続され、ソースがＤａｔａ Ｂｕｓ（第２のデータバス）に接続されている。トランジスタ６１ｂは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ｂの配線に接続され、ソースがＥＣＣ Ｂｕｓ（第１のデータバス）に接続されている。 Returning to FIG. 4, the configuration of the PB control circuit 60 (transfer unit) will be described.
The PB control circuit 60 includes a writing unit that executes data transfer from the data bus to the page buffer and a reading unit that executes data transfer from the page buffer to the data bus.
Among these, the reading unit of the PB control circuit 60 includes a transistor 61a and a transistor 61b.
The transistors 61a and 61b are NMOS transistors.
The transistor 61a has a drain connected to the wiring for the read signal RD, a gate connected to the wiring for the selection signal Sel_A, and a source connected to the Data Bus (second data bus). The transistor 61b has a drain connected to the wiring of the read signal RD, a gate connected to the wiring of the selection signal Sel_B, and a source connected to the ECC Bus (first data bus).

ここで、選択信号Ｓｅｌ＿Ａは、カラムコーディング回路１０３が、図１において不図示のアドレス制御回路から入力されるＡｄｄｒｅｓｓ Ａ、例えば複数ビットのアドレスに基づいて生成するカラムアドレス信号である。また、選択信号Ｓｅｌ＿Ｂは、ＥＣＣカラムコーディング回路１０８が、図１に示すＥＣＣ回路１０７から入力されるＡｄｄｒｅｓｓ Ｂ、例えば上記複数ビットのうちの一部のビットのアドレスに基づいて生成するカラムアドレス信号である。   Here, the selection signal Sel_A is a column address signal generated by the column coding circuit 103 based on Address A, for example, a multi-bit address, input from an address control circuit (not shown in FIG. 1). The selection signal Sel_B is a column address signal generated by the ECC column coding circuit 108 based on the address B input from the ECC circuit 107 shown in FIG. 1, for example, the address of a part of the plurality of bits. is there.

このように、ＰＢ制御回路６０の読み出し部は、ＥＣＣモード（第１の動作モード）のデータ読み出し時において、Ｈレベルの選択信号Ｓｅｌ＿ＢがＥＣＣコーディング回路１０８から入力されると、トランジスタ６１ｂをオンさせて読み出し信号ＲＤの配線とＥＣＣ Ｂｕｓとを接続する。これにより、ビット内部回路５０＿０〜５０＿７に格納されたメモリセルトランジスタのデータ（ビット内部回路ではＤａｔａ＿ｉ）が、ＥＣＣ Ｂｕｓにデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして出力される。   As described above, when the H-level selection signal Sel_B is input from the ECC coding circuit 108 in the ECC mode (first operation mode) data reading, the reading unit of the PB control circuit 60 turns on the transistor 61b. Then, the wiring of the read signal RD and the ECC bus are connected. As a result, the memory cell transistor data (Data_i in the bit internal circuit) stored in the bit internal circuits 50_0 to 50_7 is output to the ECC Bus as the data read signal Data_Out_B.

また、ＰＢ制御回路６０の読み出し部は、通常モード（第２の動作モード）のデータ読み出し時において、Ｈレベルの選択信号Ｓｅｌ＿Ａがコーディング回路１０３から入力されると、トランジスタ６１ａをオンさせて読み出し信号ＲＤの配線とＤａｔａ Ｂｕｓとを接続する。これにより、ビット内部回路５０＿０〜５０＿７に格納されたメモリセルトランジスタのデータが、Ｄａｔａ Ｂｕｓにデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａとして出力される。   In addition, when the H-level selection signal Sel_A is input from the coding circuit 103 in the normal mode (second operation mode) data read, the read unit of the PB control circuit 60 turns on the transistor 61a to read the read signal. Connect the wiring of RD and Data Bus. As a result, the data of the memory cell transistors stored in the bit internal circuits 50_0 to 50_7 is output to the Data Bus as the data read signal Data_Out_A.

また、ＰＢ制御回路６０の読み出し部は、ページバッファ１０２ａ、及びページバッファ１０２ｃにおいて、メモリセルトランジスタ、またはメモリセルトランジスタに接続されるビット線に不良がある場合、ＥＣＣモードのデータ読み出し時において、ＥＣＣ回路１０７に入力するデータが固定データ（この場合はデータ０に固定する）となるように、次の構成を有している。
すなわち、ＰＢ制御回路６０の読み出し部は、図４に示すように、不良情報格納部９０ａ、及びデータ固定部９０ｂを有している。 In addition, when the page buffer 102a and the page buffer 102c have a defective memory cell transistor or a bit line connected to the memory cell transistor, the reading unit of the PB control circuit 60 performs ECC when reading data in the ECC mode. The following configuration is employed so that data input to the circuit 107 is fixed data (in this case, fixed to data 0).
That is, the reading unit of the PB control circuit 60 includes a defect information storage unit 90a and a data fixing unit 90b as shown in FIG.

不良情報格納部９０ａは、インバータ回路９２、インバータ回路９３、トランジスタ９４、トランジスタ９５、及びトランジスタ９６から構成される。ここで、トランジスタ９４、トランジスタ９５、及びトランジスタ９６は、Ｎチャネル型ＭＯＳトランジスタである。
不良情報格納部９０ａにおいて、ラッチ部は、インバータ回路９２とインバータ回路９３とから構成されている。ここで、インバータ回路９２は、出力端子が接続点Ｎ４においてインバータ回路９３の入力端子に接続され、入力端子が接続点Ｎ３においてインバータ回路９３の出力端子に接続されている。
この接続点Ｎ３は、アンド回路９１の第１入力端子に接続される。接続点Ｎ３は、ラッチ部が記憶するデータが、欠陥を示す欠陥信号ＰＢ＿Ｄｅｆｃｅｔとして現れる。また、接続点Ｎ４は、ラッチ部が記憶するデータが、欠陥を示す欠陥信号ｎＰＢ＿Ｄｅｆｃｅｔとして現れる。 The defect information storage unit 90a includes an inverter circuit 92, an inverter circuit 93, a transistor 94, a transistor 95, and a transistor 96. Here, the transistor 94, the transistor 95, and the transistor 96 are N-channel MOS transistors.
In the defect information storage unit 90a, the latch unit includes an inverter circuit 92 and an inverter circuit 93. Here, the inverter circuit 92 has an output terminal connected to the input terminal of the inverter circuit 93 at the connection point N4, and an input terminal connected to the output terminal of the inverter circuit 93 at the connection point N3.
The connection point N3 is connected to the first input terminal of the AND circuit 91. At the connection point N3, the data stored in the latch unit appears as a defect signal PB_Defet indicating a defect. At the connection point N4, the data stored in the latch unit appears as a defect signal nPB_Defet indicating a defect.

不良情報格納部９０ａにおいて、センシング部は、トランジスタ９４、トランジスタ９５、トランジスタ９６から構成される。
トランジスタ９４は、ドレインが接続点Ｎ３に接続され、ゲートが不良情報信号ＳＤＩの配線に接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９５は、ドレインが接続点Ｎ４に接続され、ゲートが不良情報信号ｎＳＤＩの配線に接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９６は、ドレインがトランジスタ９４のソース、及びトランジスタ９５のソースに接続され、ゲートがパワーオンリセット信号ＰＯＲ＿Ｍｏｄｅの配線に接続され、ソースが接地されている。 In the defect information storage unit 90a, the sensing unit includes a transistor 94, a transistor 95, and a transistor 96.
The transistor 94 has a drain connected to the connection point N3, a gate connected to the wiring of the defect information signal SDI, and a source connected to the drain of the transistor 96.
The transistor 95 has a drain connected to the connection point N4, a gate connected to the wiring of the defect information signal nSDI, and a source connected to the drain of the transistor 96.
The transistor 96 has a drain connected to the source of the transistor 94 and the source of the transistor 95, a gate connected to the wiring of the power-on reset signal POR_Mode, and a source grounded.

ここで、不良情報信号ＳＤＩ、及び不良情報信号ｎＳＤＩは、ＰＢ制御回路６０に接続されるビット線、当該ビット線に接続されるメモリセルトランジスタに不良が有るか否かを示す信号である。これらの不良情報信号は、製造後のテストにおいて、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、不良情報信号ＳＤＩがデータ０（Ｌレベル）、不良情報信号ｎＳＤＩがデータ１（Ｈレベル）とされ、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、不良情報信号ＳＤＩがＨレベル、不良情報信号ｎＳＤＩがＬレベルとされる。そして、これらの不良情報信号は、テスト後の製品出荷前において、ＰＢ制御回路６０の位置を示す選択信号Ｓｅｌ＿Ｂに関連付けられて、ＮＡＮＤ型フラッシュメモリ１０の例えばシステム用記憶領域に格納される。
また、パワーオンリセット信号ＰＯＲ＿Ｍｏｄｅは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後の所定期間（不良情報信号をシステム用記憶領域からＰＢ制御回路６０に転送する期間）、Ｈレベルを維持する信号である。 Here, the defect information signal SDI and the defect information signal nSDI are signals indicating whether or not there is a defect in the bit line connected to the PB control circuit 60 and the memory cell transistor connected to the bit line. These defect information signals include a defect information signal SDI of data 0 (L level) and a defect information signal nSDI of data 1 (when the bit line connected to the PB control circuit 60 is defective in a test after manufacture. When the bit line connected to the PB control circuit 60 has a defect, the defect information signal SDI is at the H level and the defect information signal nSDI is at the L level. These defect information signals are stored in, for example, the system storage area of the NAND flash memory 10 in association with the selection signal Sel_B indicating the position of the PB control circuit 60 before product shipment after the test.
The power-on reset signal POR_Mode is a signal that maintains the H level for a predetermined period after the power to the NAND flash memory 10 is turned on (period in which the failure information signal is transferred from the system storage area to the PB control circuit 60).

以上の構成により、不良情報格納部９０ａは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ９４がオフ、トランジスタ９５がオンする。これにより、ノードＮ３がＨレベル、ノードＮ４がＬレベルとなり、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＨレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ１０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＨレベルに維持する。   With the above configuration, the defect information storage unit 90a causes the power-on reset signal POR_Mode to be at the H level when the NAND flash memory 10 is powered on and the bit line connected to the PB control circuit 60 is defective. Thus, the transistor 94 is turned off and the transistor 95 is turned on. As a result, the node N3 becomes H level, the node N4 becomes L level, and the defect signal PB_Defet becomes H level. Then, after the transfer period ends, the defect information storage unit 90a sets the defect signal PB_Defet to the H level during the subsequent power-on period of the NAND flash memory 10 when the power-on reset signal POR_Mode becomes the L level. maintain.

また、不良情報格納部９０ａは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ９４がオン、トランジスタ９５がオフする。これにより、ノードＮ３がＬレベル、ノードＮ４がＨレベルとなり、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＬレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ１０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＬレベルに維持する。   In addition, when the NAND flash memory 10 is powered on and the bit line connected to the PB control circuit 60 is not defective, the failure information storage unit 90a is activated by the power-on reset signal POR_Mode being H level. 94 is turned on and the transistor 95 is turned off. As a result, the node N3 becomes L level, the node N4 becomes H level, and the defect signal PB_Defet becomes L level. Then, after the transfer period ends, the defect information storage unit 90a sets the defect signal PB_Defet to the L level during the subsequent power-on period of the NAND flash memory 10 when the power-on reset signal POR_Mode becomes the L level. maintain.

また、データ固定部９０ｂは、アンド回路９１、トランジスタ６１ｃを有している。ここで、トランジスタ６１ｃは、ＮＭＯＳトランジスタである。
アンド回路９１は、２入力１出力の論理積回路であり、第１入力端子が接続点Ｎ３に接続され、第２入力端子が選択信号Ｓｅｌ＿Ａの配線に接続され、出力端子は、トランジスタ６１ｃのゲートに接続される。
トランジスタ６１ｃは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートがアンド回路９１の出力端子に接続され、ソースが接地されている。 The data fixing unit 90b includes an AND circuit 91 and a transistor 61c. Here, the transistor 61c is an NMOS transistor.
The AND circuit 91 is a logical product circuit with two inputs and one output, the first input terminal is connected to the connection point N3, the second input terminal is connected to the wiring of the selection signal Sel_A, and the output terminal is the gate of the transistor 61c. Connected to.
The transistor 61c has a drain connected to the wiring of the read signal RD, a gate connected to the output terminal of the AND circuit 91, and a source grounded.

以上の構成により、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、データ固定部９０ｂは、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＬレベルであるから、アンド回路９１の出力信号は常にＬレベルであり、トランジスタ６１ｃはオフする。このため、データ固定部９０ｂは実質何の動作も行わない。
一方、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＨレベルとなっている。ＥＣＣ使用時、すなわちＥＣＣモードではアンド回路９１にＨレベルの選択信号Ｓｅｌ＿Ｂが入力されると、アンド回路９１の出力信号がＨレベルとなり、トランジスタ６１ｃがオンするので、ＥＣＣ Ｂｕｓ＿１は接地され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿ＢはＬレベル（ＧＮＤレベル）に固定される。つまり、ＰＢ制御回路６０に接続されるビット線等に不良がある場合、ＥＣＣモードではＰＢ制御回路は、ＥＣＣ Ｂｕｓ＿１に固定レベル（Ｌレベル）のデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。 With the above configuration, when there is no defect in the bit line or the like connected to the PB control circuit 60, the data fixing unit 90b has an output signal of the AND circuit 91 always at L level because the defect signal PB_Defet is at L level. The transistor 61c is turned off. For this reason, the data fixing unit 90b performs substantially no operation.
On the other hand, when a bit line or the like connected to the PB control circuit 60 has a defect, the defect signal PB_Defet is at the H level. When the ECC is used, that is, in the ECC mode, when the selection signal Sel_B of H level is input to the AND circuit 91, the output signal of the AND circuit 91 becomes H level and the transistor 61c is turned on, so that the ECC Bus_1 is grounded and data reading is performed. The signal Data_Out_B is fixed at the L level (GND level). In other words, when the bit line connected to the PB control circuit 60 is defective, in the ECC mode, the PB control circuit operates as a data fixing circuit that outputs a fixed level (L level) data read signal Data_Out_B to ECC Bus_1. .

なお、通常モードでのデータ読み出し時は、ＰＢ制御回路６０は選択信号Ｓｅｌ＿Ａで選択されるので、アンド回路９１の出力はＬレベルとなり、この追加回路であるデータ固定部９０ｂは実質動作しないことになる。もっとも、このアンド回路９１を使用せず、欠陥信号ＰＢ＿Ｄｅｆｅｃｔを直接トランジスタ６１ｃのゲートに入力すれば、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、読み出し信号ＲＤはＬレベルに固定される。つまり、ＰＢ制御回路６０は、通常モードで選択信号Ｓｅｌ＿Ａが入力されると、Ｄａｔａ Ｂｕｓ＿１に固定レベル（Ｌレベル）のデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａを出力し、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂが入力されると、Ｌレベルのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。   Note that when reading data in the normal mode, the PB control circuit 60 is selected by the selection signal Sel_A, so that the output of the AND circuit 91 becomes L level, and the data fixing unit 90b, which is this additional circuit, does not operate substantially. Become. However, if the AND circuit 91 is not used and the defect signal PB_Defect is directly input to the gate of the transistor 61c, the read signal RD is fixed at the L level when the bit line connected to the PB control circuit 60 is defective. Is done. That is, when the selection signal Sel_A is input in the normal mode, the PB control circuit 60 outputs the data read signal Data_Out_A at a fixed level (L level) to the Data Bus_1, and when the selection signal Sel_B is input in the ECC mode. It operates as a data fixing circuit that outputs an L level data read signal Data_Out_B.

なお、図４に示す不良情報格納部９０ａ、及びデータ固定部９０ｂの構成は、図５に示す構成であってもよい。図５は、ＰＢ ユニットの内部の他の回路構成を示す図である。
なお、図５において図４と同一の部分には同一の符号を付し、その説明を省略する。
図５において、不良情報格納部９０ａついては図４に示すものと同じ構成だが、データ固定部９０ｂについては、データ固定部９０ｂ’としている。なお、不良情報格納部９０ａついて、接続点Ｎ４に現れる信号を欠陥信号ｎＰＢ＿Ｄｅｆｅｃｔとしている。
データ固定部９０ｂ’は、トランジスタ６１ｃのみから構成される。トランジスタ６１ｃは、ソースがＥＣＣ Ｂｕｓ（第１のデータバス）に接続されている。また、これにより、トランジスタ６１ｂは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ｂの配線に接続され、ソースがトランジスタ６１ｃのドレインに接続されている。 The configuration of the defect information storage unit 90a and the data fixing unit 90b illustrated in FIG. 4 may be the configuration illustrated in FIG. FIG. 5 is a diagram showing another circuit configuration inside the PB unit.
5 that are the same as those in FIG. 4 are given the same reference numerals, and descriptions thereof are omitted.
In FIG. 5, the defect information storage unit 90a has the same configuration as that shown in FIG. 4, but the data fixing unit 90b is a data fixing unit 90b ′. For the defect information storage unit 90a, a signal appearing at the connection point N4 is defined as a defect signal nPB_Defect.
The data fixing unit 90b ′ is composed of only the transistor 61c. The source of the transistor 61c is connected to ECC Bus (first data bus). Accordingly, the transistor 61b has a drain connected to the wiring of the read signal RD, a gate connected to the wiring of the selection signal Sel_B, and a source connected to the drain of the transistor 61c.

この構成により、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＬレベルとなるので、トランジスタ６１ｃがオフとなり、読み出し信号ＲＤのＥＣＣ Ｂｕｓ＿１への伝送パスが断たれることになる。このため、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂは、Ｐｕｌｌ Ｕｐ回路によりＨレベルに固定される。一方、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔはＨレベルとなり、トランジスタ６１ｃが常時オンとなる。これにより、読み出し信号ＲＤ、つまりメモリセルトランジスタのデータを、ＥＣＣ Ｂｕｓ＿１へデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして読み出すことができる。
データ固定部９０ｂ’は、図５に示すデータ固定部９０ｂと比較して、読み出し信号ＲＤの配線とＥＣＣ Ｂｕｓ＿１との間で、トランジスタ６１ｂとトランジスタ６１ｃとが
直列回路となるが、アンド回路を不要とできるメリットがある。 With this configuration, when the bit line connected to the PB control circuit 60 is defective, the defect signal nPB_Defect is at L level, so the transistor 61c is turned off and the transmission path of the read signal RD to the ECC Bus_1 is cut off. Will be. For this reason, the data read signal Data_Out_B is fixed at the H level by the Pull Up circuit. On the other hand, when there is no defect in the bit line or the like connected to the PB control circuit 60, the defect signal nPB_Defect becomes H level, and the transistor 61c is always turned on. Thereby, the read signal RD, that is, the data of the memory cell transistor can be read to the ECC Bus_1 as the data read signal Data_Out_B.
Compared with the data fixing unit 90b shown in FIG. 5, the data fixing unit 90b ′ is a series circuit of the transistor 61b and the transistor 61c between the wiring of the read signal RD and the ECC Bus_1, but does not need an AND circuit. There is a merit that can be.

また、図５に示すデータ固定部９０ｂ’において、例えばトランジスタ６１ｃを、読み出し信号ＲＤの配線とトランジスタ６１ａ、及びトランジスタ６１ｂのドレインとの間、すなわち読み出し信号ＲＤの配線とＰＢ制御回路６０との間に挿入すれば、ＰＢ制御回路６０は、通常モードで選択信号Ｓｅｌ＿Ａが入力されると、Ｄａｔａ Ｂｕｓ＿１に固定レベル（Ｈレベル）のデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａを出力し、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂが入力されると、Ｈレベルのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。
以上のような回路構成により、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、データＤａｔａ＿Ｏｕｔ＿ＡまたはデータＤａｔａ＿Ｏｕｔ＿ＢをＬレベルまたはＨレベルの固定値とすることができる。 Further, in the data fixing unit 90b ′ shown in FIG. 5, for example, the transistor 61c is connected between the wiring of the read signal RD and the drains of the transistors 61a and 61b, that is, between the wiring of the read signal RD and the PB control circuit 60. When the selection signal Sel_A is input in the normal mode, the PB control circuit 60 outputs a fixed level (H level) data read signal Data_Out_A to the Data Bus_1, and the selection signal Sel_B is input in the ECC mode. Then, it operates as a data fixing circuit that outputs an H level data read signal Data_Out_B.
With the circuit configuration as described above, when a bit line connected to the PB control circuit 60 has a defect, the data Data_Out_A or the data Data_Out_B can be set to a fixed value of L level or H level.

図４に戻って、ＰＢ制御回路６０の書き込み部は、インバータ回路６２、インバータ回路６３、ナンド回路６４、ナンド回路６５、オア回路６６、インバータ回路６７、アンド回路７１、スイッチ６８、及びスイッチ６９から構成される。
インバータ回路６２は、論理反転回路であり、出力端子が書き込み信号ＤＩの配線に接続され、入力端子がナンド回路６４の出力端子に接続される。インバータ回路６３は、論理反転回路であり、出力端子が書き込み信号ｎＤＩの配線に接続され、入力端子がナンド回路６５の出力端子に接続される。 Returning to FIG. 4, the writing unit of the PB control circuit 60 includes an inverter circuit 62, an inverter circuit 63, a NAND circuit 64, a NAND circuit 65, an OR circuit 66, an inverter circuit 67, an AND circuit 71, a switch 68, and a switch 69. Composed.
The inverter circuit 62 is a logic inversion circuit, and has an output terminal connected to the wiring of the write signal DI and an input terminal connected to the output terminal of the NAND circuit 64. The inverter circuit 63 is a logic inversion circuit, and has an output terminal connected to the wiring of the write signal nDI and an input terminal connected to the output terminal of the NAND circuit 65.

ナンド回路６４は、３入力１出力の否定的論理積回路であり、第１入力端子が書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅの配線に接続され、第２入力端子がオア回路６６の出力端子に接続され、第３入力端子がインバータ回路６７の出力端子に接続される。また、ナンド回路６４の出力端子は、インバータ回路６２の入力端子に接続される。
ナンド回路６５は、３入力１出力の否定的論理積回路であり、第１入力端子が書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅの配線に接続され、第２入力端子がオア回路６６の出力端子に接続され、第３入力端子がスイッチ６８の第１入出力端子、及びスイッチ６９の第１入出力端子に接続される。また、ナンド回路６５の出力端子は、インバータ回路６３の入力端子に接続される。 The NAND circuit 64 is a 3-input 1-output NAND circuit, the first input terminal is connected to the wiring of the write enable signal fDinEnable, the second input terminal is connected to the output terminal of the OR circuit 66, and the third The input terminal is connected to the output terminal of the inverter circuit 67. The output terminal of the NAND circuit 64 is connected to the input terminal of the inverter circuit 62.
The NAND circuit 65 is a three-input one-output NAND circuit, the first input terminal is connected to the wiring of the write enable signal fDinEnable, the second input terminal is connected to the output terminal of the OR circuit 66, and the third The input terminal is connected to the first input / output terminal of the switch 68 and the first input / output terminal of the switch 69. The output terminal of the NAND circuit 65 is connected to the input terminal of the inverter circuit 63.

オア回路６６は、２入力１出力の論理和回路であり、第１入力端子がアンド回路７１の出力に接続され、第２入力端子が選択信号Ｓｅｌ＿Ａの配線に接続される。また、オア回路６６の出力端子は、ナンド回路６４の第２入力端子、及びナンド回路６５の第２入力端子に接続される。アンド回路７１は、選択信号Ｓｅｌ＿Ｂと欠陥信号ｎＰＢ＿Ｄｅｆｅｃｔとの論理積を演算する。これにより、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＨレベルの場合（不良でない場合）は、選択信号Ｓｅｌ＿ＢがＨレベルになることにより、ナンド回路６５の第２入力端子がＨレベルとなり、書き込みの条件の１つを満たすことができる。一方、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＬレベルの場合（不良ページバッファである）は選択信号Ｓｅｌ＿Ｂの動作モードにおいて、ナンド回路６５の第２入力端子がＨレベルになることはなく、書き込みが行われなくなる。
インバータ回路６７は、論理反転回路であり、入力端子がスイッチ６８の第１入出力端子、及びスイッチ６９の第１入出力端子に接続され、出力端子がナンド回路６４の第３入力端子に接続される。 The OR circuit 66 is a 2-input 1-output OR circuit, and has a first input terminal connected to the output of the AND circuit 71 and a second input terminal connected to the wiring of the selection signal Sel_A. The output terminal of the OR circuit 66 is connected to the second input terminal of the NAND circuit 64 and the second input terminal of the NAND circuit 65. The AND circuit 71 calculates a logical product of the selection signal Sel_B and the defect signal nPB_Defect. As a result, when the defect signal nPB_Defect is at the H level (when it is not defective), the selection signal Sel_B becomes the H level, so that the second input terminal of the NAND circuit 65 becomes the H level and satisfies one of the write conditions. be able to. On the other hand, when the defect signal nPB_Defect is at L level (it is a defective page buffer), the second input terminal of the NAND circuit 65 does not become H level in the operation mode of the selection signal Sel_B, and writing is not performed.
The inverter circuit 67 is a logic inverting circuit, and has an input terminal connected to the first input / output terminal of the switch 68 and the first input / output terminal of the switch 69, and an output terminal connected to the third input terminal of the NAND circuit 64. The

スイッチ６８は、双方向に信号を伝達するスイッチであり、第１入出力端子がインバータ回路６７の入力端子、及びナンド回路６５の第３入力端子に接続され、第２入出力端子がＤａｔａ Ｂｕｓに接続される。
スイッチ６９は、双方向に信号を伝達するスイッチであり、第１入出力端子がインバータ回路６７の入力端子、及びナンド回路６５の第３入力端子に接続され、第２入出力端子がＥＣＣ Ｂｕｓに接続される。なお、上記双方向スイッチがどちらも非選択の場合にインバータ回路６７の入力が不定にならないように、インバータ回路６７の入力がＰＭＯＳトランジスタによりＰｕｌｌ Ｕｐ（プルアップ）処理される。 The switch 68 is a switch that transmits a signal in both directions. The first input / output terminal is connected to the input terminal of the inverter circuit 67 and the third input terminal of the NAND circuit 65, and the second input / output terminal is connected to the Data Bus. Connected.
The switch 69 is a switch that transmits signals in both directions. The first input / output terminal is connected to the input terminal of the inverter circuit 67 and the third input terminal of the NAND circuit 65, and the second input / output terminal is connected to the ECC bus. Connected. Note that the input of the inverter circuit 67 is subjected to Pull Up (pull-up) processing by the PMOS transistor so that the input of the inverter circuit 67 does not become unstable when neither of the bidirectional switches is selected.

以上の構成により、ＰＢ制御回路６０の書き込み部は、ＥＣＣモード（第１の動作モード）のデータ書き込み時において、書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅがＨレベルに、選択信号Ｓｅｌ＿ＢがＨレベルになると、スイッチ６９がオンし、ＥＣＣ Ｂｕｓから入力されるデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂのレベルに応じて、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させる。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＬレベル（データ０）のとき、書き込み信号ＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｌレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ０が書き込まれる。   With the above configuration, the writing unit of the PB control circuit 60 allows the switch 69 to be turned on when the write enable signal fDinEnable becomes H level and the selection signal Sel_B becomes H level during data writing in the ECC mode (first operation mode). Turns on and changes either the write signal DI or the write signal nDI from the L level to the H level in accordance with the level of the data write signal Data_In_B input from the ECC Bus. Specifically, when the data write signal Data_In_B is at L level (data 0), the write signal DI is changed to H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes L level, and data 0 is written to the memory cell transistor by the subsequent program processing.

一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＨレベル（データ１）のとき、書き込み信号ｎＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｈレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ１が書き込まれる。   On the other hand, when the data write signal Data_In_B is at the H level (data 1), the write signal nDI is changed to the H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes H level, and data 1 is written to the memory cell transistor by the subsequent program processing.

また、ＰＢ制御回路６０の書き込み部は、通常モード（第２の動作モード）のデータ書き込み時において、書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅがＨレベルに、選択信号Ｓｅｌ＿ＡがＨレベルになると、スイッチ６８がオンし、Ｄａｔａ Ｂｕｓから入力されるデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａのレベルに応じて、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させる。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＡがＬレベル（データ０）のとき、書き込み信号ＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｌレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ０が書き込まれる。   Further, the write unit of the PB control circuit 60 turns on the switch 68 when the write enable signal fDinEnable becomes H level and the selection signal Sel_A becomes H level during data writing in the normal mode (second operation mode). One of the write signal DI and the write signal nDI is changed from the L level to the H level in accordance with the level of the data write signal Data_In_A input from the Data Bus. Specifically, when the data write signal Data_In_A is at L level (data 0), the write signal DI is changed to H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes L level, and data 0 is written to the memory cell transistor by the subsequent program processing.

一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＡがＨレベル（データ１）のとき、書き込み信号ｎＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｈレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ１が書き込まれる。   On the other hand, when the data write signal Data_In_A is at the H level (data 1), the write signal nDI is changed to the H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes H level, and data 1 is written to the memory cell transistor by the subsequent program processing.

このように、ＰＢ制御回路６０は、ページバッファ１０２のＰＢユニットを構成するビット内部回路５０＿０〜５０＿７のうち、選択信号ＤＩＯ＜ｉ＞により選択されたビット内部回路にビット線を介して接続されるメモリセルトランジスタと、データバス（第１のデータバス、および第２のデータバス）との間のデータ転送を制御する回路である。   As described above, the PB control circuit 60 is connected to the bit internal circuit selected by the selection signal DIO <i> among the bit internal circuits 50_0 to 50_7 constituting the PB unit of the page buffer 102 via the bit line. This circuit controls data transfer between the memory cell transistor and the data bus (the first data bus and the second data bus).

また、上述した読み出し信号ＲＤの配線、書き込み信号ＤＩの配線、及び書き込み信号ｎＤＩの配線（ＩＯ線）は、ＰＢユニットを構成するビット内部回路５０＿０〜５０＿７とＰＢ制御回路６０とを接続する配線であり、これらの配線はＰＢユニットのデータ転送用の入出力配線である。従って、本実施形態において、ＰＢ制御回路６０は、ページバッファ１０２の入出力部と、第１、及び第２のデータバス（ＥＣＣ Ｂｕｓ、Ｄａｔａ Ｂｕｓ）との間で、書き込みデータ、及び読み出しデータを転送する。   Further, the wiring of the read signal RD, the wiring of the write signal DI, and the wiring (IO line) of the write signal nDI described above are wirings that connect the bit internal circuits 50_0 to 50_7 and the PB control circuit 60 constituting the PB unit. These wirings are input / output wirings for data transfer of the PB unit. Therefore, in the present embodiment, the PB control circuit 60 transfers write data and read data between the input / output unit of the page buffer 102 and the first and second data buses (ECC Bus, Data Bus). Forward.

図３（ａ）に戻って、以上のＰＢ制御回路６０の構成により、ＰＢ ４ＩＯユニット３０＿０は次に説明する動作を実行する。
ＰＢ ４ＩＯ ユニット３０＿０は、Ｈレベルの選択信号Ｓｅｌ＿Ａ＜０＞がカラムコーディング回路１０３から入力されると、４本分のページバッファの入出力線（図４に示すデータ読み出し線ＲＤ；ＩＯ線ＩＯ＿０〜ＩＯ＿３とする）を、４ビット分のＤａｔａ Ｂｕｓ（ここではデータバスＤａｔａ＿Ａ＜３：０＞とする）にそれぞれ接続する。これにより、ＰＢ ４ＩＯ ユニット３０＿０は、データバスＤａｔａ＿Ａ＜３：０＞にデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜０＞〜Ａ＜３＞（以下、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜３：０＞とする）を出力する。 Returning to FIG. 3A, the PB 4IO unit 30_0 executes the operation described below by the configuration of the PB control circuit 60 described above.
When the H-level selection signal Sel_A <0> is input from the column coding circuit 103, the PB 4IO unit 30_0 receives four page buffer input / output lines (data read lines RD shown in FIG. 4; IO lines IO_0 to IO_0). IO_3) is connected to a 4-bit Data Bus (here, data bus Data_A <3: 0>). As a result, the PB 4IO unit 30_0 outputs the data read signals Data_Out_A <0> to A <3> (hereinafter referred to as data read signals Data_Out_A <3: 0>) to the data bus Data_A <3: 0>.

また、ＰＢ ４ＩＯ ユニット３０＿０は、Ｈレベルの選択信号Ｓｅｌ＿Ｂ＜０＞がＥＣＣカラムコーディング回路１０８から入力されると、４本分のページバッファの入出力線ＩＯ線ＩＯ＿０〜ＩＯ＿３を、４ビット分のＥＣＣ Ｂｕｓ（ここでは、データバスＤａｔａ＿Ｂ＜３：０＞とする）にそれぞれ接続する。これにより、ＰＢ ４ＩＯ ユニット３０＿０は、データバスＤａｔａ＿Ｂ＜３：０＞にデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜０＞〜Ｂ＜３＞（以下、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜３：０＞とする）を出力する。   In addition, when the H level selection signal Sel_B <0> is input from the ECC column coding circuit 108, the PB 4IO unit 30_0 transmits the four page buffer input / output lines IO_0 to IO_3 for four bits. Each is connected to ECC Bus (here, data bus Data_B <3: 0>). As a result, the PB 4IO unit 30_0 outputs data read signals Data_Out_B <0> to B <3> (hereinafter referred to as data read signals Data_Out_B <3: 0>) to the data bus Data_B <3: 0>.

図２に戻って、以上のＰＢ ４ＩＯユニット３０＿０の構成により、図２に示すデータ読み出し動作において、ページバッファ１０２、及びカラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８（ここでは、データ読み出しモデルとする）は、次に説明する動作を実行する。
なお、図２に示すＰＢ ４ＩＯユニット３０＿１〜３０＿９に接続されるページバッファの入出力線（図４、図５に示すデータ読み出し線ＲＤ）を、これらのＰＢ ４ＩＯユニットの順番に、それぞれＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ線ＩＯ＿８〜ＩＯ＿１１、ＩＯ線ＩＯ＿１２〜ＩＯ＿１５、ＩＯ線ＩＯ＿１６〜ＩＯ＿１９、ＩＯ線ＩＯ＿２０〜ＩＯ＿２３、ＩＯ線ＩＯ＿２４〜ＩＯ＿２７、ＩＯ線ＩＯ＿２８〜ＩＯ＿３１、ＩＯ線ＩＯ＿３２〜ＩＯ＿３５、ＩＯ線ＩＯ＿３６〜ＩＯ＿３９とする。
また、Ｄａｔａ Ｂｕｓは、８ビット幅のバスであり、これらをデータバスＤａｔａ＿Ａ＜７：０＞とする。また、ＥＣＣ Ｂｕｓは、２０ビット幅のバスであり、これらをデータバスＤａｔａ＿Ｂ＜１９：０＞とする。 Returning to FIG. 2, with the above-described configuration of the PB 4IO unit 30_0, in the data read operation shown in FIG. 2, the page buffer 102, the column coding circuit 103, and the ECC column coding circuit 108 (here, a data read model is used). ) Executes the operation described below.
The input / output lines (data read lines RD shown in FIGS. 4 and 5) connected to the PB 4IO units 30_1 to 30_9 shown in FIG. 2 are connected to the IO lines IO_4 in the order of these PB 4IO units. ~ IO_7, IO lines IO_8 to IO_11, IO lines IO_12 to IO_15, IO lines IO_16 to IO_19, IO lines IO_20 to IO_23, IO lines IO_24 to IO_27, IO lines IO_28 to IO_31, IO lines IO_32 to IO_35, IO lines IO_36 to IO_39 And
Data Bus is an 8-bit bus, which is a data bus Data_A <7: 0>. ECC Bus is a 20-bit bus, and these are data bus Data_B <19: 0>.

通常モード（第２の動作モード）では、カラムコーディング回路１０３は、選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の５つのカラムアドレスのうち１つのカラムアドレスをＨレベル、残りの４つのカラムアドレスをＬレベルに維持して、データ読み出しモデルに対して出力する。
例えば、通常モードにおいて、選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の順番に、選択信号を５回、データ読み出しモデルに与えると、次のようにＩＯ線ＩＯ＿０〜ＩＯ＿３９の４０ビットのデータがデータバスＤａｔａ＿Ａ＜７：０＞に順次読み出される。 In the normal mode (second operation mode), the column coding circuit 103 sets one column address among the five column addresses of the selection signals Sel_A <0> to Sel_A <4> to the H level and the remaining four column addresses. Maintaining the L level, output to the data read model.
For example, when the selection signal is given to the data read model five times in the order of the selection signals Sel_A <0> to Sel_A <4> in the normal mode, the 40-bit data of the IO lines IO_0 to IO_39 is data as follows: The data is sequentially read to the bus Data_A <7: 0>.

選択信号Ｓｅｌ＿Ａ＜０＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿０、及びＰＢ ４ＩＯユニット３０＿１は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿０〜ＩＯ＿７とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿０、及びＰＢ ４ＩＯユニット３０＿１は、データバスＤａｔａ＿Ａ＜７：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿０〜ＩＯ＿７のデータ）を出力する。   When the selection signal Sel_A <0> becomes H level, in the PB 4IO unit 30_0 and the PB 4IO unit 30_1, the transistor 61a in each PB control circuit 60 is turned on, and the IO lines IO_0 to IO_7 and the data bus Data_A <7: 0. >. As a result, the PB 4IO unit 30_0 and the PB 4IO unit 30_1 output the data read signal Data_Out_A <7: 0> (data on the IO lines IO_0 to IO_7) to the data bus Data_A <7: 0>.

次に、選択信号Ｓｅｌ＿Ａ＜１＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿２、及びＰＢ ４ＩＯユニット３０＿３は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿８〜ＩＯ＿１５とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿２、及びＰＢ ４ＩＯユニット３０＿３は、データバスＤａｔａ＿Ａ＜７：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿８〜ＩＯ＿１５のデータ）を出力する。   Next, when the selection signal Sel_A <1> becomes H level, the PB 4IO unit 30_2 and the PB 4IO unit 30_3 turn on the transistors 61a in the respective PB control circuits 60, and the IO lines IO_8 to IO_15 and the data bus Data_A < 7: 0>. Thereby, the PB 4IO unit 30_2 and the PB 4IO unit 30_3 output the data read signal Data_Out_A <7: 0> (data of the IO lines IO_8 to IO_15) to the data bus Data_A <7: 0>.

次に、選択信号Ｓｅｌ＿Ａ＜２＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿４、及びＰＢ ４ＩＯユニット３０＿５は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿１６〜ＩＯ＿２３とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿４、及びＰＢ ４ＩＯユニット３０＿５は、データバスＤａｔａ＿Ａ＜７：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿１６〜ＩＯ＿２３のデータ）を出力する。   Next, when the selection signal Sel_A <2> is set to the H level, in the PB 4IO unit 30_4 and the PB 4IO unit 30_5, the transistor 61a in each PB control circuit 60 is turned on, and the IO lines IO_16 to IO_23 and the data bus Data_A < 7: 0>. As a result, the PB 4IO unit 30_4 and the PB 4IO unit 30_5 output the data read signal Data_Out_A <7: 0> (data on the IO lines IO_16 to IO_23) to the data bus Data_A <7: 0>.

次に、選択信号Ｓｅｌ＿Ａ＜３＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿６、及びＰＢ ４ＩＯユニット３０＿７は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿２４〜ＩＯ＿３１とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿６、及びＰＢ ４ＩＯユニット３０＿７は、データバスＤａｔａ＿Ａ＜７：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿２４〜ＩＯ＿３１のデータ）を出力する。   Next, when the selection signal Sel_A <3> becomes H level, the PB 4IO unit 30_6 and the PB 4IO unit 30_7 turn on the transistors 61a in the respective PB control circuits 60, and the IO lines IO_24 to IO_31 and the data bus Data_A < 7: 0>. As a result, the PB 4IO unit 30_6 and the PB 4IO unit 30_7 output the data read signal Data_Out_A <7: 0> (data on the IO lines IO_24 to IO_31) to the data bus Data_A <7: 0>.

最後に、選択信号Ｓｅｌ＿Ａ＜４＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿８、及びＰＢ ４ＩＯユニット３０＿９は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿３２〜ＩＯ＿３９とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿８、及びＰＢ ４ＩＯユニット３０＿９は、データバスＤａｔａ＿Ａ＜７：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿３２〜ＩＯ＿３９のデータ）を出力する。   Finally, when the selection signal Sel_A <4> becomes H level, the PB 4IO unit 30_8 and the PB 4IO unit 30_9 turn on the transistors 61a in the respective PB control circuits 60, and the IO lines IO_32 to IO_39 and the data bus Data_A < 7: 0>. Accordingly, the PB 4IO unit 30_8 and the PB 4IO unit 30_9 output the data read signal Data_Out_A <7: 0> (data of the IO lines IO_32 to IO_39) to the data bus Data_A <7: 0>.

このようにして、選択信号Ｓｅｌ＿Ａを５回、データ読み出しモデルに供給すると、ＰＢ ４ＩＯユニット３０＿０〜３０＿９は、ＰＢ制御回路６０により、ＩＯ線ＩＯ＿０〜ＩＯ＿３９を８本ずつ、データバスＤａｔａ＿Ａ＜７：０＞に接続する。これにより、合計４０ビットのメモリセルトランジスタの記憶するデータを、ビット線、及びＩＯ線ＩＯ＿０〜ＩＯ＿３９を介してＤａｔａ Ｂｕｓに読み出すことができる。   In this way, when the selection signal Sel_A is supplied to the data read model five times, the PB 4IO units 30_0 to 30_9 use the PB control circuit 60 to provide eight IO lines IO_0 to IO_39 and data bus Data_A <7: 0. Connect to>. Thereby, the data stored in the memory cell transistors of a total of 40 bits can be read out to the Data Bus via the bit lines and the IO lines IO_0 to IO_39.

また、ＥＣＣモード（第１の動作モード）では、ＥＣＣカラムコーディング回路１０８は、選択信号Ｓｅｌ＿Ｂ＜０＞〜Ｓｅｌ＿Ｂ＜１＞の２つのカラムアドレスのうち１つのカラムアドレスをＨレベル、残りの１つのカラムアドレスをＬレベルに維持して、データ読み出しモデルに対して出力する。
例えば、ＥＣＣモードにおいて、選択信号Ｓｅｌ＿Ｂ＜０＞〜Ｓｅｌ＿Ｂ＜１＞の順番に、選択信号を２回、データ読み出しモデルに与えると、次のようにＩＯ線ＩＯ＿０〜ＩＯ＿３９の４０ビットのデータがデータバスＤａｔａ＿Ｂ＜１９：０＞に順次読み出される。 In the ECC mode (first operation mode), the ECC column coding circuit 108 sets one column address of the two column addresses of the selection signals Sel_B <0> to Sel_B <1> to the H level and the remaining one The column address is maintained at L level and output to the data read model.
For example, in the ECC mode, when the selection signal is given to the data read model twice in the order of the selection signals Sel_B <0> to Sel_B <1>, the 40-bit data of the IO lines IO_0 to IO_39 is data as follows: The data is sequentially read to the bus Data_B <19: 0>.

選択信号Ｓｅｌ＿Ｂ＜０＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿０、３０＿２、３０＿４、３０＿６、及び３０＿８は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ｂがオンし、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５とデータバスＤａｔａ＿Ｂ＜１９：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿０、３０＿２、３０＿４、３０＿６、及び３０＿８は、データバスＤａｔａ＿Ｂ＜１９：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜１９：０＞（ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータ）を出力する。   When the selection signal Sel_B <0> becomes H level, the PB 4IO units 30_0, 30_2, 30_4, 30_6, and 30_8 turn on the transistors 61b in the respective PB control circuits 60, and IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, IO_32 to IO_35 and the data bus Data_B <19: 0> are connected. As a result, the PB 4IO units 30_0, 30_2, 30_4, 30_6, and 30_8 are connected to the data bus Data_B <19: 0> and the data read signal Data_Out_B <19: 0> (IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35).

次に、選択信号Ｓｅｌ＿Ｂ＜１＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿１、３０＿３、３０＿５、３０＿７、及び３０＿９は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ＿１２〜ＩＯ＿１５、ＩＯ＿２０〜ＩＯ＿２３、ＩＯ＿２８〜ＩＯ＿３１、ＩＯ＿３６〜ＩＯ＿３９とデータバスＤａｔａ＿Ｂ＜１９：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿１、３０＿３、３０＿５、３０＿７、及び３０＿９は、データバスＤａｔａ＿Ｂ＜１９：０＞に、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜１９：０＞（ＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ＿１２〜ＩＯ＿１５、ＩＯ＿２０〜ＩＯ＿２３、ＩＯ＿２８〜ＩＯ＿３１、ＩＯ＿３６〜ＩＯ＿３９のデータ）を出力する。   Next, when the selection signal Sel_B <1> is set to the H level, in the PB 4IO units 30_1, 30_3, 30_5, 30_7, and 30_9, the transistors 61a in the respective PB control circuits 60 are turned on, and the IO lines IO_4 to IO_7, IO_12 are turned on. To IO_15, IO_20 to IO_23, IO_28 to IO_31, IO_36 to IO_39 and the data bus Data_B <19: 0> are connected. Thereby, the PB 4IO units 30_1, 30_3, 30_5, 30_7, and 30_9 are connected to the data bus Data_B <19: 0> and the data read signals Data_Out_B <19: 0> (IO lines IO_4 to IO_7, IO_12 to IO_15, IO_20 to IO_23, IO_28 to IO_31, IO_36 to IO_39).

このようにして、選択信号Ｓｅｌ＿Ｂを２回、データ読み出しモデルに供給すると、ＰＢ ４ＩＯユニット３０＿０〜３０＿９は、ＰＢ制御回路６０により、ＩＯ線ＩＯ＿０〜ＩＯ＿３９を２０本ずつ、データバスＤａｔａ＿Ｂ＜１９：０＞に接続する。これにより、合計４０ビットのメモリセルトランジスタの記憶するデータを、ビット線、及びＩＯ線ＩＯ＿０〜ＩＯ＿３９を介してＥＣＣ Ｂｕｓに読み出すことができる。
例えば、通常モードでは、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータは、選択信号を５回与えなければ、Ｄａｔａ Ｂｕｓに読み出すことができなかった。これに対して、ＥＣＣモードでは、選択信号を１回与えれば（選択信号Ｓｅｌ＿Ｂ＜０＞を与えれば）、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータを、ＥＣＣ Ｂｕｓに読み出すことができる。 When the selection signal Sel_B is supplied to the data read model twice in this manner, the PB 4IO units 30_0 to 30_9 use the PB control circuit 60 to set 20 IO lines IO_0 to IO_39 and data bus Data_B <19: 0. Connect to>. Thereby, the data stored in the memory cell transistors of a total of 40 bits can be read out to the ECC bus via the bit lines and the IO lines IO_0 to IO_39.
For example, in the normal mode, the data of the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35 cannot be read to the data bus unless the selection signal is given five times. On the other hand, in the ECC mode, if the selection signal is given once (if the selection signal Sel_B <0> is given), the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, IO_32 to IO_35 Data can be read into ECC Bus.

また、図７は、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分のデータ書き込み動作を説明するための図である。
データ書き込み動作においても、ＰＢ ４ＩＯユニット３０＿０の動作により、ページバッファ１０２、及びカラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８（ここでは、データ書き込みモデルとする）は、データ書き込み動作を実行する。
データ書き込みモデルでは、データの転送を図２に示す方向と逆方向に処理を行なうだけであるので、詳細な説明は省略する。 FIG. 7 is a diagram for explaining a data write operation in a portion corresponding to the page buffer 102, the column coding circuit 103, and the ECC column coding circuit 108 shown in FIG.
Also in the data write operation, the page buffer 102, the column coding circuit 103, and the ECC column coding circuit 108 (here, a data write model) execute the data write operation by the operation of the PB 4IO unit 30_0.
In the data writing model, only data transfer is performed in the direction opposite to that shown in FIG.

データ書き込みモデルでは、例えば、通常モードでは、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５へ与えるデータは、選択信号を５回与えなければ、Ｄａｔａ Ｂｕｓから書き込むことができなかった。これに対して、ＥＣＣモードでは、選択信号を１回与えれば（選択信号Ｓｅｌ＿Ｂ＜０＞を与えれば）、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５へ与えるデータを、ＥＣＣ Ｂｕｓから書き込むことができる。   In the data writing model, for example, in the normal mode, data to be given to the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35 is written from the Data Bus unless the selection signal is given five times. I couldn't. On the other hand, in the ECC mode, if the selection signal is given once (if the selection signal Sel_B <0> is given), to the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35. The given data can be written from ECC Bus.

このように、本実施形態のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、第１のデータバス（データバスＤａｔａ＿Ｂ＜１９：０＞）と、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられる第２のデータバス（データバスＤａｔａ＿Ａ＜７：０＞）と、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送し、一方、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線と、第２のデータバスと、を接続してデータを転送するデータ転送部（ＰＢ ４ＩＯユニット３０＿０〜３０＿９各々におけるＰＢ制御回路６０）と、を備える。   As described above, the NAND flash memory 10 (semiconductor memory device) of the present embodiment includes the first data bus (data bus Data_B <19: 0>) and a different number from the first data bus. When data is transferred between a second data bus (data bus Data_A <7: 0>) provided independently of one data bus and a memory cell in the first operation mode, a plurality of bit lines When the data lines are transferred by connecting the same number of bit lines as the first data bus and the first data bus, while the data is transferred between the memory cells in the second operation mode, The data transfer units (PB 4IO units 30_0 to 30_9 each transfer data by connecting the same number of bit lines as the second data bus and the second data bus among the plurality of bit lines. PB control circuit 60).

また、ビット線を、ｎ（ｎはｐとｑの公倍数であり、ｐ、及びｑはｐ＞ｑである自然数）本のビット線とすると、第１のデータバスはｐ本であり、第２のデータバスはｑ本であって、データ転送部は、第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、一方、第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う。   Further, if the bit lines are n (n is a common multiple of p and q, and p and q are natural numbers where p> q), the first data bus is p, In the first operation mode, when the (n / p) address signals are input, the data transfer unit includes p bit lines and p first data. On the other hand, in the second operation mode, when (n / q) address signals are input, the q bit lines are connected to the second data bus.

また、ＮＡＮＤ型フラッシュメモリ１０は、メモリアレイ１０１と、メモリアレイ１０１からページ単位でデータを読み出し、メモリアレイ１０１から読み出された読み出しデータを格納するページバッファ８２と、ページバッファ８２から転送された読み出しデータに対して誤りを訂正し、この訂正された読み出しデータをページバッファ８２に書き戻すＥＣＣ回路１０７（ＥＣＣ部）と、ページバッファに書き戻された読み出しデータを出力するＩ／Ｏパッド１０６（インターフェース部）と、を備え、ＥＣＣ Ｂｕｓは、ＥＣＣ回路１０７に接続され、Ｄａｔａ Ｂｕｓは、Ｉ／Ｏパッド１０６に接続される。   The NAND flash memory 10 also reads data from the memory array 101, page units from the memory array 101, stores read data read from the memory array 101, and is transferred from the page buffer 82. An ECC circuit 107 (ECC unit) that corrects an error in the read data, writes the corrected read data back to the page buffer 82, and an I / O pad 106 (outputs the read data written back to the page buffer). Interface bus), the ECC bus is connected to the ECC circuit 107, and the data bus is connected to the I / O pad 106.

また、ＮＡＮＤ型フラッシュメモリ１０において、ページバッファ８２は、Ｉ／Ｏパッド１０６に入力された書き込みデータを格納し、ＥＣＣ回路１０７は、ページバッファから転送された書き込みデータに対してパリティデータを生成し、パリティデータ及び書き込みデータをページバッファに書き戻す。   In the NAND flash memory 10, the page buffer 82 stores the write data input to the I / O pad 106, and the ECC circuit 107 generates parity data for the write data transferred from the page buffer. The parity data and the write data are written back to the page buffer.

これにより、ページバッファ１０２から複数のデータバス（本実施形態ではＥＣＣ Ｂｕｓ、Ｄａｔａ Ｂｕｓ）を用意し、それぞれについて独立したカラムコーディング（Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ）、すなわちアドレス制御を可能にすることができる。
本実施形態では、ページバッファ１０２の入出力線（上記例で言えばＩＯ＿０〜ＩＯ＿３９）から、すなわちページバッファに直結した部分から独立なデータバスの構成、および独立なアドレス制御としているところが特徴である。
そのため、本実施形態における半導体記憶装置では、以下に述べる特徴的な効果を奏することができる。 Thus, a plurality of data buses (ECC Bus and Data Bus in this embodiment) are prepared from the page buffer 102, and independent column coding (Column Coding), that is, address control can be made for each.
The present embodiment is characterized in that the data bus configuration is independent from the input / output lines (IO_0 to IO_39 in the above example) of the page buffer 102, that is, the portion directly connected to the page buffer, and the address control is independent. .
Therefore, the semiconductor memory device according to this embodiment can exhibit the following characteristic effects.

（１）第１の動作モード（本実施形態ではＥＣＣモード）において、バス幅を広げ、高速化できる。
本実施形態の説明では、１回のカラムアドレス入力により、第２の動作モード（通常モード）では、Ｄａｔａ Ｂｕｓに８ビットのデータを転送し、ＥＣＣモードでは２０ビットのデータを転送する場合に説明した。このように、Ａｄｄｒｅｓｓ＿Ｂの入力（選択信号Ｓｅｌ＿ＢのＰＢ制御回路６０への入力）次第では、すなわちページバッファ１０２へのカラムコーディング次第では、簡単にバス幅を広げることができる。例えば、１０２４個のＰＢユニットでカラムアドレスを２アドレスとすれば、ＥＣＣモードではＥＣＣ Ｂｕｓを５１２ｂｉｔのバス幅に広げてデータ転送できる。
また、ページバッファに直結した部分から独立なデータバスの構成、および独立なアドレス制御としている。そのため、従来のように、Ｄａｔａ Ｂｕｓの一部を共有してＥＣＣ回路へデータ転送する場合に比べて、高速なデータ転送が可能になる。
特に、不良のＰＢユニットについては、ＰＢ制御回路６０が固定データをＥＣＣ Ｂｕｓを介してＥＣＣ回路１０７へ転送するので、ＥＣＣ処理においてカラム置換回路１０４で救済処理した後のデータをＥＣＣ Ｂｕｓを介してＥＣＣ回路１０７に転送する必要はなく、バス幅の拡大されたＥＣＣ Ｂｕｓの径路にカラム置換回路１０４を配置する必要が無くなる。このため、カラム置換回路１０４での救済処理に要する時間だけ、ＥＣＣ処理の際のページバッファからＥＣＣ回路へのデータ転送の時間を短縮できる。また、ＥＣＣ処理に際してＤａｔａ Ｂｕｓ（第２のデータバス）のバス幅を拡大する必要はないので、カラム置換回路１０４の回路規模の増大を抑制できる。 (1) In the first operation mode (ECC mode in this embodiment), the bus width can be increased and the speed can be increased.
In the description of the present embodiment, a case where 8-bit data is transferred to Data Bus in the second operation mode (normal mode) and 20-bit data is transferred in the ECC mode by one column address input. did. As described above, depending on the input of Address_B (input of the selection signal Sel_B to the PB control circuit 60), that is, depending on the column coding to the page buffer 102, the bus width can be easily widened. For example, if 1024 PB units have two column addresses, data transfer can be performed with the ECC Bus widened to a 512-bit bus width in the ECC mode.
In addition, the data bus is independent from the portion directly connected to the page buffer, and the address control is independent. Therefore, as compared with the conventional case, data transfer can be performed at a higher speed than in the case where a part of Data Bus is shared and data is transferred to the ECC circuit.
In particular, for a defective PB unit, the PB control circuit 60 transfers the fixed data to the ECC circuit 107 via the ECC bus. Therefore, the data after the relief processing by the column replacement circuit 104 in the ECC processing is transferred via the ECC bus. There is no need to transfer the data to the ECC circuit 107, and there is no need to place the column replacement circuit 104 in the ECC Bus path having an expanded bus width. For this reason, the time required for data transfer from the page buffer to the ECC circuit during the ECC processing can be shortened by the time required for the relief processing in the column replacement circuit 104. Further, since it is not necessary to increase the bus width of the Data Bus (second data bus) during the ECC processing, an increase in the circuit scale of the column replacement circuit 104 can be suppressed.

（２）アドレス制御、アドレスマップの自由度の向上
本実施形態の説明では、通常モードにおいて、１つのカラムアドレスで８ビットのデータ転送する際、例えばＰＢ ４ＩＯユニット３０＿０、と３０＿１に選択信号Ｓｅｌ＿Ａ＜０＞を供給して、ＩＯ線ＩＯ＿０〜ＩＯ＿７のデータをＤａｔａ Ｂｕｓに転送した。これに対して、ＥＣＣモードでは、ＰＢ ４ＩＯユニット３０＿０、と３０＿１に選択信号Ｓｅｌ＿Ｂ＜０＞、Ｓｅｌ＿Ｂ＜１＞と別々のアドレスを割り当てて、全アドレスについて一括でＥＣＣ回路にデータ転送をすることができる。例えば、通常データとパリティデータとが、通常モードにおいて選択信号Ｓｅｌ＿Ａの異なるアドレスに割り付けられていた場合であっても、ＥＣＣモードにおいて選択信号Ｓｅｌ＿Ｂの同じアドレスに割り付けることができ、通常データとパリティデータを一括してＥＣＣ回路に入力することができる。このように、第２の動作モードにおけるアドレス制御が第１の動作モードにおけるアドレス制御に対して独立性が非常に高く、アドレスマップの自由度を高くすることができる。 (2) Improving the degree of freedom of address control and address map In the description of this embodiment, when transferring 8-bit data with one column address in the normal mode, for example, the selection signal Sel_A <is sent to the PB 4IO units 30_0 and 30_1. 0> is supplied, and the data of the IO lines IO_0 to IO_7 is transferred to the Data Bus. On the other hand, in the ECC mode, the selection signals Sel_B <0> and Sel_B <1> and different addresses are assigned to the PB 4IO units 30_0 and 30_1, and data is transferred to the ECC circuit for all addresses at once. it can. For example, even when normal data and parity data are assigned to different addresses of the selection signal Sel_A in the normal mode, they can be assigned to the same address of the selection signal Sel_B in the ECC mode. Can be collectively input to the ECC circuit. Thus, the address control in the second operation mode is very independent of the address control in the first operation mode, and the degree of freedom of the address map can be increased.

また、通常モードではカラムアドレスは選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の５つに対し、ＥＣＣモードではカラムアドレスは選択信号Ｓｅｌ＿Ｂ＜０＞、Ｓｅｌ＿Ｂ＜１＞の２つとなった。このことは、通常モードにおける規格（Ｕｓｅｒ Ｓｐｅｃ）では、カラムアドレスが２のｎ乗でない（所謂きりのよくない）値で定められていたとしても、ＥＣＣモードではアドレス空間を２のｎ乗などのきりのよい単位空間へ変換可能であることを意味している。
これにより、ＥＣＣ回路１０７のコード構成、たとえばコード長をいくつにするか、積符号化する場合のコード長構成の最適化などの過程において、自由度をもって設計することができ、より最適なパフォーマンスを引き出すことができる。 In the normal mode, the column address has five selection signals Sel_A <0> to Sel_A <4>, whereas in the ECC mode, the column address has two selection signals Sel_B <0> and Sel_B <1>. This means that even if the column address is defined by a value that is not 2 to the nth power (so-called unsatisfactory) in the standard (User Spec) in the normal mode, the address space is set to a power of 2n in the ECC mode. It means that it can be converted into a unit space with a good quality.
As a result, the code configuration of the ECC circuit 107, for example, how many code lengths are used, and optimization of the code length configuration when product encoding is performed can be designed with a degree of freedom, and more optimal performance can be achieved. It can be pulled out.

（３）設計変更の容易化
またＥＣＣ回路を内蔵した製品を設計する場合、仮に当該製品の派生製品であってＥＣＣ回路の内蔵が不要な製品を別途設計するような場合、データバス（ＥＣＣバス）、アドレス制御に係るカラムコーディング回路がＥＣＣモードと通常モードでは独立している。これにより、ＥＣＣモードに係る回路と通常モードに係る回路の切り分けが明確であるため、不要なＥＣＣモードに係る回路の削減が容易となり、設計変更が容易になる。 (3) Ease of design change When designing a product incorporating an ECC circuit, if a product that is a derivative product of the product and does not require the incorporation of an ECC circuit is designed separately, a data bus (ECC bus) ), The column coding circuit for address control is independent in the ECC mode and the normal mode. Thereby, since the separation between the circuit related to the ECC mode and the circuit related to the normal mode is clear, it is easy to reduce the circuits related to the unnecessary ECC mode, and the design change is facilitated.

続いて、図１に示すＮＡＮＤ型フラッシュメモリの第１の動作モード、及び第２の動作モードでの動作について、ページバッファ１０２の概略構成、及び動作フローチャートを参照して説明する。図８は、ページバッファ１０２を構成する各ページバッファを説明するための図である。また、図９は、ページバッファ１０２の動作を説明するためのフローチャートである。
図８（ａ）には、ページバッファ１０２を構成するＭａｉｎ Ｄａｔａ（通常データ）用のページバッファ１０２ａ、Ｃｏｌｕｍｎ Ｒｅｐａｉｒ ｆｏｒ Ｍａｉｎ Ｄａｔａ（通常データの置換データ）用のページバッファ１０２ｂ、ＥＣＣ Ｐａｒｉｔｙ（パリティデータ）用のページバッファ１０２ｃ、及びＰａｒｉｔｙ’ｓ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ（パリティデータの置換データ）用のページバッファ１０２ｄを模式的に示している。図８（ａ）には、これらページバッファ１０２ａ〜１０２ｄを構成するＰＢ ユニット（図４、図５に示すＰＢ制御回路６０、及びビット内部回路５０＿０〜５０＿７を単位とする回路）に番号を付して示している。この番号は、図３（ｂ）に示すＣｏｄｉｎｇ、すなわちＰＢ ユニットの位置を示す選択信号Ｓｅｌ＿Ａの番号である。 Next, operations in the first operation mode and the second operation mode of the NAND flash memory shown in FIG. 1 will be described with reference to a schematic configuration of the page buffer 102 and an operation flowchart. FIG. 8 is a diagram for explaining each page buffer constituting the page buffer 102. FIG. 9 is a flowchart for explaining the operation of the page buffer 102.
FIG. 8A shows a page buffer 102a for Main Data (normal data) constituting the page buffer 102, a page buffer 102b for Column Repair for Main Data (replacement data for normal data), and ECC Parity (parity data). A page buffer 102c for parity and a page buffer 102d for parity's column repair (parity data replacement data) are schematically shown. In FIG. 8A, numbers are assigned to the PB units (the PB control circuit 60 shown in FIGS. 4 and 5 and the circuit having the bit internal circuits 50_0 to 50_7 as units) constituting the page buffers 102a to 102d. It shows. This number is the coding shown in FIG. 3B, that is, the number of the selection signal Sel_A indicating the position of the PB unit.

すなわち、ページバッファ１０２ａは、通常データ用のＰＢ ユニットとして、２５６個のＰＢ ユニット０〜ＰＢ ユニット２５５を有し、ページバッファ１０２ｂは、通常データの置換用のＰＢ ユニットとして８個のＰＢ ユニット２５６〜ＰＢ ユニット２６３を有する。
また、ページバッファ１０２ｃは、パリティデータ用のＰＢ ユニットとして、３６個のＰＢ ユニット２６４〜ＰＢ ユニット２９９を有し、ページバッファ１０２ｄは、パリティデータの置換用のＰＢ ユニットとして８個のＰＢ ユニット３００〜ＰＢ ユニット３０７を有する。 That is, the page buffer 102a has 256 PB units 0 to PB units 255 as PB units for normal data, and the page buffer 102b has eight PB units 256 to 256 as PB units for replacement of normal data. A PB unit 263 is included.
The page buffer 102c has 36 PB units 264 to PB units 299 as PB units for parity data, and the page buffer 102d has 8 PB units 300 to 300 as PB units for parity data replacement. A PB unit 307 is included.

また、ここでは、図８（ｂ）に示す様に、ページバッファ１０２ａのＰＢ ユニット１に接続される８本のビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２５６に置換される例を示している。また、図８（ｂ）では、ページバッファ１０２ｃのＰＢ ユニット２６５に接続される８本ビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｄのＰＢ ユニット３００に置換される例を示している。
なお、図８（ｂ）において斜線を施して示しているページバッファ１０２ｂにおけるＰＢ ユニット２５７〜２６３は使用されないので、これらはカラム置換回路１０４の制御によりカラムコーディング回路１０３が選択することはなく、すなわち不活性状態となっている。また、同じく図８（ｂ）において斜線を施して示しているページバッファ１０２ｄにおけるＰＢ ユニット３０１〜３０７は使用されないので、これらはパリティカラム置換回路１０５の制御によりＥＣＣカラムコーディング回路１０８が選択することはなく、すなわち不活性状態となっている。 Further, here, as shown in FIG. 8B, there are defects in the eight bit lines connected to the PB unit 1 of the page buffer 102a or the memory cell transistors connected to the eight bit lines. In this example, the PB unit 256 of the page buffer 102b is replaced. Further, in FIG. 8B, the page buffer 102d when the eight bit lines connected to the PB unit 265 of the page buffer 102c or the memory cell transistor connected to the eight bit lines is defective. In this example, the PB unit 300 is replaced.
Since the PB units 257 to 263 in the page buffer 102b shown by hatching in FIG. 8B are not used, they are not selected by the column coding circuit 103 under the control of the column replacement circuit 104. Inactive state. Similarly, since the PB units 301 to 307 in the page buffer 102d shown by hatching in FIG. 8B are not used, they are selected by the ECC column coding circuit 108 under the control of the parity column replacement circuit 105. That is, inactive.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、通常モードでは選択されず、置換先のＰＢ ユニット２５６が選択信号Ｓｅｌ＿Ａにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ（ＰＢ ユニット１から読み出すはずのデータ）が、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介してＩ／Ｏパッド１０６から出力される。また、通常モードでは、書き込みデータがＩ／Ｏパッド１０６から入力されると、Ｄａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ａ＿Ｉｎ（ＰＢ ユニット１に書き込むはずのデータ）として入力される。このように、ユーザがカラムアドレスを供給して使用できるページバッファの領域はページバッファ１０２ａのＰＢ ユニット０〜２５５までである。つまり、ページバッファ１０２ｂのＰＢ ユニット２５６〜２６３、ページバッファ１０２ｃのＰＢ ユニット２６４〜２９９、及びページバッファ１０２ｄのＰＢ ユニット３００〜３０７は、ユーザがアクセスすることのできないページバッファの領域である。   Also, the PB unit 1 in the page buffer 102a is not selected in the normal mode, the replacement PB unit 256 is selected by the selection signal Sel_A, and the data read signal Data_Out_A (data to be read from the PB unit 1) is Data Bus_1. , Data Bus_2, and Data Bus_3 (second data bus), the data is output from the I / O pad 106. In the normal mode, when write data is input from the I / O pad 106, the data write signal Data_A_In (data to be written to the PB unit 1) is sent to the PB unit 256 via the Data Bus_3, Data Bus_2, and Data Bus_1. ). Thus, the page buffer area that the user can use by supplying the column address is the PB units 0 to 255 of the page buffer 102a. That is, the PB units 256 to 263 of the page buffer 102b, the PB units 264 to 299 of the page buffer 102c, and the PB units 300 to 307 of the page buffer 102d are page buffer areas that cannot be accessed by the user.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（第１のデータバス）を介してＥＣＣ回路１０７まで転送され、ＥＣＣ処理に用いられる。また、置換先のＰＢ ユニット２５６も選択信号Ｓｅｌ＿Ｂにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７まで転送され、ユーザから見たＰＢ ユニット１の読み出しデータとしてＥＣＣ処理に用いられる。   The PB unit 1 in the page buffer 102a is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B fixed to either the L level or the H level is set to ECC Bus_1 and ECC Bus_2 (first bus). The data is transferred to the ECC circuit 107 via the data bus and used for ECC processing. The replacement PB unit 256 is also selected by the selection signal Sel_B, and the data read signal Data_Out_B is transferred to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3, and the reading of the PB unit 1 as viewed from the user is performed. Data is used for ECC processing.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット１に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータのうちＰＢ ユニット０〜２５５のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ誤りのないデータ（Ｃｌｅａｒ Ｄａｔａ）として読み出される。   In the ECC mode, when the ECC processing is completed, data to be written back to the PB unit 1 is transferred to the PB unit 256 via the ECC Bus_3, ECC Bus_2, and ECC Bus_1 (first data bus) as a data write signal Data_B_In. Entered. Of these data after ECC processing, the data of the PB units 0 to 255 is read out as error-free data (Clear Data) to the outside via the data bus Data_A as described above.

また、ページバッファ１０２ｃにおけるＰＢ ユニット２６５は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（データバスＤａｔａ＿Ｂ）を介してパリティカラム置換回路１０５まで転送される。また、置換先のＰＢ ユニット３００も選択信号Ｓｅｌ＿Ｂにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介してパリティカラム置換回路１０５まで転送され、置換処理が行われる。こうして、ＰＢ ユニット３００の出力するデータが、ＰＢ ユニット２６５のデータ読み出し信号としてＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に転送され、ＥＣＣ処理に用いられる。   In addition, the PB unit 265 in the page buffer 102c is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B fixed to one of the L level and the H level is the ECC Bus_1 and ECC Bus_2 (data bus Data_B ) To the parity column replacement circuit 105. Further, the replacement destination PB unit 300 is also selected by the selection signal Sel_B, and the data read signal Data_Out_B is transferred to the parity column replacement circuit 105 via the ECC Bus_1 and ECC Bus_2, and the replacement process is performed. Thus, the data output from the PB unit 300 is transferred to the ECC circuit 107 via the ECC Bus_3 as a data read signal of the PB unit 265, and used for ECC processing.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット２６５に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３を介してパリティカラム置換回路１０５まで転送され、置換処理した後、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット３００に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ読み出されることはない。   In the ECC mode, when the ECC processing is completed, data to be written back to the PB unit 265 is transferred to the parity column replacement circuit 105 via the ECC Bus_3, and after the replacement processing, ECC Bus_2 and ECC Bus_1 (first bus The data write signal Data_B_In is input to the PB unit 300 via the data bus. Note that the data after the ECC processing is not read out via the data bus Data_A as described above.

図９に示すフローチャートを参照して、メモリセルトランジスタへのデータ書き込み動作、メモリセルトランジスタからのデータ読み出し動作について説明する。なお、図９（ａ）はデータ書込み動作（Ｄａｔａ Ｉｎ）、図９(ｂ)は、データ読み出し動作（Ｄａｔａ Ｏｕｔ）、図９（ｃ）は、ＥＣＣでのエンコード（Ｅｎｃｏｄｅ）処理動作、図９(ｄ)は、ＥＣＣでのデコード（Ｄｅｃｏｄｅ）処理動作を、それぞれ示している。
[データ書き込み動作]
ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（ステップＳＴ１）。
次に、通常データの置換が実行される（ステップＳＴ２）。具体的には、カラム置換回路１０４の制御によりカラムコーディング回路１０３は、ＰＢ ユニット１を選択せず、代わりにＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６には外部からのデータが格納される（ステップＳＴ３）。 A data write operation to the memory cell transistor and a data read operation from the memory cell transistor will be described with reference to a flowchart shown in FIG. 9A is a data write operation (Data In), FIG. 9B is a data read operation (Data Out), FIG. 9C is an ECC encoding (Encode) processing operation, and FIG. (d) shows the decoding processing in ECC.
[Data write operation]
A user inputs a predetermined command (write command) to the NAND flash memory 10 via the I / O pad 106, inputs an address (here, a column address for selecting the PB unit 1), and subsequently writes. Data is input (step ST1).
Next, normal data replacement is executed (step ST2). Specifically, the column coding circuit 103 does not select the PB unit 1 but controls the PB unit 256 instead under the control of the column replacement circuit 104. Data from the outside is stored in the PB unit 256 (step ST3).

次に、ユーザが所定時間経過後に、プログラム実行コマンド（Ｐｒｏｇｒａｍ Ｅｘｅｃｕｔｕｉｏｎ Ｃｏｍｍａｎｄ）を与える（Ｉｎｖｏｋｅ）と（ステップＳＴ５）、通常モード（第２の動作モード）であれば、ステップＳＴ６に進みプログラム処理（ページバッファからビット線を介してメモリセルトランジスタへデータを与える）を実行する（ステップＳＴ６）。一方、ＥＣＣモード（第１の動作モード）であれば、ステップＳＴ５に進みＥＣＣのエンコード処理を実行する。（ステップＳＴ５）。具体的には次の処理を実行する。   Next, when the user gives a program execution command (Program Execution Command) after a predetermined time has passed (Invoke) (step ST5), if it is the normal mode (second operation mode), the process proceeds to step ST6 and the program processing (page Data is supplied from the buffer to the memory cell transistor via the bit line) (step ST6). On the other hand, if the mode is the ECC mode (first operation mode), the process proceeds to step ST5 to execute the ECC encoding process. (Step ST5). Specifically, the following processing is executed.

ここで、図８（ｃ）は、ＥＣＣ処理でのコード構成を示している。ＥＣＣとしてのＤａｔａ部は、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータであり、パリティ部（ＥＣＣ Ｐａｒｉｔｙ）は、ＰＢ ユニット２６４〜ＰＢ ユニット２９９に格納されたデータからなる。なお、ＰＢ ユニット１に書き込むべきデータは、ＰＢ ユニット２５６に書き込まれて格納され、ＰＢ ユニット１以外のＰＢ ユニット０、ＰＢ ユニット２〜２５５には、それぞれに接続されるビット線を介してメモリセルトランジスタが記憶するデータが読み出されて格納されている。
ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ３１）。 Here, FIG. 8C shows a code configuration in the ECC process. The Data part as ECC is data stored in the PB unit 0 to the PB unit 263, and the parity part (ECC Parity) consists of data stored in the PB unit 264 to the PB unit 299. The data to be written to the PB unit 1 is written and stored in the PB unit 256, and the PB units 0 and PB units 2 to 255 other than the PB unit 1 are connected to the memory cells via bit lines connected to the PB unit 1 respectively. Data stored in the transistor is read and stored.
Data stored in the PB unit 0 to the PB unit 263 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST31).

なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。
ＥＣＣ回路１０７は、エンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ３２）。 At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input. In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1.
The ECC circuit 107 executes an encoding process and generates parity data (Parity Generation) (step ST32).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ３３）。
なお、このとき、ＥＣＣコーディング回路１０８は、パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット３００を選択する。これにより、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット３００に書き戻される。また、ＰＢ ユニット０〜２６３には、エンコード（Ｅｎｃｏｄｅ）時にはデータの書き戻しをしなくてもよいが、同じデータ（Ｄａｔａ）を書き戻してもよい。ＰＢ ユニット２６４〜３０７にはパリティデータが書き込まれる。このように、図８（ｂ）において斜線を施して示している不活性状態にあるページバッファには、図４または図５に示す回路により、書き込みがされないようになっている。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST33).
At this time, the ECC coding circuit 108 deselects the PB unit 265 and selects the PB unit 300 under the control of the parity column replacement circuit 105. As a result, parity data to be written back to the PB unit 265 is written back to the PB unit 300. Also, the PB units 0 to 263 may not be written back at the time of encoding (Encode), but may be written back the same data (Data). Parity data is written in the PB units 264 to 307. As described above, the page buffer in the inactive state shown by hatching in FIG. 8B is not written by the circuit shown in FIG.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（ステップＳＴ６）。
各ＰＢ ユニットでは、書込みが成功するまで、ラッチ部からメモリセルへのデータ印加が繰り返される（ステップＳＴ７）。書き込みが成功すれば、繰り返し処理は終了し（ステップＳＴ７−Ｙｅｓ）、書き込みが成功しなければ、書込みが成功するまで、ステップＳＴ６に戻ってプログラム処理が実行される（ステップＳＴ７−Ｎｏ）。 Subsequently, in each PB unit, the data (Data_i) to be written to the memory cell is latched in the latch unit shown in FIG. 6, so that the data writing (Program to Memory Cell) processing to the memory cell transistor is started (Step S1). ST6).
In each PB unit, the data application from the latch unit to the memory cell is repeated until the writing is successful (step ST7). If the writing is successful, the repetitive process ends (step ST7-Yes), and if the writing is not successful, the program process is executed by returning to step ST6 until the writing is successful (step ST7-No).

[データ読み出し動作]
ユーザがＩ／Ｏパッド１０６を介して所定のコマンド（リードコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）を入力する（ステップＳＴ１１）。
次に、各ＰＢ ユニットにおいて、図６に示すビット内部回路の接続点Ｎ１に、メモリセルトランジスタからのデータ（Ｄａｔａ＿ｉ）がセンシングされラッチ部へ読み出される（ステップＳＴ１２）。
また、ビット内部回路のラッチ部にＤａｔａ＿ｉがラッチされる（ステップＳＴ１３）。
その後、通常モード（第２の動作モード）であれば、ステップＳＴ１５に進みセンシング処理が終了する（ステップＳＴ１５）。一方、ＥＣＣモード（第１の動作モード）では、ステップＳＴ１４に進み、ＥＣＣのデコード（Ｄｅｃｏｄｅ）処理を実行する。（ステップＳＴ１４）。具体的には次の処理を実行する。 [Data read operation]
The user inputs a predetermined command (read command) via the I / O pad 106, and inputs an address (here, a column address for selecting the PB unit 1) (step ST11).
Next, in each PB unit, data (Data_i) from the memory cell transistor is sensed at the connection point N1 of the bit internal circuit shown in FIG. 6 and read to the latch unit (step ST12).
Data_i is latched in the latch portion of the bit internal circuit (step ST13).
Then, if it is a normal mode (2nd operation mode), it will progress to step ST15 and a sensing process will be complete | finished (step ST15). On the other hand, in the ECC mode (first operation mode), the process proceeds to step ST14 to execute ECC decoding (Decode) processing. (Step ST14). Specifically, the following processing is executed.

ＰＢ ユニット０〜ＰＢ ユニット２９９に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ４１）。
なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。また、パリティカラム置換回路１０５には、ＰＢ ユニット３００からは、ＰＢ ユニット２６５に書き込むべきだったが実際はＰＢ ユニット３００に書き込まれたパリティデータがＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介して入力され、置換処理した後、ＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に入力される。
ＥＣＣ回路１０７は、デコード（Ｄｅｃｏｄｅ）処理を実行し、パリティデータに基づいて、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータの誤りを訂正して（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ４２）。 The data stored in the PB unit 0 to the PB unit 299 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST41).
At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input. In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1. The parity column replacement circuit 105 receives the parity data written in the PB unit 300 from the PB unit 300 but actually written in the PB unit 265 via the ECC Bus_1 and ECC Bus_2, and the replacement process. After that, the data is input to the ECC circuit 107 via the ECC Bus_3.
The ECC circuit 107 executes decoding (Decode) processing, corrects errors in data stored in the PB unit 0 to PB unit 263 based on the parity data (Error Correction) (step ST42).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ４３）。
ＰＢ ユニット０〜２６３には、ＥＣＣ処理後のデータ（誤り訂正されたデータ）がそのまま書き戻される。ＰＢ ユニット２６４〜３０７のパリティデータ部についてはユーザーが使用しないため、ＥＣＣ処理後のデータ（誤り訂正されたデータ）を書き戻す必要はないが、書き戻してもよい。パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット３００を選択する。これにより、ＰＢ ユニット２６５に書き戻すべき誤り訂正後のパリティデータをＰＢ ユニット３００に書き戻す。このように、図８（ｂ）において斜線を施して示している不活性状態ページバッファには図４または図５に示す回路により、書き込みがされないようになっている。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST43).
In the PB units 0 to 263, data after ECC processing (error-corrected data) is written back as it is. Since the user does not use the parity data portion of the PB units 264 to 307, it is not necessary to write back the data after ECC processing (error-corrected data), but it may be written back. Under the control of the parity column replacement circuit 105, the PB unit 265 is deselected and the PB unit 300 is selected. Thereby, the parity data after error correction to be written back to the PB unit 265 is written back to the PB unit 300. In this manner, the inactive state page buffer indicated by hatching in FIG. 8B is not written by the circuit shown in FIG. 4 or FIG.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、センシング（Ｓｅｎｓｉｎｇ）処理が終了すし、読み出し可能な状態へ移行する（ステップＳＴ１５）。
ＰＢ ユニット０〜ＰＢ ユニット２５５には、選択信号Ｓｅｌ＿Ａが入力され、格納されたデータが、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３を介して、読み出される。このとき、カラムコーディング回路１０３は、カラム置換回路１０４の制御により、ＰＢ ユニット１を非選択とし、ＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６は、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータを出力する。つまり、不良を有するカラムの置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。
このようにして、ユーザがＰＢ ユニット１を介してメモリセルトランジスタへ書き込んだ書き込みデータが、不良救済されて他のメモリセルトランジスタに書き込まれ、更に書き込まれたデータが誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（ステップＳＴ１７）。 Subsequently, in each PB unit, since the data (Data_i) to be written in the memory cell is latched in the latch unit shown in FIG. 6, the sensing process is terminated and the state shifts to a readable state (step ST15). .
The selection signal Sel_A is input to the PB unit 0 to the PB unit 255, and the stored data is read out via the Data Bus_1, Data Bus_2, and Data Bus_3. At this time, the column coding circuit 103 deselects the PB unit 1 and selects the PB unit 256 under the control of the column replacement circuit 104. The PB unit 256 should write to the PB unit 1, but actually outputs the data written to the PB unit 256. That is, replacement of defective columns (Defect Column Repair) is executed (step ST16).
In this way, the write data written to the memory cell transistor by the user via the PB unit 1 is relieved from the defect and written to the other memory cell transistor. Further, the written data is error-corrected and the I / O is corrected. It is output from the pad 106 (step ST17).

以上説明したように、ＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、ＥＣＣ Ｂｕｓ＿１〜３（第１のデータバス）と、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられるＤａｔａ Ｂｕｓ＿１〜３（第２のデータバス）と、ＥＣＣモード（第１の動作モード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送し、一方、通常モード（第２の動作モード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線と、第２のデータバスとを接続してデータを転送するページバッファ１０２（データ転送部）と、を備える。
また、データ転送部は、通常メモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ１０２ａと、ページバッファ１０２ａに接続される通常メモリセルまたはビット線に不良が有る場合に、通常メモリセル、及びビット線とともに置換されるページバッファ１０２ｂと、パリティメモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ１０２ｃと、を含んで構成される。また、第２のデータバスは、ページバッファ１０２ａ、及びページバッファ１０２ｂと接続され、第１のデータバスは、ページバッファ１０２ａ、ページバッファ１０２ｂ、及びページバッファ１０２ｃと接続される。 As described above, the NAND flash memory 10 (semiconductor memory device) is composed of ECC Bus_1 to 3 (first data bus) and a different number from the first data bus. What is the first data bus? When data is transferred between independently provided Data Bus_1 to 3 (second data bus) and a memory cell in the ECC mode (first operation mode), the first data among a plurality of bit lines When transferring the data by connecting the same number of bit lines as the bus and the first data bus and transferring data to and from the memory cells in the normal mode (second operation mode), a plurality of A bit line of the same number as the second data bus among the bit lines and a page buffer 102 (data transfer unit) for transferring data by connecting the second data bus are provided.
The data transfer unit amplifies the potential of the bit line connected to the normal memory cell and latches the amplified result, and the normal memory cell or bit line connected to the page buffer 102a has a defect. The page buffer 102b is replaced with the normal memory cell and the bit line, and the page buffer 102c is configured to amplify the potential of the bit line connected to the parity memory cell and latch the amplification result. The second data bus is connected to the page buffer 102a and the page buffer 102b, and the first data bus is connected to the page buffer 102a, the page buffer 102b, and the page buffer 102c.

また、半導体記憶装置は、第１のデータバスに接続され、ページバッファ１０２ｃに接続されるパリティメモリセルまたはビット線に不良が有る場合に、パリティメモリセル、及びビット線とともに置換されるページバッファ１０２ｄと、第２のデータバスに接続されるとともに、ページバッファ１０２ａのうちメモリセルまたはビット線に不良が有るページバッファをページバッファ１０２ｂに置換するカラム置換回路１０４（第１の救済置換回路）と、第１のデータバスに接続されるとともに、ページバッファ１０２ｃのうちメモリセルまたはビット線に不良が有るページバッファをページバッファ１０２ｄに置換するパリティカラム置換回路１０５（第２の救済置換回路）と、第１のデータバスに接続されるとともに、ページバッファ１０２ｃ、及びページバッファ１０２ｄの出力データに基づき、ページバッファ１０２ａ、及びページバッファ１０２ｂの出力データの誤りを訂正するＥＣＣ回路１０７（ＥＣＣ回路）と、を備える。   Further, the semiconductor memory device is connected to the first data bus, and when there is a defect in the parity memory cell or bit line connected to the page buffer 102c, the page buffer 102d replaced with the parity memory cell and the bit line. A column replacement circuit 104 (first relief replacement circuit) that is connected to the second data bus and replaces the page buffer 102b with a page buffer having a defective memory cell or bit line in the page buffer 102a; A parity column replacement circuit 105 (second relief replacement circuit) that is connected to the first data bus and replaces the page buffer 102d with a page buffer having a defect in a memory cell or a bit line in the page buffer 102c; Connected to one data bus and page buffer 02c, and based on the output data of the page buffer 102d, it includes a page buffer 102a, and ECC circuit 107 corrects an error of output data of the page buffer 102b and (ECC circuit), a.

また、半導体記憶装置は、ページバッファ１０２ａのうちメモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするＰＢ制御回路６０（ページバッファ制御回路）を有する。   The semiconductor memory device also has a PB control circuit 60 (page buffer control circuit) that uses the output of the page buffer having a defect in a memory cell or bit line in the page buffer 102a as fixed data.

また、ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、第１のデータバスからの書き込みを許可しない。   The page buffer control circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.

また、第１の動作モードでは、ページバッファ１０２ａと、第２の動作モードでの救済置換を前提として存在するページバッファ１０２ｂとのうち、メモリセルまたはビット線に不良が有るページバッファについては救済置換を行わずに、ＥＣＣ回路の入力データとして取り扱う。   Further, in the first operation mode, of the page buffer 102a and the page buffer 102b existing on the premise of the repair replacement in the second operation mode, the repair replacement is performed for the page buffer having a defective memory cell or bit line. Are handled as input data of the ECC circuit.

また、ビット線を、ｎ（ｎはｐとｑの公倍数であり、ｐ、及びｑはｐ＞ｑである自然数）本のビット線とすると、第１のデータバスはｐ本であり、第２のデータバスはｑ本であって、データ転送部は、第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、一方、第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う。なお、上記構成は、論理的空間においての概念を前提としており、物理的ビット線数ｎがｐとｑの公倍数でなくてもよく、余りをダミービット線として処理するなどで対応できる。   Further, if the bit lines are n (n is a common multiple of p and q, and p and q are natural numbers where p> q), the first data bus is p, In the first operation mode, when the (n / p) address signals are input, the data transfer unit includes p bit lines and p first data. On the other hand, in the second operation mode, when (n / q) address signals are input, the q bit lines are connected to the second data bus. The above configuration is based on the concept of a logical space, and the number of physical bit lines n may not be a common multiple of p and q, and can be dealt with by processing the remainder as a dummy bit line.

このように、ＮＡＮＤ型フラッシュメモリ１０によれば、ＥＣＣ回路１０７へのＥＣＣ Ｂｕｓ（第１のデータバス）のバス幅を広くしやすいことから（上記説明では、ＥＣＣ回路へのバス幅は３００ビット）、また、Ｍａｉｎ Ｄａｔａ部の置換回路（カラム置換回路１０４）がこのＥＣＣ Ｂｕｓの途中には不要となるため、ＥＣＣ処理でのデータ転送を高速化することができる。また、Ｍａｉｎ Ｄａｔａ部の置換回路は従来の様に増大しないことから、チップサイズの増大を抑制でき、従来に比べて製造の際のコストを低減できる効果がある。
なお、上記実施形態では、Ｍａｉｎ Ｄａｔａ部の置換回路と比較して、規模が小さいＰａｒｉｔｙ部に専用のＰＣＲ置換システム（パリティカラム置換回路１０５）を用いて説明したが、この構成は必須ではない。もっとも、パリティカラム置換回路１０５は、Ｐａｒｉｔｙ部の不良を救済する方法として有用である。パリティカラム置換回路１０５を用いない場合には、カラム１ビットあたり５０％（０か１か）の確率で１エラー分の訂正ができなくなってしまい、ＥＣＣ処理における訂正能力を損なってしまう。これに対して、上記説明の様に、パリティカラム置換回路１０５を用いてＰａｒｉｔｙ部の不良を救済すると、ＥＣＣ訂正能力を向上できる。 As described above, according to the NAND flash memory 10, the bus width of the ECC Bus (first data bus) to the ECC circuit 107 can be easily widened (in the above description, the bus width to the ECC circuit is 300 bits). In addition, since the replacement circuit (column replacement circuit 104) of the Main Data portion is not required in the middle of the ECC bus, data transfer in the ECC processing can be speeded up. Further, since the replacement circuit of the Main Data portion does not increase as in the conventional case, it is possible to suppress an increase in chip size and to reduce the manufacturing cost as compared with the conventional case.
In the above-described embodiment, the description has been made using the dedicated PCR replacement system (parity column replacement circuit 105) for the Parity section, which is smaller in scale than the replacement circuit of the Main Data section, but this configuration is not essential. However, the parity column replacement circuit 105 is useful as a method for relieving defects in the parity part. If the parity column replacement circuit 105 is not used, one error cannot be corrected with a probability of 50% (0 or 1) per column bit, and the correction capability in the ECC processing is impaired. On the other hand, as described above, the ECC correction capability can be improved by repairing the defect in the parity portion using the parity column replacement circuit 105.

ところで、上述したＮＡＮＤ型フラッシュメモリ１０の構成では、パリティ部の不良を置換するために、専用の置換ユニットであるＰＢ＿ＰＣＲ１０２ｄ（ページバッファ１０２ｄ）を準備する必要があり、チップサイズ増大による製造コストの増加、ＥＣＣシステムとしてのシステムの複雑化が懸念される。そこで、ページバッファ１０２ｄの機能をＰＢ＿ＣＲ１０２ｂ（ページバッファ１０２ｂ）に集約することが考えられる。
図１０は、ＮＡＮＤ型フラッシュメモリ２０のブロック構成を示す図である。なお、図２０において、図１に示すＮＡＮＤ型フラッシュメモリ１０と同一の部分には同一の符号を付し、その説明を適宜省略する。ＮＡＮＤ型フラッシュメモリ２０では、図１に示すＮＡＮＤ型フラッシュメモリ１０からページバッファ１０２ｄが削減されている。ページバッファ１０２ｃを構成するページバッファユニットの１つに不良があった場合、このページバッファユニットは、ページバッファ１０２ｂを構成するページバッファユニットの１つに置換される。 By the way, in the configuration of the NAND flash memory 10 described above, it is necessary to prepare a dedicated replacement unit PB_PCR 102d (page buffer 102d) in order to replace a defect in the parity part, and an increase in manufacturing cost due to an increase in chip size. There is a concern about the complexity of the system as an ECC system. Therefore, it is conceivable to consolidate the functions of the page buffer 102d into the PB_CR 102b (page buffer 102b).
FIG. 10 is a diagram showing a block configuration of the NAND flash memory 20. In FIG. 20, the same parts as those of the NAND flash memory 10 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted as appropriate. In the NAND flash memory 20, the page buffer 102d is reduced from the NAND flash memory 10 shown in FIG. If one of the page buffer units constituting the page buffer 102c is defective, this page buffer unit is replaced with one of the page buffer units constituting the page buffer 102b.

このように、ＮＡＮＤ型フラッシュメモリ２０では、ＮＡＮＤ型フラッシュメモリ１０におけるページバッファ１０２ｄの機能をページバッファ１０２ｂに集約するが、これではＥＣＣコードとしての整合性が取れなくなるという問題があり、以下ではこの問題が発生する動作（動作１）について説明する。続いてこの問題を解決すべく、ページバッファユニットの構成を変えた実施例での構成、及び動作（動作２）について詳述する。なお、動作１、及び動作２についての説明の際に用いる動作フローチャートは、図９に示すフローチャートを用いることとし、ＮＡＮＤ型フラッシュメモリ２０と相違する点について説明する。ここで、図１１は、ＮＡＮＤ型フラッシュメモリ２０におけるページバッファ１０２を構成する各ページバッファを説明するための図である。   As described above, in the NAND flash memory 20, the functions of the page buffer 102d in the NAND flash memory 10 are aggregated in the page buffer 102b. However, this causes a problem that consistency as an ECC code cannot be obtained. An operation (operation 1) in which a problem occurs will be described. Next, in order to solve this problem, the configuration and operation (operation 2) in the embodiment in which the configuration of the page buffer unit is changed will be described in detail. Note that the operation flowchart used in the description of the operation 1 and the operation 2 is the flowchart shown in FIG. 9, and the difference from the NAND flash memory 20 will be described. Here, FIG. 11 is a diagram for explaining each page buffer constituting the page buffer 102 in the NAND flash memory 20.

図１１（ａ）には、ページバッファ１０２を構成するＭａｉｎ Ｄａｔａ（通常データ）用のページバッファ１０２ａ、ＣＲ／ＰＣＲ（通常データの置換データ、及びパリティデータの置換データ）用のページバッファ１０２ｂ、ＥＣＣ Ｐａｒｉｔｙ（パリティデータ）用のページバッファ１０２ｃを模式的に示している。図１１（ａ）には、これらページバッファ１０２ａ〜１０２ｃを構成するＰＢ ユニット（図４、図５に示すＰＢ制御回路６０、及びビット内部回路５０＿０〜５０＿７を単位とする回路）に番号を付して示している。この番号はＰＢ ユニットの位置を示す選択信号Ｓｅｌ＿Ａ（ＰＢ ユニットの内部構成を示す図３（ｂ）ではＣｏｄｉｎｇ）の番号である。   FIG. 11A shows a page buffer 102a for Main Data (normal data) constituting the page buffer 102, a page buffer 102b for CR / PCR (replacement data for normal data and parity data), ECC. A page buffer 102c for parity (parity data) is schematically shown. In FIG. 11A, numbers are assigned to the PB units (the PB control circuit 60 shown in FIGS. 4 and 5 and the circuit having the bit internal circuits 50_0 to 50_7 as units) constituting the page buffers 102a to 102c. It shows. This number is the number of the selection signal Sel_A indicating the position of the PB unit (Coding in FIG. 3B indicating the internal configuration of the PB unit).

すなわち、ページバッファ１０２ａは、通常データ用のＰＢ ユニットとして、２５６個のＰＢ ユニット０〜ＰＢ ユニット２５５を有し、ページバッファ１０２ｂは、通常データ、及びパリティデータの置換用のＰＢ ユニットとして８個のＰＢ ユニット２５６〜ＰＢ ユニット２６３を有する。また、ページバッファ１０２ｃは、パリティデータ用のＰＢ ユニットとして、３６個のＰＢ ユニット２６４〜ＰＢ ユニット２９９を有する。   That is, the page buffer 102a has 256 PB units 0 to PB units 255 as PB units for normal data, and the page buffer 102b has 8 PB units for replacement of normal data and parity data. PB unit 256 to PB unit 263 are included. Further, the page buffer 102c has 36 PB units 264 to 299 as PB units for parity data.

また、ここでは、図１１（ｂ）に示す様に、ページバッファ１０２ａのＰＢ ユニット１に接続される８本のビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２５６に置換される例を示している。また、図１１（ｂ）では、ページバッファ１０２ｃのＰＢ ユニット２６５に接続される８本ビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２６３に置換される例を示している。
なお、図１１（ｂ）において斜線を施して示しているページバッファ１０２ｂにおけるＰＢ ユニット２５７〜２６２は使用されないので、これらはカラム置換回路１０４の制御によりカラムコーディング回路１０３が選択することはなく、すなわち不活性状態となっている。 Further, here, as shown in FIG. 11B, there are defects in the eight bit lines connected to the PB unit 1 of the page buffer 102a or the memory cell transistors connected to the eight bit lines. In this example, the PB unit 256 of the page buffer 102b is replaced. In FIG. 11B, when there is a defect in the eight bit lines connected to the PB unit 265 of the page buffer 102c or the memory cell transistors connected to the eight bit lines, the page buffer 102b In this example, the PB unit 263 is replaced.
Since the PB units 257 to 262 in the page buffer 102b shown by hatching in FIG. 11B are not used, they are not selected by the column coding circuit 103 under the control of the column replacement circuit 104. Inactive state.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、通常モードでは選択されず、置換先のＰＢ ユニット２５６が選択信号Ｓｅｌ＿Ａにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ（ＰＢ ユニット１から読み出すはずのデータ）が、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介してＩ／Ｏパッド１０６から出力される。また、通常モードでは、書き込みデータがＩ／Ｏパッド１０６から入力されると、Ｄａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ａ＿Ｉｎ（ＰＢ ユニット１に書き込むはずのデータ）として入力される。このように、ユーザがカラムアドレスを供給して使用できるページバッファの領域はページバッファ１０２ａのＰＢ ユニット０〜２５５までである。つまり、ページバッファ１０２ｂのＰＢ ユニット２５６〜２６３、及びページバッファ１０２ｃのＰＢ ユニット２６４〜２９９は、ユーザがアクセスすることのできないページバッファの領域である。   Also, the PB unit 1 in the page buffer 102a is not selected in the normal mode, the replacement PB unit 256 is selected by the selection signal Sel_A, and the data read signal Data_Out_A (data to be read from the PB unit 1) is Data Bus_1. , Data Bus_2, and Data Bus_3 (second data bus), the data is output from the I / O pad 106. In the normal mode, when write data is input from the I / O pad 106, the data write signal Data_A_In (data to be written to the PB unit 1) is sent to the PB unit 256 via the Data Bus_3, Data Bus_2, and Data Bus_1. ). Thus, the page buffer area that the user can use by supplying the column address is the PB units 0 to 255 of the page buffer 102a. That is, the PB units 256 to 263 of the page buffer 102b and the PB units 264 to 299 of the page buffer 102c are page buffer areas that cannot be accessed by the user.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（第１のデータバス）を介してＥＣＣ回路１０７まで転送され、ＥＣＣ処理に用いられる。また、置換先のＰＢ ユニット２５６も選択信号Ｓｅｌ＿Ｂにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７まで転送され、ユーザから見たＰＢ ユニット１の読み出しデータとしてＥＣＣ処理に用いられる。   The PB unit 1 in the page buffer 102a is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B fixed to either the L level or the H level is set to ECC Bus_1 and ECC Bus_2 (first bus). The data is transferred to the ECC circuit 107 via the data bus and used for ECC processing. The replacement PB unit 256 is also selected by the selection signal Sel_B, and the data read signal Data_Out_B is transferred to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3, and the reading of the PB unit 1 as viewed from the user is performed. Data is used for ECC processing.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット１に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータのうちＰＢ ユニット０〜２５５のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ誤りのないデータ（Ｃｌｅａｒ Ｄａｔａ）として読み出される。   In the ECC mode, when the ECC processing is completed, data to be written back to the PB unit 1 is transferred to the PB unit 256 via the ECC Bus_3, ECC Bus_2, and ECC Bus_1 (first data bus) as a data write signal Data_B_In. Entered. Of these data after ECC processing, the data of the PB units 0 to 255 is read out as error-free data (Clear Data) to the outside via the data bus Data_A as described above.

また、ページバッファ１０２ｃにおけるＰＢ ユニット２６５は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（データバスＤａｔａ＿Ｂ）を介してパリティカラム置換回路１０５まで転送される。また、置換先のＰＢ ユニット２６３も選択信号Ｓｅｌ＿Ｂにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介してパリティカラム置換回路１０５まで転送され、置換処理が行われる。こうして、ＰＢ ユニット２６３の出力するデータが、ＰＢ ユニット２６５の読み出しデータとしてＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に転送され、ＥＣＣ処理に用いられる。   In addition, the PB unit 265 in the page buffer 102c is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B fixed to one of the L level and the H level is the ECC Bus_1 and ECC Bus_2 (data bus Data_B ) To the parity column replacement circuit 105. Further, the replacement destination PB unit 263 is also selected by the selection signal Sel_B, and the data read signal Data_Out_B is transferred to the parity column replacement circuit 105 via the ECC Bus_1 and ECC Bus_2, and the replacement process is performed. In this way, data output from the PB unit 263 is transferred to the ECC circuit 107 via the ECC Bus_3 as read data of the PB unit 265, and used for ECC processing.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット２６５に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３を介してパリティカラム置換回路１０５まで転送され、置換処理した後、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット２６３に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ読み出されることはない。   In the ECC mode, when the ECC processing is completed, data to be written back to the PB unit 265 is transferred to the parity column replacement circuit 105 via the ECC Bus_3, and after the replacement processing, ECC Bus_2 and ECC Bus_1 (first bus The data write signal Data_B_In is input to the PB unit 263 through the data bus. Note that the data after the ECC processing is not read out via the data bus Data_A as described above.

（動作１）
図９に示すフローチャートを参照して、メモリセルトランジスタへのデータ書き込み動作、メモリセルトランジスタからのデータ読み出し動作（動作１）について説明する。 [動作１でのデータ書き込み動作]
ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（ステップＳＴ１）。
次に、通常データの置換が実行される（ステップＳＴ２）。具体的には、カラム置換回路１０４の制御によりカラムコーディング回路１０３は、ＰＢ ユニット１を選択せず、代わりにＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６には外部からのデータが格納される（ステップＳＴ３）。 (Operation 1)
A data write operation to the memory cell transistor and a data read operation from the memory cell transistor (operation 1) will be described with reference to the flowchart shown in FIG. [Data write operation in operation 1]
A user inputs a predetermined command (write command) to the NAND flash memory 10 via the I / O pad 106, inputs an address (here, a column address for selecting the PB unit 1), and subsequently writes. Data is input (step ST1).
Next, normal data replacement is executed (step ST2). Specifically, the column coding circuit 103 does not select the PB unit 1 but controls the PB unit 256 instead under the control of the column replacement circuit 104. Data from the outside is stored in the PB unit 256 (step ST3).

次に、ユーザが所定時間経過後に、プログラム実行コマンド（Ｐｒｏｇｒａｍ Ｅｘｅｃｕｔｕｉｏｎ Ｃｏｍｍａｎｄ）を与える（Ｉｎｖｏｋｅ）と（ステップＳＴ５）、通常モード（第２の動作モード）であれば、ステップＳＴ６に進みプログラム処理（ページバッファからビット線を介してメモリセルトランジスタへデータを与える）を実行する（ステップＳＴ６）。一方、ＥＣＣモード（第１の動作モード）であれば、ステップＳＴ５に進みＥＣＣのエンコード処理を実行する。（ステップＳＴ５）。具体的には次の処理を実行する。   Next, when the user gives a program execution command (Program Execution Command) after a predetermined time has passed (Invoke) (step ST5), if it is the normal mode (second operation mode), the process proceeds to step ST6 and the program processing (page Data is supplied from the buffer to the memory cell transistor via the bit line) (step ST6). On the other hand, if the mode is the ECC mode (first operation mode), the process proceeds to step ST5 to execute the ECC encoding process. (Step ST5). Specifically, the following processing is executed.

ここで、図１１（ｃ）は、ＥＣＣ処理でのコード構成を示している。ＥＣＣとしてのＤａｔａ部は、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータであり、パリティ部（ＥＣＣ Ｐａｒｉｔｙ）は、ＰＢ ユニット２６４〜ＰＢ ユニット２９９に格納されたデータからなる。ＰＢ ユニット２６３は、ユーザのＤａｔａがＩ／Ｏパッド１０６からＤａｔａ Ｂｕｓを経由して入力されることはないので、初期値（ここでは、Ｈレベルとしておく。）となっている。なお、ＰＢ ユニット１に書き込むべきデータは、ＰＢ ユニット２５６に書き込まれて格納され、ＰＢ ユニット１以外のＰＢ ユニット０、ＰＢ ユニット２〜２５５には、それぞれに接続されるビット線を介してメモリセルトランジスタが記憶するデータが読み出されて格納されている。
ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ３１）。 Here, FIG. 11C shows a code configuration in the ECC process. The Data part as ECC is data stored in the PB unit 0 to the PB unit 263, and the parity part (ECC Parity) consists of data stored in the PB unit 264 to the PB unit 299. The PB unit 263 has an initial value (here, H level) because the user's Data is not input from the I / O pad 106 via the Data Bus. The data to be written to the PB unit 1 is written and stored in the PB unit 256, and the PB units 0 and PB units 2 to 255 other than the PB unit 1 are connected to the memory cells via bit lines connected to the PB unit 1 respectively. Data stored in the transistor is read and stored.
Data stored in the PB unit 0 to the PB unit 263 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST31).

なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２６３からは、初期値（Ｈレベル）が入力される。
ＥＣＣ回路１０７は、入力されるデータに対してエンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ３２）。 At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input. In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1. The ECC circuit 107 receives an initial value (H level) from the PB unit 263.
The ECC circuit 107 performs an encoding process on the input data, and generates parity data (Parity Generation) (step ST32).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ３３）。
なお、このとき、ＥＣＣコーディング回路１０８は、パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット２６３を選択する。これにより、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット２６３に書き戻される。この例では、問題をわかりやすくするため、ＰＢ ユニット２６３に書き戻すパリティデータがＬｏｗ（ロー）であったものとする。
また、ＰＢ ユニット０〜２６３には、エンコード（Ｅｎｃｏｄｅ）時にはデータの書き戻しをしなくてもよいが、同じデータ（Ｄａｔａ）を書き戻してもよい。しかしながら、ＰＢ ユニット２６３には既にＰＢ ユニット２６５に書き戻されるはずだったパリティデータが置換されて書き戻されているので、コンフリクトする問題が生じてしまう。そこで、ここでは、データの書き戻しを行わないものとする。
ＰＢ ユニット２６４〜２９９にはパリティデータが書き込まれる。このように、図１１（ｂ）において斜線を施して示している不活性状態にあるページバッファには、図４または図５に示す回路により、書き込みがされないようになっている。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST33).
At this time, the ECC coding circuit 108 deselects the PB unit 265 and selects the PB unit 263 under the control of the parity column replacement circuit 105. As a result, parity data to be written back to the PB unit 265 is written back to the PB unit 263. In this example, it is assumed that the parity data to be written back to the PB unit 263 is Low in order to make the problem easy to understand.
Also, the PB units 0 to 263 may not be written back at the time of encoding (Encode), but may be written back the same data (Data). However, since the parity data that should have been written back to the PB unit 265 is replaced and written back to the PB unit 263, a problem of conflict arises. Therefore, here, it is assumed that data is not written back.
Parity data is written in the PB units 264 to 299. In this manner, the page buffer in the inactive state shown by hatching in FIG. 11B is not written by the circuit shown in FIG. 4 or FIG.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（ステップＳＴ６）。
各ＰＢ ユニットでは、書込みが成功するまで、ラッチ部からメモリセルへのデータ印加が繰り返される（ステップＳＴ７）。書き込みが成功すれば、繰り返し処理は終了し（ステップＳＴ７−Ｙｅｓ）、書き込みが成功しなければ、書込みが成功するまで、ステップＳＴ６に戻ってプログラム処理が実行される（ステップＳＴ７−Ｎｏ）。 Subsequently, in each PB unit, the data (Data_i) to be written to the memory cell is latched in the latch unit shown in FIG. 6, so that the data writing (Program to Memory Cell) processing to the memory cell transistor is started (Step S1). ST6).
In each PB unit, the data application from the latch unit to the memory cell is repeated until the writing is successful (step ST7). If the writing is successful, the repetitive process ends (step ST7-Yes), and if the writing is not successful, the program process is executed by returning to step ST6 until the writing is successful (step ST7-No).

[動作１でのデータ読み出し動作]
ユーザがＩ／Ｏパッド１０６を介して所定のコマンド（リードコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）を入力する（ステップＳＴ１１）。
次に、各ＰＢ ユニットにおいて、図６に示すビット内部回路の接続点Ｎ１に、メモリセルトランジスタからのデータ（Ｄａｔａ＿ｉ）がセンシングされラッチ部へ読み出される（ステップＳＴ１２）。
また、ビット内部回路のラッチ部にＤａｔａ＿ｉがラッチされる（ステップＳＴ１３）。
その後、通常モード（第２の動作モード）であれば、ステップＳＴ１５に進みセンシング処理が終了する（ステップＳＴ１５）。一方、ＥＣＣモード（第１の動作モード）では、ステップＳＴ１４に進み、ＥＣＣのデコード（Ｄｅｃｏｄｅ）処理を実行する。（ステップＳＴ１４）。具体的には次の処理を実行する。 [Data read operation in operation 1]
The user inputs a predetermined command (read command) via the I / O pad 106, and inputs an address (here, a column address for selecting the PB unit 1) (step ST11).
Next, in each PB unit, data (Data_i) from the memory cell transistor is sensed at the connection point N1 of the bit internal circuit shown in FIG. 6 and read to the latch unit (step ST12).
Data_i is latched in the latch portion of the bit internal circuit (step ST13).
Then, if it is a normal mode (2nd operation mode), it will progress to step ST15 and a sensing process will be complete | finished (step ST15). On the other hand, in the ECC mode (first operation mode), the process proceeds to step ST14 to execute ECC decoding (Decode) processing. (Step ST14). Specifically, the following processing is executed.

ＰＢ ユニット０〜ＰＢ ユニット２９９に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ４１）。
なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。
ＰＢ ユニット２６３は、エンコードにおけるパリティ生成時は初期値Ｈｉｇｈ（ハイ）であったが、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット２６３に書き戻されてＬとなったデータが入力される。また、パリティカラム置換回路１０５には、ＰＢ ユニット２６３からは、ＰＢ ユニット２６５に書き込むべきだったが実際はＰＢ ユニット２６３に書き込まれたパリティデータがＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介して入力され、置換処理した後、ＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に入力する。
ＥＣＣ回路１０７は、デコード（Ｄｅｃｏｄｅ）処理を実行し、パリティデータに基づいて、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータの誤りを訂正して（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ４２）。 The data stored in the PB unit 0 to the PB unit 299 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST41).
At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input. In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1.
The PB unit 263 has an initial value High (high) at the time of parity generation in encoding, but the parity data to be written back to the PB unit 265 is written back to the PB unit 263 and data that becomes L is input. The parity column replacement circuit 105 receives the parity data written in the PB unit 263 from the PB unit 263 but actually written in the PB unit 263 via the ECC Bus_1 and ECC Bus_2. After that, the data is input to the ECC circuit 107 via the ECC Bus_3.
The ECC circuit 107 executes decoding (Decode) processing, corrects errors in data stored in the PB unit 0 to PB unit 263 based on the parity data (Error Correction) (step ST42).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ４３）。
ＰＢ ユニット０〜２６３には、ＥＣＣ処理後のデータ（誤り訂正されたデータ）がそのまま書き戻される。ＰＢ ユニット２６４〜２９９のパリティデータ部についてはユーザーが使用しないため、ＥＣＣ処理後のデータ（誤り訂正されたデータ）を書き戻す必要はないが、書き戻してもよい。パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット２６３を選択する。これにより、ＰＢ ユニット２６５に書き戻すべき誤り訂正後のパリティデータをＰＢ ユニット２６３に書き戻す。このように、図１１（ｂ）において斜線を施して示している不活性状態ページバッファには図４または図５に示す回路により、書き込みがされないようになっている。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST43).
In the PB units 0 to 263, data after ECC processing (error-corrected data) is written back as it is. Since the user does not use the parity data portion of the PB units 264 to 299, it is not necessary to write back the data (error corrected data) after the ECC processing, but it may be written back. Under the control of the parity column replacement circuit 105, the PB unit 265 is deselected and the PB unit 263 is selected. As a result, the parity data after error correction to be written back to the PB unit 265 is written back to the PB unit 263. In this manner, the inactive state page buffer indicated by hatching in FIG. 11B is not written by the circuit shown in FIG. 4 or FIG.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、センシング（Ｓｅｎｓｉｎｇ）処理が終了すし、読み出し可能な状態へ移行する（ステップＳＴ１５）。
ＰＢ ユニット０〜ＰＢ ユニット２５５には、選択信号Ｓｅｌ＿Ａが入力され、格納されたデータが、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３を介して、読み出される。このとき、カラムコーディング回路１０３は、カラム置換回路１０４の制御により、ＰＢ ユニット１を非選択とし、ＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６は、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータを出力する。つまり、不良を有するカラムの置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。
このようにして、ユーザがＰＢ ユニット１を介してメモリセルトランジスタへ書き込んだ書き込みデータが、不良救済されて他のメモリセルトランジスタに書き込まれ、更に書き込まれたデータが誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（ステップＳＴ１７）。 Subsequently, in each PB unit, since the data (Data_i) to be written in the memory cell is latched in the latch unit shown in FIG. 6, the sensing process is terminated and the state shifts to a readable state (step ST15). .
The selection signal Sel_A is input to the PB unit 0 to the PB unit 255, and the stored data is read out via the Data Bus_1, Data Bus_2, and Data Bus_3. At this time, the column coding circuit 103 deselects the PB unit 1 and selects the PB unit 256 under the control of the column replacement circuit 104. The PB unit 256 should write to the PB unit 1, but actually outputs the data written to the PB unit 256. That is, replacement of defective columns (Defect Column Repair) is executed (step ST16).
In this way, the write data written to the memory cell transistor by the user via the PB unit 1 is relieved from the defect and written to the other memory cell transistor. Further, the written data is error-corrected and the I / O is corrected. It is output from the pad 106 (step ST17).

以上説明した動作１でのデコード時に問題となるのは、ＰＢ ユニット２６３からＥＣＣ回路１０７に入力されるデータが本来Ｈであったが、パリティデータの置換先となったため、Ｌに変化してしまい、結果として、ＥＣＣ回路１０７において誤りビットとして判定されてしまうことである。本来、ＰＣＲ置換は、不良ＰＢユニットが、ＥＣＣ回路１０７において誤りビットとして判定、訂正されることで訂正能力が低下してしまうことを防ぐ役割があるが、この結果ではＰＢ ユニット２６３のデータ部が誤りビットとして判定されてしまうので、ＰＣＲ置換のメリットを損なってしまっている。   The problem at the time of decoding in the operation 1 described above is that the data input from the PB unit 263 to the ECC circuit 107 is originally H, but has changed to L because it has been replaced with parity data. As a result, the ECC circuit 107 determines that it is an error bit. Originally, the PCR replacement has a role to prevent a defective PB unit from being deteriorated by determining and correcting as an error bit in the ECC circuit 107, but in this result, the data part of the PB unit 263 Since it is determined as an error bit, the merit of PCR replacement is lost.

そこで、以下に説明するＮＡＮＤ型フラッシュメモリ２０の構成では、まず、上述の動作１について説明したように、ＥＣＣのＰａｒｉｔｙ部（ページバッファ１０２ｃに対応）の不良ビット線を、ＥＣＣのＤａｔａ部として割当てられているＭａｉｎ ＣＲ部（ページバッファ１０２ｂに対応）に置換できる構成を有する。また、ＮＡＮＤ型フラッシュメモリ２０の構成では、上記動作１について説明した問題点を解消すべく、ＥＣＣのコード内のＰＢ ユニット（ページバッファ１０２ｂに対応）において、ＥＣＣのＤａｔａ部に割り当てるか、ＥＣＣのＰａｒｉｔｙ部の不良ビット線の置換先として割り当てるか選択できる構成を有する。   Therefore, in the configuration of the NAND flash memory 20 described below, first, as described in the operation 1 above, the defective bit line of the ECC parity part (corresponding to the page buffer 102c) is allocated as the ECC data part. The main CR unit (corresponding to the page buffer 102b) can be replaced. Further, in the configuration of the NAND flash memory 20, in order to solve the problem described in the operation 1, the PB unit (corresponding to the page buffer 102b) in the ECC code is allocated to the ECC Data section or the ECC It has a configuration in which it can be selected as a replacement destination of the defective bit line in the parity section.

図１２は、ページバッファ１０２ｂにおけるＰＢ ユニットの内部の回路構成を示す図である。図１２において、図５と同一の部分については同一の符号を付し、その説明な詳細は省略する。図１２に示すＰＢ ユニットは、図５に示すＰＢ ユニットに対して、ＣＲ／ＰＣＲ Ｉｎｆｏ．（ＣＲ・ＰＣＲ情報格納部）７０と、ＣＲ／ＰＣＲ Ｓｅｌｅｃｔｏｒ（ＣＲ・ＰＣＲセレクタ部）７５とを追加した構成となっている。ＣＲ・ＰＣＲ情報格納部７０は、このＰＢ ユニットがＣＲ用（Ｍａｉｎの不良ビット救済用、つまりページバッファ１０２ａのＰＢ ユニット救済用）とＰＣＲ用（Ｐａｒｉｔｙの不良ビット救済用、つまりページバッファ１０２ｃのＰＢ ユニット救済用）のいずれか一方に割り当てられたかを示す情報を保持する。また、ＣＲ・ＰＣＲセレクタ部７５は、ＣＲ・ＰＣＲ情報格納部７０が保持する、ＰＢ ユニットがＣＲ用とＰＣＲ用のいずれか一方に割り当てられたかを示す情報に基づいて、読み出しＥＣＣデータバス、又は書き込みＥＣＣデータバスとＰＢ ユニットとの接続を切り替える。   FIG. 12 is a diagram showing an internal circuit configuration of the PB unit in the page buffer 102b. 12, the same parts as those in FIG. 5 are denoted by the same reference numerals, and the detailed description thereof is omitted. The PB unit shown in FIG. 12 is different from the PB unit shown in FIG. (CR / PCR information storage unit) 70 and CR / PCR Selector (CR / PCR selector unit) 75 are added. In the CR / PCR information storage unit 70, the PB unit is used for CR (for repairing the defective bit of Main, that is, for repairing the PB unit of the page buffer 102a) and for PCR (for repairing the defective bit of Parity, that is, for the PB of the page buffer 102c). (Information for unit rescue) is stored. Further, the CR / PCR selector unit 75 is configured to read the ECC data bus based on the information held by the CR / PCR information storage unit 70 and indicating whether the PB unit is assigned to either CR or PCR. Switches the connection between the write ECC data bus and the PB unit.

ここで、読み出しＥＣＣデータバスとは、ＥＣＣ＿Ｂｕｓのうち、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲを転送するバス（以下、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスという）と、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲを転送するバス（以下、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスという）である。また、書き込みＥＣＣデータバスとは、ＥＣＣ＿Ｂｕｓのうち、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲを転送するバス（以下、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲバスという）と、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲを転送するバス（以下、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバスという）である。   Here, the read ECC data bus is a bus for transferring the data read signal Data_Out_B_CR (hereinafter referred to as Data_Out_B_CR bus) and a bus for transferring the data read signal Data_Out_B_PCR (hereinafter referred to as Data_Out_B_PCR bus) among the ECC_Bus. The write ECC data bus is a bus for transferring the data write signal Data_In_B_CR (hereinafter referred to as Data_In_B_CR bus) and a bus for transferring the data write signal Data_In_B_PCR (hereinafter referred to as Data_In_B_PCR bus) among the ECC_Bus.

まず、図１２を参照して、ＣＲ・ＰＣＲ情報格納部７０の回路構成について説明し、このＣＲ・ＰＣＲ情報格納部７０への電源投入時におけるデータラッチ処理について説明する。なお、このデータラッチ処理は一例であり、この一例では、選択信号Ｓｅｌ＿Ａに関連付けた不良情報を、ＮＡＮＤ型フラッシュメモリ２０の例えばシステム用記憶領域に記録し、これを不良情報格納部９０ａに対応するラッチ、及びＣＲ・ＰＣＲ情報格納部７０へ転送する動作を説明する。なお、不良情報格納部９０ａの回路構成については、図４、及び図５を用いて説明したので、その説明を省略する。   First, the circuit configuration of the CR / PCR information storage unit 70 will be described with reference to FIG. 12, and the data latch process when the CR / PCR information storage unit 70 is powered on will be described. Note that this data latch processing is an example. In this example, defect information associated with the selection signal Sel_A is recorded in, for example, a system storage area of the NAND flash memory 20, and this corresponds to the defect information storage unit 90a. The operation of latching and transferring to the CR / PCR information storage unit 70 will be described. Since the circuit configuration of the defect information storage unit 90a has been described with reference to FIGS. 4 and 5, the description thereof is omitted.

また、ビット線に不良がある場合、及びない場合についての不良情報格納部９０ａの動作は、ＰＢユニット０〜２５５（ページバッファ１０２ａ）、及びＰＢ ユニット２６４〜２９９（ページバッファ１０２ｃ）に関しては、図４、及び図５を用いて説明したのと同様であり、変更はない。一方、ＰＢユニット２５６〜２６３（ページバッファ１０２ｂ）に関しては、ＰＢユニットが図１２に示すタイプになるということと、不良ビット線の置換先ということから、基本的にはこれらユニットは不良がないものとして説明を行う。ただし、実際には、これらユニットにも不良が発生する可能性はあるが、そうした場合は、製造後のウエハーテスト等において、不良を検出して不良ビットとして取り扱い、かつ、ページバッファ１０２ａ、及びページバッファ１０２ｃの置換先としての割り当てをしないことにより対応できる。   The operation of the defect information storage unit 90a in the case where there is a defect in the bit line and in the case where there is no defect in the PB units 0 to 255 (page buffer 102a) and the PB units 264 to 299 (page buffer 102c) 4 and FIG. 5 are the same as described with no change. On the other hand, regarding the PB units 256 to 263 (page buffer 102b), these units are basically free of defects because the PB units are of the type shown in FIG. 12 and the replacement destination of defective bit lines. Will be described. In practice, however, there is a possibility that these units may also fail. In such a case, in such a wafer test after manufacturing, the defect is detected and handled as a defective bit, and the page buffer 102a and the page are also detected. This can be dealt with by not allocating the buffer 102c as a replacement destination.

ＣＲ・ＰＣＲ情報格納部７０は、インバータ回路１１２、インバータ回路１１３、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６、及びトランジスタ１１７から構成される。ここで、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６、及びトランジスタ１１７は、Ｎチャネル型ＭＯＳトランジスタである。
ＣＲ・ＰＣＲ情報格納部７０において、ラッチ部は、インバータ回路１１２とインバータ回路１１３とから構成されている。ここで、インバータ回路１１２は、出力端子が接続点Ｎ６においてインバータ回路１１３の入力端子に接続され、入力端子が接続点Ｎ５においてインバータ回路１１３の出力端子に接続されている。
この接続点Ｎ５には、ラッチ部が記憶するデータが、読み出しＥＣＣデータバスをＤａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスへ切り替える切替信号Ｓｅｌ＿ＣＲとして現れる。また、接続点Ｎ６は、ラッチ部が記憶するデータが、読み出しＥＣＣデータバスをＤａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスへ切り替える切替信号Ｓｅｌ＿ＰＣＲとして現れる。 The CR / PCR information storage unit 70 includes an inverter circuit 112, an inverter circuit 113, a transistor 114, a transistor 115, a transistor 116, and a transistor 117. Here, the transistor 114, the transistor 115, the transistor 116, and the transistor 117 are N-channel MOS transistors.
In the CR / PCR information storage unit 70, the latch unit includes an inverter circuit 112 and an inverter circuit 113. Here, the inverter circuit 112 has an output terminal connected to the input terminal of the inverter circuit 113 at the connection point N6, and an input terminal connected to the output terminal of the inverter circuit 113 at the connection point N5.
At this connection point N5, the data stored in the latch unit appears as a switching signal Sel_CR for switching the read ECC data bus to the Data_Out_B_CR bus. At the connection point N6, the data stored in the latch unit appears as a switching signal Sel_PCR that switches the read ECC data bus to the Data_Out_B_PCR bus.

ＣＲ・ＰＣＲ情報格納部７０において、センシング部は、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６、及びトランジスタ１１７から構成される。
トランジスタ１１４は、ドレインが接続点Ｎ５に接続され、ゲートが、パリティアドレス信号Ｐａｒｉｔｙ＿Ａｄｄｒ（不良該当ＡｄｄｒｅｓｓがＰａｒｉｔｙ領域内にある場合にＨレベルとなる信号）の配線に接続され、ソースがトランジスタ１１５のドレインに接続されている。
トランジスタ１１５は、ドレインがトランジスタ１１４のソースに接続され、ゲートが不良情報信号ＳＤＩの配線に接続され、ソースがトランジスタ１１７のドレインに接続されている。
トランジスタ１１６は、ドレインが接続点Ｎ６に接続され、ゲートが不良情報信号ｎＳＤＩの配線に接続され、ソースがトランジスタ１１７のドレインに接続されている。
トランジスタ１１７は、ドレインがトランジスタ１１５のソース、及びトランジスタ１１６のソースに接続され、ゲートがパワーオンリセット信号ＰＯＲ＿Ｍｏｄｅの配線に接続され、ソースが接地されている。 In the CR / PCR information storage unit 70, the sensing unit includes a transistor 114, a transistor 115, a transistor 116, and a transistor 117.
The transistor 114 has a drain connected to the connection point N5, a gate connected to a wiring of a parity address signal Parity_Addr (a signal that goes to an H level when the defective address is in the Parity region), and a source connected to the drain of the transistor 115. It is connected to the.
The transistor 115 has a drain connected to the source of the transistor 114, a gate connected to the wiring of the defect information signal SDI, and a source connected to the drain of the transistor 117.
The transistor 116 has a drain connected to the connection point N6, a gate connected to the wiring of the defect information signal nSDI, and a source connected to the drain of the transistor 117.
The transistor 117 has a drain connected to the source of the transistor 115 and the source of the transistor 116, a gate connected to the power-on reset signal POR_Mode, and a source grounded.

ここで、不良情報信号ＳＤＩ、及び不良情報信号ｎＳＤＩは、ＰＢ制御回路６０に接続されるビット線、当該ビット線に接続されるメモリセルトランジスタに不良が有るか否かを示す信号である。これらの不良情報信号は、製造後のテストにおいて、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、不良情報信号ＳＤＩがデータ０（Ｌレベル）、不良情報信号ｎＳＤＩがデータ１（Ｈレベル）とされ、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、不良情報信号ＳＤＩがＨレベル、不良情報信号ｎＳＤＩがＬレベルとされる。そして、これらの不良情報信号は、テスト後の製品出荷前において、ＰＢ制御回路６０の位置を示す選択信号Ｓｅｌ＿Ａに関連付けられて、ＮＡＮＤ型フラッシュメモリ２０の例えばシステム用記憶領域に格納される。
また、パワーオンリセット信号ＰＯＲ＿Ｍｏｄｅは、ＮＡＮＤ型フラッシュメモリ２０の電源投入後の所定期間（不良情報信号をシステム用記憶領域からＰＢ制御回路６０に転送する期間）、Ｈレベルを維持する信号である。 Here, the defect information signal SDI and the defect information signal nSDI are signals indicating whether or not there is a defect in the bit line connected to the PB control circuit 60 and the memory cell transistor connected to the bit line. These defect information signals include a defect information signal SDI of data 0 (L level) and a defect information signal nSDI of data 1 (when the bit line connected to the PB control circuit 60 is defective in a test after manufacture. When the bit line connected to the PB control circuit 60 has a defect, the defect information signal SDI is at the H level and the defect information signal nSDI is at the L level. These defect information signals are associated with the selection signal Sel_A indicating the position of the PB control circuit 60 and stored in, for example, a system storage area of the NAND flash memory 20 before product shipment after the test.
The power-on reset signal POR_Mode is a signal that maintains the H level for a predetermined period after the power to the NAND flash memory 20 is turned on (period in which the defect information signal is transferred from the system storage area to the PB control circuit 60).

以上の構成により、不良情報格納部９０ａ、及びＣＲ・ＰＣＲ情報格納部７０は、ＮＡＮＤ型フラッシュメモリ２０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、パワーオンリセット信号ＰＯＲ＿Ｍｏｄｅ、パリティアドレス信号Ｐａｒｉｔｙ＿ＡｄｄｒがＨレベルとなることにより、トランジスタ９４と、トランジスタ１１５、及びトランジスタ１１６の一方とがオフ、トランジスタ９５と、トランジスタ１１５、及びトランジスタ１６の他方とがオンする。これにより、ノードＮ３と、ノードＮ５、及びノードＮ６の一方とがＨレベル、ノードＮ４と、ノードＮ５、及びノードＮ６の他方とがＬレベルとなり、欠陥信号ＰＢ＿Ｄｅｆｃｅｔと、切替信号Ｓｅｌ＿ＣＲ、及び切替信号Ｓｅｌｅ＿ＰＣＲの一方とがＨレベルとなる。そして、不良情報格納部９０ａ、及びＣＲ・ＰＣＲ情報格納部７０は、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ２０に電源が投入されている期間、欠陥信号ＰＢ＿Ｄｅｆｃｅｔと、切替信号Ｓｅｌ＿ＣＲ、及び切替信号Ｓｅｌｅ＿ＰＣＲの一方とをＨレベルに維持する。つまり、この場合はＣＲ・ＰＣＲ情報格納部７０のラッチデータに関わらず、図４、及び図５について説明したときと同様に、選択信号Ｓｅｌ＿ＢによるＥＣＣ Ｂｕｓからのデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂの書き込みを禁止し、ＥＣＣ Ｂｕｓへのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲの読み出しに対しては固定値Ｈを出力する。   With the above configuration, the defect information storage unit 90a and the CR / PCR information storage unit 70 are turned on when there is a defect in the bit line connected to the PB control circuit 60 after the NAND flash memory 20 is turned on. When the reset signal POR_Mode and the parity address signal Parity_Addr are set to the H level, the transistor 94, the transistor 115, and the transistor 116 are turned off, and the transistor 95, the transistor 115, and the transistor 16 are turned on. As a result, one of the node N3, the node N5, and the node N6 is at the H level, the node N4, the node N5, and the other of the node N6 are at the L level, the defect signal PB_Defet, the switching signal Sel_CR, and the switching signal One of Sele_PCR becomes H level. Then, the defect information storage unit 90a and the CR / PCR information storage unit 70 are powered on the subsequent NAND flash memory 20 when the power-on reset signal POR_Mode becomes L level after the end of the transfer period. During the period, one of the defect signal PB_Defet, the switching signal Sel_CR, and the switching signal Sele_PCR is maintained at the H level. In other words, in this case, regardless of the latch data of the CR / PCR information storage unit 70, the writing of the data write signal Data_In_B from the ECC bus by the selection signal Sel_B is prohibited as in the case described with reference to FIGS. A fixed value H is output for reading the data read signal Data_Out_B_CR to the ECC Bus.

また、ＣＲ・ＰＣＲ情報格納部７０は、ＮＡＮＤ型フラッシュメモリ２０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ９４がオン、トランジスタ９５がオフする。これにより、ノードＮ３がＬレベル、ノードＮ４がＨレベルとなり、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＬレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ２０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＬレベルに維持する。   In addition, the CR / PCR information storage unit 70, when the NAND flash memory 20 is powered on, when the bit line connected to the PB control circuit 60 is not defective, the power-on reset signal POR_Mode becomes H level. The transistor 94 is turned on and the transistor 95 is turned off. As a result, the node N3 becomes L level, the node N4 becomes H level, and the defect signal PB_Defet becomes L level. Then, after the transfer period ends, the defect information storage unit 90a sets the defect signal PB_Defet to the L level during the subsequent power-on period of the NAND flash memory 20 when the power-on reset signal POR_Mode becomes the L level. maintain.

一方、ＣＲ・ＰＣＲ情報格納部７０については、この例では電源投入後のラッチ処理における初期値の設定をノードＮ５（切替信号Ｓｅｌ＿ＣＲ）がＨレベルとなるように設定するとする。パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ１１５がオン、トランジスタ１１６がオフする。これにより、パリティアドレス信号Ｐａｒｉｔｙ＿ＡｄｄｒがＨレベル（ＰＢ ユニット（ＣＲ／ＰＣＲユニット）の置換元の不良ビットアドレスがＰａｒｉｔｙ領域であればＨレベルとなる）であれば、ノードＮ５（切替信号Ｓｅｌ＿ＣＲ）がＬレベル、ノードＮ６（切替信号Ｓｅｌ＿ＰＣＲ）がＨレベルとなる。一方、パリティアドレス信号Ｐａｒｉｔｙ＿ＡｄｄｒがＬレベル（置換元の不良ビットアドレスがＰａｒｉｔｙ領域でなければＬレベルとなる）であれば、ノードＮ５（切替信号Ｓｅｌ＿ＣＲ）がＨレベル、ノードＮ６（切替信号Ｓｅｌ＿ＰＣＲ）がＬレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ１０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＬレベルに維持する。
このように、ＣＲ・ＰＣＲ情報格納部７０は、ＰＢユニットがＣＲ用のＰＢ ユニットとして設定された場合は、切替信号Ｓｅｌ＿ＣＲがＨレベル、ＰＣＲ用のＰＢ ユニットとして設定された場合は、切替信号Ｓｅｌ＿ＰＣＲがＨレベルとなるよう動作する。 On the other hand, for the CR / PCR information storage unit 70, in this example, the initial value in the latch process after power-on is set so that the node N5 (switching signal Sel_CR) is at the H level. When the power-on reset signal POR_Mode becomes H level, the transistor 115 is turned on and the transistor 116 is turned off. As a result, if the parity address signal Parity_Addr is H level (if the defective bit address of the replacement source of the PB unit (CR / PCR unit) is the Parity area, the node N5 (switch signal Sel_CR) is L level). Level, node N6 (switching signal Sel_PCR) becomes H level. On the other hand, if the parity address signal Parity_Addr is at L level (or L level if the defective bit address of the replacement source is not the Parity area), the node N5 (switching signal Sel_CR) is at the H level and the node N6 (switching signal Sel_PCR) is at the level. L level. Then, after the transfer period ends, the defect information storage unit 90a sets the defect signal PB_Defet to the L level during the subsequent power-on period of the NAND flash memory 10 when the power-on reset signal POR_Mode becomes the L level. maintain.
In this manner, the CR / PCR information storage unit 70 determines that the switching signal Sel_CR is H level when the PB unit is set as a CR PB unit, and the switching signal Sel_PCR when the switching signal Sel_CR is set as a PCR PB unit. Operates so as to become H level.

また、ＣＲ・ＰＣＲセレクタ部７５は、以下の回路構成を有している。
ＣＲ・ＰＣＲセレクタ部７５は、トランジスタ１１８、トランジスタ１１９、トランジスタ１２０、及びトランジスタ１２１から構成される。これらのトランジスタは、Ｎチャネル型ＭＯＳトランジスタである。
トランジスタ１１８は、ドレインがトランジスタ６１ｃのソース、ゲートが切替信号Ｓｅｌ＿ＣＲの配線に接続され、ソースがＤａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス（データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲを転送する配線）に接続される。
トランジスタ１１９は、ドレインがトランジスタ６１ｃのソース、ゲートが切替信号Ｓｅｌ＿ＰＣＲの配線に接続され、ソースがＤａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバス（データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲを転送する配線）に接続される。 The CR / PCR selector 75 has the following circuit configuration.
The CR / PCR selector unit 75 includes a transistor 118, a transistor 119, a transistor 120, and a transistor 121. These transistors are N-channel MOS transistors.
The transistor 118 has a drain connected to the source of the transistor 61c, a gate connected to the wiring of the switching signal Sel_CR, and a source connected to the Data_Out_B_CR bus (wiring for transferring the data read signal Data_Out_B_CR).
The transistor 119 has a drain connected to the source of the transistor 61c, a gate connected to the wiring of the switching signal Sel_PCR, and a source connected to the Data_Out_B_PCR bus (wiring for transferring the data read signal Data_Out_B_PCR).

図５に示すＰＢ ユニットの場合、トランジスタ６１ｃのソースはＥＣＣ Ｂｕｓ（第１のデータバス）に接続されており、ＥＣＣ ＢｕｓにはＰｕｌｌ Ｕｐ回路が接続されていた。そして、ＥＣＣ Ｂｕｓ（以下、Ｄａｔａ＿Ｏｕｔ＿Ｂバスともいう）には、第１の動作モードの読み出し動作においてＰＢ ユニットからのデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが読み出されていた。図１２においては、トランジスタ６１ｃのソースに、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂが読みだされるものとする。
また、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスには、それぞれＰｕｌｌ Ｕｐ回路が接続されている。 In the case of the PB unit shown in FIG. 5, the source of the transistor 61c is connected to the ECC Bus (first data bus), and the Pull Up circuit is connected to the ECC Bus. Then, the data read signal Data_Out_B from the PB unit was read out to the ECC Bus (hereinafter also referred to as Data_Out_B bus) in the read operation in the first operation mode. In FIG. 12, it is assumed that the data read signal Data_Out_B is read out to the source of the transistor 61c.
Also, a Pull Up circuit is connected to each of the Data_Out_B_CR bus and the Data_Out_B_PCR bus.

トランジスタ１２０は、ドレインがトランジスタ６９のソース（図５ではスイッチ６９の第２入力端子）、ゲートが切替信号Ｓｅｌ＿ＣＲの配線に接続され、ソースがＤａｔａ＿Ｉｎ＿Ｂ＿ＣＲバス（データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲを転送する配線）に接続される。
トランジスタ１２１は、ドレインがトランジスタ６９のソース、ゲートが切替信号Ｓｅｌ＿ＣＲの配線に接続され、ソースがＤａｔａ＿Ｉｎ＿Ｂ＿ＣＲバス（データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲを転送する配線）に接続される。 The transistor 120 has a drain connected to the source of the transistor 69 (the second input terminal of the switch 69 in FIG. 5), a gate connected to the wiring of the switching signal Sel_CR, and a source connected to the Data_In_B_CR bus (wiring for transferring the data write signal Data_In_B_CR). Is done.
The transistor 121 has a drain connected to the source of the transistor 69, a gate connected to the wiring of the switching signal Sel_CR, and a source connected to the Data_In_B_CR bus (wiring for transferring the data write signal Data_In_B_CR).

図５に示すＰＢ ユニットの場合、スイッチ６９の第２入力端子はＥＣＣ Ｂｕｓ（第１のデータバス）に接続されている。そして、ＥＣＣ Ｂｕｓ（以下、Ｄａｔａ＿Ｉｎ＿Ｂバスともいう）から、第１の動作モードの書き込み動作においてトランジスタ６９のソースへデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂが書き込まれていた。図１２においては、トランジスタ６９のソースに、データ書き込み信号Ｄａｔａ＿Ｏｕｔ＿Ｂが書き込まれるものとする。
なお、図１２において、ＣＲ・ＰＣＲ情報格納部７０とＣＲ・ＰＣＲセレクタ部７５とは、図５に示すＰＢ ユニットに追記した構成となっているが、図４に示すＰＢ ユニットに追記する構成としてもよい。また、ＣＲ・ＰＣＲ情報格納部７０とＣＲ・ＰＣＲセレクタ部７５とは、回路配置的にＰＢ ユニットに組み込まれる必要はなく、ＰＢ ユニットとは個別にする構成としてもよい。また、ＣＲ・ＰＣＲ情報格納部７０は、他の等価的な論理回路、例えばフリップフロップ等によっても構成可能である。 In the case of the PB unit shown in FIG. 5, the second input terminal of the switch 69 is connected to the ECC Bus (first data bus). The data write signal Data_In_B is written from the ECC Bus (hereinafter also referred to as Data_In_B bus) to the source of the transistor 69 in the write operation in the first operation mode. In FIG. 12, it is assumed that the data write signal Data_Out_B is written to the source of the transistor 69.
In FIG. 12, the CR / PCR information storage unit 70 and the CR / PCR selector unit 75 are added to the PB unit shown in FIG. 5, but are added to the PB unit shown in FIG. Also good. The CR / PCR information storage unit 70 and the CR / PCR selector unit 75 do not have to be incorporated into the PB unit in terms of circuit arrangement, and may be configured separately from the PB unit. The CR / PCR information storage unit 70 can also be configured by other equivalent logic circuits such as flip-flops.

続いて、以上のような構成を有するＰＢ ユニットの回路動作について説明する。なお、第２の動作モード（選択信号Ｓｅｌ＿Ａで選択されるＤａｔａ Ｂｕｓ）の回路動作については、図４、及び図５を用いて説明しているので、ここでの説明を省略する。ここでは、第１の動作モード（選択信号Ｓｅｌ＿Ｂで選択されるＥＣＣ Ｂｕｓ）について説明するが、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂを読み出す、或いはデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂを書き込む動作の説明は省略する。   Next, the circuit operation of the PB unit having the above configuration will be described. Note that the circuit operation in the second operation mode (Data Bus selected by the selection signal Sel_A) has been described with reference to FIGS. 4 and 5, and thus description thereof is omitted here. Here, the first operation mode (ECC Bus selected by the selection signal Sel_B) will be described, but description of the operation of reading the data read signal Data_Out_B or writing the data write signal Data_In_B will be omitted.

（図１２に示すＰＢ ユニットの回路動作）
（１）データ読み出し時（ＰＢ活性化時）
データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂの配線には、メモリセルからセンスした読み出したデータ（読み出し信号ＲＤ）が入力される。このＰＢユニットがＣＲ用であれば切替信号Ｓｅｌ＿ＣＲがＨレベルであるので、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスには、読み出し信号ＲＤがデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲとして出力される。
一方、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスには、Ｐｕｌｌ Ｕｐ回路による固定値Ｈが出力される。
逆に、このＰＢユニットがＰＣＲ用であれば、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスには、読み出し信号ＲＤがＤａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲとして出力される。一方、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスには、Ｐｕｌｌ Ｕｐ回路による固定値Ｈが出力される。 (Circuit operation of the PB unit shown in FIG. 12)
(1) When reading data (when PB is activated)
Data read from the memory cell (read signal RD) is input to the wiring of the data read signal Data_Out_B. If this PB unit is for CR, since the switching signal Sel_CR is at the H level, the read signal RD is output to the Data_Out_B_CR bus as the data read signal Data_Out_B_CR.
On the other hand, a fixed value H from the Pull Up circuit is output to the Data_Out_B_PCR bus.
Conversely, if this PB unit is for PCR, the switching signal Sel_PCR is at the H level, so that the read signal RD is output as Data_Out_B_PCR to the Data_Out_B_PCR bus. On the other hand, a fixed value H by the Pull Up circuit is output to the Data_Out_B_CR bus.

（２）データ書き込み時（ＰＢ活性時）
このＰＢユニットがＣＲ用であれば、切替信号Ｓｅｌ＿ＣＲがＨレベルであるので、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲバスからのデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲが、図１２に示すデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂの配線に書き込まれる。
逆に、このＰＢ ユニットがＰＣＲ用であれば、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバスからのデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲが、図１２に示すデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂの配線に書き込まれる。 (2) When writing data (when PB is active)
If this PB unit is for CR, since the switching signal Sel_CR is at the H level, the data write signal Data_In_B_CR from the Data_In_B_CR bus is written to the wiring of the data write signal Data_In_B shown in FIG.
Conversely, if this PB unit is for PCR, the switching signal Sel_PCR is at the H level, so the data write signal Data_In_B_PCR from the Data_In_B_PCR bus is written to the wiring of the data write signal Data_In_B shown in FIG.

（３）データ読み出し時（ＰＢ不活性時）
欠陥ｎＰＢ＿ＤｅｆｅｃｔがＬレベルであるので、トランジスタ６１ｃがオフし、ＣＲ用とＰＣＲ用とのいずれのＰＢ ユニットに設定されていても、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス、及びＤａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスには、Ｐｕｌｌ Ｕｐ回路による固定値Ｈが出力される。 (3) When reading data (when PB is inactive)
Since the defect nPB_Defect is at the L level, the transistor 61c is turned off, and the fixed value H by the Pull Up circuit is set in the Data_Out_B_CR bus and the Data_Out_B_PCR bus regardless of which PB unit is set for CR or PCR. Is output.

（４）データ書き込み時（ＰＢ不活性時）
図４、及び図５を用いて説明したように、ＣＲ用とＰＣＲ用とのいずれのＰＢ ユニットに設定されていても、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂの配線には書き込みされない。 (4) When writing data (when PB is inactive)
As described with reference to FIGS. 4 and 5, no data is written to the wiring of the data write signal Data_In_B regardless of whether the PB unit is used for CR or PCR.

ページバッファユニットの構成を変えた実施例での動作（動作２）について詳述する。
この動作説明では、動作１について説明した場合と同様に、ＥＣＣ処理でのコード構成については図１１（ｃ）に示すものを用いる。また、図１１(ａ)に示すページバッファ１０２ｂのＰＢ ユニット２５６〜２６３については、上述した図５に示すＰＢ ユニットを配置する。なお、ページバッファ１０２ａのＰＢユニット ０〜２５５（Ｍａｉｎ Ｄａｔａ部）、及びＰＢ ユニット２６４〜２９９（Ｐａｒｉｔｙ部）は、図４、及び図５に示すＰＢ ユニットを用いればよい。 The operation (operation 2) in the embodiment in which the configuration of the page buffer unit is changed will be described in detail.
In this operation description, the code configuration shown in FIG. 11C is used as the code configuration in the ECC process, as in the case of the operation 1. Further, the PB units shown in FIG. 5 described above are arranged for the PB units 256 to 263 of the page buffer 102b shown in FIG. The PB units shown in FIGS. 4 and 5 may be used for the PB units 0 to 255 (Main Data portion) and the PB units 264 to 299 (Parity portion) of the page buffer 102a.

また、図１３は、ページバッファ１０２、パリティカラム置換回路１０５、及びＥＣＣ回路１０７に対応する部分の第１の動作モードでの動作を説明するための図である。
図１３は、図１０に示すＮＡＮＤ型フラッシュメモリ２０において、第１の動作モードで使用するページバッファ１０２、パリティカラム置換回路１０５、及びＥＣＣ回路１０７の部分を、下記に説明する動作２の説明のために図示し直したものである。なお、図１３において、カラムコーディング部１０８は省略している。また、ページバッファ１０２ａ（Ｍａｉｎ Ｄａｔａ用のＰＢ ユニット０〜２５５）と、ページバッファ１０２ｂ（ＰＢ ＣＲ／ＰＣＲ用ＰＢ ユニット２５６〜２６３）の合計２６４個のＰＢ ユニットが、ＥＣＣ ＢｕｓによりＥＣＣ回路１０７のＤａｔａ部０〜２６３に１対１で接続されている。 FIG. 13 is a diagram for explaining the operation in the first operation mode of portions corresponding to the page buffer 102, the parity column replacement circuit 105, and the ECC circuit 107.
FIG. 13 is a diagram for explaining the operation 2 described below for the page buffer 102, the parity column replacement circuit 105, and the ECC circuit 107 used in the first operation mode in the NAND flash memory 20 shown in FIG. It is re-illustrated for this purpose. In FIG. 13, the column coding unit 108 is omitted. In addition, a total of 264 PB units of the page buffer 102a (Main Data PB units 0 to 255) and the page buffer 102b (PB CR / PCR PB units 256 to 263) are connected to the ECC circuit 107 by the ECC Bus. The units 0 to 263 are connected one to one.

このＥＣＣ Ｂｕｓのうち、ＰＢ ユニット０〜２５５各々と、ＥＣＣ回路１０７のＤａｔａ部０〜２５５各々とに対応するＥＣＣ Ｂｕｓを、Ｄａｔａ＿Ｉｎ＿Ｂ（Ｍａｉｎ）バス、Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）バスと呼ぶものとする。Ｄａｔａ＿Ｉｎ＿Ｂ（Ｍａｉｎ）バスは、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ（Ｍａｉｎ）が転送されるバスであり、Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）バスは、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）が転送されるバスである。
また、ＰＢ ユニット２５６〜２６３各々と、ＥＣＣ回路１０７のＤａｔａ部２５６〜２６３各々とに対応するＥＣＣ Ｂｕｓを、上述のように、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲバス、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスと呼ぶものとする。Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲバスは、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲが転送されるバスであり、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスは、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲが転送されるバスである。 Among the ECC buses, the ECC buses corresponding to the PB units 0 to 255 and the data units 0 to 255 of the ECC circuit 107 are referred to as a Data_In_B (Main) bus and a Data_Out_B (Main) bus, respectively. The Data_In_B (Main) bus is a bus to which the data write signal Data_In_B (Main) is transferred, and the Data_Out_B (Main) bus is a bus to which the data read signal Data_Out_B (Main) is transferred.
The ECC buses corresponding to the PB units 256 to 263 and the data units 256 to 263 of the ECC circuit 107 are referred to as the Data_In_B_CR bus and the Data_Out_B_CR bus as described above. The Data_In_B_CR bus is a bus to which the data write signal Data_In_B_CR is transferred, and the Data_Out_B_CR bus is a bus to which the data read signal Data_Out_B_CR is transferred.

また、Ｐａｒｉｔｙ用ＰＢ ユニット２６４〜２９９の３６個のＰＢユニット各々と、ＥＣＣ回路１０７のＰａｒｉｔｙ部２６４〜２９９各々とが、１対１で対応しているものとする。すなわち、Ｐａｒｉｔｙ用ＰＢ ユニット２６４〜２９９のＰＢユニット各々と、パリティカラム置換回路１０５とに対応するＥＣＣ Ｂｕｓ（ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２；図１０参照）を、Ｄａｔａ＿Ｉｎ＿Ｂ（Ｐａｒｉｔｙ）バス、Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｐａｒｉｔｙ）バスと呼ぶものとする。また、パリティカラム置換回路１０５と、ＥＣＣ回路１０７のＰａｒｉｔｙ部２６４〜２９９各々とに対応するＥＣＣ Ｂｕｓ（ＥＣＣ Ｂｕｓ＿３；図１０参照）を、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＭＵＸバス、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＭＵＸバスと呼ぶものとする。Ｄａｔａ＿Ｉｎ＿Ｂ（Ｐａｒｉｔｙ）バス、及びＤａｔａ＿Ｉｎ＿Ｂ＿ＭＵＸバスは、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ（Ｐａｒｉｔｙ）が転送されるバスであり、Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｐａｒｉｔｙ）バス、及びＤａｔａ＿Ｏｕｔ＿Ｂ＿ＭＵＸバスは、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｐａｒｉｔｙ）が転送されるバスである。   Further, it is assumed that each of the 36 PB units of the parity PB units 264 to 299 and the parity units 264 to 299 of the ECC circuit 107 correspond one-to-one. That is, ECC Buses (ECC Bus_1 and ECC Bus_2; see FIG. 10) corresponding to the PB units of the Parity PB units 264 to 299 and the parity column replacement circuit 105 are replaced with a Data_In_B (Parity) bus and a Data_Out_B (Parity). It shall be called a bus. Further, ECC Bus (ECC Bus_3; see FIG. 10) corresponding to the parity column replacement circuit 105 and each of the parity units 264 to 299 of the ECC circuit 107 are referred to as Data_In_B_MUX bus and Data_Out_B_MUX bus. The Data_In_B (Parity) bus and the Data_In_B_MUX bus are buses to which the data write signal Data_In_B (Parity) is transferred, and the Data_Out_B (Parity) bus and the Data_Out_B_MUX bus are the data read signal DataPit_But_B is there.

また、ＰＢ ユニット２５６〜２６３各々と、パリティカラム置換回路１０５とに対応するＥＣＣ Ｂｕｓ（ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２；図１０参照）を、上述のとおり、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバス、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスと呼ぶものとする。Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバスは、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲが転送されるバスであり、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスは、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲが転送されるバスである。
つまり、ＰＢ ＣＲ／ＰＣＲ部（ＰＢ ユニット２５６〜２６３）は、図１２に示すＰＢ ユニットが配置されており、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲバスはＥＣＣ回路１０７のＤａｔａ部へ、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバスはパリティカラム置換回路１０５へ接続され、 Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバスはＥＣＣ回路１０７のＤａｔａ部へ、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバスは、パリティカラム置換回路１０５へ接続されている。 In addition, ECC Buses (ECC Bus_1 and ECC Bus_2; see FIG. 10) corresponding to each of the PB units 256 to 263 and the parity column replacement circuit 105 are referred to as Data_In_B_PCR bus and Data_Out_B_PCR bus as described above. The Data_In_B_PCR bus is a bus to which the data write signal Data_In_B_PCR is transferred, and the Data_Out_B_PCR bus is a bus to which the data read signal Data_Out_B_PCR is transferred.
That is, the PB CR / PCR unit (PB units 256 to 263) includes the PB unit shown in FIG. 12, and the Data_In_B_CR bus is connected to the Data unit of the ECC circuit 107 and the Data_In_B_PCR bus is connected to the parity column replacement circuit 105. The Data_Out_B_CR bus is connected to the Data section of the ECC circuit 107, and the Data_Out_B_PCR bus is connected to the parity column replacement circuit 105.

以上の構成をまとめると、図１３を参照して、ＮＡＮＤ型フラッシュメモリ２０のページバッファ１０２は、ページバッファ１０２ａ、ページバッファ１０２ｂ、及びページバッファ１０２ｃを備えている。
ページバッファ１０２ａは、図４、又は図５に例示する通常データ用のＰＢ ユニットとして、２５６個のＰＢ ユニット０〜ＰＢ ユニット２５５を有している。また、ページバッファ１０２ｂは、通常データの置換用またはパリティデータの置換用として使用可能な、図１２に例示するＣＲ／ＰＣＲ ＰＢユニットとして８個のＰＢ ユニット２５６〜ＰＢ ユニット２６３を有する。また、ページバッファ１０２ｃは、パリティデータ用のＰＢ ユニットとして、３６個のＰＢ ユニット２６４〜ＰＢ ユニット２９９を有する。 To summarize the above configuration, referring to FIG. 13, the page buffer 102 of the NAND flash memory 20 includes a page buffer 102a, a page buffer 102b, and a page buffer 102c.
The page buffer 102a has 256 PB units 0 to 255 as normal data PB units illustrated in FIG. 4 or FIG. Further, the page buffer 102b includes eight PB units 256 to PB units 263 as CR / PCR PB units illustrated in FIG. 12 that can be used for replacement of normal data or replacement of parity data. Further, the page buffer 102c has 36 PB units 264 to 299 as PB units for parity data.

また、ここでは、図１１（ｂ）に示す様に、ページバッファ１０２ａのＰＢ ユニット１に接続される８本のビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２５６に置換される例を示している。このとき、ＰＢ ユニット２５６のＣＲ・ＰＣＲ情報格納部７０には、切替信号Ｓｅｌ＿ＣＲがＨレベルとなるラッチデータが保持されている（保持させる方法は電源投入時などのシーケンスを用いており上述した）。
また、図１１（ｂ）では、ページバッファ１０２ｃのＰＢ ユニット２６５に接続される８本ビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２６３に置換される例を示している。このとき、ＰＢ ユニット２６３は、ＰＣＲの置換先となるので、ＣＲ・ＰＣＲ情報格納部７０には、切替信号Ｓｅｌ＿ＰＣＲがＨレベルとなるラッチデータが保持されている。
なお、図１１（ｂ）において斜線を施して示しているページバッファ１０２ｂにおけるＰＢ ユニット２５７〜２６２は使用されないので、これらはカラム置換回路１０４の制御によりカラムコーディング回路１０３が選択することはなく、すなわち不活性状態となっている。 Further, here, as shown in FIG. 11B, there are defects in the eight bit lines connected to the PB unit 1 of the page buffer 102a or the memory cell transistors connected to the eight bit lines. In this example, the PB unit 256 of the page buffer 102b is replaced. At this time, the CR / PCR information storage unit 70 of the PB unit 256 holds latch data at which the switching signal Sel_CR is at the H level (the method of holding uses a sequence such as when the power is turned on, and is described above). .
In FIG. 11B, when there is a defect in the eight bit lines connected to the PB unit 265 of the page buffer 102c or the memory cell transistors connected to the eight bit lines, the page buffer 102b In this example, the PB unit 263 is replaced. At this time, since the PB unit 263 becomes a replacement destination of PCR, the CR / PCR information storage unit 70 holds latch data in which the switching signal Sel_PCR becomes H level.
Since the PB units 257 to 262 in the page buffer 102b shown by hatching in FIG. 11B are not used, they are not selected by the column coding circuit 103 under the control of the column replacement circuit 104. Inactive state.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、通常モードでは選択されず、置換先のＰＢ ユニット２５６が選択信号Ｓｅｌ＿Ａにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ（ＰＢ ユニット１から読み出すはずのデータ）が、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介してＩ／Ｏパッド１０６から出力される。また、通常モードでは、書き込みデータがＩ／Ｏパッド１０６から入力されると、Ｄａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ａ＿Ｉｎ（ＰＢ ユニット１に書き込むはずのデータ）として入力される。このように、ユーザがカラムアドレスを供給して使用できるページバッファの領域はページバッファ１０２ａのＰＢ ユニット０〜２５５までである。つまり、ページバッファ１０２ｂのＰＢ ユニット２５６〜２６３、及びページバッファ１０２ｃのＰＢ ユニット２６４〜２９９は、ユーザがアクセスすることのできないページバッファの領域である。   Also, the PB unit 1 in the page buffer 102a is not selected in the normal mode, the replacement PB unit 256 is selected by the selection signal Sel_A, and the data read signal Data_Out_A (data to be read from the PB unit 1) is Data Bus_1. , Data Bus_2, and Data Bus_3 (second data bus), the data is output from the I / O pad 106. In the normal mode, when write data is input from the I / O pad 106, the data write signal Data_A_In (data to be written to the PB unit 1) is sent to the PB unit 256 via the Data Bus_3, Data Bus_2, and Data Bus_1. ). Thus, the page buffer area that the user can use by supplying the column address is the PB units 0 to 255 of the page buffer 102a. That is, the PB units 256 to 263 of the page buffer 102b and the PB units 264 to 299 of the page buffer 102c are page buffer areas that cannot be accessed by the user.

また、ページバッファ１０２ａにおけるＰＢ ユニット１は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）が、Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）バス（ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３；第１のデータバス）を介してＥＣＣ回路１０７まで転送され、ＥＣＣ処理に用いられる。
また、置換先のＰＢ ユニット２５６も選択信号Ｓｅｌ＿Ｂにより選択されるが、切替信号Ｓｅｌ＿ＣＲがＨレベルであるので、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲが、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス（ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３）を介してＥＣＣ回路１０７まで転送され、ユーザから見たＰＢ ユニット１の読み出しデータとしてＥＣＣ処理に用いられる。
また、置換先のＰＢ ユニット２６３も選択信号Ｓｅｌ＿Ｂにより選択されるが、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、固定データであるデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲが、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス（ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３）を介してＥＣＣ回路１０７まで転送され、固定データとしてＥＣＣ処理に用いられる。 The PB unit 1 in the page buffer 102a is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B (Main) fixed to either the L level or the H level is the Data_Out_B (Main) bus (ECC). (Bus_1, ECC Bus_2, and ECC Bus_3; first data bus) are transferred to the ECC circuit 107 and used for ECC processing.
The replacement PB unit 256 is also selected by the selection signal Sel_B, but since the switching signal Sel_CR is at the H level, the data read signal Data_Out_B_CR is sent via the Data_Out_B_CR bus (ECC Bus_1, ECC Bus_2, and ECC Bus_3). The data is transferred to the ECC circuit 107 and used for ECC processing as read data of the PB unit 1 as viewed from the user.
Further, the replacement destination PB unit 263 is also selected by the selection signal Sel_B, but since the switching signal Sel_PCR is at the H level, the data read signal Data_Out_B_CR which is fixed data is changed to the Data_Out_B_CR bus (ECC Bus_1, ECC Bus_2, and ECC Bus_3). ) To the ECC circuit 107 and used for ECC processing as fixed data.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット１に書き戻すべきデータがＤａｔａ＿Ｏｕｔ＿Ｂ（Ｍａｉｎ）バス（ＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１；第１のデータバス）を介してＰＢ ユニット２５６に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎとして入力される。
またＰＢユニット２５６にも、Ｄａｔａ＿Ｂ＿Ｉｎ＿ＣＲバスを介してデータ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎ＿ＣＲが入力される。また、ＰＢユニット２６３は、Ｄａｔａ＿Ｂ＿Ｉｎ＿ＣＲバスを介してデータ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎ＿ＣＲが入力されない。
なお、これらのＥＣＣ処理後のデータのうちＰＢ ユニット０〜２５５のデータは、上述の様に、Ｄａｔａ Ｂｕｓを介して外部へ誤りのないデータ（Ｃｌｅａｒ Ｄａｔａ）として読み出される。 In the ECC mode, when ECC processing is completed, data to be written back to the PB unit 1 is transferred to the PB unit 256 via the Data_Out_B (Main) bus (ECC Bus_3, ECC Bus_2, and ECC Bus_1; first data bus). The data write signal Data_B_In is input.
Further, the data write signal Data_B_In_CR is also input to the PB unit 256 via the Data_B_In_CR bus. The PB unit 263 does not receive the data write signal Data_B_In_CR via the Data_B_In_CR bus.
Of these data after ECC processing, the data of PB units 0 to 255 is read out as error-free data (Clear Data) via Data Bus as described above.

また、ページバッファ１０２ｃにおけるＰＢ ユニット２６５は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定されたデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ（Ｐａｒｉｔｙ）が、Ｄａｔａ＿Ｉｎ＿Ｂ（Ｐａｒｉｔｙ）バス（ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２；データバスＤａｔａ＿Ｂ）を介してパリティカラム置換回路１０５まで転送される。
また、置換先のＰＢ ユニット２６３も選択信号Ｓｅｌ＿Ｂにより選択され、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲが、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバス（ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２）を介してパリティカラム置換回路１０５まで転送され、置換処理が行われる。こうして、ＰＢ ユニット２６３の出力するデータが、ＰＢ ユニット２６５のデータ読み出し信号としてＤａｔａ＿Ｏｕｔ＿Ｂ＿ＭＵＸバス（ＥＣＣ Ｂｕｓ＿３）を介してＥＣＣ回路１０７に転送され、ＥＣＣ処理に用いられる。 Further, the PB unit 265 in the page buffer 102c is selected by the selection signal Sel_B in the ECC mode, and the data read signal Data_Out_B (Parity) fixed to either the L level or the H level is the Data_In_B (Parity) bus (ECC). Bus_1, ECC Bus_2, and data bus Data_B) are transferred to the parity column replacement circuit 105.
In addition, the replacement destination PB unit 263 is also selected by the selection signal Sel_B, and the data read signal Data_Out_B_PCR is transferred to the parity column replacement circuit 105 via the Data_Out_B_PCR bus (ECC Bus_1 and ECC Bus_2), and the replacement process is performed. In this way, data output from the PB unit 263 is transferred to the ECC circuit 107 via the Data_Out_B_MUX bus (ECC Bus_3) as a data read signal of the PB unit 265, and used for ECC processing.

また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット２６５に書き戻すべきデータがＤａｔａ＿Ｉｎ＿Ｂ＿ＭＵＸバス（ＥＣＣ Ｂｕｓ＿３）を介してパリティカラム置換回路１０５まで転送され、置換処理した後、Ｄａｔａ＿Ｉｎ＿Ｂ＿ＰＣＲバス（ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１；第１のデータバス）を介してＰＢ ユニット２６３に、データ書き込み信号Ｄａｔａ＿Ｂ＿Ｉｎ＿ＰＣＲとして入力される。なお、これらのＥＣＣ処理後のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ読み出されることはない。   In the ECC mode, when the ECC processing is completed, data to be written back to the PB unit 265 is transferred to the parity column replacement circuit 105 via the Data_In_B_MUX bus (ECC Bus_3), and after the replacement processing, the Data_In_B_PCR bus (ECC Bus_2, ECC Bus_2, And ECC Bus_1; first data bus) to the PB unit 263 as a data write signal Data_B_In_PCR. Note that the data after the ECC processing is not read out via the data bus Data_A as described above.

（動作２）
以下、図９に示すフローチャートを参照して、メモリセルトランジスタへのデータ書き込み動作、メモリセルトランジスタからのデータ読み出し動作（動作２）について説明する。
[動作２でのデータ書き込み動作]
ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（ステップＳＴ１）。
次に、通常データの置換が実行される（ステップＳＴ２）。具体的には、カラム置換回路１０４の制御によりカラムコーディング回路１０３は、ＰＢ ユニット１を選択せず、代わりにＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６には外部からのデータが格納される（ステップＳＴ３）。 (Operation 2)
Hereinafter, the data write operation to the memory cell transistor and the data read operation (operation 2) from the memory cell transistor will be described with reference to the flowchart shown in FIG.
[Data write operation in operation 2]
A user inputs a predetermined command (write command) to the NAND flash memory 10 via the I / O pad 106, inputs an address (here, a column address for selecting the PB unit 1), and subsequently writes. Data is input (step ST1).
Next, normal data replacement is executed (step ST2). Specifically, the column coding circuit 103 does not select the PB unit 1 but controls the PB unit 256 instead under the control of the column replacement circuit 104. Data from the outside is stored in the PB unit 256 (step ST3).

次に、ユーザが所定時間経過後に、プログラム実行コマンド（Ｐｒｏｇｒａｍ Ｅｘｅｃｕｔｕｉｏｎ Ｃｏｍｍａｎｄ）を与える（Ｉｎｖｏｋｅ）と（ステップＳＴ５）、通常モード（第２の動作モード）であれば、ステップＳＴ６に進みプログラム処理（ページバッファからビット線を介してメモリセルトランジスタへデータを与える）を実行する（ステップＳＴ６）。一方、ＥＣＣモード（第１の動作モード）であれば、ステップＳＴ５に進みＥＣＣのエンコード処理を実行する。（ステップＳＴ５）。具体的には次の処理を実行する。   Next, when the user gives a program execution command (Program Execution Command) after a predetermined time has passed (Invoke) (step ST5), if it is the normal mode (second operation mode), the process proceeds to step ST6 and the program processing (page Data is supplied from the buffer to the memory cell transistor via the bit line) (step ST6). On the other hand, if the mode is the ECC mode (first operation mode), the process proceeds to step ST5 to execute the ECC encoding process. (Step ST5). Specifically, the following processing is executed.

ここで、図１１（ｃ）は、ＥＣＣ処理でのコード構成を示している。ＥＣＣとしてのＤａｔａ部は、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータであり、パリティ部（ＥＣＣ Ｐａｒｉｔｙ）は、ＰＢ ユニット２６４〜ＰＢ ユニット２９９に格納されたデータからなる。ＰＢ ユニット２６３は、ユーザのＤａｔａがＩ／Ｏパッド１０６からＤａｔａ Ｂｕｓを経由して入力されることはないので、初期値（ここでは、Ｈレベルとしておく。）となっている。なお、ＰＢ ユニット１に書き込むべきデータは、ＰＢ ユニット２５６に書き込まれて格納され、ＰＢ ユニット１以外のＰＢ ユニット０、ＰＢ ユニット２〜２５５には、それぞれに接続されるビット線を介してメモリセルトランジスタが記憶するデータが読み出されて格納されている。
ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ３１）。 Here, FIG. 11C shows a code configuration in the ECC process. The Data part as ECC is data stored in the PB unit 0 to the PB unit 263, and the parity part (ECC Parity) consists of data stored in the PB unit 264 to the PB unit 299. The PB unit 263 has an initial value (here, H level) because the user's Data is not input from the I / O pad 106 via the Data Bus. The data to be written to the PB unit 1 is written and stored in the PB unit 256, and the PB units 0 and PB units 2 to 255 other than the PB unit 1 are connected to the memory cells via bit lines connected to the PB unit 1 respectively. Data stored in the transistor is read and stored.
Data stored in the PB unit 0 to the PB unit 263 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST31).

なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。また、ＰＢ ユニット２５７〜２６２は不活性状態にあるので、ＥＣＣ回路１０７には固定値が入力される。また、ＰＢ ユニット２６３は、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、ＥＣＣ回路１０７には固定値が入力される。
ＥＣＣ回路１０７は、入力されるデータに対してエンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ３２）。 At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input. In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1. Since the PB units 257 to 262 are in an inactive state, a fixed value is input to the ECC circuit 107. In the PB unit 263, since the switching signal Sel_PCR is at the H level, a fixed value is input to the ECC circuit 107.
The ECC circuit 107 performs an encoding process on the input data, and generates parity data (Parity Generation) (step ST32).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ３３）。
なお、このとき、ＥＣＣコーディング回路１０８は、パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット２６３を選択する。これにより、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット２６３に書き戻される。
また、ＰＢ ユニット０〜２６３には、エンコード（Ｅｎｃｏｄｅ）時にはデータの書き戻しをしなくてもよいが、同じデータ（Ｄａｔａ）を書き戻してもよい。同じデータを書き戻す場合、ＰＢ ユニット１、及びＰＢ ユニット２５７〜２６２は不活性状態にあるため、書き戻しが行われることはない。ＰＢ ユニット２６３は、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、ＥＣＣ Ｂｕｓからのデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂ＿ＣＲの書き込みは許可されない。このように、ＰＢ ユニット２６３は、パリティデータが守られ、上述の動作１について述べたようなＥＣＣ Ｂｕｓからのデータ書き込み信号との衝突が回避されている。
ＰＢ ユニット２６４〜２９９にはパリティデータが書き込まれる。このように、図１１（ｂ）において斜線を施して示している不活性状態にあるページバッファには、書き込みがされないようになっている。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST33).
At this time, the ECC coding circuit 108 deselects the PB unit 265 and selects the PB unit 263 under the control of the parity column replacement circuit 105. As a result, parity data to be written back to the PB unit 265 is written back to the PB unit 263.
Also, the PB units 0 to 263 may not be written back at the time of encoding (Encode), but may be written back the same data (Data). When the same data is written back, the PB unit 1 and the PB units 257 to 262 are in an inactive state, so that writing back is not performed. Since the switching signal Sel_PCR is at the H level, the PB unit 263 is not allowed to write the data write signal Data_In_B_CR from the ECC Bus. In this way, the PB unit 263 protects the parity data and avoids a collision with the data write signal from the ECC Bus as described in the operation 1 described above.
Parity data is written in the PB units 264 to 299. As described above, the page buffer in the inactive state shown by hatching in FIG. 11B is not written.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（ステップＳＴ６）。
各ＰＢ ユニットでは、書込みが成功するまで、ラッチ部からメモリセルへのデータ印加が繰り返される（ステップＳＴ７）。書き込みが成功すれば、繰り返し処理は終了し（ステップＳＴ７−Ｙｅｓ）、書き込みが成功しなければ、書込みが成功するまで、ステップＳＴ６に戻ってプログラム処理が実行される（ステップＳＴ７−Ｎｏ）。 Subsequently, in each PB unit, the data (Data_i) to be written to the memory cell is latched in the latch unit shown in FIG. 6, so that the data writing (Program to Memory Cell) processing to the memory cell transistor is started (Step S1). ST6).
In each PB unit, the data application from the latch unit to the memory cell is repeated until the writing is successful (step ST7). If the writing is successful, the repetitive process ends (step ST7-Yes), and if the writing is not successful, the program process is executed by returning to step ST6 until the writing is successful (step ST7-No).

[動作２でのデータ読み出し動作]
ユーザがＩ／Ｏパッド１０６を介して所定のコマンド（リードコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）を入力する（ステップＳＴ１１）。
次に、各ＰＢ ユニットにおいて、図６に示すビット内部回路の接続点Ｎ１に、メモリセルトランジスタからのデータ（Ｄａｔａ＿ｉ）がセンシングされラッチ部へ読み出される（ステップＳＴ１２）。
また、ビット内部回路のラッチ部にＤａｔａ＿ｉがラッチされる（ステップＳＴ１３）。
その後、通常モード（第２の動作モード）であれば、ステップＳＴ１５に進みセンシング処理が終了する（ステップＳＴ１５）。一方、ＥＣＣモード（第１の動作モード）では、ステップＳＴ１４に進み、ＥＣＣのデコード（Ｄｅｃｏｄｅ）処理を実行する。（ステップＳＴ１４）。具体的には次の処理を実行する。 [Data read operation in operation 2]
The user inputs a predetermined command (read command) via the I / O pad 106, and inputs an address (here, a column address for selecting the PB unit 1) (step ST11).
Next, in each PB unit, data (Data_i) from the memory cell transistor is sensed at the connection point N1 of the bit internal circuit shown in FIG. 6 and read to the latch unit (step ST12).
Data_i is latched in the latch portion of the bit internal circuit (step ST13).
Then, if it is a normal mode (2nd operation mode), it will progress to step ST15 and a sensing process will be complete | finished (step ST15). On the other hand, in the ECC mode (first operation mode), the process proceeds to step ST14 to execute ECC decoding (Decode) processing. (Step ST14). Specifically, the following processing is executed.

ＰＢ ユニット０〜ＰＢ ユニット２９９に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ４１）。
なお、このとき、上述したように、ＥＣＣ回路１０７には、ＰＢ ユニット１からは固定データ（図４に示すＰＢ制御回路６０であればＬデータ、図５に示すＰＢ制御回路６０であればＨデータ）が入力される。
また、ＥＣＣ回路１０７には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。
ＰＢ ユニット２６３には、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット２６３に書き戻されてＬとなったデータが格納されている。このＰＢユニット２６３はＰＣＲ置換先として指定されており、切替信号Ｓｅｌ＿ＰＣＲがＨレベルであるので、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲは固定値Ｈデータとなり、ＥＣＣ回路１０７には、この固定値Ｈデータが入力される。
また、パリティカラム置換回路１０５には、ＰＢ ユニット２６３からは、ＰＢ ユニット２６５に書き込むべきだったが実際はＰＢ ユニット２６３に書き込まれたパリティデータがＤａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバス（ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２）を介して入力され、置換処理した後、ＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に入力する。
ＥＣＣ回路１０７は、デコード（Ｄｅｃｏｄｅ）処理を実行し、パリティデータに基づいて、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータの誤りを訂正して（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ４２）。 The data stored in the PB unit 0 to the PB unit 299 is input (Data Load) to the ECC circuit 107 via the ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) (step ST41).
At this time, as described above, the ECC circuit 107 receives fixed data from the PB unit 1 (L data for the PB control circuit 60 shown in FIG. 4 and H data for the PB control circuit 60 shown in FIG. Data) is input.
In addition, the ECC circuit 107 is supplied with data written to the PB unit 256 from the PB unit 256, which should have been written to the PB unit 1.
The PB unit 263 stores the data that has been changed to L by the parity data to be written back to the PB unit 265 being written back to the PB unit 263. Since this PB unit 263 is designated as the PCR replacement destination and the switching signal Sel_PCR is at the H level, the data read signal Data_Out_B_CR becomes the fixed value H data, and this fixed value H data is input to the ECC circuit 107. .
Also, parity data that should have been written to the PB unit 265 from the PB unit 263 but actually written to the PB unit 263 is input to the parity column replacement circuit 105 via the Data_Out_B_PCR bus (ECC Bus_1 and ECC Bus_2). After the replacement process, the data is input to the ECC circuit 107 via the ECC Bus_3.
The ECC circuit 107 executes decoding (Decode) processing, corrects errors in data stored in the PB unit 0 to PB unit 263 based on the parity data (Error Correction) (step ST42).

続いて、ＥＣＣ回路１０７は、ＰＢ ユニット０〜２９９にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ４３）。
ＰＢ ユニット０〜２６３には、ＥＣＣ処理後のデータ（誤り訂正されたデータ）がそのまま書き戻される。ＰＢ ユニット２６４〜２９９のパリティデータ部についてはユーザーが使用しないため、ＥＣＣ処理後のデータ（誤り訂正されたデータ）を書き戻す必要はないが、書き戻してもよい。パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット２６３を選択する。これにより、ＰＢ ユニット２６５に書き戻すべき誤り訂正後のパリティデータをＰＢ ユニット２６３に書き戻す。 Subsequently, the ECC circuit 107 executes a process (Data Store) for writing back the data after the ECC process to the PB units 0 to 299 (step ST43).
In the PB units 0 to 263, data after ECC processing (error-corrected data) is written back as it is. Since the user does not use the parity data portion of the PB units 264 to 299, it is not necessary to write back the data (error corrected data) after the ECC processing, but it may be written back. Under the control of the parity column replacement circuit 105, the PB unit 265 is deselected and the PB unit 263 is selected. As a result, the parity data after error correction to be written back to the PB unit 265 is written back to the PB unit 263.

続いて、各ＰＢユニットにおいて、図６に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、センシング（Ｓｅｎｓｉｎｇ）処理が終了すし、読み出し可能な状態へ移行する（ステップＳＴ１５）。
ＰＢ ユニット０〜ＰＢ ユニット２５５には、選択信号Ｓｅｌ＿Ａが入力され、格納されたデータが、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３を介して、読み出される。このとき、カラムコーディング回路１０３は、カラム置換回路１０４の制御により、ＰＢ ユニット１を非選択とし、ＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６は、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータを出力する。つまり、不良を有するカラムの置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。
このようにして、ユーザがＰＢ ユニット１を介してメモリセルトランジスタへ書き込んだ書き込みデータが、不良救済されて他のメモリセルトランジスタに書き込まれ、更に書き込まれたデータが誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（ステップＳＴ１７）。 Subsequently, in each PB unit, since the data (Data_i) to be written in the memory cell is latched in the latch unit shown in FIG. 6, the sensing process is terminated and the state shifts to a readable state (step ST15). .
The selection signal Sel_A is input to the PB unit 0 to the PB unit 255, and the stored data is read out via the Data Bus_1, Data Bus_2, and Data Bus_3. At this time, the column coding circuit 103 deselects the PB unit 1 and selects the PB unit 256 under the control of the column replacement circuit 104. The PB unit 256 should write to the PB unit 1, but actually outputs the data written to the PB unit 256. That is, replacement of defective columns (Defect Column Repair) is executed (step ST16).
In this way, the write data written to the memory cell transistor by the user via the PB unit 1 is relieved from the defect and written to the other memory cell transistor. Further, the written data is error-corrected and the I / O is corrected. It is output from the pad 106 (step ST17).

このように、ＰＢ ユニット２５６〜２６３は、Ｍａｉｎ Ｄａｔａの不良置換先またはＰａｒｉｔｙの置換先として使用することができ、ＥＣＣのＤａｔａ部でありながらも、Ｐａｒｉｔｙが不良置換先として設定されたときにはＥＣＣのＤａｔａ部へは固定データを出力することにより、ＥＣＣコードの整合性を保つことができる。   As described above, the PB units 256 to 263 can be used as the failure replacement destination of the Main Data or the replacement destination of the Parity, and even when the Parity is set as the failure replacement destination even though it is the Data portion of the ECC, By outputting fixed data to the Data section, the integrity of the ECC code can be maintained.

ＮＡＮＤ型フラッシュメモリ２０は、ＥＣＣ Ｂｕｓ（第１のデータバス）と、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられるＤａｔａ Ｂｕｓ（第２のデータバス）と、を備える。また、ＮＡＮＤ型フラッシュメモリ２０は、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送し、一方、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線と、第２のデータバスとを接続してデータを転送するページバッファ１０２（データ転送部）を備える。データ転送部は、通常メモリセルに接続される通常ビット線のデータをラッチするページバッファ１０２ａ（第１のページバッファ）と、パリティメモリセルに接続されるパリティビット線のデータをラッチするページバッファ１０２ｃ（第２のページバッファ）と、を含む。また、第１のページバッファに接続される通常メモリセル或いは通常ビット線に不良が有る場合に、通常メモリセル、及び通常ビット線とともに置換され、または、第２のページバッファに接続されるパリティメモリセル或いはパリティビット線に不良が有る場合に、パリティメモリセル、及びパリティビット線とともに置換される、ページバッファ（第３のページバッファ）を含む。第１のデータバスは、第１のページバッファ、第２のページバッファ、及び第３のページバッファと接続され、第２のデータバスは、第１のページバッファ、及び第３のページバッファと接続される。   The NAND flash memory 20 is composed of ECC Bus (first data bus) and a different number from the first data bus, and Data Bus (second data bus) provided independently of the first data bus. And). In addition, when transferring data to and from the memory cell in the first operation mode, the NAND flash memory 20 has the same number of bit lines as the first data bus among the plurality of bit lines, and the first data When transferring data by connecting to the bus and transferring data between the memory cells in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines, A page buffer 102 (data transfer unit) is connected to the second data bus for transferring data. The data transfer unit includes a page buffer 102a (first page buffer) that latches data on the normal bit line connected to the normal memory cell, and a page buffer 102c that latches data on the parity bit line connected to the parity memory cell. (Second page buffer). In addition, when a normal memory cell or a normal bit line connected to the first page buffer has a defect, the parity memory is replaced with the normal memory cell and the normal bit line or connected to the second page buffer. A page buffer (third page buffer) that is replaced together with the parity memory cell and the parity bit line when there is a defect in the cell or the parity bit line is included. The first data bus is connected to the first page buffer, the second page buffer, and the third page buffer, and the second data bus is connected to the first page buffer and the third page buffer. Is done.

ＮＡＮＤ型フラッシュメモリ２０によれば、Ｐａｒｉｔｙ専用の不良置換領域（ページバッファ１０２ｄ）を設ける場合に比べて、救済置換回路の規模増大を防ぐことができ、チップサイズの増大を抑制できる。また、リダンダンシーのページバッファ、パリティデータのページバッファを選択するＡｄｄｒｅｓｓのマッピングを簡略化できる。   According to the NAND flash memory 20, an increase in the size of the repair replacement circuit can be prevented and an increase in the chip size can be suppressed as compared with the case where a defect replacement area (page buffer 102d) dedicated to Parity is provided. Further, the mapping of the address for selecting the redundancy page buffer and the parity data page buffer can be simplified.

また、ページバッファ１０２ｂ（第３のページバッファ）は、第１のページバッファ、及び第２のページバッファのいずれか一方の置換先として置換されたかを示す識別データが予め書き込まれており、識別データに応じて第１のページバッファまたは第２のページバッファとしての動作を実行する。   In the page buffer 102b (third page buffer), identification data indicating whether or not one of the first page buffer and the second page buffer has been replaced is written in advance. Accordingly, the operation as the first page buffer or the second page buffer is executed.

ＥＣＣ Ｄａｔａ部に属するが、有効なＤａｔａが格納されないビット（ページバッファ１０２ｂのＰＢユニット２５６〜２６３における未使用のＰＢ ユニット）にパリティデータを格納することができる。   Parity data can be stored in bits (unused PB units in the PB units 256 to 263 of the page buffer 102b) that belong to the ECC Data portion but do not store valid Data.

また、ＣＲ／ＰＣＲの割り当てを設定できることから不良置換の効率化も期待でき、コストを削減することができる。たとえば、製造上のばらつきなどにより、Ｍａｉｎ Ｄａｔａ部には不良が少ないが、Ｐａｒｉｔｙ部に多数の不良が存在したような場合（もしくはその逆）においても、不良総数が、用意している置換用ＰＢユニット数以下であれば、完全に救済可能となる。   Further, since the assignment of CR / PCR can be set, the efficiency of defective replacement can be expected, and the cost can be reduced. For example, there are few defects in the Main Data part due to manufacturing variations, etc., but even when there are many defects in the Parity part (or vice versa), the total number of defects is the replacement PB prepared. If it is less than the number of units, it can be completely relieved.

また、図１２に示すＰＢ ユニットは、図４、及び図５に示すＰＢユニットに回路を追加して、ＣＲ／ＰＣＲ を切り替えて使用することができる機能を有している。この図１２に示すＰＢ ユニットを、ＰＢユニットすべてに採用することも可能であるが、回路規模の増加が多くなる。そこで、ページバッファ１０２ｂ（ＰＢユニット２５６〜２６３のＣＲ／ＰＣＲ部）に、この図１２に示すＰＢ ユニットを搭載することを提案し、冗長領域の削減という十分な効果を得ることができることを示している。   The PB unit shown in FIG. 12 has a function that can be used by switching between CR / PCR by adding a circuit to the PB unit shown in FIGS. The PB unit shown in FIG. 12 can be used for all the PB units, but the circuit scale increases. Therefore, it is proposed to install the PB unit shown in FIG. 12 in the page buffer 102b (CR / PCR unit of the PB units 256 to 263), and shows that a sufficient effect of reducing the redundant area can be obtained. Yes.

ＮＡＮＤ型フラッシュメモリ２０は、第１のデータバスに接続されるとともに、パリティデータ入出力部に入力される第２のページバッファの出力データに基づき、データ入出力部に入力される第１のページバッファの出力データの誤りを訂正するＥＣＣ回路１０７と、第１のデータバスに接続されるとともに、ＥＣＣモードにおいて、第２のページバッファのうちパリティメモリセルまたはパリティビット線に不良があるページバッファを第３のページバッファに置換するパリティカラム置換回路１０５と、を備える。
第３のページバッファは、前記識別データ（切替信号Ｓｅｌ＿ＰＣＲ）が第２のページバッファの置換先として置換されたことを示す場合、第１の動作モードのデータ読み出しにおいて選択されると、ＥＣＣ回路１０７のデータ入出力部に固定データをＤａｔａ＿Ｏｕｔ＿Ｂ＿ＣＲバス（第１のデータバス）を介して出力するとともに、ＥＣＣ回路１０７のパリティデータ入出力部にパリティデータを、Ｄａｔａ＿Ｏｕｔ＿Ｂ＿ＰＣＲバス（第１のデータバス）、及びパリティカラム置換回路１０５（救済置換回路）を介して出力する。一方、第１の動作モードのデータ書き込み動作において選択されると、ＥＣＣ回路１０７のデータ入出力部からのデータ書き込み信号Ｄａｔａ＿Ｉｎ＿ＣＲ（データ）の書き込みを許可せず、ＥＣＣ回路１０７のパリティデータ入出力部からのパリティデータが入力される。 The NAND flash memory 20 is connected to the first data bus and based on the output data of the second page buffer input to the parity data input / output unit, the first page input to the data input / output unit. An ECC circuit 107 that corrects an error in the output data of the buffer and a page buffer that is connected to the first data bus and has a defective parity memory cell or parity bit line in the second page buffer in the ECC mode. A parity column replacement circuit 105 for replacement with a third page buffer.
When the third page buffer indicates that the identification data (switch signal Sel_PCR) has been replaced as the replacement destination of the second page buffer, the ECC circuit 107 is selected when data is read in the first operation mode. The fixed data is output to the data input / output unit via the Data_Out_B_CR bus (first data bus), the parity data is output to the parity data input / output unit of the ECC circuit 107, the Data_Out_B_PCR bus (first data bus), and The data is output via the parity column replacement circuit 105 (relief replacement circuit). On the other hand, when selected in the data write operation of the first operation mode, writing of the data write signal Data_In_CR (data) from the data input / output unit of the ECC circuit 107 is not permitted, and the parity data input / output unit of the ECC circuit 107 is not allowed. Parity data from is input.

上述のようにＥＣＣコードにはＤａｔａ部とＰａｒｉｔｙ部とが存在するが、本実施形態では任意のビットに対して、Ｄａｔａ部に属するが、Ｐａｒｉｔｙ部にも属する機構を提供し、有効なＤａｔａが格納されないビットに、Ｐａｒｉｔｙデータを格納することができる。この場合は、ＥＣＣ Ｄａｔａ部としての読み出し値は固定値とし、Ｄａｔａ部としてのビットへのデータの書き込みは不可とし、Ｐａｒｉｔｙ部としての読み書きは許可することにより、ＥＣＣコードの整合性を保つことができる。   As described above, an ECC code has a Data part and a Parity part. In this embodiment, a mechanism belonging to the Data part but belonging to the Parity part is provided for an arbitrary bit. Parity data can be stored in bits that are not stored. In this case, it is possible to maintain the integrity of the ECC code by setting the read value as the ECC Data portion to a fixed value, disabling writing of data to the bit as the Data portion, and allowing read / write as the Parity portion. it can.

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。   The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes a design and the like within the scope not departing from the gist of the present invention.

１０，２０，８０…ＮＡＮＤ型フラッシュメモリ、１０１…メモリアレイ、１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，８２，８２ａ，８２ｂ…ページバッファ、８３，１０３，１０８…カラムコーディング回路、８４，１０４…カラム置換回路、１０５…パリティカラム置換回路、１０７…ＥＣＣ回路、１０６，１０６ｃ…Ｉ／Ｏパッド   DESCRIPTION OF SYMBOLS 10,20,80 ... NAND type flash memory, 101 ... Memory array, 102, 102a, 102b, 102c, 102d, 82, 82a, 82b ... Page buffer, 83, 103, 108 ... Column coding circuit, 84, 104 ... Column Replacement circuit, 105 ... Parity column replacement circuit, 107 ... ECC circuit, 106, 106c ... I / O pad

Claims (4)

第１のデータバスと、
前記第１のデータバスと異なる本数から構成され、前記第１のデータバスとは独立して設けられる第２のデータバスと、
第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第１のデータバスと同じ本数のビット線と、前記第１のデータバスとを接続してデータを転送し、
一方、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第２のデータバスと同じ本数のビット線と、前記第２のデータバスとを接続してデータを転送するデータ転送部と、
を備え、
前記データ転送部は、
通常メモリセルに接続される通常ビット線のデータをラッチする第１のページバッファと、
パリティメモリセルに接続されるパリティビット線のデータをラッチする第２のページバッファと、
前記第１のページバッファに接続される通常メモリセル或いは通常ビット線に不良が有る場合に、通常メモリセル、及び通常ビット線とともに置換され、または、前記第２のページバッファに接続されるパリティメモリセル或いはパリティビット線に不良が有る場合に、パリティメモリセル、及びパリティビット線とともに置換される、第３のページバッファと、
を含んで構成され、
前記第１のデータバスは、前記第１のページバッファ、前記第２のページバッファ、及び前記第３のページバッファと接続され、
前記第２のデータバスは、前記第１のページバッファ、及び前記第３のページバッファと接続される、
ことを特徴とする半導体記憶装置。 A first data bus;
A second data bus configured from a different number from the first data bus and provided independently of the first data bus;
When data is transferred between memory cells in the first operation mode, the same number of bit lines as the first data bus among a plurality of bit lines and the first data bus are connected to each other. Forward and
On the other hand, when data is transferred to and from the memory cell in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines are connected to the second data bus. A data transfer unit for transferring data,
With
The data transfer unit is
A first page buffer for latching data of a normal bit line connected to a normal memory cell;
A second page buffer that latches data on the parity bit line connected to the parity memory cell;
When there is a defect in the normal memory cell or the normal bit line connected to the first page buffer, the parity memory is replaced with the normal memory cell and the normal bit line or connected to the second page buffer. A third page buffer that is replaced with the parity memory cell and the parity bit line if the cell or parity bit line is defective;
Comprising
The first data bus is connected to the first page buffer, the second page buffer, and the third page buffer;
The second data bus is connected to the first page buffer and the third page buffer.
A semiconductor memory device. 前記第３のページバッファは、前記第１のページバッファ、及び前記第２のページバッファのいずれか一方の置換先として置換されたかを示す識別データが予め書き込まれており、前記識別データに応じて第１のページバッファまたは前記第２のページバッファとしての動作を実行する、
ことを特徴とする請求項１に記載の半導体記憶装置。 In the third page buffer, identification data indicating whether or not one of the first page buffer and the second page buffer is replaced is written in advance, and according to the identification data Performing an operation as the first page buffer or the second page buffer;
The semiconductor memory device according to claim 1. 前記第１のデータバスに接続されるとともに、パリティデータ入出力部に入力される前記第２のページバッファの出力データに基づき、データ入出力部に入力される前記第１のページバッファの出力データの誤りを訂正するＥＣＣ回路と、
前記第１のデータバスに接続されるとともに、前記第１の動作モードにおいて、前記第２のページバッファのうちパリティメモリセルまたはパリティビット線に不良があるページバッファを前記第３のページバッファに置換する救済置換回路と、
を備え、
前記第３のページバッファは、前記識別データが前記第２のページバッファの置換先として置換されたことを示す場合、
前記第１の動作モードのデータ読み出しにおいて選択されると、前記ＥＣＣ回路のデータ入出力部に固定データを前記第１のデータバスを介して出力するとともに、前記ＥＣＣ回路のパリティデータ入出力部にパリティデータを、前記第１のデータバス、及び前記救済置換回路を介して出力し、
一方、前記第１の動作モードのデータ書き込み動作において選択されると、前記ＥＣＣ回路のデータ入出力部からのデータの書き込みを許可せず、前記ＥＣＣ回路のパリティデータ入出力部からのパリティデータが入力される、
ことを特徴とする請求項２に記載の半導体記憶装置。 Output data of the first page buffer input to the data input / output unit based on the output data of the second page buffer input to the parity data input / output unit while being connected to the first data bus An ECC circuit for correcting the error of
A page buffer connected to the first data bus and having a defective parity memory cell or parity bit line in the second page buffer in the first operation mode is replaced with the third page buffer. A relief replacement circuit to perform,
With
When the third page buffer indicates that the identification data has been replaced as a replacement destination of the second page buffer,
When selected in the data read in the first operation mode, the fixed data is output to the data input / output unit of the ECC circuit via the first data bus, and is also output to the parity data input / output unit of the ECC circuit. Parity data is output via the first data bus and the repair replacement circuit,
On the other hand, when selected in the data write operation in the first operation mode, data writing from the data input / output unit of the ECC circuit is not permitted, and parity data from the parity data input / output unit of the ECC circuit is not allowed. Entered,
The semiconductor memory device according to claim 2. 前記第１のページバッファは、メモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするページバッファ制御回路を有し、
前記ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、前記第１のデータバスからの書き込みを許可しないことを特徴とする請求項３に記載の半導体記憶装置。 The first page buffer has a page buffer control circuit that uses the output of the page buffer having a defect in a memory cell or bit line as fixed data,
4. The semiconductor memory device according to claim 3, wherein the page buffer control circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.
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