JP2014137834A - Semiconductor storage device - Google Patents
Semiconductor storage device Download PDFInfo
- Publication number
- JP2014137834A JP2014137834A JP2013006364A JP2013006364A JP2014137834A JP 2014137834 A JP2014137834 A JP 2014137834A JP 2013006364 A JP2013006364 A JP 2013006364A JP 2013006364 A JP2013006364 A JP 2013006364A JP 2014137834 A JP2014137834 A JP 2014137834A
- Authority
- JP
- Japan
- Prior art keywords
- data
- page buffer
- ecc
- circuit
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体記憶装置に関する。 The present invention relates to a semiconductor memory device.
ＮＡＮＤ型フラッシュメモリ等に代表される半導体記憶装置は、その集積度が向上するにつれ、複数のメモリセルの間の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）が増加するため、誤ったデータ読み出し動作や、誤ったデータ書き込み動作を行う可能性が高くなってきている。そのため、例えば特許文献１記載のフラッシュメモリでは、入力データパターン（ｄａｔａ ｐａｔｔｅｒｎ）にデータ１とデータ０とが確率的に一定に保持されるように、入力データパターンを変える機能を実行するランダマイザを備えている。
A semiconductor memory device represented by a NAND flash memory or the like has an increase in the degree of integration, so that an interference between a plurality of memory cells increases. Therefore, an erroneous data read operation or an incorrect data write operation is performed. The possibility to do is getting higher. Therefore, for example, the flash memory described in
特許文献１記載のフラッシュメモリは、データ書き込み動作においては、ランダムシード発生回路によって発生したランダムシードＲＳ（シード）と、入力バッファを通じて入力されたオリジナルデータＯＤ（入力データ）とをＸＯＲ（排他的論理和）演算する。特許文献１記載のフラッシュメモリは、ＸＯＲ演算によりランダムデータＲＤを生成し（ランダマイズ；Ｒａｎｄｏｍｉｚｅ）、このランダムデータＲＤをメモリセルアレイのメモリセルにプログラムする。また、特許文献１記載のフラッシュメモリは、データ読み出し動作においては、ランダムデータＲＤと、ランダムシードＲＳとをＸＯＲ演算して、ランダムデータＲＤをオリジナルデータＯＤに復元、すなわち、デランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）し、外部へ出力する。
In the flash memory described in
一方、従来のＮＡＮＤ型フラッシュメモリでは、多数回の書き換えに伴うトンネル酸化膜の劣化等に起因して、データ保持中に記憶素子（メモリセルトランジスタ）の保持特性が失われ、エラービットの発生率（エラー率）が大きくなる傾向がある。特に、ＮＡＮＤ型フラッシュメモリでは、メモリセルの大容量化、すなわち製造プロセスにおける微細化が進むとエラー率は上昇してしまう傾向にある。そのため、記憶すべきデータに誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）の冗長データ（パリティデータ）を付加してデータ列としてフラッシュメモリに書込むと共に、読み出し時には誤り訂正符号の冗長データを基にしてデータの訂正を行うことで、エラービットが発生したときのデータの補償を行っている。 On the other hand, in the conventional NAND flash memory, the retention characteristics of the memory element (memory cell transistor) are lost during data retention due to deterioration of the tunnel oxide film accompanying many rewrites, etc., and the error bit occurrence rate (Error rate) tends to increase. In particular, in the NAND flash memory, the error rate tends to increase as the capacity of the memory cell increases, that is, the miniaturization in the manufacturing process proceeds. Therefore, error correction code (Error Correcting Code) redundant data (parity data) is added to the data to be stored and written to the flash memory as a data string. At the time of reading, the data of the error correction code is stored based on the redundant data of the error correction code. Correction is performed to compensate for data when an error bit occurs.
このデータの補償は、ＮＡＮＤ型フラッシュメモリの内部においてＥＣＣ回路により演算処理してもよく、或いは、ＮＡＮＤ型フラッシュメモリの外部、例えばメモリコントローラにおいてＥＣＣ処理を行ってもよい。特許文献１記載のフラッシュメモリでは、外部のコントローラにおいてＥＣＣ処理を行っている。
This data compensation may be performed by an ECC circuit inside the NAND flash memory, or ECC processing may be performed outside the NAND flash memory, for example, in a memory controller. In the flash memory described in
従って、特許文献１記載のフラッシュメモリでは、データ書き込み動作においては、外部のコントローラにおいて、ホストインターフェースを通じて入力されるデータに対してエラー訂正エンコーディング（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｅｎｃｏｄｉｎｇ）を行う。これにより、外部のコントローラは、パリティビット（Ｐａｒｉｔｙ Ｂｉｔ）が付け加われたデータ、すなわち、エンコードされたデータを形成する。このエンコードされたデータが、ＮＡＮＤ型フラッシュメモリに入力され、上述の様にランダマイズ処理された後に、メモリセルに書き込まれる。
一方、データ読み出し動作においては、ＮＡＮＤ型フラッシュメモリにおいて、上述の様にランダマイズ処理された後に、復元されたオリジナルデータが、外部のコントローラのＥＣＣデコーダに入力される。このＥＣＣデコーダは、復元されたオリジナルデータのエラーを検出し、訂正する（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｄｅｃｏｄｉｎｇ）。
Therefore, in the flash memory disclosed in
On the other hand, in the data read operation, in the NAND flash memory, after the randomization process is performed as described above, the restored original data is input to the ECC decoder of the external controller. This ECC decoder detects and corrects an error in the restored original data (Error Correction Decoding).
ところが、特許文献１記載のフラッシュメモリでは、シード（Ｓｅｅｄ）をページバッファ（Ｐａｇｅ Ｂｕｆｆｅｒ）に送り、ランダマイズ（Ｒａｎｄｏｍｉｚｅ）処理をする方式を採用している。そのため、たとえばデータ読み出し（Ｒｅａｄ）動作の時に、ＥＣＣのデコード（Ｄｅｃｏｄｅ）処理を行う時間と、デランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）処理を行う時間を要するため、復元、かつ訂正されたデータの読み出し時間が増大してしまうという問題がある。
However, the flash memory described in
そこで本発明が解決しようとする課題は、データ読み出し動作の時に、復元、かつ訂正されたデータの読み出し時間を短縮することにある。 Therefore, the problem to be solved by the present invention is to shorten the time for reading the restored and corrected data during the data reading operation.
本発明の半導体記憶装置は、第１のデータバスと、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第１のデータバスと同じ本数のビット線と、前記第１のデータバスとを接続してデータを転送するデータ転送部と、を備え、前記データ転送部は、通常メモリセルに接続されるビット線に出力される出力データをラッチする第１のページバッファと、パリティメモリセルに接続されるビット線に出力される出力データをラッチする第２のページバッファと、を含んで構成され、前記第１のデータバスは、前記第１のページバッファ、及び前記第２のページバッファと接続され、さらに、前記第１のデータバスに接続されるとともに、前記第２のページバッファの出力データに基づき、前記第１のページバッファの出力データの誤りを訂正するＥＣＣ回路と、前記第１のデータバスに接続され、予め設定されたシードデータに基づいて、前記第１のページバッファから入力されるデータをランダマイズし、前記ＥＣＣ回路から入力されるデータをデランダマイズするランダマイザと、を備える、ことを特徴とする。 When transferring data between the first data bus and the memory cell in the first operation mode, the semiconductor memory device of the present invention has the same number of bits as the first data bus among the plurality of bit lines. And a data transfer unit for transferring data by connecting the first data bus, and the data transfer unit latches output data output to a bit line connected to a normal memory cell A first page buffer; and a second page buffer that latches output data output to a bit line connected to a parity memory cell. The first data bus includes the first page buffer Connected to the page buffer and the second page buffer, further connected to the first data bus, and based on the output data of the second page buffer, An ECC circuit that corrects an error in the output data of the page buffer, and is connected to the first data bus, and randomizes the data input from the first page buffer based on preset seed data, and the ECC And a randomizer for derandomizing data input from the circuit.
また、本発明の半導体記憶装置において、前記第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするページバッファ制御回路を有し、前記ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、前記第１のデータバスからの書き込みを許可しないことを特徴とする。 The semiconductor memory device according to the present invention further includes a page buffer control circuit that uses, as the fixed data, an output of a page buffer having a defect in a memory cell or a bit line in the first page buffer. The circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.
また、本発明の半導体記憶装置において、前記第１のデータバスと異なる本数から構成され、前記第１のデータバスとは独立して設けられる第２のデータバスを備え、前記データ転送部は、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第２のデータバスと同じ本数のビット線と、前記第２のデータバスとを接続してデータを転送し、前記第１の動作モードでは、前記第１のページバッファのうち、メモリセルまたはビット線に不良が有るページバッファと、前記第２の動作モードでの救済置換を前提として存在する第３のページバッファとの間において救済置換を行わずに、前記ＥＣＣ回路、及び前記ランダマイザの入力データとして取り扱うことを特徴とする。 Further, in the semiconductor memory device of the present invention, the semiconductor memory device includes a second data bus that is configured in a different number from the first data bus and is provided independently of the first data bus, and the data transfer unit includes: When data is transferred between the memory cells in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines are connected to the second data bus for data In the first operation mode, a page buffer having a defect in a memory cell or a bit line in the first page buffer and a replacement replacement in the second operation mode are presupposed. 3 is handled as input data to the ECC circuit and the randomizer without performing repair replacement with the third page buffer.
また、本発明の半導体記憶装置において、前記第１の動作モードのデータ書き込み動作において、前記ランダマイザは、前記第１のページバッファの出力データをランダマイズして前記ＥＣＣ回路に入力し、前記ＥＣＣ回路は、前記ランダマイザから入力されるデータに基づいて、パリティデータを生成して前記第２のページバッファにパリティデータを書き込み、一方、前記第１の動作モードのデータ読み出し動作において、前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、第１のランダマイズ及びＥＣＣ処理を実行することを特徴とする。 In the semiconductor memory device of the present invention, in the data write operation in the first operation mode, the randomizer randomizes and outputs the output data of the first page buffer to the ECC circuit, and the ECC circuit , Generating parity data based on the data input from the randomizer and writing the parity data to the second page buffer, while in the data read operation of the first operation mode, the ECC circuit The first page buffer data is error-corrected based on the parity data of the second page buffer, and the randomizer derandomizes the corrected data and writes it back to the first page buffer. Randomization and ECC processing are executed.
また、本発明の半導体記憶装置において、前記第１のランダマイズ及びＥＣＣ処理に替えて、前記第１の動作モードのデータ書き込み動作において、前記ランダマイザは、前記第１のページバッファの出力データをランダマイズして前記第１のページバッファに書き戻し、前記ＥＣＣ回路は、前記第１のページバッファに書き戻されたデータに基づいて前記第２のページバッファにパリティデータを書き込み、一方、前記第１の動作モードのデータ読み出し動作において、前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、第２のランダマイズ及びＥＣＣ処理を実行することを特徴とする。 In the semiconductor memory device of the present invention, the randomizer randomizes the output data of the first page buffer in the data write operation in the first operation mode instead of the first randomization and ECC processing. The ECC circuit writes parity data to the second page buffer based on the data written back to the first page buffer, while the first operation is performed. In the mode data read operation, the ECC circuit corrects the error of the data of the first page buffer based on the parity data of the second page buffer, and the randomizer derandomizes the corrected data. Execute second randomization and ECC processing to write back to the first page buffer And wherein the Rukoto.
また、本発明の半導体記憶装置において、前前記第２のランダマイズ及びＥＣＣ処理に替えて、前記第１の動作モードのデータ書き込み動作において、前記ランダマイザは、ランダマイズ処理に先立って取り込んだ前記第１のページバッファの不良情報に基づいて、前記第１のページバッファの出力データのうち、前記固定されたデータを除く、前記第１のページバッファの出力データをランダマイズして前記ＥＣＣ回路に入力し、前記ＥＣＣ回路は、前記ランダマイザから入力されるデータに基づいて、パリティデータを生成して前記第２のページバッファにパリティデータを書き込み、一方、前記第１の動作モードのデータ読み出し動作において、前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、第３のランダマイズ及びＥＣＣ処理を実行することを特徴とする。 In the semiconductor memory device of the present invention, in the data write operation in the first operation mode, instead of the second randomization and ECC processing, the randomizer captures the first fetched prior to the randomization processing. Randomize the output data of the first page buffer, excluding the fixed data, out of the output data of the first page buffer based on the defect information of the page buffer, and input it to the ECC circuit, The ECC circuit generates parity data based on the data input from the randomizer and writes the parity data to the second page buffer. On the other hand, in the data read operation of the first operation mode, the ECC circuit Is based on the parity data of the second page buffer. Data Jibaffa error correction, the randomizer and Derandamaizu the corrected data is written back to the first page buffer, and executes the third randomization and ECC processing.
また、本発明の半導体記憶装置において、前記ビット線は、ｎ（ｎはｐとｑの公倍数であり、ｐ、及びｑはｐ＞ｑである自然数）本のビット線であり、前記第１のデータバスはｐ本であり、前記第２のデータバスはｑ本であって、前記データ転送部は、前記第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、一方、前記第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う、ことを特徴とする。なお、上記構成は、論理的空間においての概念を前提としており、物理的ビット線数ｎがｐとｑの公倍数でなくてもよく、余りをダミービット線として処理するなどで対応できる。 In the semiconductor memory device of the present invention, the bit lines are n (n is a common multiple of p and q, p and q are natural numbers where p> q), and the first The number of data buses is p, the number of second data buses is q, and the data transfer unit receives (n / p) address signals in the first operation mode. The p bit lines and the p first data buses are connected. On the other hand, in the second operation mode, when (n / q) address signals are input, q bit lines and A connection with the second data bus is performed. The above configuration is based on the concept of a logical space, and the number of physical bit lines n may not be a common multiple of p and q, and can be dealt with by processing the remainder as a dummy bit line.
本発明の半導体記憶装置は、第１のデータバスと、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送するデータ転送部と、を備える。半導体記憶装置は、さらに、第１のデータバスに接続されるＥＣＣ回路と、第１のデータバスに接続されるランダマイザと、を備える。 When transferring data between the first data bus and the memory cell in the first operation mode, the semiconductor memory device of the present invention has the same number of bit lines as the first data bus among the plurality of bit lines. And a data transfer unit that connects the first data bus and transfers data. The semiconductor memory device further includes an ECC circuit connected to the first data bus, and a randomizer connected to the first data bus.
これにより、ページバッファの出力に接続されるＥＣＣのデータバス（第１のデータバス）を、第１動作モード（ＥＣＣモード）用に用いることができる。また、このＥＣＣのデータバスには、ランダマイザ、及びＥＣＣ回路が設けられる。そのため、本発明の半導体記憶装置によれば、ＥＣＣ回路、及びランダマイザを内蔵した半導体記憶装置において、ＥＣＣ処理におけるデコード（Ｄｅｃｏｄｅ）動作とデランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）動作を同時に実行でき、復元、かつ訂正されたデータの読み出し時間を短縮することができる。 Accordingly, the ECC data bus (first data bus) connected to the output of the page buffer can be used for the first operation mode (ECC mode). The ECC data bus is provided with a randomizer and an ECC circuit. Therefore, according to the semiconductor memory device of the present invention, in a semiconductor memory device incorporating an ECC circuit and a randomizer, a decoding operation and a de-randomizing operation in the ECC process can be executed simultaneously, restored, and The read time of corrected data can be shortened.
また、半導体記憶装置は、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするページバッファ制御回路を有する。半導体記憶装置は、第１の動作モードでは、第１のページバッファのうち、メモリセルまたはビット線に不良が有るページバッファと、第２の動作モードでの救済置換を前提として存在する第３のページバッファとの間において救済置換を行わずに、ＥＣＣ回路、及びランダマイザの入力データとして取り扱う。また、半導体記憶装置は、以下の第１のランダマイズ及びＥＣＣ処理を実行する。すなわち、半導体記憶装置では、第１の動作モードのデータ書き込み動作において、ランダマイザは、第１のページバッファの出力データをランダマイズしてＥＣＣ回路に入力し、ＥＣＣ回路は、ランダマイザから入力されるデータに基づいて、パリティデータを生成して第２のページバッファにパリティデータを書き込む。一方、第１の動作モードのデータ読み出し動作において、ＥＣＣ回路は、第２のページバッファのパリティデータに基づいて、第１のページバッファのデータを誤り訂正し、ランダマイザは訂正後のデータをデランダマイズして第１のページバッファに書き戻す。 The semiconductor memory device also includes a page buffer control circuit that uses the output of the page buffer having a defect in the memory cell or the bit line in the first page buffer as fixed data. In the first operation mode, the semiconductor memory device has a page buffer in which a memory cell or a bit line has a defect in the first page buffer and a third buffer existing on the premise of repair replacement in the second operation mode. The data is handled as input data of the ECC circuit and the randomizer without performing replacement replacement with the page buffer. In addition, the semiconductor memory device executes the following first randomization and ECC processing. That is, in the semiconductor memory device, in the data write operation in the first operation mode, the randomizer randomizes the output data of the first page buffer and inputs it to the ECC circuit, and the ECC circuit converts the data input from the randomizer to Based on this, parity data is generated and written to the second page buffer. On the other hand, in the data read operation in the first operation mode, the ECC circuit corrects the error in the data in the first page buffer based on the parity data in the second page buffer, and the randomizer derandomizes the corrected data. Then, write back to the first page buffer.
これにより、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファについては、ランダマイザ、及びＥＣＣ回路により誤りが訂正される。そのため、本発明の半導体記憶装置によれば、ＥＣＣのデコード処理とデランダマイズ処理とを高速に実行することができる。また、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファについては、ＥＣＣ回路により誤りが訂正されるので、救済機能を省略することができる。 As a result, for the page buffer in which the memory cell or the bit line is defective among the first page buffers, the error is corrected by the randomizer and the ECC circuit. Therefore, according to the semiconductor memory device of the present invention, ECC decoding processing and derandomization processing can be executed at high speed. Further, for the page buffer having a defect in the memory cell or the bit line in the first page buffer, the error is corrected by the ECC circuit, so that the relief function can be omitted.
また、半導体記憶装置は、第１のランダマイズ及びＥＣＣ処理に替えて、以下の第２のランダマイズ及びＥＣＣ処理を実行する。すなわち、半導体記憶装置では、第１の動作モードのデータ書き込み動作において、ランダマイザは、第１のページバッファの出力データをランダマイズして第１のページバッファに書き戻し、ＥＣＣ回路は、第１のページバッファに書き戻されたデータに基づいて第２のページバッファにパリティデータを書き込む。一方、第１の動作モードのデータ読み出し動作において、ＥＣＣ回路は、第２のページバッファのパリティデータに基づいて、第１のページバッファのデータを誤り訂正し、ランダマイザは訂正後のデータをデランダマイズして第１のページバッファに書き戻す。 In addition, the semiconductor memory device executes the following second randomization and ECC processing instead of the first randomization and ECC processing. That is, in the semiconductor memory device, in the data write operation in the first operation mode, the randomizer randomizes the output data of the first page buffer and writes it back to the first page buffer, and the ECC circuit outputs the first page buffer. Parity data is written to the second page buffer based on the data written back to the buffer. On the other hand, in the data read operation in the first operation mode, the ECC circuit corrects the error in the data in the first page buffer based on the parity data in the second page buffer, and the randomizer derandomizes the corrected data. Then, write back to the first page buffer.
これにより、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファについては、誤りが発生しないように処理される。そのため、本発明の半導体記憶装置によれば、ＥＣＣ処理の訂正処理能力を下げずに、ＥＣＣのデコード処理とデランダマイズ処理とを高速に実行することができる。 As a result, the page buffer having a defect in the memory cell or the bit line in the first page buffer is processed so as not to cause an error. Therefore, according to the semiconductor memory device of the present invention, ECC decoding processing and derandomization processing can be executed at high speed without reducing the correction processing capability of ECC processing.
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。 Embodiments of the present invention will be described below with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
図１は、本実施形態におけるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。図１に示すＮＡＮＤ型フラッシュメモリ１０は、メモリアレイ１０１、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ；ページバッファ）１０２、Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ Ｃｉｒｃｕｉｔ（カラムコーディング回路）１０３、Ｍａｉｎ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ ＭＵＸ（カラム救済回路）１０４を備えている。また、ＮＡＮＤ型フラッシュメモリ１０は、Ｐａｒｉｔｙ ＣＲ ＭＵＸ（パリティカラム置換回路）１０５、ＥＣＣ Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ Ｃｉｒｃｕｉｔ（ＥＣＣカラムコーディング回路）１０８、Ｉ／Ｏ ＰＡＤ（Ｉ／Ｏパッド）１０６を備えている。また、ＮＡＮＤ型フラッシュメモリ１０は、ＥＣＣ Ｅｎｇｉｎｅ（ＥＣＣ回路）１０７ａ、及びＲａｎｄｏｍｉｚｅ Ｍｉｘｅｒ（ランダマイザ）１０７ｂを備えている。本実施形態においては、以下、ＥＣＣ回路１０７ａ、及びランダマイザ１０７ｂを、一体化してランダマイザ、及びＥＣＣ回路１０７と呼ぶことがある。
FIG. 1 is a diagram showing a block configuration of a NAND flash memory according to this embodiment. A
図１において、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）は、データの受け渡しをページバッファ１０２とＩ／Ｏパッド１０６との間において行なう配線であり、以下、単にＤａｔａ＿Ｂｕｓと呼ぶこともある。
Ｉ／Ｏパッド１０６（インターフェース部）は、例えばＮＡＮＤ型フラッシュメモリ１０の制御を行なうナンドコントローラとの間で上記データの受け渡しを行なう外部端子である。
また、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）は、データの受け渡しをページバッファ１０２とランダマイザ、及びＥＣＣ回路１０７との間において行なう配線であり、以下、単にＥＣＣ＿Ｂｕｓと呼ぶこともある。
In FIG. 1, Data Bus_1, Data Bus_2, and Data Bus_3 (second data bus) are wirings for transferring data between the
The I / O pad 106 (interface unit) is an external terminal that exchanges the data with, for example, a NAND controller that controls the
ECC Bus_1, ECC Bus_2, and ECC Bus_3 (first data bus) are wirings for transferring data between the
メモリアレイ１０１は、複数のメモリセルトランジスタを含んで構成される。これらの複数のメモリセルトランジスタ各々は、１ビットのデータを記憶する。メモリアレイ１０１において、同一のワード線に接続される複数のメモリセルトランジスタがページを構成する。１つのページにおけるメモリセルトランジスタへのデータの書き込み、及びメモリセルからのデータの読み出しは、一括して実行される。
The
ＮＡＮＤ型フラッシュメモリ１０は、図１に示すように、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８を有する。カラムコーディング回路１０３とＥＣＣカラムコーディング回路１０８とでは、別系統のカラムアドレス（Ｃｏｄｉｎｇ）が入力される。また、カラムコーディング回路１０３とＥＣＣカラムコーディング回路１０８とは、後述するように、ページバッファ１０２のＰＢ制御回路６０に選択信号Ｓｅｌ＿Ａまたは選択信号Ｓｅｌ＿Ｂを出力する。カラムコーディング回路１０３とＥＣＣカラムコーディング回路１０８は、ページバッファ１０２に直結した部分（図４（ｂ）に示すマルチプレクサ５２＿ｂ、及びＰＢ制御回路６０の部分）から、ページバッファの出力を、ＥＣＣ Ｂｕｓ＿１とＤａｔａ Ｂｕｓ＿１とのいずれか一方のデータバスに接続する。
As shown in FIG. 1, the
カラムコーディング回路１０３は、図１において不図示のアドレス制御回路から入力されるカラムアドレスに基づいて、カラムアドレス信号（図４（ｂ）に示すＳｕｂ ＢＬ Ｃｏｄｉｎｇ、及びＣｏｄｉｎｇ）を生成し、このカラムアドレス信号に対応するページバッファ１０２のページバッファユニットを選択する。これにより、Ｉ／Ｏパッド１０６、Ｄａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１、ビット回路（後述）、及びビット線を介してメモリセルトランジスタへデータが書きこまれる。また、メモリセルからのデータがビット線、ビット回路、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３を介してＩ／Ｏパッド１０６の外部へ読み出される。
The
一方、ＥＣＣカラムコーディング回路１０８は、ＥＣＣ回路１０７ａからカラムアドレス（以下、カラムアドレスＡｄｄｒｅｓｓ Ｂとする）が入力される。ＥＣＣカラムコーディング回路１０８は、不図示のアドレス制御回路からカラムコーディング回路１０３に入力されるカラムアドレス（以下、カラムアドレスＡｄｄｒｅｓｓ Ａとする）とは独立して、ＰＢ制御回路６０に対して選択信号Ｓｅｌ＿Ｂを出力して、ページバッファ１０２の出力とＥＣＣ Ｂｕｓ＿１とを接続する。これにより、ページバッファ１０２の出力と、ＥＣＣ Ｂｕｓ＿１またはＤａｔａ Ｂｕｓ＿１との接続におけるアドレス制御を独立して実行することができる。
On the other hand, the ECC
また、従来のＮＡＮＤ型フラッシュメモリでは、ページバッファの出力（データバスを以下、区別のためＩＯバスとする）を、第１の動作モードと第２の動作モードとにおいて共有している。これに対して、ＮＡＮＤ型フラッシュメモリ１０では、ページバッファの出力であるＩＯバスを、第１の動作モードと第２の動作モードとにおいて共有することなく、独立に設けている。
In the conventional NAND flash memory, the output of the page buffer (the data bus is hereinafter referred to as an IO bus for distinction) is shared in the first operation mode and the second operation mode. On the other hand, in the
これにより、ページバッファの出力からランダマイザ、及びＥＣＣ回路１０７への入力までの径路において、後述するカラム置換回路１０４等の高速なデータ転送に悪影響を及ぼす回路は不要となり、データ転送を高速に行うことができる。また、第２のデータバスを、従来の救済効率に応じたバス幅にしておくことができる。これにより、カラム置換回路１０４の回路規模は増大しないので、チップサイズの増加を抑制できる。さらに、ＮＡＮＤ型フラッシュメモリ１０を、ＥＣＣ回路を内蔵しないＮＡＮＤ型フラッシュメモリに設計変更する場合であっても、ＥＣＣカラムコーディング回路１０８、パリティカラム置換回路１０５、ＥＣＣ Ｂｕｓ＿１〜ＥＣＣ Ｂｕｓ＿３、ランダマイザ、及びＥＣＣ回路１０７を削除すればよいので、容易に設計することができる。
As a result, in the path from the output of the page buffer to the input to the randomizer and the
ページバッファ１０２は、メモリアレイ１０１のページと同じ個数のデータを保持できるように構成されている。ページバッファ１０２は、図１に示すように、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ）＿Ｄａｔａ１０２ａと、ＰＢ＿ＣＲ１０２ｂと、ＰＢ＿Ｐａｒｉｔｙ１０２ｃと、ＰＢ＿ＰＣＲ１０２ｄとから構成される。以下、ＰＢ（Ｐａｇｅ Ｂｕｆｆｅｒ）＿Ｄａｔａ１０２ａをページバッファ１０２ａと、ＰＢ＿ＣＲ１０２ｂをページバッファ１０２ｂと、ＰＢ＿Ｐａｒｉｔｙ１０２ｃをページバッファ１０２ｃと、ＰＢ＿ＰＣＲ１０２ｄをページバッファ１０２ｄと、それぞれ呼ぶものとする。
ページバッファ１０２ａは、通常メモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ（第１のページバッファ）である。また、ページバッファ１０２ａは、通常モード（第２の動作モード）におけるデータ読み出し時に、カラムコーディング回路１０３から選択信号Ｓｅｌ＿Ａが入力される。ページバッファ１０２ａは、増幅結果を読み出しデータＤａｔａ＿Ｏｕｔ＿Ａとして、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介して、Ｉ／Ｏパッド１０６から出力する。
一方、ページバッファ１０２ａは、ＥＣＣモード（第１の動作モード）におけるデータ読み出し時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力される。ページバッファ１０２ａは、増幅結果を読み出しデータＤａｔａ＿Ｏｕｔ＿ＢとしてＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に対して出力する。
The
The
On the other hand, the
また、ページバッファ１０２ａは、通常モードにおけるデータ書込み時に、カラムコーディング回路１０３から選択信号Ｓｅｌ＿Ａが入力される。ページバッファ１０２ａは、Ｉ／Ｏパッド１０６から入力される書き込みデータがＤａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介して書き込みデータＤａｔａ＿Ｉｎ＿Ａとして入力される。一方、ページバッファ１０２ａは、ＥＣＣモードにおけるデータ書き込み時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力される。ページバッファ１０２ａは、ランダマイザ、及びＥＣＣ回路１０７におけるＥＣＣ回路１０７ａのＥＣＣ処理の結果がＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿１を介して書き込みデータＤａｔａ＿Ｉｎ＿Ｂとして入力される。
The
ページバッファ１０２ｂは、ページバッファ１０２ａに接続される通常メモリセルまたはビット線に不良が有る場合に、通常メモリセル、及びビット線とともに置換されるページバッファ（第３のページバッファ）である。すなわち、ページバッファ１０２ａを構成するページバッファユニットの１つに不良があった場合、このページバッファユニットは、ページバッファ１０２ｂを構成するページバッファユニットの１つに置換される。なお、ページバッファ１０２ｂの動作は、上述したページバッファ１０２ａと同じ動作であるので、説明を省略する。
The
このページバッファ１０２ａからページバッファ１０２ｂへのページバッファユニットの置換を行なうのが、カラム置換回路１０４である。カラム置換回路１０４は、ページバッファ１０２ａにおける不良のページバッファユニットを選択するカラムアドレス（後述する選択信号Ｓｅｌ＿Ａ）がカラムコーディング回路１０３に入力される場合、カラムコーディング回路１０３がページバッファ１０２ｂにおけるページバッファユニットを選択するように制御を実行する。
The
ページバッファ１０２ｃは、パリティメモリセル（ＥＣＣ処理用のメモリセルトランジスタ。ただし、構成は通常メモリセルと同じ）に接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ（第２のページバッファ）である。なお、パリティメモリセルが記憶するパリティデータは、通常モードでは、Ｉ／Ｏパッド１０６を介して外部に出力されない。ページバッファ１０２ｃは、ＥＣＣモードにおけるデータ読み出し時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力される。ページバッファ１０２ｃは、増幅結果を読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂとして、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に対して出力する。
The
また、パリティメモリセルが記憶するパリティデータは、通常モードでは、Ｉ／Ｏパッド１０６を介して外部から入力されない。
ページバッファ１０２ｃは、ＥＣＣモードにおけるデータ書き込み時に、ＥＣＣカラムコーディング回路１０８から選択信号Ｓｅｌ＿Ｂが入力される。ページバッファ１０２ｃは、ＥＣＣ回路１０７のＥＣＣ処理の結果であるパリティデータがＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿１を介して書き込みデータＤａｔａ＿Ｉｎ＿Ｂとして入力される。
The parity data stored in the parity memory cell is not input from the outside via the I /
The
ページバッファ１０２ｄは、ページバッファ１０２ｃに接続されるパリティメモリセルまたはビット線に不良が有る場合に、パリティメモリセル、及びビット線とともに置換されるページバッファ（第４のページバッファ）である。すなわち、ページバッファ１０２ｃを構成するページバッファユニットの１つに不良があった場合、このページバッファユニットは、ページバッファ１０２ｄを構成するページバッファユニットの１つに置換される。なお、ページバッファ１０２ｄの動作は、上述したページバッファ１０２ｃと同じ動作であるので、説明を省略する。
The
このページバッファ１０２ｃからページバッファ１０２ｄへのページバッファユニットの置換を行なうのが、パリティカラム置換回路１０５である。パリティカラム置換回路１０５は、ページバッファ１０２ｃにおける不良のページバッファユニットを選択するカラムアドレス（後述する選択信号Ｓｅｌ＿Ｂ）がＥＣＣカラムコーディング回路１０８に入力される場合、ＥＣＣカラムコーディング回路１０８がページバッファ１０２ｄにおけるページバッファユニットを選択するように制御を実行する。
It is the parity
次に、図２は、ランダマイザ、及びＥＣＣ回路１０７の詳細な構成例を示す図である。
本実施形態においては、ランダマイザ、及びＥＣＣ回路１０７として、ＢＣＨ符号（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ ｃｏｄｅ）で代表されるガロア体演算を利用したＥＣＣ回路を例にとって説明する。なお、ＢＣＨ符号の替りに、例えばＨａｍｍｉｎｇ符号（Ｈａｍｍｉｎｇ ｃｏｄｅ）、リードソロモン符号（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）を用いることも可能である。なお、以下の説明では、情報データ長５１１ビットを訂正単位とし、それぞれの訂正単位のうちの４ビットのデータの訂正が可能なＢＣＨ符号を用いたＥＣＣ回路について説明する。
ランダマイザ、及びＥＣＣ回路１０７のうち、図１に示すＥＣＣ回路１０７ａは、データの復号を司るデコーダ部と、パリティデータを生成するエンコーダ部とを含んで構成される。
Next, FIG. 2 is a diagram illustrating a detailed configuration example of the randomizer and the
In the present embodiment, an explanation will be given by taking an ECC circuit using Galois field arithmetic represented by a BCH code (Bose-Chudhuri Hocquechem code) as an example of the randomizer and the
Of the randomizer and the
ＥＣＣ回路１０７ａのうち、デコーダ部は、Ｓｙｎｄｒｏｍｅ Ｃａｌｃｕｌａｔｉｏｎ Ｃｉｒｃｕｉｔ（シンドローム算出回路）３１、Ｅｒｒｏｒ−Ｃｏｅｆｆｉｃｉｅｎｔ Ｃａｌｃｕｌａｔｉｏｎ Ｃｉｒｃｕｉｔ（誤り係数算出回路）３２、及びＣｈｉｅｎ Ｓｅａｒｃｈ Ｃｉｒｃｕｉｔ（チェン探索回路）３３を含んで構成される。
シンドローム算出回路３１は、ＮＡＮＤ型フラッシュメモリ１０のＥＣＣモードでのデータ読み出し時に、ページバッファ１０２に読み出されたメモリセルからのデータが、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞として、例えばセクタ毎に入力される。シンドローム算出回路３１は、この符号データＬｏａｄ Ｄａｔａ＜５１０：０＞を独立な最小多項式で除算することによりシンドロームを計算する。４ビットのデータの誤り訂正が可能なＢＣＨ符号で使用される独立な最小多項式は、４つである。シンドローム算出回路３１は、これら４つの最小多項式に対応して、４つのシンドローム算出部を備えている。これらのシンドローム算出部は、それぞれシンドローム（ここではシンドロームＳ１、Ｓ３、Ｓ５、Ｓ７とする）を計算する。
In the
When the
誤り係数算出回路３２は、これらのシンドロームＳ１、Ｓ３、Ｓ５、Ｓ７を使用して、セクタ毎のエラー位置探索方程式の係数（ここでは係数ｅ４、ｅ３、ｅ２、ｅ１、及びｅ０とする）を計算する。係数ｅ４、ｅ３、ｅ２、ｅ１、及びｅ０は、エラー位置探索方程式Λ（ｘ）＝ｅ４ｘ４＋ｅ３ｘ３＋ｅ２ｘ２＋ｅ１ｘ１＋ｅ０の係数である。エラー位置探索方程式Λ（ｘ）は、ページバッファ１０２からセクタ毎に読み出されたビットに誤りがあるか否かを探索する際にチェン探索回路３３において用いられる。
The error
チェン探索回路３３では、誤り係数算出回路３２が算出する係数（エラー位置探索方程式の係数ｅ０〜ｅ４）を用いて、エラー位置探索方程式Λ（ｘ）に、代入値ｘとして符号データＬｏａｄ Ｄａｔａ＜５１０：０＞の位置を示すアドレス（カラムアドレス）を代入して、エラー位置探索方程式Λ（ｘ）が０になるか否かをチェックされる。また、チェン探索回路３３は、このチェック結果に応じてエラー位置（Ｅｒｒｏｒ Ｐｏｓｉｔｉｏｎ）を示す信号であるエラー検出信号ＥＰ＜５１０：０＞を出力する。チェン探索回路３３は、エラー検出信号ＥＰ＜５１０：０＞において、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞のビットのうち、誤りがあったビットに対してはデータ１、誤りのなかったビットに対してはデータ０とする。
The
ランダマイザ１０７ｂには、ＮＡＮＤ型フラッシュメモリ１０のＥＣＣモードでのデータ読み出し時に、ＥＣＣカラムコーディング回路１０８がページバッファ１０２に選択信号Ｓｅｌ＿Ｂ（カラムアドレス）を入力することにより、このカラムアドレスが示す位置のページバッファ１０２の符号データＬｏａｄ Ｄａｔａ＜５１０：０＞が入力される。ランダマイザ１０７ｂは、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞とエラー検出信号ＥＰ＜５１０：０＞とを排他的論理和演算（ＥＸＯＲ）することにより、誤りのあったビットを反転し、誤りのなかったビットは反転されず、誤りのないデータを得ることができる。
In the
また、ランダマイザ１０７ｂは、排他的論理和演算により得られた誤りのないデータと、不図示のランダムシード発生回路によって発生したランダムシードＲＳ＜５１０：０＞（シード）とを、更に排他的論理和演算することにより、すなわちデランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）する。ランダマイザ１０７ｂは、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞をエンコード前の状態に復元する。ランダマイザ１０７ｂは、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞を復元したデータである、復元済の符号データＳｔｏｒｅ Ｄａｔａ＜５１０：０＞をページバッファ１０２に書き込む。
The
以上説明したＥＣＣモードでのデータ読み出し動作（デコード、及びデランダマイズ）におけるデータの流れは、図２において、実線（Ｄｅｃｏｄｅでのデータの流れを示す）、及び一点鎖線（Ｅｎｃｏｄｅ／Ｄｅｃｏｄｅ共通のデータの流れを示す）により示される。また、ＥＣＣモードでのデータ読み出し動作における処理において、ページバッファ１０２への書き込みデータである符号データＳｔｏｒｅ Ｄａｔａは、数学的に下記の式で表される。なお、この式では、排他的論理和演算をＸＯＲで表すこととして、ページバッファ１０２からの読み出しデータである符号データＬｏａｄ Ｄａｔａ、エラー検出信号ＥＰ、及びランダムシードＲＳを用いている。
すなわち、
Ｓｔｏｒｅ Ｄａｔａ＝（Ｌｏａｄ Ｄａｔａ）ＸＯＲ（ＥＰ）ＸＯＲ（ＲＳ）
で表わされる。
なお、この符号データＳｔｏｒｅ Ｄａｔａは、通常モードのデータ読み出し動作においては、カラムコーディング回路１０３から選択信号Ｓｅｌ＿Ａ（カラムアドレス）をページバッファ１０２に与えることにより、パリティデータを除くデータを、Ｉ／Ｏパッド１０６を介して外部に出力することができる。
The data flow in the data read operation (decoding and derandomization) in the ECC mode described above is shown in FIG. Shows the flow). In the processing in the data read operation in the ECC mode, the code data Store Data that is the write data to the
That is,
Store Data = (Load Data) XOR (EP) XOR (RS)
It is represented by
In the normal mode data read operation, this code data Store Data is supplied with a selection signal Sel_A (column address) from the
また、ＥＣＣ回路１０７ａのうち、エンコーダ部４０は、Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔ（パリティ生成回路）４１を有する。パリティ生成回路４１は、ランダマイザ１０７ｂから入力されるランダマイズ処理後のデータを生成多項式で除算して、パリティデータを生成し、生成したパリティデータを、ページバッファ１０２（後述するページバッファ１０２ｃ）に対して出力する。
ＥＣＣモードでのデータ書込み動作（エンデコード、及びランダマイズ）では、ランダマイザ１０７ｂは、ページバッファ１０２から入力される、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞をランダマイズする処理を行う。この際、ランダマイザ１０７ｂでは、エラー検出信号ＥＰ＜５１０：０＞を固定データ（オール０）とし、すなわちエラー検出信号ＥＰ＜５１０：０＞＝０とする。ランダマイザ１０７ｂは、符号データＬｏａｄ Ｄａｔａ＜５１０：０＞と、ランダムシードＲＳ＜５１０：０＞と、エラー検出信号ＥＰ＜５１０：０＞との排他的論理和演算を実行し、パリティ生成回路４１に対して出力する符号データＳｔｏｒｅ Ｄａｔａを生成する。
In the
In the data write operation (end decoding and randomization) in the ECC mode, the
このパリティ生成回路４１への書き込みデータである符号データＳｔｏｒｅ Ｄａｔａは、数学的に下記の式で表される。なお、この式では、排他的論理和演算をＸＯＲで表すこととして、ページバッファ１０２からの読み出しデータである符号データＬｏａｄ Ｄａｔａ、エラー検出信号ＥＰ、及びランダムシードＲＳを用いている。
すなわち、デコード時と同じく、
Ｓｔｏｒｅ Ｄａｔａ＝（Ｌｏａｄ Ｄａｔａ）ＸＯＲ（ＥＰ）ＸＯＲ（ＲＳ）
で表わされる。
また、パリティ生成回路４１は、ランダマイザ１０７ｂから入力される符号データＳｔｏｒｅ Ｄａｔａからパリティデータを生成する。
ランダマイザ１０７ｂは、パリティデータを除く符号データＳｔｏｒｅ Ｄａｔａを、パリティ生成回路４１は、パリティデータを、ページバッファ１０２に対して出力する。これらの合成したデータが符号データＳｔｏｒｅ Ｄａｔａとして、ページバッファ１０２に書き込まれる。
The code data Store Data, which is data to be written to the
That is, as with decoding,
Store Data = (Load Data) XOR (EP) XOR (RS)
It is represented by
In addition, the
The
このように、ＥＣＣ回路１０７ａとランダマイザ１０７ｂとを一体的に構成し、図１に示す様にＥＣＣ Ｂｕｓに設けたので、ＥＣＣのエンコード時にランダマイズ、及びエンコードを、デコード時にデコード、及びデランダマイズを、それぞれ同時に実行することができる。
In this way, the
図１に戻って、ページバッファ１０２を構成するページバッファ１０２ａ〜１０２ｄは、全て同一の回路構成からなり、以下にその回路構成について、図３〜図７を用いて詳細に説明する。図３は、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分の簡略的な構成を示す図である。また、図４は、図２に示すＰＢ ４ＩＯ ユニットの内部の構成、及びＰＢ ユニットの内部の構成を示す図である。また、図５は、ＰＢ ユニットの内部の回路構成を示す図である。また、図６は、ＰＢ ユニットの内部の他の回路構成を示す図である。また、図７は、図５、及び図６に示すビット内部回路５０＿ｉ（ｉ＝０〜７の整数）の回路構成を示す図である。
Returning to FIG. 1, the
図３を参照して、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分は、４本分のＩＯ線からの４つのデータをラッチし、４本分のＩＯ線に対してデータを書き込むＰＢ ４ＩＯ ユニットを有する。
Referring to FIG. 3, portions corresponding to
図３においては、１０個のＰＢ ４ＩＯとして、ＰＢ０ ＩＯ ０１２３、ＰＢ０ ＩＯ ４５６７、ＰＢ１ＩＯ ０１２３、ＰＢ１ ＩＯ ４５６７、ＰＢ２ ＩＯ ０１２３、ＰＢ２ ＩＯ ４５６７、ＰＢ３ ＩＯ ０１２３、ＰＢ３ ＩＯ ４５６７、ＰＢ４ ＩＯ ０１２３、ＰＢ４ ＩＯ ４５６７を示している。以下、ＰＢ０ ＩＯ ０１２３をＰＢ ４ＩＯ ユニット３０＿０、ＰＢ０ ＩＯ ４５６７をＰＢ ４ＩＯ ユニット３０＿１、ＰＢ１ＩＯ ０１２３をＰＢ ４ＩＯ ユニット３０＿２、ＰＢ１ ＩＯ ４５６７をＰＢ ４ＩＯ ユニット３０＿３、ＰＢ２ ＩＯ ０１２３をＰＢ ４ＩＯ ユニット３０＿４、と呼ぶことがある。また、ＰＢ２ ＩＯ ４５６７をＰＢ ４ＩＯ ユニット３０＿５、ＰＢ３ ＩＯ ０１２３をＰＢ ４ＩＯ ユニット３０＿６、ＰＢ３ ＩＯ ４５６７をＰＢ ４ＩＯ ユニット３０＿７、ＰＢ４ ＩＯ ０１２３をＰＢ ４ＩＯ ユニット３０＿８、ＰＢ４ ＩＯ ４５６７をＰＢ ４ＩＯ ユニット３０＿９と呼ぶことがある。
In FIG. 3, as 10 PB 4IOs,
ここで、ＩＯ線とは、後述するＰＢユニットにおいて、マルチプレクサ５２＿ｂとＰＢ制御回路６０との間に設けられる入出力線である。このＩＯ線は、本実施形態では、マルチプレクサ５２＿ｂと８個のビット回路５１＿０ａ〜５１＿７ａとを介して、８本のビット線のいずれか一本と電気的に接続される。すなわち、ＩＯ線は、メモリセルトランジスタに書き込むデータ或いはメモリセルトランジスタから読み出されるデータが行き来する信号線である。
Here, the IO line is an input / output line provided between the multiplexer 52_b and the
図４（ａ）を参照して、図３に示すＰＢ ４ＩＯ ユニットは、同一の構成を有している。図４（ａ）では、図３に示すＰＢ ４ＩＯ ユニット３０＿０を代表として、その構成を示している。ＰＢ ４ＩＯ ユニット３０＿０は、４個のＰＢユニット３０＿００〜３０＿０３から構成される。
ＰＢユニット３０＿００〜３０＿０３各々は、活性レベル（以下、例としてＨレベルとする）の選択信号Ｓｅｌ＿Ａ＜０＞がカラムコーディング回路１０３から供給されると、自身に接続される１本のＩＯ線とＤａｔａ Ｂｕｓ（第２のデータバス；後述するデータバスＤａｔａ＿Ａ＜７：０＞）とを接続する。これにより、図４（ａ）に示すように、４本のＩＯ線からデータバスＤａｔａ＿Ａ＜３：０＞へ、４ビットの読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜０＞〜Ｄａｔａ＿Ｏｕｔ＿Ａ＜３＞が読み出される。
Referring to FIG. 4A, the PB 4IO unit shown in FIG. 3 has the same configuration. FIG. 4A shows the configuration of the PB 4IO unit 30_0 shown in FIG. 3 as a representative. The PB 4IO unit 30_0 includes four PB units 30_00 to 30_03.
Each of the PB units 30_00 to 30_03 is supplied with one IO line connected to itself and Data when a selection signal Sel_A <0> of an active level (hereinafter referred to as H level) is supplied from the
また、ＰＢユニット３０＿００〜３０＿０３各々は、活性レベル（以下、例としてＨレベルとする）の選択信号Ｓｅｌ＿Ｂ＜０＞がＥＣＣカラムコーディング回路１０８から供給されると、自身に接続される１本のＩＯ線とＥＣＣ Ｂｕｓ（第１のデータバス；後述するデータバスＤａｔａ＿Ｂ＜１９：０＞）とを接続する。これにより、図４（ａ）に示すように、４本のＩＯ線からデータバスＤａｔａ＿Ｂ＜３：０＞へ、４ビットの読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂ＜０＞〜Ｄａｔａ＿Ｏｕｔ＿Ｂ＜３＞が読み出される。
Each of the PB units 30_00 to 30_03 is supplied with an IO level selection signal Sel_B <0> from the ECC
図４（ｂ）を参照して、図４（ａ）に示すＰＢユニット各々は、回路構成が同一である８個のビット回路５１＿０ａ〜５１＿７ａと、マルチプレクサ５２＿ｂと、本願に特徴的部分であるＰＢ Ｃｏｎｔｒｏｌ Ｃｉｒｕｃｕｉｔ（ページバッファ制御回路）６０とから構成される。
ＭＵＸ（マルチプレクサ）５２＿ｂは、図１に示すカラムコーディング回路１０３またはＥＣＣカラムコーディング回路１０８からカラムアドレス信号（Ｓｕｂ ＢＬ Ｃｏｄｉｎｇ）が入力される。ＭＵＸ（マルチプレクサ）５２＿ｂは、このカラムアドレス信号（図５において選択信号ＤＩＯ＜ｉ＞で示す）に基づいて、ビット回路５１＿０ａ〜ビット回路５１＿７ａのうちいずれか一つを選択する。すなわち、マルチプレクサ５２＿ｂは、８本のビット線のうちのいずれか一本のビット線を、ＰＢ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ（ＰＢ制御回路）６０と接続する。
Referring to FIG. 4B, each of the PB units shown in FIG. 4A includes eight bit circuits 51_0a to 51_7a having the same circuit configuration, a multiplexer 52_b, and a PB which is a characteristic part of the present application. It is composed of a control circuit (page buffer control circuit) 60.
The MUX (multiplexer) 52_b receives a column address signal (Sub BL Coding) from the
まず、図５、及び図７を参照して、１つのＰＢユニットの詳細な回路構成について説明する。
図７では、図５に示すビット内部回路５０＿０〜５０＿７各々の回路における、書き込み動作におけるデータのセンシング部、及びラッチ部、読み出し動作における信号線を駆動するドライバ部の構成を、具体的にトランジスタ、及びインバータ回路を用いて記載している。なお、図４（ｂ）に示すビット回路５１＿０ａ〜５１＿７ａとマルチプレクサ５２＿ｂとを合わせた回路が、ビット内部回路５０＿０〜５０＿７に相当する。すなわち、ビット内部回路は、選択信号ＤＩＯにより選択されるので、ビット回路とマルチプレクサ５２＿ｂの一部の機能を有している。
First, a detailed circuit configuration of one PB unit will be described with reference to FIGS. 5 and 7.
In FIG. 7, in each of the bit
図７に示すように、ビット内部回路５０＿ｉ（ｉを整数として、ｉ＝０〜７の８台は同一構成の回路である）は、インバータ回路５１１、インバータ回路５１２、トランジスタ５１３、トランジスタ５１４、トランジスタ５１５、トランジスタ５２１、及びトランジスタ５２２から構成される。ここで、トランジスタ５１３、トランジスタ５１４、トランジスタ５１５、トランジスタ５２１、及びトランジスタ５２２は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
As shown in FIG. 7, the bit
ビット内部回路５０＿ｉにおいて、ラッチ部は、インバータ回路５１１とインバータ回路５１２とから構成されている。ここで、インバータ回路５１１は、出力端子が接続点Ｎ２においてインバータ回路５１２の入力端子に接続され、入力端子が接続点Ｎ１においてインバータ回路５１２の出力端子に接続されている。
この接続点Ｎ１は、不図示のメモリセルトランジスタにビット線を介して接続される。接続点Ｎ１は、読み出し動作において、メモリセルトランジスタが記憶するデータがＤａｔａ＿ｉとして現れ、書き込み動作においてはメモリセルに書き込むべきデータがＤａｔａ＿ｉとして現れる。例えば、メモリセルトランジスタがＬ（ロウ）レベル（データ０とする）を記憶するとき、Ｄａｔａ＿ｉの電位はＬレベルとなり、一方、メモリセルトランジスタがＨ（ハイ）レベル（データ１とする）を記憶するとき、Ｄａｔａ＿ｉの電位はＨレベルとなる。
In the bit internal circuit 50_i, the latch unit includes an
This connection point N1 is connected to a memory cell transistor (not shown) via a bit line. At the connection point N1, data stored in the memory cell transistor appears as Data_i in the read operation, and data to be written in the memory cell appears as Data_i in the write operation. For example, when the memory cell transistor stores L (low) level (data 0), the potential of Data_i is L level, while the memory cell transistor stores H (high) level (data 1). At this time, the potential of Data_i becomes H level.
ビット内部回路５０＿ｉにおいて、ドライバ部は、トランジスタ５１５、及びトランジスタ５２２から構成される。
トランジスタ５２２は、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号ＤＩＯ＜ｉ＞の配線に接続され、ソースがトランジスタ５１５のドレインに接続されている。
トランジスタ５１５は、ドレインがトランジスタ５２２のソースに接続され、ゲートが接続点Ｎ２に接続され、ソースが接地されている。
ここで、選択信号ＤＩＯ＜ｉ＞（ｉ＝０〜７）は、図４（ｂ）に示すＳｕｂ ＢＬ Ｃｏｄｉｎｇである。例えば、カラムコーディング回路１０３は不図示のアドレス制御回路から入力される３ビットのアドレス信号に基づいて、或いはＥＣＣカラムコーディング回路１０８はＥＣＣ回路１０７から入力される３ビットのアドレス信号に基づいて、選択信号ＤＩＯ＜ｉ＞のうちの１つの信号をＨレベルとする。これにより、図５に示すビット内部回路５０＿０〜５０＿７の１つのビット内部回路が選択される。
In the bit internal circuit 50_i, the driver unit includes a transistor 515 and a
The
The transistor 515 has a drain connected to the source of the
Here, the selection signal DIO <i> (i = 0 to 7) is Sub BL Coding shown in FIG. For example, the
以上の構成により、メモリセルトランジスタからのデータ読み出し動作において、選択信号ＤＩＯ＜ｉ＞がＨレベルになると、読み出し信号ＲＤの論理レベルはＤａｔａ＿ｉの論理レベルと同じ論理レベルとなる。つまり、例えば読み出し信号ＲＤをＨレベルにプリチャージしておくことにより、Ｄａｔａ＿ｉがＨレベルのときは、トランジスタ５１５がオフ（非導通状態）、トランジスタ５２２がオン（導通状態）であり、ビット内部回路５０＿ｉは、読み出し信号ＲＤをＨレベルに維持する。一方、Ｄａｔａ＿ｉがＬレベルのときは、トランジスタ５１５がオン、トランジスタ５２２がオンであり、ビット内部回路５０＿ｉは、読み出し信号ＲＤをＨレベルからＬレベルに変化させる。
読み出し信号ＲＤの配線は、図５に示すように、ＰＢ制御回路６０に接続される。
第１の動作モード（ＥＣＣモード）では、選択信号Ｓｅｌ＿Ｂ（ＥＣＣカラムコーディング回路１０８が出力するカラムアドレス）が入力されると、読み出し信号ＲＤの配線はＥＣＣ Ｂｕｓに接続される。これにより、ＥＣＣ Ｂｕｓには、ビット内部回路５０＿ｉのＤａｔａ＿ｉがデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして読み出される。
With the above configuration, in the data read operation from the memory cell transistor, when the selection signal DIO <i> becomes H level, the logical level of the read signal RD becomes the same logical level as that of Data_i. That is, for example, by precharging the read signal RD to H level, when Data_i is at H level, the transistor 515 is off (non-conducting state), the
The wiring of the read signal RD is connected to the
In the first operation mode (ECC mode), when the selection signal Sel_B (column address output from the ECC column coding circuit 108) is input, the wiring of the read signal RD is connected to the ECC Bus. As a result, Data_i of the bit internal circuit 50_i is read out to the ECC Bus as the data read signal Data_Out_B.
一方、第２の動作モード（通常モード）では、選択信号Ｓｅｌ＿Ａ（カラムコーディング回路１０３が出力するカラムアドレス）が入力されると、読み出し信号ＲＤの配線は、Ｄａｔａ Ｂｕｓに接続される。これにより、Ｄａｔａ Ｂｕｓには、ビット内部回路５０＿ｉのＤａｔａ＿ｉがデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａとして読み出される。 On the other hand, in the second operation mode (normal mode), when the selection signal Sel_A (column address output from the column coding circuit 103) is input, the wiring of the read signal RD is connected to the Data Bus. As a result, Data_i of the bit internal circuit 50_i is read to the Data Bus as the data read signal Data_Out_A.
図７に戻って、ビット内部回路５０＿ｉにおいて、センシング部は、トランジスタ５１３、トランジスタ５１４、トランジスタ５２１から構成される。
トランジスタ５１３は、ドレインが接続点Ｎ１に接続され、ゲートが書き込み信号ＤＩの配線に接続され、ソースがトランジスタ５２１のドレインに接続されている。
トランジスタ５１４は、ドレインが接続点Ｎ２に接続され、ゲートが書き込み信号ｎＤＩの配線に接続され、ソースがトランジスタ５２１のドレインに接続されている。
トランジスタ５２１は、ドレインがトランジスタ５１３のソース、及びトランジスタ５１４のソースに接続され、ゲートが選択信号ＤＩＯ＜ｉ＞の配線に接続され、ソースが接地されている。
Returning to FIG. 7, in the bit
The
The
The
書き込み信号ＤＩ、及び書き込み信号ｎＤＩの配線は、図５に示すように、ＰＢ制御回路６０に接続される。後述するように、第１の動作モードでは選択信号Ｓｅｌ＿ＢによりデータバスＥＣＣ Ｂｕｓに接続され、ＥＣＣ Ｂｕｓからデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂが入力される。これにより、ＰＢ制御回路６０では、このデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂのレベルに応じて書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させ、他方をＬレベルに維持する。
一方、第２の動作モードでは、選択信号Ｓｅｌ＿ＡによりＤａｔａ Ｂｕｓに接続され、Ｄａｔａ Ｂｕｓからデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａが入力される。これにより、ＰＢ制御回路６０は、このデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａのレベルに応じて書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させ、他方をＬレベルに維持する。
The wiring for the write signal DI and the write signal nDI is connected to the
On the other hand, in the second operation mode, the selection signal Sel_A is connected to the Data Bus, and the data write signal Data_In_A is input from the Data Bus. Thus, the
以上の構成により、メモリセルトランジスタへのデータ書き込み動作において、選択信号ＤＩＯ＜ｉ＞がＨレベルになると、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのレベルに応じて、ビット内部回路５０＿ｉのＤａｔａ＿ｉのレベルが決定する。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａ，またはデータ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＬレベル（データ０）のとき、ＰＢ制御回路６０は、書き込み信号ＤＩをＨレベル、書き込み信号ｎＤＩをＬレベルとする。これにより、ビット内部回路５０＿ｉでは、トランジスタ５１３がオンし、トランジスタ５１４がオフする。そして、接続点Ｎ１はＬレベル、接続点Ｎ２はＨレベルとなり、Ｄａｔａ＿ｉの論理は、データバスの論理と同じくＬレベル（データ０）となる。
With the above configuration, when the selection signal DIO <i> becomes H level in the data write operation to the memory cell transistor, the level of Data_i of the bit internal circuit 50_i is set according to the level of the write signal DI and the write signal nDI. decide. Specifically, when the data write signal Data_In_A or the data write signal Data_In_B is at L level (data 0), the
一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａ，またはデータ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＨレベル（データ１）のとき、ＰＢ制御回路６０は、書き込み信号ＤＩをＬレベル、書き込み信号ｎＤＩをＨレベルとする。これにより、ビット内部回路５０＿ｉでは、トランジスタ５１３がオフし、トランジスタ５１４がオンする。そして、接続点Ｎ１はＨレベル、接続点Ｎ２はＬレベルとなり、Ｄａｔａ＿ｉの論理は、データバスの論理と同じくＨレベル（データ１）となる。
On the other hand, when the data write signal Data_In_A or the data write signal Data_In_B is at the H level (data 1), the
図７に戻って、ＰＢ制御回路６０（転送部）の構成を説明する。
ＰＢ制御回路６０は、データバスからページバッファへのデータ転送を実行する書き込み部と、ページバッファからデータバスへのデータ転送を実行する読み出し部とからなる。
このうち、ＰＢ制御回路６０の読み出し部は、トランジスタ６１ａ、及びトランジスタ６１ｂから構成される。
トランジスタ６１ａ、及びトランジスタ６１ｂは、ＮＭＯＳトランジスタである。
トランジスタ６１ａは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ａの配線に接続され、ソースがＤａｔａ Ｂｕｓ（第２のデータバス）に接続されている。トランジスタ６１ｂは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ｂの配線に接続され、ソースがＥＣＣ Ｂｕｓ（第１のデータバス）に接続されている。
Returning to FIG. 7, the configuration of the PB control circuit 60 (transfer unit) will be described.
The
Among these, the reading unit of the
The
The transistor 61a has a drain connected to the wiring for the read signal RD, a gate connected to the wiring for the selection signal Sel_A, and a source connected to the Data Bus (second data bus). The
ここで、選択信号Ｓｅｌ＿Ａは、カラムコーディング回路１０３が、図１において不図示のアドレス制御回路から入力されるＡｄｄｒｅｓｓ Ａ、例えば複数ビットのアドレスに基づいて生成するカラムアドレス信号である。また、選択信号Ｓｅｌ＿Ｂは、ＥＣＣカラムコーディング回路１０８が、図１に示すＥＣＣ回路１０７から入力されるＡｄｄｒｅｓｓ Ｂ、例えば上記複数ビットのうちの一部のビットのアドレスに基づいて生成するカラムアドレス信号である。
Here, the selection signal Sel_A is a column address signal generated by the
このように、ＰＢ制御回路６０の読み出し部は、ＥＣＣモード（第１の動作モード）のデータ読み出し時において、Ｈレベルの選択信号Ｓｅｌ＿ＢがＥＣＣコーディング回路１０８から入力されると、トランジスタ６１ｂをオンさせて読み出し信号ＲＤの配線とＥＣＣ Ｂｕｓとを接続する。これにより、ビット内部回路５０＿０〜５０＿７に格納されたメモリセルトランジスタのデータ（ビット内部回路ではＤａｔａ＿ｉ）が、ＥＣＣ Ｂｕｓにデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂとして出力される。
As described above, when the H-level selection signal Sel_B is input from the
また、ＰＢ制御回路６０の読み出し部は、通常モード（第２の動作モード）のデータ読み出し時において、Ｈレベルの選択信号Ｓｅｌ＿Ａがコーディング回路１０３から入力される。ＰＢ制御回路６０の読み出し部は、トランジスタ６１ａをオンさせて読み出し信号ＲＤの配線とＤａｔａ Ｂｕｓとを接続する。これにより、ビット内部回路５０＿０〜５０＿７に格納されたメモリセルトランジスタのデータが、Ｄａｔａ Ｂｕｓにデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａとして出力される。
In addition, the reading unit of the
また、ＰＢ制御回路６０の読み出し部は、ページバッファ１０２ａ、及びページバッファ１０２ｃにおいて、メモリセルトランジスタ、またはメモリセルトランジスタに接続されるビット線に不良がある場合、次の構成を有している。すなわち、ＥＣＣモードのデータ読み出し時において、ＥＣＣ回路１０７に入力するデータが固定データ（この場合はデータ０に固定する）となるように、ＰＢ制御回路６０の読み出し部は、図５に示すように、不良情報格納部９０ａ、及びデータ固定部９０ｂを有している。
The read unit of the
不良情報格納部９０ａは、インバータ回路９２、インバータ回路９３、トランジスタ９４、トランジスタ９５、及びトランジスタ９６から構成される。ここで、トランジスタ９４、トランジスタ９５、及びトランジスタ９６は、Ｎチャネル型ＭＯＳトランジスタである。
不良情報格納部９０ａにおいて、ラッチ部は、インバータ回路９２とインバータ回路９３とから構成されている。ここで、インバータ回路９２は、出力端子が接続点Ｎ４においてインバータ回路９３の入力端子に接続され、入力端子が接続点Ｎ３においてインバータ回路９３の出力端子に接続されている。
この接続点Ｎ３は、アンド回路９１の第１入力端子に接続される。接続点Ｎ３は、ラッチ部が記憶するデータが、欠陥を示す欠陥信号ＰＢ＿Ｄｅｆｃｅｔとして現れる。また、接続点Ｎ４は、ラッチ部が記憶するデータが、欠陥を示す欠陥信号ｎＰＢ＿Ｄｅｆｃｅｔとして現れる。
The defect
In the defect
The connection point N3 is connected to the first input terminal of the AND
不良情報格納部９０ａにおいて、センシング部は、トランジスタ９４、トランジスタ９５、トランジスタ９６から構成される。
トランジスタ９４は、ドレインが接続点Ｎ３に接続され、ゲートが不良情報信号ＳＤＩの配線に接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９５は、ドレインが接続点Ｎ４に接続され、ゲートが不良情報信号ｎＳＤＩの配線に接続され、ソースがトランジスタ９６のドレインに接続されている。
トランジスタ９６は、ドレインがトランジスタ９４のソース、及びトランジスタ９５のソースに接続され、ゲートがパワーオンリセット信号ＰＯＲ＿Ｍｏｄｅの配線に接続され、ソースが接地されている。
In the defect
The
The
The
ここで、不良情報信号ＳＤＩ、及び不良情報信号ｎＳＤＩは、ＰＢ制御回路６０に接続されるビット線、当該ビット線に接続されるメモリセルトランジスタに不良が有るか否かを示す信号である。これらの不良情報信号は、製造後のテストにおいて、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、不良情報信号ＳＤＩがデータ０（Ｌレベル）、不良情報信号ｎＳＤＩがデータ１（Ｈレベル）とされる。一方、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、不良情報信号ＳＤＩがＨレベル、不良情報信号ｎＳＤＩがＬレベルとされる。そして、これらの不良情報信号は、テスト後の製品出荷前において、ＰＢ制御回路６０の位置を示す選択信号Ｓｅｌ＿Ｂに関連付けられて、ＮＡＮＤ型フラッシュメモリ１０の例えばシステム用記憶領域に格納される。
また、パワーオンリセット信号ＰＯＲ＿Ｍｏｄｅは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後の所定期間（不良情報信号をシステム用記憶領域からＰＢ制御回路６０に転送する期間）、Ｈレベルを維持する信号である。
Here, the defect information signal SDI and the defect information signal nSDI are signals indicating whether or not there is a defect in the bit line connected to the
The power-on reset signal POR_Mode is a signal that maintains the H level for a predetermined period after the power to the
以上の構成により、不良情報格納部９０ａは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ９４がオフ、トランジスタ９５がオンする。これにより、ノードＮ３がＨレベル、ノードＮ４がＬレベルとなり、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＨレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ１０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＨレベルに維持する。
With the above configuration, the defect
また、不良情報格納部９０ａは、ＮＡＮＤ型フラッシュメモリ１０の電源投入後に、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＨレベルとなることにより、トランジスタ９４がオン、トランジスタ９５がオフする。これにより、ノードＮ３がＬレベル、ノードＮ４がＨレベルとなり、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＬレベルとなる。そして、不良情報格納部９０ａは、転送期間終了後、パワーオンリセット信号ＰＯＲ＿ＭｏｄｅがＬレベルとなることにより、以降のＮＡＮＤ型フラッシュメモリ１０に電源が投入されている期間、欠陥信号ＰＢ＿ＤｅｆｃｅｔをＬレベルに維持する。
In addition, when the
また、データ固定部９０ｂは、アンド回路９１、トランジスタ６１ｃを有している。ここで、トランジスタ６１ｃは、ＮＭＯＳトランジスタである。
アンド回路９１は、２入力１出力の論理積回路であり、第１入力端子が接続点Ｎ３に接続され、第２入力端子が選択信号Ｓｅｌ＿Ａの配線に接続され、出力端子は、トランジスタ６１ｃのゲートに接続される。
トランジスタ６１ｃは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートがアンド回路９１の出力端子に接続され、ソースが接地されている。
The
The AND
The
以上の構成により、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、データ固定部９０ｂは、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＬレベルであるから、アンド回路９１の出力信号は常にＬレベルであり、トランジスタ６１ｃはオフする。このため、データ固定部９０ｂは実質何の動作も行わない。
一方、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、欠陥信号ＰＢ＿ＤｅｆｃｅｔがＨレベルとなっている。ＥＣＣ使用時、すなわちＥＣＣモードではアンド回路９１にＨレベルの選択信号Ｓｅｌ＿Ｂが入力されると、アンド回路９１の出力信号がＨレベルとなり、トランジスタ６１ｃがオンするので、ＥＣＣ Ｂｕｓ＿１は接地され、読み出しデータＤａｔａ＿Ｏｕｔ＿ＢはＬレベル（ＧＮＤレベル）に固定される。つまり、ＰＢ制御回路６０に接続されるビット線等に不良がある場合、ＥＣＣモードではＰＢ制御回路は、ＥＣＣ Ｂｕｓ＿１に固定レベル（Ｌレベル）の読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。
With the above configuration, when there is no defect in the bit line or the like connected to the
On the other hand, when the bit line connected to the
なお、通常モードでのデータ読み出し時は、ＰＢ制御回路６０は選択信号Ｓｅｌ＿Ａで選択されるので、アンド回路９１の出力はＬレベルとなり、この追加回路であるデータ固定部９０ｂは実質動作しないことになる。もっとも、このアンド回路９１を使用せず、欠陥信号ＰＢ＿Ｄｅｆｅｃｔを直接トランジスタ９１ｃのゲートに入力すれば、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、読み出し信号ＲＤはＬレベルに固定される。つまり、ＰＢ制御回路６０は、通常モードで選択信号Ｓｅｌ＿Ａが入力されると、Ｄａｔａ Ｂｕｓ＿１に固定レベル（Ｌレベル）の読み出しデータＤａｔａ＿Ｏｕｔ＿Ａを出力し、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂが入力されると、Ｌレベルの読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。
Note that when reading data in the normal mode, the
なお、図５に示す不良情報格納部９０ａ、及びデータ固定部９０ｂの構成は、図６に示す構成であってもよい。図６は、ＰＢ ユニットの内部の他の回路構成を示す図である。
なお、図６において図５と同一の部分には同一の符号を付し、その説明を省略する。
図６において、不良情報格納部９０ａついては図５に示すものと同じ構成だが、データ固定部９０ｂについては、データ固定部９０ｂ’としている。なお、不良情報格納部９０ａついて、接続点Ｎ４に現れる信号を欠陥信号ｎＰＢ＿Ｄｅｆｅｃｔとしている。
データ固定部９０ｂ’は、トランジスタ６１ｃのみから構成される。トランジスタ６１ｃは、ソースがＥＣＣ Ｂｕｓ（第１のデータバス）に接続されている。また、これにより、トランジスタ６１ｂは、ドレインが読み出し信号ＲＤの配線に接続され、ゲートが選択信号Ｓｅｌ＿Ｂの配線に接続され、ソースがトランジスタ６１ｃのドレインに接続されている。
The configuration of the defect
In FIG. 6, the same parts as those in FIG.
In FIG. 6, the defect
The
この構成により、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＬレベルとなるので、トランジスタ６１ｃがオフとなり、読み出し信号ＲＤのＥＣＣ Ｂｕｓ＿１への伝送パスが断たれることになる。このため、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂは、Ｐｕｌｌ Ｕｐ回路によりＨレベルに固定される。一方、ＰＢ制御回路６０に接続されるビット線等に不良がない場合、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔはＨレベルとなり、トランジスタ６１ｃが常時オンとなる。これにより、読み出し信号ＲＤ、つまりメモリセルトランジスタのデータを、ＥＣＣ Ｂｕｓ＿１へ読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂとして読み出すことができる。
データ固定部９０ｂ’は、図６に示すデータ固定部９０ｂと比較して、読み出し信号ＲＤの配線とＥＣＣ Ｂｕｓ＿１との間で、トランジスタ６１ｂとトランジスタ６１ｃとが
直列回路となるが、アンド回路を不要とできるメリットがある。
With this configuration, when the bit line connected to the
Compared with the
また、図６に示すデータ固定部９０ｂ’において、例えばトランジスタ６１ｃを、読み出し信号ＲＤの配線とトランジスタ６１ａ、及びトランジスタ６１ｂのドレインとの間、すなわち読み出し信号ＲＤの配線とＰＢ制御回路６０との間に挿入する。このようにすれば、ＰＢ制御回路６０は、通常モードで選択信号Ｓｅｌ＿Ａが入力されると、Ｄａｔａ Ｂｕｓ＿１に固定レベル（Ｈレベル）の読み出しデータＤａｔａ＿Ｏｕｔ＿Ａを出力する。一方、ＰＢ制御回路６０は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂが入力されると、Ｈレベルの読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂを出力するデータ固定回路として動作する。
以上のような回路構成により、ＰＢ制御回路６０に接続されるビット線等に不良が有る場合、データＤａｔａ＿Ｏｕｔ＿ＡまたはＢデータＤａｔａ＿Ｏｕｔ＿ＢをＬレベルまたはＨレベルの固定値とすることができる。
In the
With the circuit configuration as described above, when a bit line connected to the
図５に戻って、ＰＢ制御回路６０の書き込み部は、インバータ回路６２、インバータ回路６３、ナンド回路６４、ナンド回路６５、オア回路６６、インバータ回路６７、スイッチ６８、及びスイッチ６９から構成される。
インバータ回路６２は、論理反転回路であり、出力端子が書き込み信号ＤＩの配線に接続され、入力端子がナンド回路６４の出力端子に接続される。インバータ回路６３は、論理反転回路であり、出力端子が書き込み信号ｎＤＩの配線に接続され、入力端子がナンド回路６５の出力端子に接続される。
Returning to FIG. 5, the writing unit of the
The
ナンド回路６４は、３入力１出力の否定的論理積回路であり、第１入力端子が書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅの配線に接続され、第２入力端子がオア回路６６の出力端子に接続され、第３入力端子がインバータ回路６７の出力端子に接続される。また、ナンド回路６４の出力端子は、インバータ回路６２の入力端子に接続される。
ナンド回路６５は、３入力１出力の否定的論理積回路であり、第１入力端子が書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅの配線に接続され、第２入力端子がオア回路６６の出力端子に接続され、第３入力端子がスイッチ６８の第１入出力端子、及びスイッチ６９の第１入出力端子に接続される。また、ナンド回路６５の出力端子は、インバータ回路６３の入力端子に接続される。
The
The
オア回路６６は、２入力１出力の論理和回路であり、第１入力端子がアンド回路７１の出力に接続され、第２入力端子が選択信号Ｓｅｌ＿Ａの配線に接続される。また、オア回路６６の出力端子は、ナンド回路６４の第２入力端子、及びナンド回路６５の第２入力端子に接続される。アンド回路７１は、選択信号Ｓｅｌ＿Ｂと欠陥信号ｎＰＢ＿Ｄｅｆｅｃｔとの論理積を演算する。これにより、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＨレベルの場合（不良でない場合）は、選択信号Ｓｅｌ＿ＢがＨレベルになることにより、ナンド回路６５の第２入力端子がＨレベルとなり、書き込みの条件の１つを満たすことができる。一方、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＬレベルの場合（不良ページバッファである）は選択信号Ｓｅｌ＿Ｂの動作モードにおいて、ナンド回路６５の第２入力端子がＨレベルになることはなく、書き込みが行われなくなる。
インバータ回路６７は、論理反転回路であり、入力端子がスイッチ６８の第１入出力端子、及びスイッチ６９の第１入出力端子に接続され、出力端子がナンド回路６４の第３入力端子に接続される。
The OR
The
スイッチ６８は、双方向に信号を伝達するスイッチであり、第１入出力端子がインバータ回路６７の入力端子、及びナンド回路６５の第３入力端子に接続され、第２入出力端子がＤａｔａ Ｂｕｓに接続される。
スイッチ６９は、双方向に信号を伝達するスイッチであり、第１入出力端子がインバータ回路６７の入力端子、及びナンド回路６５の第３入力端子に接続され、第２入出力端子がＥＣＣ Ｂｕｓに接続される。なお、上記双方向スイッチがどちらも非選択の場合にインバータ回路６７の入力が不定にならないように、インバータ回路６７の入力がＰＭＯＳトランジスタによりＰｕｌｌ Ｕｐ（プルアップ）処理される。
The
The
以上の構成により、ＰＢ制御回路６０の書き込み部は、ＥＣＣモード（第１の動作モード）のデータ書き込み時において、書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅがＨレベルに、選択信号Ｓｅｌ＿ＢがＨレベルになると、スイッチ６９がオンする。これにより、ＰＢ制御回路６０の書き込み部は、ＥＣＣ Ｂｕｓから入力されるデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ｂのレベルに応じて、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させる。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＬレベル（データ０）のとき、書き込み信号ＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｌレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ０が書き込まれる。
With the above configuration, the writing unit of the
一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＢがＨレベル（データ１）のとき、書き込み信号ｎＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｈレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ１が書き込まれる。
On the other hand, when the data write signal Data_In_B is at the H level (data 1), the write signal nDI is changed to the H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes H level, and
また、ＰＢ制御回路６０の書き込み部は、通常モード（第２の動作モード）のデータ書き込み時において、書き込みイネーブル信号ｆＤｉｎＥｎａｂｌｅがＨレベルに、選択信号Ｓｅｌ＿ＡがＨレベルになると、スイッチ６８がオンする。これにより、ＰＢ制御回路６０の書き込み部は、Ｄａｔａ Ｂｕｓから入力されるデータ書き込み信号Ｄａｔａ＿Ｉｎ＿Ａのレベルに応じて、書き込み信号ＤＩ、及び書き込み信号ｎＤＩのいずれか一方をＬレベルからＨレベルに変化させる。具体的には、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＡがＬレベル（データ０）のとき、書き込み信号ＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｌレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ０が書き込まれる。
In the writing unit of the
一方、データ書き込み信号Ｄａｔａ＿Ｉｎ＿ＡがＨレベル（データ１）のとき、書き込み信号ｎＤＩをＨレベルに変化させる。これにより、ビット内部回路５０＿０〜５０＿７のうち、いずれか１つのビット内部回路のＤａｔａ＿ｉが、Ｈレベルになり、その後のプログラム処理により、メモリセルトランジスタにデータ１が書き込まれる。
On the other hand, when the data write signal Data_In_A is at the H level (data 1), the write signal nDI is changed to the H level. Thereby, Data_i of any one of the bit internal circuits 50_0 to 50_7 becomes H level, and
このように、ＰＢ制御回路６０は、ページバッファ１０２のＰＢユニットを構成するビット内部回路５０＿０〜５０＿７のうち、選択信号ＤＩＯ＜ｉ＞により選択されたビット内部回路にビット線を介して接続されるメモリセルトランジスタと、データバス（第１のデータバス、および第２のデータバス）との間のデータ転送を制御する回路である。
As described above, the
また、上述した読み出し信号ＲＤの配線、書き込み信号ＤＩの配線、及び書き込み信号ｎＤＩの配線（ＩＯ線）は、ＰＢユニットを構成するビット内部回路５０＿０〜５０＿７とＰＢ制御回路６０とを接続する配線であり、これらの配線はＰＢユニットのデータ転送用の入出力配線である。従って、本実施形態において、ＰＢ制御回路６０は、ページバッファ１０２の入出力部と、第１、及び第２のデータバス（ＥＣＣ Ｂｕｓ、Ｄａｔａ Ｂｕｓ）との間で、書き込みデータ、及び読み出しデータを転送する。
Further, the wiring of the read signal RD, the wiring of the write signal DI, and the wiring (IO line) of the write signal nDI described above are wirings that connect the bit internal circuits 50_0 to 50_7 and the
図４（ａ）に戻って、以上のＰＢ制御回路６０の構成により、ＰＢ ４ＩＯユニット３０＿０は次に説明する動作を実行する。
ＰＢ ４ＩＯ ユニット３０＿０は、Ｈレベルの選択信号Ｓｅｌ＿Ａ＜０＞がカラムコーディング回路１０３から入力されると、４本分のページバッファの入出力線（図５に示すデータ読み出し線ＲＤ；ＩＯ線ＩＯ＿０〜ＩＯ＿３とする）を、４ビット分のＤａｔａ Ｂｕｓ（ここではデータバスＤａｔａ＿Ａ＜３：０＞とする）にそれぞれ接続する。これにより、ＰＢ ４ＩＯ ユニット３０＿０は、データバスＤａｔａ＿Ａ＜３：０＞にデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜０＞〜Ａ＜３＞（以下、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ａ＜３：０＞とする）を出力する。
Returning to FIG. 4A, the PB 4IO unit 30_0 executes the operation described below by the configuration of the
When the H level selection signal Sel_A <0> is input from the
また、ＰＢ ４ＩＯ ユニット３０＿０は、Ｈレベルの選択信号Ｓｅｌ＿Ｂ＜０＞がＥＣＣカラムコーディング回路１０８から入力されると、４本分のページバッファの入出力線ＩＯ線ＩＯ＿０〜ＩＯ＿３を、４ビット分のＥＣＣ Ｂｕｓ（ここでは、データバスＤａｔａ＿Ｂ＜３：０＞とする）にそれぞれ接続する。これにより、ＰＢ ４ＩＯ ユニット３０＿０は、データバスＤａｔａ＿Ｂ＜３：０＞にデータ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜０＞〜Ｂ＜３＞（以下、データ読み出し信号Ｄａｔａ＿Ｏｕｔ＿Ｂ＜３：０＞とする）を出力する。
In addition, when the H level selection signal Sel_B <0> is input from the ECC
図３に戻って、以上のＰＢ ４ＩＯユニット３０＿０の構成により、図３に示すデータ読み出し動作において、ページバッファ１０２、及びカラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８（ここでは、データ読み出しモデルとする）は、次に説明する動作を実行する。
なお、図３に示すＰＢ ４ＩＯユニット３０＿１〜３０＿９に接続されるページバッファの入出力線（図５、及び図６に示すデータ読み出し線ＲＤ）を、これらのＰＢ ４ＩＯユニットの順番に、それぞれ次のように呼ぶ。すなわち、ＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ線ＩＯ＿８〜ＩＯ＿１１、ＩＯ線ＩＯ＿１２〜ＩＯ＿１５、ＩＯ線ＩＯ＿１６〜ＩＯ＿１９、ＩＯ線ＩＯ＿２０〜ＩＯ＿２３、ＩＯ線ＩＯ＿２４〜ＩＯ＿２７、ＩＯ線ＩＯ＿２８〜ＩＯ＿３１、ＩＯ線ＩＯ＿３２〜ＩＯ＿３５、ＩＯ線ＩＯ＿３６〜ＩＯ＿３９とする。
また、Ｄａｔａ Ｂｕｓは、８ビット幅のバスであり、これらをデータバスＤａｔａ＿Ａ＜７：０＞とする。また、ＥＣＣ Ｂｕｓは、２０ビット幅のバスであり、これらをデータバスＤａｔａ＿Ｂ＜１９：０＞とする。
Returning to FIG. 3, with the above-described configuration of the PB 4IO unit 30_0, in the data read operation shown in FIG. 3, the
Note that the page buffer input / output lines (data read lines RD shown in FIGS. 5 and 6) connected to the PB 4IO units 30_1 to 30_9 shown in FIG. Call it like this. That is, IO lines IO_4 to IO_7, IO lines IO_8 to IO_11, IO lines IO_12 to IO_15, IO lines IO_16 to IO_19, IO lines IO_20 to IO_23, IO lines IO_24 to IO_27, IO lines IO_28 to IO_31, IO lines IO_32 to IO_35, The IO lines are IO_36 to IO_39.
Data Bus is an 8-bit bus, which is a data bus Data_A <7: 0>. The ECC Bus is a 20-bit bus, and these are data bus Data_B <19: 0>.
通常モード（第２の動作モード）では、カラムコーディング回路１０３は、選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の５つのカラムアドレスのうち１つのカラムアドレスをＨレベル、残りの４つのカラムアドレスをＬレベルに維持して、データ読み出しモデルに対して出力する。
例えば、通常モードにおいて、選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の順番に、選択信号を５回、データ読み出しモデルに与えると、次のようにＩＯ線ＩＯ＿０〜ＩＯ＿３９の４０ビットのデータがデータバスＤａｔａ＿Ａ＜７：０＞に順次読み出される。
In the normal mode (second operation mode), the
For example, when the selection signal is given to the data read model five times in the order of the selection signals Sel_A <0> to Sel_A <4> in the normal mode, the 40-bit data of the IO lines IO_0 to IO_39 is data as follows: The data is sequentially read to the bus Data_A <7: 0>.
選択信号Ｓｅｌ＿Ａ＜０＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿０、及びＰＢ ４ＩＯユニット３０＿１は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿０〜ＩＯ＿７とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿０、及びＰＢ ４ＩＯユニット３０＿１は、データバスＤａｔａ＿Ａ＜７：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿０〜ＩＯ＿７のデータ）を出力する。
When the selection signal Sel_A <0> becomes H level, in the PB 4IO unit 30_0 and the PB 4IO unit 30_1, the transistor 61a in each
次に、選択信号Ｓｅｌ＿Ａ＜１＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿２、及びＰＢ ４ＩＯユニット３０＿３は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿８〜ＩＯ＿１５とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿２、及びＰＢ ４ＩＯユニット３０＿３は、データバスＤａｔａ＿Ａ＜７：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿８〜ＩＯ＿１５のデータ）を出力する。
Next, when the selection signal Sel_A <1> becomes H level, the PB 4IO unit 30_2 and the PB 4IO unit 30_3 turn on the transistors 61a in the respective
次に、選択信号Ｓｅｌ＿Ａ＜２＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿４、及びＰＢ ４ＩＯユニット３０＿５は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿１６〜ＩＯ＿２３とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿４、及びＰＢ ４ＩＯユニット３０＿５は、データバスＤａｔａ＿Ａ＜７：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿１６〜ＩＯ＿２３のデータ）を出力する。
Next, when the selection signal Sel_A <2> is set to the H level, in the PB 4IO unit 30_4 and the PB 4IO unit 30_5, the transistor 61a in each
次に、選択信号Ｓｅｌ＿Ａ＜３＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿６、及びＰＢ ４ＩＯユニット３０＿７は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿２４〜ＩＯ＿３１とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿６、及びＰＢ ４ＩＯユニット３０＿７は、データバスＤａｔａ＿Ａ＜７：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿２４〜ＩＯ＿３１のデータ）を出力する。
Next, when the selection signal Sel_A <3> becomes H level, the PB 4IO unit 30_6 and the PB 4IO unit 30_7 turn on the transistors 61a in the respective
最後に、選択信号Ｓｅｌ＿Ａ＜４＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿８、及びＰＢ ４ＩＯユニット３０＿９は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンし、ＩＯ線ＩＯ＿３２〜ＩＯ＿３９とデータバスＤａｔａ＿Ａ＜７：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿８、及びＰＢ ４ＩＯユニット３０＿９は、データバスＤａｔａ＿Ａ＜７：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ＜７：０＞（ＩＯ線ＩＯ＿３２〜ＩＯ＿３９のデータ）を出力する。
Finally, when the selection signal Sel_A <4> becomes H level, the PB 4IO unit 30_8 and the PB 4IO unit 30_9 turn on the transistors 61a in the respective
このようにして、選択信号Ｓｅｌ＿Ａを５回、データ読み出しモデルに供給すると、ＰＢ ４ＩＯユニット３０＿０〜３０＿９は、ＰＢ制御回路６０により、ＩＯ線ＩＯ＿０〜ＩＯ＿３９を８本ずつ、データバスＤａｔａ＿Ａ＜７：０＞に接続する。これにより、合計４０ビットのメモリセルトランジスタの記憶するデータを、ビット線、及びＩＯ線ＩＯ＿０〜ＩＯ＿３９を介してＤａｔａ Ｂｕｓに読み出すことができる。
In this way, when the selection signal Sel_A is supplied to the data read model five times, the PB 4IO units 30_0 to 30_9 use the
また、ＥＣＣモード（第１の動作モード）では、ＥＣＣカラムコーディング回路１０８は、選択信号Ｓｅｌ＿Ｂ＜０＞〜Ｓｅｌ＿Ｂ＜１＞の２つのカラムアドレスのうち１つのカラムアドレスをＨレベル、残りの１つのカラムアドレスをＬレベルに維持して、データ読み出しモデルに対して出力する。
例えば、ＥＣＣモードにおいて、選択信号Ｓｅｌ＿Ｂ＜０＞〜Ｓｅｌ＿Ｂ＜１＞の順番に、選択信号を２回、データ読み出しモデルに与えると、次のようにＩＯ線ＩＯ＿０〜ＩＯ＿３９の４０ビットのデータがデータバスＤａｔａ＿Ｂ＜１９：０＞に順次読み出される。
In the ECC mode (first operation mode), the ECC
For example, in the ECC mode, when the selection signal is given to the data read model twice in the order of the selection signals Sel_B <0> to Sel_B <1>, the 40-bit data of the IO lines IO_0 to IO_39 is data as follows: The data is sequentially read to the bus Data_B <19: 0>.
選択信号Ｓｅｌ＿Ｂ＜０＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿０、３０＿２、３０＿４、３０＿６、及び３０＿８は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ｂがオンする。ＰＢ ４ＩＯユニット３０＿０、３０＿２、３０＿４、３０＿６、及び３０＿８は、それぞれＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５とデータバスＤａｔａ＿Ｂ＜１９：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿０、３０＿２、３０＿４、３０＿６、及び３０＿８は、データバスＤａｔａ＿Ｂ＜１９：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂ＜１９：０＞（ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータ）を出力する。
When the selection signal Sel_B <0> becomes H level, in the PB 4IO units 30_0, 30_2, 30_4, 30_6, and 30_8, the
次に、選択信号Ｓｅｌ＿Ｂ＜１＞がＨレベルになると、ＰＢ ４ＩＯユニット３０＿１、３０＿３、３０＿５、３０＿７、及び３０＿９は、それぞれのＰＢ制御回路６０におけるトランジスタ６１ａがオンする。ＰＢ ４ＩＯユニット３０＿１、３０＿３、３０＿５、３０＿７、及び３０＿９は、それぞれＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ＿１２〜ＩＯ＿１５、ＩＯ＿２０〜ＩＯ＿２３、ＩＯ＿２８〜ＩＯ＿３１、ＩＯ＿３６〜ＩＯ＿３９とデータバスＤａｔａ＿Ｂ＜１９：０＞とを接続する。これにより、ＰＢ ４ＩＯユニット３０＿１、３０＿３、３０＿５、３０＿７、及び３０＿９は、データバスＤａｔａ＿Ｂ＜１９：０＞に、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂ＜１９：０＞（ＩＯ線ＩＯ＿４〜ＩＯ＿７、ＩＯ＿１２〜ＩＯ＿１５、ＩＯ＿２０〜ＩＯ＿２３、ＩＯ＿２８〜ＩＯ＿３１、ＩＯ＿３６〜ＩＯ＿３９のデータ）を出力する。
Next, when the selection signal Sel_B <1> becomes H level, in the PB 4IO units 30_1, 30_3, 30_5, 30_7, and 30_9, the transistor 61a in each
このようにして、選択信号Ｓｅｌ＿Ｂを２回、データ読み出しモデルに供給すると、ＰＢ ４ＩＯユニット３０＿０〜３０＿９は、ＰＢ制御回路６０により、ＩＯ線ＩＯ＿０〜ＩＯ＿３９を２０本ずつ、データバスＤａｔａ＿Ｂ＜１９：０＞に接続する。これにより、合計４０ビットのメモリセルトランジスタの記憶するデータを、ビット線、及びＩＯ線ＩＯ＿０〜ＩＯ＿３９を介してＥＣＣ Ｂｕｓに読み出すことができる。
例えば、通常モードでは、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータは、選択信号を５回与えなければ、Ｄａｔａ Ｂｕｓに読み出すことができなかった。これに対して、ＥＣＣモードでは、選択信号を１回与えれば（選択信号Ｓｅｌ＿Ｂ＜０＞を与えれば）、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５のデータを、ＥＣＣ Ｂｕｓに読み出すことができる。
When the selection signal Sel_B is supplied to the data read model twice in this manner, the PB 4IO units 30_0 to 30_9 use the
For example, in the normal mode, the data of the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35 cannot be read to the data bus unless the selection signal is given five times. On the other hand, in the ECC mode, if the selection signal is given once (if the selection signal Sel_B <0> is given), the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, IO_32 to IO_35 Data can be read into ECC Bus.
また、図８は、図１に示すページバッファ１０２、カラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８に対応する部分のデータ書き込み動作を説明するための図である。
データ書き込み動作においても、ＰＢ ４ＩＯユニット３０＿０の動作により、ページバッファ１０２、及びカラムコーディング回路１０３、及びＥＣＣカラムコーディング回路１０８（ここでは、データ書き込みモデルとする）は、データ書き込み動作を実行する。
データ書き込みモデルでは、データの転送を図３に示す方向と逆方向に処理を行なうだけであるので、詳細な説明は省略する。
FIG. 8 is a diagram for explaining a data write operation in a portion corresponding to the
Also in the data write operation, the
In the data writing model, only data transfer is performed in the direction opposite to that shown in FIG.
データ書き込みモデルでは、例えば、通常モードでは、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５へ与えるデータは、選択信号を５回与えなければ、Ｄａｔａ Ｂｕｓから書き込むことができなかった。これに対して、ＥＣＣモードでは、選択信号を１回与えれば（選択信号Ｓｅｌ＿Ｂ＜０＞を与えれば）、ＩＯ線ＩＯ＿０〜ＩＯ＿３、ＩＯ＿８〜ＩＯ＿１１、ＩＯ＿１６〜ＩＯ＿１９、ＩＯ＿２４〜ＩＯ＿２７、ＩＯ＿３２〜ＩＯ＿３５へ与えるデータを、ＥＣＣ Ｂｕｓから書き込むことができる。 In the data writing model, for example, in the normal mode, data to be given to the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35 is written from the Data Bus unless the selection signal is given five times. I couldn't. On the other hand, in the ECC mode, if the selection signal is given once (if the selection signal Sel_B <0> is given), to the IO lines IO_0 to IO_3, IO_8 to IO_11, IO_16 to IO_19, IO_24 to IO_27, and IO_32 to IO_35. The given data can be written from ECC Bus.
このように、本実施形態のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、第１のデータバス（データバスＤａｔａ＿Ｂ＜１９：０＞）と、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられる第２のデータバス（データバスＤａｔａ＿Ａ＜７：０＞）と、を備える。また、ＮＡＮＤ型フラッシュメモリ１０は、データ転送部（ＰＢ ４ＩＯユニット３０＿０〜３０＿９各々におけるＰＢ制御回路６０）を備える。データ転送部は、第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送する。一方、データ転送部は、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線と、第２のデータバスと、を接続してデータを転送する。
As described above, the NAND flash memory 10 (semiconductor memory device) of the present embodiment includes the first data bus (data bus Data_B <19: 0>) and a different number from the first data bus. And a second data bus (data bus Data_A <7: 0>) provided independently of one data bus. The
また、ビット線を、ｎ（ｎはｐとｑの公倍数であり、ｐ、及びｑはｐ＞ｑである自然数）本のビット線とすると、次の構成となっている。すなわち、第１のデータバスはｐ本であり、第２のデータバスはｑ本であって、データ転送部は、第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、一方、第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う。 Further, when the bit lines are n (n is a common multiple of p and q, and p and q are natural numbers where p> q), the configuration is as follows. That is, there are p first data buses, q second data buses, and the data transfer unit receives (n / p) address signals in the first operation mode. And p bit lines and p first data buses are connected, while in the second operation mode, when (n / q) address signals are input, q bit lines are connected. Are connected to the second data bus.
また、ＮＡＮＤ型フラッシュメモリ１０は、メモリアレイ１０１と、メモリアレイ１０１からページ単位でデータを読み出し、メモリアレイ１０１から読み出された読み出しデータを格納するページバッファ１０２を備える。また、ＮＡＮＤ型フラッシュメモリ１０は、ページバッファ１０２から転送された読み出しデータに対して誤りを訂正し、この訂正された読み出しデータをページバッファ１０２に書き戻すＥＣＣ回路１０７（ＥＣＣ部）と、ページバッファに書き戻された読み出しデータを出力するＩ／Ｏパッド１０６（インターフェース部）と、を備える。このＥＣＣ Ｂｕｓは、ＥＣＣ回路１０７に接続され、Ｄａｔａ Ｂｕｓは、Ｉ／Ｏパッド１０６に接続される。
The
また、ＮＡＮＤ型フラッシュメモリ１０において、ページバッファ１０２は、Ｉ／Ｏパッド１０６に入力された書き込みデータを格納し、ＥＣＣ回路１０７は、ページバッファから転送された書き込みデータに対してパリティデータを生成し、パリティデータ及び書き込みデータをページバッファに書き戻す。
In the
これにより、ページバッファ１０２から複数のデータバス（本実施形態ではＥＣＣ Ｂｕｓ、Ｄａｔａ Ｂｕｓ）を用意し、それぞれについて独立したカラムコーディング（Ｃｏｌｕｍｎ Ｃｏｄｉｎｇ）、すなわちアドレス制御を可能にすることができる。
本実施形態では、ページバッファ１０２の入出力線（上記例で言えばＩＯ＿０〜ＩＯ＿３９）から、すなわちページバッファに直結した部分から独立なデータバスの構成、および独立なアドレス制御としているところが特徴である。
そのため、本実施形態における半導体記憶装置では、以下に述べる特徴的な効果を奏することができる。
Thus, a plurality of data buses (ECC Bus and Data Bus in this embodiment) are prepared from the
The present embodiment is characterized in that the data bus configuration is independent from the input / output lines (IO_0 to IO_39 in the above example) of the
Therefore, the semiconductor memory device according to this embodiment can exhibit the following characteristic effects.
（１）第１の動作モード（本実施形態ではＥＣＣモード）において、バス幅を広げ、高速化できる。
本実施形態の説明では、１回のカラムアドレス入力により、第２の動作モード（通常モード）では、Ｄａｔａ Ｂｕｓに８ビットのデータを転送し、ＥＣＣモードでは２０ビットのデータを転送する場合に説明した。このように、Ａｄｄｒｅｓｓ＿Ｂの入力（選択信号Ｓｅｌ＿ＢのＰＢ制御回路６０への入力）次第では、すなわちページバッファ１０２へのカラムコーディング次第では、簡単にバス幅を広げることができる。例えば、１０２４個のＰＢユニットでカラムアドレスを２アドレスとすれば、ＥＣＣモードではＥＣＣ Ｂｕｓを５１２bitのバス幅に広げてデータ転送できる。
また、ページバッファに直結した部分から独立なデータバスの構成、および独立なアドレス制御としている。そのため、従来のように、Ｄａｔａ Ｂｕｓの一部を共有してＥＣＣ回路へデータ転送する場合に比べて、高速なデータ転送が可能になる。
特に、不良のＰＢユニットについては、ＰＢ制御回路６０が固定データをＥＣＣ Ｂｕｓを介してＥＣＣ回路１０７へ転送するので、ＥＣＣ処理においてカラム置換回路１０４で救済処理した後のデータをＥＣＣ Ｂｕｓを介してＥＣＣ回路１０７に転送する必要はなくなる。そのため、バス幅の拡大されたＥＣＣ Ｂｕｓの径路にカラム置換回路１０４を配置する必要が無くなる。このため、カラム置換回路１０４での救済処理に要する時間だけ、ＥＣＣ処理の際のページバッファからＥＣＣ回路へのデータ転送の時間を短縮できる。また、ＥＣＣ処理に際してＤａｔａ Ｂｕｓ（第２のデータバス）のバス幅を拡大する必要はないので、カラム置換回路１０４の回路規模の増大を抑制できる。
(1) In the first operation mode (ECC mode in this embodiment), the bus width can be increased and the speed can be increased.
In the description of the present embodiment, a case where 8-bit data is transferred to Data Bus in the second operation mode (normal mode) and 20-bit data is transferred in the ECC mode by one column address input. did. As described above, depending on the input of Address_B (input of the selection signal Sel_B to the PB control circuit 60), that is, depending on the column coding to the
In addition, the data bus is independent from the portion directly connected to the page buffer, and the address control is independent. Therefore, as compared with the conventional case, data transfer can be performed at a higher speed than when a part of Data Bus is shared to transfer data to the ECC circuit.
In particular, for a defective PB unit, the
（２）アドレス制御、アドレスマップの自由度の向上
本実施形態の説明では、通常モードにおいて、１つのカラムアドレスで８ビットのデータ転送する際、例えばＰＢ ４ＩＯユニット３０＿０、と３０＿１に選択信号Ｓｅｌ＿Ａ＜０＞を供給して、ＩＯ線ＩＯ＿０〜ＩＯ＿７のデータをＤａｔａ Ｂｕｓに転送した。これに対して、ＥＣＣモードでは、ＰＢ ４ＩＯユニット３０＿０、と３０＿１に選択信号Ｓｅｌ＿Ｂ＜０＞、Ｓｅｌ＿Ｂ＜１＞と別々のアドレスを割り当てて、全アドレスについて一括でＥＣＣ回路にデータ転送をすることができる。例えば、通常データとパリティデータとが、通常モードにおいて選択信号Ｓｅｌ＿Ａの異なるアドレスに割り付けられていた場合であっても、ＥＣＣモードにおいて選択信号Ｓｅｌ＿Ｂの同じアドレスに割り付けることができ、通常データとパリティデータを一括してＥＣＣ回路に入力することができる。このように、第２の動作モードにおけるアドレス制御が第１の動作モードにおけるアドレス制御に対して独立性が非常に高く、アドレスマップの自由度を高くすることができる。
(2) Improving the degree of freedom of address control and address map In the description of this embodiment, when transferring 8-bit data with one column address in the normal mode, for example, the selection signal Sel_A <is sent to the PB 4IO units 30_0 and 30_1 0> is supplied, and the data of the IO lines IO_0 to IO_7 is transferred to the Data Bus. On the other hand, in the ECC mode, the selection signals Sel_B <0> and Sel_B <1> and different addresses are assigned to the PB 4IO units 30_0 and 30_1, and data is transferred to the ECC circuit for all addresses at once. it can. For example, even when normal data and parity data are assigned to different addresses of the selection signal Sel_A in the normal mode, they can be assigned to the same address of the selection signal Sel_B in the ECC mode. Can be collectively input to the ECC circuit. Thus, the address control in the second operation mode is very independent of the address control in the first operation mode, and the degree of freedom of the address map can be increased.
また、通常モードではカラムアドレスは選択信号Ｓｅｌ＿Ａ＜０＞〜Ｓｅｌ＿Ａ＜４＞の５つに対し、ＥＣＣモードではカラムアドレスは選択信号Ｓｅｌ＿Ｂ＜０＞、Ｓｅｌ＿Ｂ＜１＞の２つとなった。このことは、通常モードにおける規格（Ｕｓｅｒ Ｓｐｅｃ）では、カラムアドレスが２のｎ乗でない（所謂きりのよくない）値で定められていたとしても、ＥＣＣモードではアドレス空間を２のｎ乗などのきりのよい単位空間へ変換可能であることを意味している。
これにより、ＥＣＣ回路１０７のコード構成、たとえばコード長をいくつにするか、積符号化する場合のコード長構成の最適化などの過程において、自由度をもって設計することができ、より最適なパフォーマンスを引き出すことができる。
In the normal mode, the column address has five selection signals Sel_A <0> to Sel_A <4>, whereas in the ECC mode, the column address has two selection signals Sel_B <0> and Sel_B <1>. This means that even if the column address is defined by a value that is not 2 to the nth power (so-called unsatisfactory) in the standard (User Spec) in the normal mode, the address space is set to a power of 2n in the ECC mode. It means that it can be converted into a unit space with a good quality.
As a result, the code configuration of the
（３）設計変更の容易化
またＥＣＣ回路を内蔵した製品を設計する場合、仮に当該製品の派生製品であってＥＣＣ回路の内蔵が不要な製品を別途設計するような場合、データバス（ＥＣＣバス）、アドレス制御に係るカラムコーディング回路がＥＣＣモードと通常モードでは独立している。これにより、ＥＣＣモードに係る回路と通常モードに係る回路の切り分けが明確であるため、不要なＥＣＣモードに係る回路の削減が容易となり、設計変更が容易になる。
(3) Ease of design change When designing a product incorporating an ECC circuit, if a product that is a derivative product of the product and does not require the incorporation of an ECC circuit is designed separately, a data bus (ECC bus) ), The column coding circuit for address control is independent in the ECC mode and the normal mode. Thereby, since the separation between the circuit related to the ECC mode and the circuit related to the normal mode is clear, it is easy to reduce the circuits related to the unnecessary ECC mode, and the design change is facilitated.
続いて、図１に示すＮＡＮＤ型フラッシュメモリの第１の動作モード、及び第２の動作モードでの動作について、ページバッファ１０２の概略構成、及び動作フローチャートを参照して説明する。図９は、ページバッファ１０２を構成する各ページバッファを説明するための図である。また、図１０は、ページバッファ１０２の動作を説明するためのフローチャートである。
図９（ａ）には、ページバッファ１０２を構成するＭａｉｎ Ｄａｔａ（通常データ）用のページバッファ１０２ａ、Ｃｏｌｕｍｎ Ｒｅｐａｉｒ ｆｏｒ Ｍａｉｎ Ｄａｔａ（通常データの置換データ）用のページバッファ１０２ｂを模式的に示している。また、図９（ａ）には、ＥＣＣ Ｐａｒｉｔｙ（パリティデータ）用のページバッファ１０２ｃ、及びＰａｒｉｔｙ’ｓ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ（パリティデータの置換データ）用のページバッファ１０２ｄを模式的に示している。
図９（ａ）には、これらページバッファ１０２ａ〜１０２ｄを構成するＰＢ ユニット（図５、及び図６に示すＰＢ制御回路６０、及びビット内部回路５０＿０〜５０＿７を単位とする回路）に番号を付して示している。この番号は、図４（ｂ）に示すＣｏｄｅｌｉｎｎｇ、すなわちＰＢ ユニットの位置を示す選択信号Ｓｅｌ＿Ａの番号である。
Next, operations in the first operation mode and the second operation mode of the NAND flash memory shown in FIG. 1 will be described with reference to a schematic configuration of the
FIG. 9A schematically shows a
In FIG. 9A, numbers are assigned to the PB units (the
すなわち、ページバッファ１０２ａは、通常データ用のＰＢ ユニットとして、２５６個のＰＢ ユニット０〜ＰＢ ユニット２５５を有し、ページバッファ１０２ｂは、通常データの置換用のＰＢ ユニットとして８個のＰＢ ユニット２５６〜ＰＢ ユニット２６３を有する。
また、ページバッファ１０２ｃは、パリティデータ用のＰＢ ユニットとして、３６個のＰＢ ユニット２６４〜ＰＢ ユニット２９９を有し、ページバッファ１０２ｄは、パリティデータの置換用のＰＢ ユニットとして８個のＰＢ ユニット３００〜ＰＢ ユニット３０７を有する。
That is, the
The
また、ここでは、図９（ｂ）に示す様に、ページバッファ１０２ａのＰＢ ユニット１に接続される８本のビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｂのＰＢ ユニット２５６に置換される例を示している。また、図９（ｂ）では、ページバッファ１０２ｃのＰＢ ユニット２６５に接続される８本ビット線、或いは当該８本のビット線に接続されるメモリセルトランジスタに不良があった場合に、ページバッファ１０２ｄのＰＢ ユニット３００に置換される例を示している。
なお、図９（ｂ）において斜線を施して示しているページバッファ１０２ｂにおけるＰＢ ユニット２５７〜２６３は使用されないので、これらはカラム置換回路１０４の制御によりカラムコーディング回路１０３が選択することはなく、すなわち不活性状態となっている。また、同じく図９（ｂ）において斜線を施して示しているページバッファ１０２ｄにおけるＰＢ ユニット３０１〜３０７は使用されないので、これらはパリティカラム置換回路１０５の制御によりＥＣＣカラムコーディング回路１０８が選択することはなく、すなわち不活性状態となっている。
Further, here, as shown in FIG. 9B, there are defects in the eight bit lines connected to the
Since the
また、ページバッファ１０２ａにおけるＰＢ ユニット１は、通常モードでは選択されず、置換先のＰＢ ユニット２５６が選択信号Ｓｅｌ＿Ａにより選択される。これにより、読み出しデータＤａｔａ＿Ｏｕｔ＿Ａ（ＰＢ ユニット１から読み出すはずのデータ）が、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３（第２のデータバス）を介してＩ／Ｏパッド１０６から出力される。また、通常モードでは、書き込みデータがＩ／Ｏパッド１０６から入力されると、Ｄａｔａ Ｂｕｓ＿３、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿１を介してＰＢ ユニット２５５に、書き込みデータＤａｔａ＿Ａ＿Ｉｎ（ＰＢ ユニット１に書き込むはずのデータ）として入力される。このように、ユーザがカラムアドレスを供給して使用できるページバッファの領域はページバッファ１０２ａのＰＢ ユニット０〜２５５までである。つまり、ページバッファ１０２ｂのＰＢ ユニット２５６〜２６３、ページバッファ１０２ｃのＰＢ ユニット２６４〜２９９、及びページバッファ１０２ｄのＰＢ ユニット３００〜３０７は、ユーザがアクセスすることのできないページバッファの領域である。
Further, the
また、ページバッファ１０２ａにおけるＰＢ ユニット１は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定された読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（第１のデータバス）を介してＥＣＣ回路１０７まで転送され、ＥＣＣ処理に用いられる。また、置換先のＰＢ ユニット２５６も選択信号Ｓｅｌ＿Ｂにより選択され、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７まで転送され、ユーザから見たＰＢ ユニット１の読み出しデータとしてＥＣＣ処理に用いられる。また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット１に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット２５５に、書き込みデータＤａｔａ＿Ａ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータのうちＰＢ ユニット０〜２５５のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ誤りのないデータ（Ｃｌｅａｒ Ｄａｔａ）として読み出される。
The
また、ページバッファ１０２ａにおけるＰＢ ユニット２６５は、ＥＣＣモードで選択信号Ｓｅｌ＿Ｂにより選択され、ＬレベルまたはＨレベルのいずれか一方に固定された読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２（データバスＤａｔａ＿Ｂ）を介してパリティカラム置換回路１０５まで転送される。また、置換先のＰＢ ユニット３００も選択信号Ｓｅｌ＿Ｂにより選択され、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが、ＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介してパリティカラム置換回路１０５まで転送され、置換処理が行われる。こうして、ＰＢ ユニット３００の出力するデータが、ＰＢ ユニット２６５の読み出しデータとしてＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７に転送され、ＥＣＣ処理に用いられる。また、ＥＣＣモードでは、ＥＣＣ処理が終了すると、ＰＢ ユニット２６５に書き戻すべきデータがＥＣＣ Ｂｕｓ＿３を介してパリティカラム置換回路１０５まで転送され、置換処理した後、ＥＣＣ Ｂｕｓ＿２、およびＥＣＣ Ｂｕｓ＿１（第１のデータバス）を介してＰＢ ユニット３００に、書き込みデータＤａｔａ＿Ｂ＿Ｉｎとして入力される。なお、これらのＥＣＣ処理後のデータは、上述の様に、データバスＤａｔａ＿Ａを介して外部へ読み出されることはない。
Further, the
図１０に示すフローチャートを参照して、メモリセルトランジスタへのデータ書き込み動作、メモリセルトランジスタからのデータ読み出し動作について説明する。なお、図１０（ａ）はデータ書込み動作（Ｄａｔａ Ｉｎ）、図１０(ｂ)は、データ読み出し動作（Ｄａｔａ Ｏｕｔ）を、それぞれ示している。また、図１０（ｃ）は、図２に示すランダマイザ、及びＥＣＣ回路１０７におけるデータランダマイズ（Ｄａｔａ Ｒａｎｄｏｍｉｚｅ）、及びエンコード（Ｅｎｃｏｄｅ）処理動作を示している。また、図１０(ｄ)は、ランダマイザ、及びＥＣＣ回路１０７におけるデコード（Ｄｅｃｏｄｅ）、及びデータデランダマイズ（Ｄａｔａ Ｄｅ−Ｒａｎｄｏｍｉｚｅ）処理動作を示している。なお、以下に説明する動作において、図１０（ｃ）に示すエンコード処理、及び図１０（ｄ）に示すデコード処理は、ＥＣＣモード（第１の動作モード）における第１のランダマイズ及びＥＣＣ処理（欠陥ビットに関してＥＣＣ回路により不良救済する処理）である。本実施形態のＮＡＮＤ型フラッシュメモリ１０は、ＥＣＣモードにおいて、第１のランダマイズ及びＥＣＣ処理と、第２のランダマイズ及びＥＣＣ処理（欠陥ビットに関して誤りが発生しないように処理され、ＥＣＣ処理の訂正処理能力を下げない処理）とを切り替えて実行することが可能である。第２のランダマイズ及びＥＣＣ処理の構成、及び動作については後述することとする。ここでは、第１のランダマイズ及びＥＣＣ処理を用いるものとして、また、救済置換処理を中心に、ページバッファ１０２のＥＣＣモードにおける動作の詳細について説明する。
A data write operation to the memory cell transistor and a data read operation from the memory cell transistor will be described with reference to the flowchart shown in FIG. 10A shows a data write operation (Data In), and FIG. 10B shows a data read operation (Data Out). FIG. 10C shows data randomization and encoding processing in the randomizer and
[データ書き込み動作]
ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（ステップＳＴ１）。
次に、通常データの置換が実行される（ステップＳＴ２）。具体的には、カラム置換回路１０４の制御によりカラムコーディング回路１０３は、ＰＢ ユニット１を選択せず、代わりにＰＢ ユニット２５６を選択し、ＰＢ ユニット２５６には外部からのデータが格納される。
[Data write operation]
A user inputs a predetermined command (write command) to the
Next, normal data replacement is executed (step ST2). Specifically, under the control of the
次に、ユーザが所定時間経過後に、プログラム実行コマンド（Ｐｒｏｇｒａｍ Ｅｘｅｃｕｔｕｉｏｎ Ｃｏｍｍａｎｄ）を与える（Ｉｎｖｏｋｅ）と、通常モード（第２の動作モード）であれば、ステップＳＴ６に進みプログラム処理（ページバッファからビット線を介してメモリセルトランジスタへデータを与える）を実行する。ＥＣＣモード（第１の動作モード）であれば、ステップＳＴ５に進みＥＣＣのエンコード処理を実行する。（ステップＳＴ５）。具体的には次の処理を実行する。 Next, when the user gives a program execution command (Program Execution Command) after a predetermined time has passed (Invoke), if it is the normal mode (second operation mode), the process proceeds to step ST6 and program processing (from the page buffer to the bit line). The data is supplied to the memory cell transistor via the. If the mode is the ECC mode (first operation mode), the process proceeds to step ST5, and the ECC encoding process is executed. (Step ST5). Specifically, the following processing is executed.
ここで、図９（ｃ）は、ＥＣＣ処理でのコード構成を示している。ＥＣＣとしてのＤａｔａ部は、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータであり、パリティ部（ＥＣＣ Ｐａｒｉｔｙ）は、ＰＢ ユニット２６４〜ＰＢ ユニット２９９に格納されたデータからなる。なお、ＰＢ ユニット１に書き込むべきデータは、ＰＢ ユニット２５６に書き込まれて格納され、ＰＢ ユニット１以外のＰＢ ユニット０、ＰＢ ユニット２〜２５５には、それぞれに接続されるビット線を介してメモリセルトランジスタが記憶するデータが読み出されて格納されている。
ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ３１）。
Here, FIG. 9C shows a code configuration in the ECC process. The Data part as ECC is data stored in the
The data stored in the
なお、このとき、上述したように、ランダマイザ１０７ｂには、ＰＢ ユニット１からは固定データ（図５に示すＰＢ制御回路６０であればＬデータ、図６に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ランダマイザ１０７ｂには、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。
ランダマイザ１０７ｂは、ランダマイズ（Ｄａｔａ Ｒａｎｄｏｍｉｚｅ）処理を実行し（ステップＳＴ３２ａ）、ランダマイズ処理後のデータをＥＣＣ回路１０７ａに対して出力する。
ＥＣＣ回路１０７ａは、入力されるランダマイズ処理後のデータに対してエンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ３２ｂ）。
At this time, as described above, the
The
The
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜３０７にＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ３３）。ここで、図２に示すランダマイザ１０７ｂがＰＢ ユニット０〜２６３に、パリティ生成回路４１がＰＢ ユニット２６４〜３０７に、それぞれデータを書き戻す。
なお、このとき、ＥＣＣコーディング回路１０８は、パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット３００を選択する。これにより、ＰＢ ユニット２６５に書き戻すべきパリティデータがＰＢ ユニット３００に書き戻される。また、ＰＢ ユニット０〜２６３には、ステップＳＴ３２ａでランダマイズ処理した後のデータが書き込まれ、ＰＢ ユニット２６４〜３０７にはパリティデータが書き込まれる。このように、図９（ｂ）において斜線を施して示している不活性状態ページバッファには、図５または図６に示す回路により、書き込みがされないようになっている。
Subsequently, the randomizer and the
At this time, the
続いて、各ＰＢユニットにおいて、図７に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（ステップＳＴ６）。
各ＰＢ ユニットでは、書込みが成功するまで、ラッチ部からメモリセルへのデータ印加が繰り返される（ステップＳＴ７）。書き込みが成功すれば、繰り返し処理は終了し（ステップＳＴ７−Ｙｅｓ）、書き込みが成功しなければ、書込みが成功する、まで、ステップＳＴ６に戻ってプログラム処理が実行される（ステップＳＴ７−Ｎｏ）。
Subsequently, in each PB unit, the data (Data_i) to be written in the memory cell is latched in the latch unit shown in FIG. ST6).
In each PB unit, the data application from the latch unit to the memory cell is repeated until the writing is successful (step ST7). If the writing is successful, the repetitive processing ends (step ST7-Yes), and if the writing is not successful, the program processing is executed by returning to step ST6 until the writing is successful (step ST7-No).
[データ読み出し動作]
ユーザがＩ／Ｏパッド１０６を介して所定のコマンド（リードコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット１を選択するカラムアドレス）を入力する（ステップＳＴ１１）。
次に、各ＰＢ ユニットにおいて、図６に示すビット内部回路の接続点Ｎ１に、メモリセルトランジスタからのデータ（Ｄａｔａ＿ｉ）がセンシングされラッチ部へ読み出される（ステップＳＴ１２）。
また、ビット内部回路のラッチ部にＤａｔａ＿ｉがラッチされる（ステップＳＴ１３）。
その後、通常モード（第２の動作モード）であれば、ステップＳＴ１５に進みセンシング処理が終了する。ＥＣＣモード（第１の動作モード）では、ステップＳＴ１４に進み、ＥＣＣのデコード（Ｄｅｃｏｄｅ）処理を実行する。（ステップＳＴ１４）。具体的には次の処理を実行する。
[Data read operation]
The user inputs a predetermined command (read command) via the I /
Next, in each PB unit, data (Data_i) from the memory cell transistor is sensed at the connection point N1 of the bit internal circuit shown in FIG. 6 and read to the latch unit (step ST12).
Data_i is latched in the latch portion of the bit internal circuit (step ST13).
Then, if it is a normal mode (2nd operation mode), it will progress to step ST15 and will complete | finish a sensing process. In the ECC mode (first operation mode), the process proceeds to step ST14, and ECC decoding (Decode) processing is executed. (Step ST14). Specifically, the following processing is executed.
ＰＢ ユニット０〜ＰＢ ユニット２９９に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ４１）。
なお、このとき、上述したように、図２に示すＥＣＣ回路１０７ａのシンドローム算出回路３１には、ＰＢ ユニット１からは固定データ（図５に示すＰＢ制御回路６０であればＬデータ、図６に示すＰＢ制御回路６０であればＨデータ）が入力される。また、ＥＣＣ回路１０７ａのシンドローム算出回路３１には、ＰＢ ユニット２５６からは、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータが入力される。また、パリティカラム置換回路１０５には、ＰＢ ユニット３００からは、ＰＢ ユニット２６５に書き込むべきだったが実際はＰＢ ユニット３００に書き込まれたパリティデータがＥＣＣ Ｂｕｓ＿１、及びＥＣＣ Ｂｕｓ＿２を介して入力され、置換処理した後、ＥＣＣ Ｂｕｓ＿３を介してＥＣＣ回路１０７ａのシンドローム算出回路３１に入力する。
ランダマイザ、及びＥＣＣ回路１０７は、デコード（Ｄｅｃｏｄｅ）処理を実行し、パリティデータに基づいて、ＰＢ ユニット０〜ＰＢ ユニット２６３に格納されたデータの誤りを訂正（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ４２ａ）。
ランダマイザ１０７ｂは、ＥＣＣ処理による訂正後のデータを、デランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）処理を実行する（ステップＳＴ４２ｂ）。
The data stored in the
At this time, as described above, the
The randomizer and the
The
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜３０７にデランダマイズ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ４３）。ここで、図２に示すランダマイザ１０７ｂがＰＢ ユニット０〜３０７にデータを書き戻す。
ＰＢ ユニット０〜２６３には、ＥＣＣ処理後のデータ（誤り訂正されたデータ）がそのまま書き戻される。ＰＢ ユニット２６４〜３０７のパリティデータ部についてはユーザーが使用しないため、ＥＣＣ処理後のデータ（誤り訂正されたデータ）を書き戻す必要はないが、書き戻してもよい。パリティカラム置換回路１０５の制御により、ＰＢ ユニット２６５を非選択とし、ＰＢ ユニット３００を選択する。これにより、ＰＢ ユニット２６５に書き戻すべき誤り訂正後のパリティデータをＰＢ ユニット３００に書き戻す。このように、図９（ｂ）において斜線を施して示している不活性状態ページバッファには図５または図６に示す回路により、書き込みがされないようになっている。
Subsequently, the randomizer and the
In the
続いて、各ＰＢユニットにおいて、図７に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされたので、センシング（Ｓｅｎｓｉｎｇ）処理が終了すし、読み出し可能な状態へ移行する（ステップＳＴ１５）。
ＰＢ ユニット０〜ＰＢ ユニット２５５には、選択信号Ｓｅｌ＿Ａが入力され、格納されたデータが、Ｄａｔａ Ｂｕｓ＿１、Ｄａｔａ Ｂｕｓ＿２、及びＤａｔａ Ｂｕｓ＿３を介して、読み出される。このとき、カラムコーディング回路１０３は、カラム置換回路１０４の制御により、ＰＢ ユニット１を非選択とし、ＰＢ ユニット２５６を選択する。ＰＢ ユニット２５６は、ＰＢ ユニット１に書き込むべきだったが実際はＰＢ ユニット２５６に書き込まれたデータを出力する。つまり、不良を有するカラムの置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。
このようにして、ユーザがＰＢ ユニット１を介してメモリセルトランジスタへ書き込んだ書き込みデータが、不良救済されて他のメモリセルトランジスタに書き込まれ、更に書き込まれたデータが誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（ステップＳＴ１７）。
Subsequently, in each PB unit, since the data (Data_i) to be written in the memory cell is latched in the latch unit shown in FIG. 7, the sensing process is terminated and the state shifts to a readable state (step ST15). .
The selection signal Sel_A is input to the
In this way, the write data written to the memory cell transistor by the user via the
以上説明したように、本発明のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、ＥＣＣ Ｂｕｓ＿１〜３（第１のデータバス）と、第１のデータバスと異なる本数から構成され、第１のデータバスとは独立して設けられるＤａｔａ Ｂｕｓ＿１〜３（第２のデータバス）と、ページバッファ１０２（データ転送部）と、を備える。ページバッファ１０２は、ＥＣＣモード（第１の動作モード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうち第１のデータバスと同じ本数のビット線と、第１のデータバスとを接続してデータを転送する。一方、ページバッファ１０２は、通常モード（第２の動作モード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうち第２のデータバスと同じ本数のビット線と、第２のデータバスとを接続してデータを転送する
また、データ転送部は、通常メモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ１０２ａ（第１のページバッファ）と、第１のページバッファに接続される通常メモリセルまたはビット線に不良が有る場合に、通常メモリセル、及びビット線とともに置換されるページバッファ１０２ｂ（第３のページバッファ）と、を含んで構成される。また、データ転送部は、パリティメモリセルに接続されるビット線の電位を増幅し、増幅結果をラッチするページバッファ１０２ｃ（第２のページバッファ）を含んで構成される。また、第２のデータバスは、第１のページバッファ、及び第３のページバッファと接続され、第１のデータバスは、第１のページバッファ、第３のページバッファ、及び第２のページバッファと接続される。
As described above, the NAND flash memory 10 (semiconductor memory device) of the present invention is composed of ECC Bus_1 to 3 (first data bus) and a different number from the first data bus, and the first data Data Bus_1 to 3 (second data bus) provided independently of the bus, and a page buffer 102 (data transfer unit). When transferring data to and from the memory cell in the ECC mode (first operation mode), the
また、半導体記憶装置は、第１のデータバスに接続され、第２のページバッファに接続されるパリティメモリセルまたはビット線に不良が有る場合に、パリティメモリセル、及びビット線とともに置換されるページバッファ１０２ｄ（第４のページバッファ）を備える。また、半導体記憶装置は、第２のデータバスに接続されるとともに、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファを第３のページバッファに置換するカラム置換回路１０４（第１の救済置換回路）を備える。また、半導体記憶装置は、第１のデータバスに接続されるとともに、第２のページバッファのうちメモリセルまたはビット線に不良が有るページバッファを第４のページバッファに置換するパリティカラム置換回路１０５（第２の救済置換回路）を備える。また、半導体記憶装置は、第１のデータバスに接続されるとともに、第２のページバッファ、及び前記第４のページバッファの出力データに基づき、前記第１のページバッファ、及び第３のページバッファの出力データの誤りを訂正するＥＣＣ回路１０７ａ（ＥＣＣ回路）を備える。
In addition, the semiconductor memory device is connected to the first data bus, and when there is a defect in the parity memory cell or bit line connected to the second page buffer, the page replaced together with the parity memory cell and the bit line. A
また、半導体記憶装置は、第１のページバッファのうちメモリセルまたはビット線に不良が有るページバッファの出力を固定されたデータとするＰＢ制御回路６０（ページバッファ制御回路）を有する。 The semiconductor memory device also includes a PB control circuit 60 (page buffer control circuit) that uses the output of the page buffer having a defect in the memory cell or bit line in the first page buffer as fixed data.
また、ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、第１のデータバスからの書き込みを許可しない。 The page buffer control circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.
また、第１の動作モードでは、第１のページバッファと、第２の動作モードでの救済置換を前提として存在する第３のページバッファとのうち、メモリセルまたはビット線に不良が有るページバッファについては救済置換を行わずに、ＥＣＣ回路の入力データとして取り扱う。 In the first operation mode, the page buffer having a defect in the memory cell or the bit line out of the first page buffer and the third page buffer existing on the premise of the repair replacement in the second operation mode. Are handled as input data of the ECC circuit without performing repair replacement.
また、ビット線を、ｎ（ｎはｐとｑの公倍数であり、ｐ、及びｑはｐ＞ｑである自然数）本のビット線とすると、第１のデータバスはｐ本であり、第２のデータバスはｑ本である。また、データ転送部は、第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、一方、第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う。なお、上記構成は、論理的空間においての概念を前提としており、物理的ビット線数ｎがｐとｑの公倍数でなくてもよく、余りをダミービット線として処理するなどで対応できる。 Further, if the bit lines are n (n is a common multiple of p and q, and p and q are natural numbers where p> q), the first data bus is p, There are q data buses. In the first operation mode, the data transfer unit connects the p bit lines and the p first data buses when (n / p) address signals are input. In the second operation mode, when (n / q) address signals are input, the q bit lines are connected to the second data bus. The above configuration is based on the concept of a logical space, and the number of physical bit lines n may not be a common multiple of p and q, and can be dealt with by processing the remainder as a dummy bit line.
このように、本発明によれば、ＥＣＣ回路１０７ａへのＥＣＣ Ｂｕｓ（第１のデータバス）のバス幅を広くしやすいことから（上記説明では、ＥＣＣ回路へのバス幅は３００ビット）、また、Ｍａｉｎ Ｄａｔａ部の置換回路（カラム置換回路１０４）がこのＥＣＣ Ｂｕｓの途中には不要となるため、ＥＣＣ処理でのデータ転送を高速化することができる。また、Ｍａｉｎ Ｄａｔａ部の置換回路は従来の様に増大しないことから、チップサイズの増大を抑制でき、従来に比べて製造の際のコストを低減できる効果がある。
なお、上記実施形態では、Ｍａｉｎ Ｄａｔａ部の置換回路と比較して、規模が小さいＰａｒｉｔｙ部に専用のＰＣＲ置換システム（パリティカラム置換回路１０５）を用いて説明したが、この構成は必須ではない。もっとも、パリティカラム置換回路１０５は、Ｐａｒｉｔｙ部の不良を救済する方法として有用である。パリティカラム置換回路１０５を用いない場合には、カラム１ビットあたり５０％（０か１か）の確率で１エラー分の訂正ができなくなってしまい、ＥＣＣ処理における訂正能力を損なってしまう。これに対して、上記説明の様に、パリティカラム置換回路１０５を用いてＰａｒｉｔｙ部の不良を救済すると、ＥＣＣ訂正能力を向上できる。
As described above, according to the present invention, the bus width of the ECC Bus (first data bus) to the
In the above-described embodiment, the description has been made using the dedicated PCR replacement system (parity column replacement circuit 105) for the Parity section, which is smaller in scale than the replacement circuit of the Main Data section, but this configuration is not essential. However, the parity
[第１のランダマイズ及びＥＣＣ処理]
続いて、ＥＣＣモード（第１の動作モード）における第１のランダマイズ及びＥＣＣ処理（欠陥ビットに関してＥＣＣ回路により不良救済する処理）の詳細について説明する。
なお、ここでは、上述した処理フローのうち、図１０（ｃ）に対応するランダマイズ、及びエンコード処理、及び図１０（ｄ）に対応するデコード、及びデランダマイズ処理について詳述する。また、以下では、ページバッファ１０２ｃ（第２のページバッファ）におけるページバッファユニット、ページバッファユニットに接続されるビット線、及びメモリセルトランジスタには不良がないものとして、すなわち、上述したパリティカラム置換回路１０５による置換処理はないものとして説明をする。
[First randomization and ECC processing]
Next, details of the first randomization and ECC processing (processing for repairing a defective bit by the ECC circuit for defects) in the ECC mode (first operation mode) will be described.
Here, the randomization and encoding processing corresponding to FIG. 10C and the decoding and derandomization processing corresponding to FIG. 10D in the processing flow described above will be described in detail. In the following description, it is assumed that the page buffer unit in the
また、説明を簡単にするため、上述したページバッファ１０２ａ（第１のページバッファ）を構成するＰＢ ユニットのうち４個のＰＢ ユニット、及び、ページバッファ１０２ｃ（第２のページバッファ）を構成するＰＢ ユニットのうち１個のＰＢ ユニットを例にとって、ＥＣＣモード（第１の動作モード）における動作を説明する。以下では、この４個のＰＢ ユニットをＰＢ ユニット０〜３とし、１個のＰＢ ユニットをＰＢ ユニット４とする。
For the sake of simplicity, four PB units among the PB units constituting the
ここでは、ＥＣＣモードにおける動作として、ランダマイザ、及びＥＣＣ回路１０７が、ＰＢ ユニット０〜３に格納されているデータに基づいてパリティデータを生成し、生成したパリティデータをＰＢ１ ユニット４に書き戻す処理（ランダマイズ、及びＥＣＣエンコード処理）について説明する。また、ＰＢ ユニット４に格納されたパリティデータに基づいてＰＢ ユニット０〜３に格納されているデータを、誤り訂正し、かつ、復元する処理（ＥＣＣデコード、及びデランダマイズ処理）について説明する。
図１１は、ＥＣＣモードにおける第１のランダマイズ及びＥＣＣ処理について説明するための図である。また、図１２は、第１のランダマイズ及びＥＣＣ処理のフローチャートである。なお、以下では、ユーザが、通常モード（第１の動作モード）において、ＰＢ ユニット０〜３に、Ｄａｔａ Ｄ０〜Ｄ３を書き込んだものとする。また、ＰＢ ユニット４には、これらのＤａｔａ Ｄ０〜Ｄ３の誤り訂正に使用されるパリティデータが格納されるが、このパリティデータをＰａｒｉｔｙ Ｐｘとする。
Here, as an operation in the ECC mode, the randomizer and the
FIG. 11 is a diagram for describing the first randomization and ECC processing in the ECC mode. FIG. 12 is a flowchart of first randomization and ECC processing. In the following, it is assumed that the user has written Data D0 to D3 in the
図１１は、第１のランダマイズ及びＥＣＣ処理を、（１）〜（５）に示す処理により時系列に示し、各処理におけるＤａｔａ Ｄ０〜Ｄ３、及びＰａｒｉｔｙ Ｐｘの論理データ（論理値）を示している。ここで、図１１（ａ）には、Ｐａｇｅ Ｂｕｆｆｅｒ（ページバッファ１０２）に格納されるデータの（１）〜（５）における変化が示されている。また、図１１（ｂ）には、Ｒａｎｄｏｍｉｚｅｒ（ランダマイザ１０７ｂ）における演算結果の（１）〜（５）における変化が示されている。また、図１１（ｃ）には、ＥＣＣ Ｅｎｇｉｎｅ（ＥＣＣ回路１０７ａ）への入力データ、及びＥＣＣ処理後のデータの（１）〜（５）における変化が示されている。
また、図１２（ａ）は、第１のランダマイズ及びＥＣＣ処理におけるランダマイズ、及びエンコード処理のフローを、図１２（ｂ）は、デコード処理、及びデランダマイズ処理のフローを示している。
FIG. 11 shows the first randomization and ECC processing in time series by the processing shown in (1) to (5), and shows the logical data (logical values) of Data D0 to D3 and Parity Px in each processing. Yes. Here, FIG. 11A shows changes in data (1) to (5) of data stored in the page buffer (page buffer 102). FIG. 11B shows changes in the calculation results (1) to (5) in the randomizer (
FIG. 12A shows the flow of randomization and encoding processing in the first randomization and ECC processing, and FIG. 12B shows the flow of decoding processing and derandomization processing.
ここで、ＰＢ ユニット１は、不良のユニットであり、ＰＢ ユニット自身、或いはＰＢ ユニットに接続されるビット線、またはメモリセルトランジスタのいずれかに不良のあるＰＢ ユニットであるものとする。ＰＢ ユニット１は、図５に示す回路において、欠陥信号ＰＢ＿ＤｅｃｔがＨレベル、欠陥信号ｎＰＢ＿ＤｅｆｅｃｔがＬレベルであり、Ｄａｔａ Ｄ１としてデータ０が格納されている。このため、ＰＢ ユニット１は、ＥＣＣモードのデータ読み出し動作では固定データであるデータ０を出力し、ＥＣＣモードのデータ書込み動作では、データを書き込むことはできない。以下では、このＰＢ ユニットと置換されるページバッファ１０２ｂ（第３のページバッファ）におけるＰＢ ユニット １の動作については、すなわち、上述したパリティカラム置換回路１０５の動作については、ここでの説明に直接関係しないため、省略する。
Here, the
なお、ＰＢ ユニット１は、通常モード（第２の動作モード）において、ページバッファ１０２ｂにおけるＰＢ ユニットに置換される。この置換先のＰＢ ユニットのデータ（本来、ユーザから見てＰＢ ユニット１に書き込むはずのデータ）はＥＣＣモード（第１の動作モード）の書き込み動作においてランダマイズ処理、及びエンコード処理され、ＰＢ ユニットに書き戻される。また、置換先のＰＢ ユニットのデータは、ＥＣＣモードの読み出し動作において、デコード処理、及びデランダマイズ処理され、ＰＢ ユニットに書き戻される。この書き戻されたデータは、通常モードにおいて、カラム置換回路１０４が、ＰＢ ユニット１に換えて置換先のＰＢ ユニットを選択することにより、Ｄａｔａ Ｂｕｓ（第２のデータバス）を介してＩ／Ｏパッド１０６に読み出される。
The
また、ランダマイザ１０７ｂは、一般的には入力したＤａｔａをランダム（Ｒａｎｄｏｍ）に符号化する機能を有するが、ここでは説明を簡単にするため、例示として簡易的に奇数番目のビット（ここではＤａｔａ Ｄ１、及びＤａｔａ Ｄ３）の論理を反転させる機能を有するものとする。また、ＥＣＣ回路１０７ａ（ＥＣＣ Ｅｎｇｉｎｅ）は、誤り訂正機能を有するが、例示として簡易的に、エンコード（Ｅｎｃｏｄｅ）時には入力されたＤａｔａ Ｄ０〜Ｄ３に対してＰａｒｉｔｙ Ｐｘを生成し、デコード（Ｄｅｃｏｄｅ）時にはＰａｒｉｔｙ Ｐｘを基にＤａｔａ Ｄ０〜Ｄ３の誤り訂正を行うものとする。
The randomizer 107b generally has a function of encoding input data randomly (Random). However, for the sake of simplicity of explanation, the
以下、図１０（ａ）、図１０（ｂ）、図１１、及び図１２を参照しつつ、第１のランダマイズ及びＥＣＣ処理について詳述する。
メモリセルトランジスタへのデータ書込み動作では、まず、ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット０〜３を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（図１０（ａ）に示すフローのステップＳＴ１）。これにより、図１１（ａ）における（１）Ｄａｔａ Ｉｎに示す様に、ＰＢ ユニット０〜３に格納されるＤａｔａ Ｄ０〜Ｄ３は、Ｄａｔａ“００１１”となる。
Hereinafter, the first randomization and ECC processing will be described in detail with reference to FIGS. 10 (a), 10 (b), 11, and 12. FIG.
In the data write operation to the memory cell transistor, the user first inputs a predetermined command (write command) to the
ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３は、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１１”）を、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）する（図１２（ａ）のフローに示すステップＳＴ５１）。
まず、ランダマイザ１０７ｂは、データランダマイズ（Ｄａｔａ Ｒａｎｄｏｍｉｚｅ）処理を行う（ステップＳＴ５２ａ）。ここでは、ランダマイザ１０７ｂは、図１１（ｂ）における（２）Ｒａｎｄｏｍｉｚｅ＆ＥＣＣ Ｅｎｏｃｏｄｅに示す様に、ランダマイズ処理により、Ｄａｔａ“００１１”をＤａｔａ“０１１０”へと変換する。
The
First, the
ＥＣＣ回路１０７ａは、エンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ５２ｂ）。
ここでは、ＥＣＣ回路１０７ａは、ランダマイズ処理後の、すなわち変換後のＤａｔａ“０１１０”に基づいて、Ｄａｔａ“０１１０”に対応するＰａｒｉｔｙ Ｐｘ（Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”とする）を生成する。
The
Here, the
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜３に、ランダマイズ処理、及びＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ５３）。
ここでは、ＥＣＣ回路１０７ａは、図１１（ｃ）における（３）Ｒａｎｄｏｍｉｚｅ＆ＥＣＣ Ｅｎｏｃｏｄｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３にＤａｔａ“０１１０”を、ＰＢ ユニット４にＰａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”を書き戻す。しかしながら、ＰＢ ユニット１は、”０”に固定しているため、データ１を書き込むことはできない。そのため、図１１（ａ）における（３）Ｒａｎｄｏｍｉｚｅ＆ＥＣＣ Ｅｎｏｃｏｄｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３が格納するデータはＤａｔａ“００１０”となる。しかしながら、ＰＢ ユニット４が格納するデータは、このＤａｔａ“０１１０”に基づいて生成されるので、Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”となる。
Subsequently, the randomizer and the
Here, the
以降、ＰＢ ユニット０、２〜４において、図７に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされ、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（図１０に示すフローのステップＳＴ６）。なお、ＰＢ ユニット１では、図５に示す回路のうち、オア回路６６の出力がＬレベルであり、メモリセルトランジスタにデータは書き込まれない。
Thereafter, in the
メモリセルトランジスタからのデータ読み出し動作では、ＰＢ ユニット０〜ＰＢ ユニット４に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（ステップＳＴ６１）。
ここでは、図１１（ｃ）における（４）Ｄａｔａ Ｌｏａｄに示す様に、ＥＣＣ回路１０７ａには、ＰＢ ユニット０〜ＰＢ ユニット４に格納されたＤａｔａ“００１０”、Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”が、ランダマイザ１０７ｂを介さずに直接入力される。
In the data read operation from the memory cell transistor, the data stored in the
Here, as shown in (4) Data Load in FIG. 11C, the
ＥＣＣ回路１０７ａは、デコード（Ｄｅｃｏｄｅ）処理を実行し、Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”に基づいて、ＰＢ ユニット０〜ＰＢ ユニット３に格納されたＤａｔａ“００１０”の誤りを訂正（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ６２ａ）。
ここでは、上記ステップＳＴ５３においてＰＢユニット １にデータ１を書きこむことができなかったため、ＰＢ ユニット４に格納されたデータであるＰａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”に基づいて、ＰＢ ユニット１のデータ０のみが誤り訂正されてデータ１となる。つまり、ＥＣＣ回路１０７ａは、図１１（ｃ）における（５）ＥＣＣ Ｄｅｃｏｄｅ、Ｄｅ−Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢ ユニット３の訂正後のデータをＤａｔａ“０１１０”とする。
The
Here, since
ランダマイザ１０７ｂは、訂正後のＤａｔａ“０１１０”をランダマイズ処理（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）する（ステップＳＴ６２ｂ）。ここでは、ランダマイザ１０７ｂは、図１１（ｂ）における（５）ＥＣＣ Ｄｅｃｏｄｅ、Ｄｅ−Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ランダマイズ処理により、Ｄａｔａ“０１１０”の奇数番目のビットの論理を反転させて、Ｄａｔａ“００１１”へと変換する。
The
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜４にＥＣＣ処理後のＤａｔａ“００１１”を書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ６３）。
このようにして、ランダマイザ、及びＥＣＣ回路１０７により、真のＤａｔａ“００１１”（ユーザが、図１１（ａ）における（１）Ｄａｔａ Ｉｎに示す様に、ＰＢ ユニット０〜３に書き込んだはずのデータ）がページバッファ１０２へ格納される。
Subsequently, the randomizer and the
In this manner, the true data “0011” (the data that the user should have written in the
以降、第２の動作モードにおいて、選択信号Ｓｅｌ＿Ａを与えることにより、ユーザがＰＢ ユニット０〜３を介して各メモリセルトランジスタへ書き込んだ書き込みデータが、誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（図１０に示すフローのステップＳＴ１７）。なお、この際、ＰＢ ユニット１（不良を有するカラム）の置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。これにより、ＰＢ ユニット１に書き込むべきであったが、実際はページバッファ１０２ｂのＰＢユニットに書き込まれたデータ（このデータも上述した第１のランダマイズ及びＥＣＣ処理により誤り訂正されてＰＢ ユニットに格納されている）が、Ｉ／Ｏパッド１０６から出力される。
Thereafter, in the second operation mode, when the selection signal Sel_A is given, the write data written by the user to each memory cell transistor via the
このように、ＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、第１のランダマイズ及びＥＣＣ処理を実行する。第１のランダマイズ及びＥＣＣ処理では、ＥＣＣモード（第１の動作モード）のデータ書き込み動作において、ランダマイザ１０７ｂ（ランダマイザ）は、ページバッファ１０２ａ（第１のページバッファ）の出力データをランダマイズしてＥＣＣ回路１０７ａ（ＥＣＣ回路）に入力する。ＥＣＣ回路１０７ａは、ランダマイザ１０７ｂから入力されるデータ（上記例ではＤａｔａ“００１１”）に基づいて、パリティデータ（Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(０１１０)”）を生成してページバッファ１０２ｃ（第２のページバッファ）にパリティデータを書き込む。一方、第１のランダマイズ及びＥＣＣ処理では、第１の動作モードのデータ読み出し動作において、ＥＣＣ回路１０７ａは、ページバッファ１０２ｃのパリティデータに基づいて、ページバッファ１０２ａのデータ（上記例ではＤａｔａ“００１０”）を誤り訂正する。ランダマイザ１０７ｂは訂正後のデータ（上記例ではＤａｔａ“０１１０”）をデランダマイズしてページバッファ１０２ａに書き戻す。
As described above, the NAND flash memory 10 (semiconductor memory device) performs the first randomization and ECC processing. In the first randomization and ECC processing, in the data write operation in the ECC mode (first operation mode), the
これにより、ページバッファ１０２ａ（第１のページバッファ）のうちメモリセルまたはビット線に不良が有るＰＢ ユニット（ページバッファ）については、ランダマイザ、及びＥＣＣ回路１０７（ＥＣＣ回路）により誤りが訂正される。そのため、本発明のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）によれば、ＥＣＣのデコード処理とデランダマイズ処理とを高速に実行することができるとともに、救済機能を省略することができる。
As a result, the error is corrected by the randomizer and the ECC circuit 107 (ECC circuit) for the PB unit (page buffer) having a defective memory cell or bit line in the
[第２のランダマイズ及びＥＣＣ処理]
ところで、上述した第１のランダマイズ及びＥＣＣ処理では、不良のあるＰＢ ユニット１に対して、ＥＣＣの訂正処理能力を使用している。これに対して、不良のあるＰＢ ユニットに対してＥＣＣ回路１０７ａによる誤り訂正を不要とする、第２のランダマイズ及びＥＣＣ処理について、以下に詳述する。
なお、ここでは、第１のランダマイズ及びＥＣＣ処理と同様に、図１０（ｃ）に対応するランダマイズ、及びエンコード処理、及び図１０（ｄ）に対応するデコード、及びデランダマイズ処理について詳述する。また、第１のランダマイズ及びＥＣＣ処理と同様に、ページバッファ１０２ｃ（第２のページバッファ）におけるページバッファユニット、ページバッファユニットに接続されるビット線、及びメモリセルトランジスタには不良がないものとして、すなわち、上述したパリティカラム置換回路１０５による置換処理はないものとして説明をする。
[Second randomization and ECC processing]
By the way, in the first randomization and ECC processing described above, the ECC correction processing capability is used for the
Here, as in the first randomization and ECC processing, the randomization and encoding processing corresponding to FIG. 10C and the decoding and derandomization processing corresponding to FIG. 10D will be described in detail. Similarly to the first randomization and ECC processing, the page buffer unit in the
また、第１のランダマイズ及びＥＣＣ処理と同様に、ページバッファ１０２ａを構成するＰＢ ユニットのうち４個のＰＢ ユニット０〜ＰＢ ユニット３、及び、ページバッファ１０２ｃ（第２のページバッファ）を構成するＰＢ ユニットのうち１個のＰＢ ユニット４を例にとって、ＥＣＣモード（第１の動作モード）における動作を説明する。
図１３は、ＥＣＣモードにおける第２のランダマイズ及びＥＣＣ処理について説明するための図である。また、図１４は、第２のランダマイズ及びＥＣＣ処理のフローチャートである。なお、以下では、第１のランダマイズ及びＥＣＣ処理と同様に、ユーザが、通常モード（第１の動作モード）において、ＰＢ ユニット０〜３に、Ｄａｔａ Ｄ０〜Ｄ３を書き込んだものとする。また、ＰＢ ユニット４には、これらのＤａｔａ Ｄ０〜Ｄ３の誤り訂正に使用されるパリティデータが格納されるが、このパリティデータをＰａｒｉｔｙ Ｐｘとする。
Similarly to the first randomization and ECC processing, four
FIG. 13 is a diagram for describing the second randomization and ECC processing in the ECC mode. FIG. 14 is a flowchart of the second randomization and ECC process. In the following description, it is assumed that the user writes Data D0 to D3 in the
図１３は、第２のランダマイズ及びＥＣＣ処理を、（１）〜（７）に示す処理により時系列に示し、各処理におけるＤａｔａ Ｄ０〜Ｄ３、及びＰａｒｉｔｙ Ｐｘの論理データ（論理値）を示している。ここで、図１３（ａ）には、Ｐａｇｅ Ｂｕｆｆｅｒ（ページバッファ１０２）に格納されるデータの（１）〜（７）における変化が示されている。図１３（ｂ）には、Ｒａｎｄｏｍｉｚｅｒ（ランダマイザ１０７ｂ）における演算結果の（１）〜（７）における変化が示されている。また、図１３（ｃ）には、ＥＣＣ Ｅｎｇｉｎｅ（ＥＣＣ回路１０７ａ）への入力データ、及びＥＣＣ処理後のデータの（１）〜（７）における変化が示されている。
また、図１４は、第２のランダマイズ及びＥＣＣ処理におけるランダマイズ、及びエンコード処理のフローを示している。なお、デコード処理、及びデランダマイズ処理のフローについては、第１のランダマイズ及びＥＣＣ処理と同じであるので、図１２（ｂ）を用いて説明する。
FIG. 13 shows the second randomization and ECC processing in time series by the processing shown in (1) to (7), and shows the logical data (logical values) of Data D0 to D3 and Parity Px in each processing. Yes. Here, FIG. 13A shows changes in data (1) to (7) of data stored in the page buffer (page buffer 102). FIG. 13B shows changes in the calculation results (1) to (7) in the randomizer (
FIG. 14 shows a flow of randomization and encoding processing in the second randomization and ECC processing. The flow of the decoding process and the derandomization process is the same as the first randomization and ECC process, and will be described with reference to FIG.
ここで、ＰＢ ユニット１は、第１のランダマイズ及びＥＣＣ処理と同様に、不良のユニットであり、ＰＢ ユニット自身、或いはＰＢ ユニットに接続されるビット線、またはメモリセルトランジスタのいずれかに不良のあるＰＢ ユニットであるものとする。このため、ＰＢ ユニット１は、ＥＣＣモードのデータ読み出し動作では固定データであるデータ０を出力し、ＥＣＣモードのデータ書込み動作では、データを書き込むことはできない。なお、以下では、このＰＢ ユニットと置換されるページバッファ１０２ｂ（第３のページバッファ）におけるページバッファユニットの動作については、すなわち、上述したパリティカラム置換回路１０５の動作については、第１のランダマイズ及びＥＣＣ処理と同様に、ここでの説明に直接関係しないため、省略する。
また、ランダマイザ１０７ｂ、及び、ＥＣＣ回路１０７ａの機能は、第１のランダマイズ及びＥＣＣ処理と同様の機能を有するものとする。
Here, the
The functions of the
以下、図１０（ａ）、図１０（ｂ）、図１２（ｂ）、図１３、及び図１４を参照しつつ、第２のランダマイズ及びＥＣＣ処理について詳述する。
メモリセルトランジスタへのデータ書込み動作では、まず、ユーザがＩ／Ｏパッド１０６を介してＮＡＮＤ型フラッシュメモリ１０に、所定のコマンド（ライトコマンド）を入力し、アドレス（ここでは、ＰＢ ユニット０〜３を選択するカラムアドレス）入力をし、引き続いて、書き込みデータを入力する（図１０（ａ）に示すフローのステップＳＴ１）。図１３（ａ）における（１）Ｄａｔａ Ｉｎに示す様に、ＰＢ ユニット０〜ＰＢユニット３に格納されるＤａｔａ Ｄ０〜Ｄ３は、Ｄａｔａ“００１１”となる。
Hereinafter, the second randomization and ECC processing will be described in detail with reference to FIGS. 10 (a), 10 (b), 12 (b), 13, and 14. FIG.
In the data write operation to the memory cell transistor, the user first inputs a predetermined command (write command) to the
ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３は、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１１”）を、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）する（ステップＳＴ７１）。
まず、ランダマイザ１０７ｂは、データランダマイズ（Ｄａｔａ Ｒａｎｄｏｍｉｚｅ）処理を行う（ステップＳＴ７２ａ）。ここでは、ランダマイザ１０７ｂは、図１３（ｂ）における（２）Ｒａｎｄｏｍｉｚｅに示す様に、ランダマイズ処理により、Ｄａｔａ“００１１”をＤａｔａ“０１１０”へと変換する。
The
First, the
続いて、ランダマイザ、及びＥＣＣ回路１０７は、第１のランダマイズ及びＥＣＣ処理と相違して、ＰＢ ユニット０〜３に、ランダマイズ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ８１）。
ここでは、ランダマイザ１０７ｂは、図１３（ｂ）における（３）Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３にＤａｔａ“０１１０”を書き戻す。しかしながら、ＰＢ ユニット１は、”０”に固定しているため、データ１を書き込むことはできない。そのため、図１３（ａ）における（３）Ｒａｎｄｏｍｉｚｅ＆ＥＣＣ Ｅｎｏｃｏｄｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３が格納するデータはＤａｔａ“００１０”となる。
Subsequently, unlike the first randomization and ECC processing, the randomizer and
Here, the
続いて、ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３は、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１０”）を、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）する（ステップＳＴ８２）。
ＥＣＣ回路１０７ａは、エンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ７２ｂ）。
ここでは、ＥＣＣ回路１０７ａは、第１のランダマイズ及びＥＣＣ処理と相違して、ＰＢ ユニット０〜３に格納されたＤａｔａ“００１０”に基づいて、Ｄａｔａ“００１０”に対応するＰａｒｉｔｙ Ｐｘ（Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”とする）を生成する。
Subsequently, the
The
Here, unlike the first randomization and ECC processing, the
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜３に、ＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ７３）。
ここでは、ＥＣＣ回路１０７ａは、図１３（ａ）における（５）Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３にＤａｔａ“００１０”を、ＰＢ ユニット４にＰａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”を書き戻す。ここで、ＰＢ ユニット１は、”０”に固定しているため、第１のランダマイズ及びＥＣＣ処理と相違して、ユーザが図１３（ａ）における（１）Ｄａｔａ Ｉｎにおいて書いたデータと同じデータ０が書き込まれたことと同等の状態となる。つまり、図１３（ａ）における（５）Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３が格納するデータはＤａｔａ“００１０”となる。また、ＰＢ ユニット４が格納するデータは、Ｄａｔａ“００１０”に基づいて生成されたＰａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”となる。なお、ページバッファに書き戻す際、ＰＢ ユニット４にＰａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”を書き戻し、ＰＢ ユニット０〜ＰＢユニット３にはデータを書き戻さなくてもよい。
Subsequently, the randomizer and the
Here, the
以降、第１のランダマイズ及びＥＣＣ処理と同様に、ＰＢ ユニット０、２〜４において、図７に示すラッチ部にメモリセルに書き込むべきデータ（Ｄａｔａ＿ｉ）がラッチされ、メモリセルトランジスタへのデータ書込み（Ｐｒｏｇｒａｍ ｔｏ Ｍｅｍｏｒｙ Ｃｅｌｌ）処理が開始される（図１０に示すフローのステップＳＴ６）。なお、ＰＢ ユニット１では、図５に示す回路のうち、オア回路６６の出力がＬレベルであり、メモリセルトランジスタにデータは書き込まれない。
Thereafter, similarly to the first randomization and ECC processing, in the
メモリセルトランジスタからのデータ読み出し動作では、ＰＢ ユニット０〜ＰＢ ユニット４に格納されたデータが、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ、及びＥＣＣ回路１０７に入力（Ｄａｔａ Ｌｏａｄ）される（図１２（ｂ）に示すフローのステップＳＴ６１）。
ここでは、図１３（ｃ）における（６）Ｄａｔａ Ｌｏａｄに示す様に、ＥＣＣ回路１０７ａには、ＰＢ ユニット０〜ＰＢ ユニット４に格納されたＤａｔａ“００１０”、Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”が、ランダマイザ１０７ｂを介さずに直接入力される。
In the data read operation from the memory cell transistor, the data stored in the
Here, as shown in (6) Data Load in FIG. 13C, the
ＥＣＣ回路１０７ａは、デコード（Ｄｅｃｏｄｅ）処理を実行し、Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”に基づいて、ＰＢ ユニット０〜ＰＢ ユニット３に格納されたＤａｔａ“００１０”の誤りを訂正（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）する（ステップＳＴ６２ａ）。
ここでは、上記ステップＳＴ７３においてＰＢユニット １において、データ０が書き込まれたことと同等の状態となるので、ＰＢ ユニット１のデータ０は誤り訂正されない。ＥＣＣ回路１０７ａは、図１３（ｃ）における（７）ＥＣＣ Ｄｅｃｏｄｅ、Ｄｅ−Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢ ユニット３のデータに誤りがないので、出力データをＤａｔａ“００１０”とする。
The
Here, since the
ランダマイザ１０７ｂは、ＥＣＣ回路１０７ａの出力データであるＤａｔａ“００１０”をランダマイズ処理（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）する（ステップＳＴ６２ｂ）。ここでは、ランダマイザ１０７ｂは、図１３（ｂ）における（７）ＥＣＣ Ｄｅｃｏｄｅ、Ｄｅ−Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ランダマイズ処理により、Ｄａｔａ“００１０”の奇数番目のビットの論理を反転させて、Ｄａｔａ“０１１１”へと変換する。
The
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜４にＥＣＣ処理後のＤａｔａ“０１１１”を書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ６３）。しかしながら、ＰＢ ユニット１は、”０”に固定しているため、データ１を書き込むことはできない。そのため、図１３（ａ）における（７）ＥＣＣ Ｄｅｃｏｄｅ、Ｄｅ−Ｒａｎｄｏｍｉｚｅ＆Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３が格納するデータはＤａｔａ“００１０”となる。
このようにして、ランダマイザ、及びＥＣＣ回路１０７により、真のＤａｔａ“００１１”（ユーザが、図１３（ａ）における（１）Ｄａｔａ Ｉｎに示す様に、ＰＢ ユニット０〜３に書き込んだはずのデータ）がページバッファ１０２へ格納される。
Subsequently, the randomizer and the
In this manner, the true data “0011” (the data that the user should have written to the
以降、第２の動作モードにおいて、選択信号Ｓｅｌ＿Ａを与えることにより、ユーザがＰＢ ユニット０〜３を介して各メモリセルトランジスタへ書き込んだ書き込みデータが、誤り訂正されて、Ｉ／Ｏパッド１０６から出力される（図１０に示すフローのステップＳＴ１７）。なお、この際、ＰＢ ユニット１（不良を有するカラム）の置換（Ｄｅｆｅｃｔ Ｃｏｌｕｍｎ Ｒｅｐａｉｒ）が実行される（ステップＳＴ１６）。これにより、ＰＢ ユニット１に書き込むべきであったが、実際はページバッファ１０２ｂのＰＢユニットに書き込まれたデータ（このデータも上述した第２のランダマイズ及びＥＣＣ処理により誤り訂正されている）が、Ｉ／Ｏパッド１０６から出力される。
Thereafter, in the second operation mode, when the selection signal Sel_A is given, the write data written by the user to each memory cell transistor via the
このように、ＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、第１のランダマイズ及びＥＣＣ処理に替えて、第２のランダマイズ及びＥＣＣ処理を実行する。第２のランダマイズ及びＥＣＣ処理では、ＥＣＣモード（第１の動作モード）のデータ書き込み動作において、ランダマイザ１０７ｂ（ランダマイザ）は、ページバッファ１０２ａ（第１のページバッファ）の出力データをランダマイズしてページバッファ１０２ａに書き戻す。ＥＣＣ回路１０７ａ（ＥＣＣ回路）は、ページバッファ１０２ａに書き戻されたデータに基づいてページバッファ１０２ｃ（第２のページバッファ）にパリティデータを書き込む。一方、第２のランダマイズ及びＥＣＣ処理では、第１の動作モードのデータ読み出し動作において、ＥＣＣ回路１０７ａは、ページバッファ１０２ｃのパリティデータに基づいて、ページバッファ１０２ａのデータを誤り訂正する。ランダマイザ１０７ｂは訂正後のデータをデランダマイズしてページバッファ１０２ａに書き戻す。
In this manner, the NAND flash memory 10 (semiconductor memory device) executes the second randomization and ECC processing instead of the first randomization and ECC processing. In the second randomization and ECC processing, in the data write operation in the ECC mode (first operation mode), the
これにより、ページバッファ１０２ａ（第１のページバッファ）のうちメモリセルまたはビット線に不良が有るＰＢ ユニット（ページバッファ）については、誤りが発生しないように処理される。そのため、本発明のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）によれば、ＥＣＣ処理の訂正処理能力を下げずに、ＥＣＣのデコード処理とデランダマイズ処理とを高速に実行することができる。
As a result, the PB unit (page buffer) having a defect in the memory cell or the bit line in the
[第３のランダマイズ及びＥＣＣ処理]
なお、上述した第２のランダマイズ及びＥＣＣ処理に替えて、第３のランダマイズ及びＥＣＣ処理を実行することにより、上述した第２のランダマイズ及びＥＣＣ処理の効果に加えて、更に、エンコード処理においてページバッファへのデータ書き戻し処理（Ｄａｔａ Ｓｔｏｒｅ）を１回にでき、エンコード処理の高速化を図ることができる効果を奏する。
以下、第３のランダマイズ及びＥＣＣ処理について、図１５、及び図１６を用いて説明する。図１５は、ランダマイザ１０７ｂ＿１の回路構成を示す図であり、図１６は、第３のランダマイズ及びＥＣＣ処理のフローチャートである。
ここでは、第３のランダマイズ及びＥＣＣ処理として、前述のページバッファに格納されている不良情報をランダマイザ１０７ｂに転送し、ランダマイザ１０７ｂ側では転送された不良ビット情報をもとに、不良ビットに対してランダマイズ処理をせず、固定データとする機構について説明する。
[Third randomization and ECC processing]
In addition to the effects of the second randomization and ECC processing described above, by executing the third randomization and ECC processing instead of the second randomization and ECC processing described above, a page buffer is further used in the encoding processing. Data write-back processing (Data Store) can be performed once, and the speed of encoding processing can be increased.
Hereinafter, the third randomization and ECC processing will be described with reference to FIGS. 15 and 16. FIG. 15 is a diagram illustrating a circuit configuration of the randomizer 107b_1, and FIG. 16 is a flowchart of third randomization and ECC processing.
Here, as the third randomization and ECC processing, the failure information stored in the page buffer is transferred to the
図１５に示すランダマイザ１０７ｂの１ビット分の回路（以下、ランダマイザ１０７ｂ＿１とする）は、排他的論理和回路１５１、ＤＦＦ（Ｄ型フリップフロップ）１５２、及びアンド回路１５３を含んで構成される。
排他的論理和回路１５１において、第１入力端子が、不図示のランダムシード発生回路に接続され、ランダムシードデータＲＳの１ビット分のデータが入力される。また、第２入力端子が、ＥＣＣ Ｂｕｓを介してＰＢ ユニットに接続され、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが入力される。また、排他的論理和回路１５１は、出力端子がアンド回路１５３の第１入力端子に接続され、出力信号（ランダムシードデータＲＳの１ビット分のデータと読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂとの排他的論理和）をアンド回路１５３に対して出力する。
A circuit for one bit of the
In the exclusive OR
ＤＦＦ１５２において、データ入力端子Ｄは、ＥＣＣ Ｂｕｓを介してＰＢ ユニットに接続され、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂが入力される。また、クロック端子ＣＫは、例えばＥＣＣ回路１０７ａが内蔵するクロック信号発生回路に接続され、クロック信号Ｆｌａｇ＿Ｌａｔｃｈ＿Ｃｌｏｃｋが入力される。クロック信号Ｆｌａｇ＿Ｌａｔｃｈ＿Ｃｌｏｃｋは、ランダマイズ処理期間において、選択信号Ｓｅｌ＿Ｂが切り替わる毎に発生する信号である。つまり、ＤＦＦ１５２は、クロック端子ＣＫにクロック信号Ｆｌａｇ＿Ｌａｔｃｈ＿Ｃｌｏｃｋのトグル（Ｔｏｇｇｌｅ）入力されるたびに、ＰＢ ユニットが出力する読み出しデータＤａｔａ＿Ｏｕｔ＿ＢがＤ端子に取り込まれる。
また、ＤＦＦ１５２において、データ出力端子Ｑは、アンド回路１５３の第１入力端子に接続される。
In the
In the
また、アンド回路１５３は、第１入力端子が排他的論理和回路１５１の出力端子に接続され、第２入力端子がＤＦＦ１５２のデータ出力端子Ｑに接続され、出力端子は、ランダマイザ、及びＥＣＣ回路１０７のパリティ生成回路４１とＰＢユニットに接続される。
ここで、図５または図６に示すＰＢ制御回路６０を参照して、ＥＣＣのエンコード処理時に、選択信号ＤＩＯ＜０＞〜＜７＞をすべてＬレベルとし、ビット内部回路５０＿０〜５０＿７を非選択状態とすれば、読み出し信号ＲＤの配線から見てビット側（ビット線、及びメモリセルトランジスタ側）はハイインピーダンス状態となる。そこで、選択信号Ｓｅｌ＿ＢをＨレベルとしてＰＢ ユニットのＰＢ制御回路６０を選択すれば、不良ビット情報が（トランジスタ９０ｂを通して）、ＥＣＣ Ｂｕｓに読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂとして現れる。つまり、不良ビット情報をランダマイザ１０７ｂ＿１のＤＦＦ１５２（不良ビット情報格納部）に転送することができる。
In the AND
Here, referring to
詳細に説明すると、ＰＢ ユニットが不良であれば、欠陥信号ＰＢ＿ＤｅｆｅｃｔがＨレベルであるので、トランジスタ６１ｃがオンし、読み出しデータＤａｔａ＿Ｏｕｔ＿ＢはＬレベルとなる。そこで、ランダマイザ１０７ｂ＿１において、不良ビット情報が読み出しデータＤａｔａ＿Ｏｕｔ＿ＢとしてＰＢ ユニットから出力されたら、クロック信号Ｆｌａｇ＿Ｌａｔｃｈ＿Ｃｌｏｃｋをトグル入力することにより、不良情報をＤＦＦ１５２にラッチすることができる。ＰＢ ユニットが不良であればＬレベルがＤＦＦ１５２にラッチされ、データ出力端子ＱもＬレベルとなる。これにより、アンド回路１５３の出力信号である“Ｒａｎｄｏｍｉｚｅｄ Ｄａｔａ”、ランダマイザ１０７ｂ＿１の出力は、Ｌレベルに固定される。一方、ＰＢ ユニットが不良ではない場合、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂの配線はプルアップされているため、ＨレベルがＤＦＦ１５２にラッチされる。これにより、データ出力端子ＱはＨレベルとなり、ランダムシードＲＳと読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂの排他的論理和が、アンド回路１５３から“Ｒａｎｄｏｍｉｚｅｄ Ｄａｔａ”として出力され、ランダマイザ１０７ｂ＿１がランダマイザとして機能する。
More specifically, if the PB unit is defective, the defect signal PB_Defect is at the H level, so that the
続いて、図１６を用いて、第３のランダマイズ及びＥＣＣ処理について説明する。なお、ここでは、第２のランダマイズ及びＥＣＣ処理との比較を行うため、図１３を用いて説明した第２のランダマイズ及びＥＣＣ処理と同様に、ＰＢ ユニット０〜ＰＢ ユニット３のうちＰＢ ユニット１が不良ユニットであるものとして説明する。
まず、ＰＢ ユニット０〜ＰＢユニット３から不良情報（Ｄｅｆｅｃｔ Ｂｉｔ Ｉｎｆｏｒｍａｔｉｏｎ）をランダマイザ１０７ｂに転送する（ステップＳＴ９１ａ）。
具体的には、ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３に対して、選択信号ＤＩＯを全てＬレベルにし、ＰＢ ユニット０〜ＰＢユニット３各々において、読み出し信号ＲＤの配線から見てビット側をハイインピーダンス状態とする。次に、選択信号Ｓｅｌ＿ＢをＨレベルにして、読み出し信号ＲＤの配線とＥＣＣ Ｂｕｓとを接続する。ＰＢ ユニット０〜ＰＢユニット３のうち、ＰＢ ユニット１のＰＢ制御回路６０においては、トランジスタ６１ｃ、及び６１ｂがオンして、読み出しデータＤａｔａ＿Ｏｕｔ＿ＢがＬレベルとなる。一方、ＰＢ ユニット０、２、３については、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂの配線に接続されたプルアップ回路（Ｐｕｌｌ Ｕｐ）により、読み出しデータＤａｔａ＿Ｏｕｔ＿Ｂは、Ｈレベルに維持される。つまり、ランダマイザ１０７ｂのＤＦＦ１５２（ここでは、ＰＢ ユニット０〜ＰＢユニット３に対応させて４個ある）には、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、Ｄａｔａ Ｄ０〜Ｄ３としてＤａｔａ“１０１１”が格納される。
Next, the third randomization and ECC process will be described with reference to FIG. Here, in order to make a comparison with the second randomization and ECC processing, the
First, defect information (Detect Bit Information) is transferred from the
Specifically, all the selection signals DIO are set to L level with respect to the
次に、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１１”）を、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３（第１のデータバス）を介して、ランダマイザ１０７ｂに入力（Ｄａｔａ Ｌｏａｄ）する（ステップＳＴ９１ｂ）。
このとき、選択信号ＤＩＯはいずれか一本が選択されるので、ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３から、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１１”）が、ＥＣＣ Ｂｕｓ＿１、ＥＣＣ Ｂｕｓ＿２、及びＥＣＣ Ｂｕｓ＿３を介して、ランダマイザ１０７ｂに入力される。
Next, Data D0 to D3 (Data “0011”) are input (Data Load) to the
At this time, any one of the selection signals DIO is selected, so that the data D0 to D3 (Data “0011”) from the
次に、ランダマイザ１０７ｂは、データランダマイズ（Ｄａｔａ Ｒａｎｄｏｍｉｚｅ）処理を行う（ステップＳＴ９２）。ここでは、ランダマイザ１０７ｂのＤＦＦ１５２（不良ビット情報格納部）には、Ｄａｔａ“１０１１”が格納されている。また、ここでは、ランダムシードＲＳは、第２のランダマイズ及びＥＣＣ処理と同様、奇数番目のビットを反転させるため、Ｄａｔａ Ｄ０〜Ｄ３に対応してＤａｔａ“０１０１”である。
ＰＢ ユニット０〜ＰＢユニット３のうちＰＢ ユニット１が出力するデータＤ１（“０”）は、ＤＦＦ１５２に格納されているデータが“０”であるため、排他的論理和演算の結果はアンド回路１５３から出力されず、アンド回路１５３の出力信号である“Ｒａｎｄｏｍｉｚｅｄ Ｄａｔａ”は“０”となる。
一方、ＰＢ ユニット０、２、３が出力するデータＤ０（“０”）、Ｄ２（“１”）、Ｄ３（“１”）は、それぞれランダムシードＲＳ“０”、“０”、“１”と排他的論理和演算され、すなわち、奇数番目のデータのみ反転され、“０”、“１”、“０”となる。また、データＤ０、Ｄ２、Ｄ３は、ＤＦＦ１５２に格納されているデータが全て“１”であるため、排他的論理和演算の結果がアンド回路１５３から出力され、アンド回路１５３の出力信号である“Ｒａｎｄｏｍｉｚｅｄ Ｄａｔａ”は、データＤ０、Ｄ２、Ｄ３に対応して、それぞれ“０”、“１”、“０”となる。
つまり、固定データを出力するＰＢ ユニット１のデータは、奇数番目のビットであるが、第２のランダマイズ及びＥＣＣ処理のときのように、ランダマイズ処理（ここでは論理反転処理）されて“１”となることはない。一方、固定データではない、データＤ０、Ｄ２、Ｄ３は、ランダマイズ処理される。
Next, the
Since the data D1 (“0”) output from the
On the other hand, the data D0 (“0”), D2 (“1”), and D3 (“1”) output from the
That is, the data of the
以上のような固定データを除く、ランダマイズ処理の結果、ランダマイザ１０７ｂは、Ｄａｔａ“００１０”をＥＣＣ回路１０７ａに対して出力する。
これは、第２のランダマイズ及びＥＣＣ処理において、ページバッファ１０２のＰＢ ユニット０〜ＰＢユニット３から、Ｄａｔａ Ｄ０〜Ｄ３（Ｄａｔａ“００１０”）を、ＥＣＣ Ｂｕｓを介して、ＥＣＣ回路１０７ａに入力（Ｄａｔａ Ｌｏａｄ）する状態と同じである（図１３（ａ）における（４）Ｄａｔａ Ｌｏａｄ＆ＥＣＣ Ｅｎｃｏｄｅ参照）。
その後は、第２のランダマイズ及びＥＣＣ処理と同様、下記の処理が行われる。
すなわち、ＥＣＣ回路１０７ａは、エンコード（Ｅｎｃｏｄｅ）処理を実行し、パリティデータを生成（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ）する（ステップＳＴ７２ｂ）。
ここでは、ＥＣＣ回路１０７ａは、ランダマイザ１０７ｂから入力されるＤａｔａ“００１０”に基づいて、Ｄａｔａ“００１０”に対応するＰａｒｉｔｙ Ｐｘ（Ｐａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”）を生成する。
As a result of the randomizing process excluding the fixed data as described above, the
In the second randomization and ECC processing, Data D0 to D3 (Data “0010”) are input from the
Thereafter, the following processing is performed as in the second randomization and ECC processing.
That is, the
Here, the
続いて、ランダマイザ、及びＥＣＣ回路１０７は、ＰＢ ユニット０〜３に、ＥＣＣ処理後のデータを書き戻す（Ｄａｔａ Ｓｔｏｒｅ）処理を実行する（ステップＳＴ７３）。
ここでは、ＥＣＣ回路１０７ａは、図１３（ａ）における（５）Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３にＤａｔａ“００１０”を、ＰＢ ユニット４にＰａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”を書き戻す。ここで、ＰＢ ユニット１は、”０”に固定しているため、第２のランダマイズ及びＥＣＣ処理と同様、ユーザが図１３（ａ）における（１）Ｄａｔａ Ｉｎにおいて書いたデータと同じデータ０が書き込まれたことと同等の状態となる。つまり、図１３（ａ）における（５）Ｄａｔａ Ｓｔｏｒｅに示す様に、ＰＢ ユニット０〜ＰＢユニット３が格納するデータはＤａｔａ“００１０”となる。また、ＰＢ ユニット４が格納するデータは、Ｄａｔａ“００１０”に基づいて生成されたＰａｒｉｔｙ Ｄａｔａ“Ｐ(００１０)”となる。
Subsequently, the randomizer and the
Here, the
このように、第３のランダマイズ及びＥＣＣ処理においては、ランダマイザ（ランダマイザ１０７ｂ）は、ランダマイズ処理に先立って不良ビット情報格納部（ＤＦＦ１５２）に取り込んだ第１のページバッファ（ページバッファ１０２ａ）の不良情報に基づいて、第１のページバッファの出力データ（Ｄａｔａ Ｄ０〜Ｄ３）のうち、固定されたデータ（Ｄａｔａ Ｄ１）を除く、第１のページバッファの出力データをランダマイズしてＥＣＣ回路１０７ａに入力する。これにより、第２のランダマイズ及びＥＣＣ処理と同様に、ＥＣＣ処理の訂正処理能力を下げずに、ＥＣＣのデコード処理とデランダマイズ処理とを高速に実行することができる。また、第２のランダマイズ及びＥＣＣ処理に比べて、ページバッファにデータを書き戻すＤａｔａ Ｓｔｏｒｅ処理（図１４に示すステップＳＴ８１）、ページバッファからＥＣＣ回路へデータを入力するＤａｔａ Ｌｏａｄ処理（図１４に示すステップＳＴ８２）を不要とすることができる。そのため、第２のランダマイズ及びＥＣＣ処理に比べて、ＥＣＣ処理のエンコード処理を高速に実行することができる。
As described above, in the third randomization and ECC processing, the randomizer (
また、本発明のＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）は、ＥＣＣ Ｂｕｓ＿１〜３（第１のデータバス）と、ＥＣＣモード（第１の動作モード）によりメモリセルとの間でデータを転送する場合、複数のビット線のうちＥＣＣ Ｂｕｓと同じ本数のビット線と、ＥＣＣ Ｂｕｓとを接続してデータを転送するページバッファ１０２（データ転送部）と、を備える。また、データ転送部は、通常メモリセルに接続されるビット線に出力される出力データをラッチするページバッファ１０２ａ（第１のページバッファ）と、パリティメモリセルに接続されるビット線に出力される出力データをラッチするページバッファ１０２ｃ（第２のページバッファ）と、を含んで構成される。そして、第１のデータバスは、第１のページバッファ、及び第２のページバッファと接続され、第１のデータバスに接続されるとともに、第２のページバッファの出力データに基づき、第１のページバッファの出力データの誤りを訂正するＥＣＣ回路１０７ａ（ＥＣＣ回路）を備える。また、第１のデータバスに接続され、予め設定されたシードデータに基づいて、第１のページバッファから入力されるデータをランダマイズし、ＥＣＣ回路から入力されるデータをデランダマイズするランダマイザ１０７ｂ（ランダマイザ）を備える。
Also, the NAND flash memory 10 (semiconductor memory device) of the present invention transfers data between ECC Bus_1 to 3 (first data bus) and memory cells in the ECC mode (first operation mode). In this case, the same number of bit lines as the ECC bus among a plurality of bit lines and a page buffer 102 (data transfer unit) for transferring data by connecting the ECC bus are provided. The data transfer unit outputs data to a
これにより、ページバッファ１０２の出力に接続されるＥＣＣ Ｂｕｓ（第１のデータバス）を、ＥＣＣモード（第１動作モード）用に用いることができる。また、ＥＣＣ Ｂｕｓには、ランダマイザ１０７ｂ（ランダマイザ）、及びＥＣＣ回路１０７ａ（ＥＣＣ回路）が設けられる。そのため、本発明のＮＡＮＤ型フラッシュメモリ１０によれば、ＥＣＣ回路、及びランダマイザ１０７（ＥＣＣ回路、及びランダマイザ）を内蔵したＮＡＮＤ型フラッシュメモリ１０（半導体記憶装置）において、ＥＣＣ処理におけるデコード（Ｄｅｃｏｄｅ）動作とデランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）動作を同時に実行でき、復元、かつ訂正されたデータの読み出し時間を短縮することができる。
Thereby, the ECC Bus (first data bus) connected to the output of the
例えば、従来のＮＡＮＤ型フラッシュメモリにおいては、所定のデータ長のデータについてランダマイズ処理、及びＥＣＣデコード処理する場合、ページバッファにおけるデータのセットアップとセンシング処理とに２０μｓ（マイクロ秒）、デランダマイズ処理に１０μｓ、ＥＣＣのデコード処理に２０μｓ、それぞれ要しており、データの読み出し時間が５０μｓであった。これに対し、本実施形態のＮＡＮＤ型フラッシュメモリ１０では、デコード（Ｄｅｃｏｄｅ）動作とデランダマイズ（Ｄｅ−Ｒａｎｄｏｍｉｚｅ）動作をランダマイザ、及びＥＣＣ回路１０７において同時に実行できるため、ＥＣＣデコード、及びデランダマイズ処理に要する時間を２０μｓまで短縮でき、データの読み出し時間を４０μｓまで短縮することができる。
For example, in a conventional NAND flash memory, when randomizing processing and ECC decoding processing are performed on data of a predetermined data length, 20 μs (microseconds) is required for data setup and sensing processing in the page buffer, and 10 μs is required for derandomizing processing. The ECC decoding process required 20 μs, and the data read time was 50 μs. On the other hand, in the
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes a design and the like within the scope not departing from the gist of the present invention.
１０…ＮＡＮＤ型フラッシュメモリ、１０１…メモリアレイ、１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ…ページバッファ、１０３，１０８…カラムコーディング回路、１０４…カラム置換回路、１０５…パリティカラム置換回路、１０７ａ…ＥＣＣ回路、１０７ｂ…ランダマイザ、１０６，１０６ｃ…Ｉ／Ｏパッド
DESCRIPTION OF
Claims (7)
第１の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第１のデータバスと同じ本数のビット線と、前記第１のデータバスとを接続してデータを転送するデータ転送部と、を備え、
前記データ転送部は、
通常メモリセルに接続されるビット線に出力される出力データをラッチする第１のページバッファと、
パリティメモリセルに接続されるビット線に出力される出力データをラッチする第２のページバッファと、を含んで構成され、
前記第１のデータバスは、前記第１のページバッファ、及び前記第２のページバッファと接続され、
さらに、前記第１のデータバスに接続されるとともに、前記第２のページバッファの出力データに基づき、前記第１のページバッファの出力データの誤りを訂正するＥＣＣ回路と、
前記第１のデータバスに接続され、予め設定されたシードデータに基づいて、前記第１のページバッファから入力されるデータをランダマイズし、前記ＥＣＣ回路から入力されるデータをデランダマイズするランダマイザと、を備える、
ことを特徴とする半導体記憶装置。 A first data bus;
When data is transferred between memory cells in the first operation mode, the same number of bit lines as the first data bus among a plurality of bit lines and the first data bus are connected to each other. A data transfer unit for transferring
The data transfer unit is
A first page buffer for latching output data output to a bit line normally connected to a memory cell;
A second page buffer that latches output data output to a bit line connected to the parity memory cell,
The first data bus is connected to the first page buffer and the second page buffer,
An ECC circuit that is connected to the first data bus and corrects an error in the output data of the first page buffer based on the output data of the second page buffer;
A randomizer connected to the first data bus, for randomizing data input from the first page buffer based on preset seed data, and derandomizing data input from the ECC circuit; Comprising
A semiconductor memory device.
前記ページバッファ制御回路は、メモリセルまたはビット線に不良が有る場合、前記第１のデータバスからの書き込みを許可しないことを特徴とする請求項１に記載の半導体記憶装置。 A page buffer control circuit configured to fix the output of the page buffer having a defect in a memory cell or a bit line in the first page buffer;
The semiconductor memory device according to claim 1, wherein the page buffer control circuit does not permit writing from the first data bus when a memory cell or a bit line has a defect.
前記データ転送部は、第２の動作モードによりメモリセルとの間でデータを転送する場合、複数のビット線のうち前記第２のデータバスと同じ本数のビット線と、前記第２のデータバスとを接続してデータを転送し、
前記第１の動作モードでは、前記第１のページバッファのうち、メモリセルまたはビット線に不良が有るページバッファと、前記第２の動作モードでの救済置換を前提として存在する第３のページバッファとの間において救済置換を行わずに、前記ＥＣＣ回路、及び前記ランダマイザの入力データとして取り扱うことを特徴とする請求項１または請求項２いずれかに記載の半導体記憶装置。 The second data bus is configured with a different number from the first data bus, and is provided independently of the first data bus,
When the data transfer unit transfers data to or from a memory cell in the second operation mode, the same number of bit lines as the second data bus among the plurality of bit lines, and the second data bus And transfer data,
In the first operation mode, among the first page buffers, a page buffer having a defect in a memory cell or a bit line, and a third page buffer existing on the premise of repair replacement in the second operation mode 3. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is handled as input data of the ECC circuit and the randomizer without performing repair replacement between the first and second circuits.
前記ランダマイザは、前記第１のページバッファの出力データをランダマイズして前記ＥＣＣ回路に入力し、前記ＥＣＣ回路は、前記ランダマイザから入力されるデータに基づいて、パリティデータを生成して前記第２のページバッファにパリティデータを書き込み、
一方、前記第１の動作モードのデータ読み出し動作において、
前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、
第１のランダマイズ及びＥＣＣ処理を実行することを特徴とする請求項３に記載の半導体記憶装置。 In the data write operation in the first operation mode,
The randomizer randomizes the output data of the first page buffer and inputs it to the ECC circuit, and the ECC circuit generates parity data based on the data input from the randomizer to generate the second data Write parity data to the page buffer,
On the other hand, in the data read operation in the first operation mode,
The ECC circuit corrects the error of the data of the first page buffer based on the parity data of the second page buffer, and the randomizer derandomizes the corrected data to the first page buffer. Write back,
4. The semiconductor memory device according to claim 3, wherein the first randomization and ECC processing is executed.
前記第１の動作モードのデータ書き込み動作において、
前記ランダマイザは、前記第１のページバッファの出力データをランダマイズして前記第１のページバッファに書き戻し、前記ＥＣＣ回路は、前記第１のページバッファに書き戻されたデータに基づいて前記第２のページバッファにパリティデータを書き込み、
一方、前記第１の動作モードのデータ読み出し動作において、
前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、
第２のランダマイズ及びＥＣＣ処理を実行することを特徴とする請求項４に記載の半導体記憶装置。 Instead of the first randomization and ECC processing,
In the data write operation in the first operation mode,
The randomizer randomizes the output data of the first page buffer and writes it back to the first page buffer, and the ECC circuit sets the second page buffer based on the data written back to the first page buffer. Write parity data to the page buffer
On the other hand, in the data read operation in the first operation mode,
The ECC circuit corrects the error of the data of the first page buffer based on the parity data of the second page buffer, and the randomizer derandomizes the corrected data to the first page buffer. Write back,
5. The semiconductor memory device according to claim 4, wherein a second randomization and ECC process is executed.
前記第１の動作モードのデータ書き込み動作において、
前記ランダマイザは、ランダマイズ処理に先立って取り込んだ前記第１のページバッファの不良情報に基づいて、前記第１のページバッファの出力データのうち、前記固定されたデータを除く、前記第１のページバッファの出力データをランダマイズして前記ＥＣＣ回路に入力し、前記ＥＣＣ回路は、前記ランダマイザから入力されるデータに基づいて、パリティデータを生成して前記第２のページバッファにパリティデータを書き込み、
一方、前記第１の動作モードのデータ読み出し動作において、
前記ＥＣＣ回路は、前記第２のページバッファのパリティデータに基づいて、前記第１のページバッファのデータを誤り訂正し、前記ランダマイザは訂正後のデータをデランダマイズして前記第１のページバッファに書き戻す、
第３のランダマイズ及びＥＣＣ処理を実行することを特徴とする請求項５に記載の半導体記憶装置。 Instead of the second randomization and ECC processing,
In the data write operation in the first operation mode,
The randomizer removes the fixed data from the output data of the first page buffer based on the defect information of the first page buffer fetched prior to the randomizing process. The output data is randomized and input to the ECC circuit, and the ECC circuit generates parity data based on the data input from the randomizer and writes the parity data to the second page buffer.
On the other hand, in the data read operation in the first operation mode,
The ECC circuit corrects the error of the data of the first page buffer based on the parity data of the second page buffer, and the randomizer derandomizes the corrected data to the first page buffer. Write back,
6. The semiconductor memory device according to claim 5, wherein third randomization and ECC processing are executed.
前記データ転送部は、
前記第１の動作モードでは、（ｎ／ｐ）本のアドレス信号が入力されると、ｐ本のビット線とｐ本の第１のデータバスとの接続を行い、
一方、前記第２の動作モードでは、（ｎ／ｑ）本のアドレス信号が入力されると、ｑ本ビット線と第２のデータバスとの接続を行う、
ことを特徴とする請求項３から請求項６いずれか一項に記載の半導体記憶装置。 The bit lines are n (n is a common multiple of p and q, and p and q are natural numbers where p> q), the first data bus is p, There are q data buses,
The data transfer unit is
In the first operation mode, when (n / p) address signals are input, the p bit lines are connected to the p first data buses.
On the other hand, in the second operation mode, when (n / q) address signals are input, the q bit lines are connected to the second data bus.
The semiconductor memory device according to claim 3, wherein the semiconductor memory device is a semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013006364A JP2014137834A (en) | 2013-01-17 | 2013-01-17 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013006364A JP2014137834A (en) | 2013-01-17 | 2013-01-17 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014137834A true JP2014137834A (en) | 2014-07-28 |
Family
ID=51415255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013006364A Pending JP2014137834A (en) | 2013-01-17 | 2013-01-17 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014137834A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019114313A (en) * | 2017-12-25 | 2019-07-11 | ラピスセミコンダクタ株式会社 | Semiconductor integrated circuit |
| US10720945B2 (en) | 2016-05-12 | 2020-07-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read and copy-back methods thereof |
| US11194656B2 (en) | 2019-06-04 | 2021-12-07 | Kioxia Corporation | Memory system |
-
2013
- 2013-01-17 JP JP2013006364A patent/JP2014137834A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10720945B2 (en) | 2016-05-12 | 2020-07-21 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read and copy-back methods thereof |
| US11362685B2 (en) | 2016-05-12 | 2022-06-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read and copy-back methods thereof |
| JP2019114313A (en) * | 2017-12-25 | 2019-07-11 | ラピスセミコンダクタ株式会社 | Semiconductor integrated circuit |
| US11194656B2 (en) | 2019-06-04 | 2021-12-07 | Kioxia Corporation | Memory system |
| US11740965B2 (en) | 2019-06-04 | 2023-08-29 | Kioxia Corporation | Memory system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20140169092A1 (en) | Semiconductor memory device | |
| US9424953B2 (en) | Semiconductor memory device including repair circuit | |
| JP4135680B2 (en) | Semiconductor memory device and signal processing system | |
| US9336078B1 (en) | Memory error detection circuitry | |
| TWI269155B (en) | Method and checker of checking for errors in an error correction code (ECC) protected mechanism and a computer system including the checker | |
| US7610542B2 (en) | Semiconductor memory in which error correction is performed by on-chip error correction circuit | |
| TW556203B (en) | Semiconductor memory device having ECC type error recovery circuit | |
| JP3272903B2 (en) | Error correction detection circuit and semiconductor memory device | |
| WO2010004664A1 (en) | Semiconductor memory device | |
| KR102146071B1 (en) | Semiconductor memory device | |
| JP2009104757A (en) | Semiconductor storage device | |
| JP4602246B2 (en) | Semiconductor integrated circuit | |
| US20080034253A1 (en) | Ferroelectric memory with spare memory cell array and ecc circuit | |
| US8990667B2 (en) | Error check and correction circuit, method, and memory device | |
| US9362007B2 (en) | Semiconductor memory device | |
| JP2014137834A (en) | Semiconductor storage device | |
| JP6018508B2 (en) | Nonvolatile semiconductor memory device and test method thereof | |
| KR102146080B1 (en) | Semiconductor memory device | |
| JP2014033364A (en) | Error detection and correction circuit and memory device | |
| JP5617776B2 (en) | MEMORY CIRCUIT, MEMORY DEVICE, AND MEMORY DATA ERROR CORRECTION METHOD | |
| JP2014142976A (en) | Semiconductor storage device | |
| JP4582078B2 (en) | Memory controller, flash memory system, and flash memory control method | |
| JP4534639B2 (en) | Semiconductor memory device | |
| KR20070112953A (en) | Error checking and correcting control circuit, method thereof and semiconductor memory device | |
| JP2014116049A (en) | Semiconductor memory device |