JP2015002215A - Multilayer substrate, and manufacturing method of multilayer substrate - Google Patents
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Abstract
Description
本発明は、多層基板、および多層基板の製造方法に関するものである。 The present invention relates to a multilayer substrate and a method for manufacturing the multilayer substrate.
従来、多層基板では、絶縁層の表面上にそれぞれ間隔を空けて配置されている複数の導体と、絶縁層の表面側および複数の導体を封止するように絶縁層の表面側に積層されているプリプレグとを備えるものがある(例えば、特許文献1参照)。 Conventionally, in a multilayer substrate, a plurality of conductors arranged on the surface of the insulating layer are spaced apart from each other, and the surface side of the insulating layer and the surface side of the insulating layer are sealed so as to seal the plurality of conductors. Some prepregs are provided (see, for example, Patent Document 1).
プリプレグは、ガラスクロスを備えてこのガラスクロスの両面側を樹脂材料によって封止するように構成されている。そして、複数の導体のそれぞれの間には樹脂材料が埋め込まれている。 The prepreg is configured to include a glass cloth and to seal both sides of the glass cloth with a resin material. A resin material is embedded between each of the plurality of conductors.
上記特許文献1の基板において、プリプレグの熱伝導率を高めるために、多くのフィラが混ざった樹脂材料でプリプレグを構成すると、プリプレグを構成する樹脂材料の流動性が低くなる。
In the substrate of
このため、プリプレグを構成する樹脂材料を複数の導体のそれぞれの間に充填する場合、絶縁層の表面側にプリプレグを積層して絶縁層にプリプレグを押し付けても、複数の導体のそれぞれの間に十分な量の樹脂材料を供給することができない。このため、上記それぞれの間に、樹脂材料の未充填部分、すなわちボイドが発生する恐れがある。 Therefore, when the resin material constituting the prepreg is filled between each of the plurality of conductors, even if the prepreg is laminated on the surface side of the insulating layer and the prepreg is pressed against the insulating layer, the prepreg is interposed between the plurality of conductors. A sufficient amount of resin material cannot be supplied. For this reason, there exists a possibility that the unfilled part of a resin material, ie, a void, may generate | occur | produce between said each.
本発明は上記点に鑑みて、ボイドの発生を抑制するようにした多層基板、および多層基板の製造方法を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a multilayer substrate and a method for manufacturing the multilayer substrate that suppress the generation of voids.
上記目的を達成するため、請求項1に記載の発明では、電気絶縁材料からなる絶縁層(20)と、絶縁層の表面(20a、20b)に設けられたもので、間隔を空けて配置された導体(511、512、521、522)と、第1のガラスクロス(1b、1c)と第1のガラスクロスの両面側を樹脂材料で封止する樹脂層(31、32、41、42)とを備えるプリプレグ(30A、40A)を、導体と共に絶縁層の表面を覆うように絶縁層に積層されてなるビルドアップ層(30、40)と、を備え、絶縁層の表面側では、樹脂層を構成する樹脂材料が間隔を構成する領域(513、514)内に充填された状態で導体を封止しており、第1のガラスクロスが導体および間隔を構成する領域を連続して覆うように形成されており、第1のガラスクロスのうち間隔を構成する領域を覆う部位は、第1のガラスクロスのうち導体を覆う部位よりも絶縁層側に近づくように曲がっていることを特徴とする。 In order to achieve the above object, according to the first aspect of the present invention, an insulating layer (20) made of an electrically insulating material and provided on the surface (20a, 20b) of the insulating layer are arranged at an interval. Resin layers (31, 32, 41, 42) for sealing the conductors (511, 512, 521, 522), the first glass cloth (1b, 1c), and both sides of the first glass cloth with a resin material And a build-up layer (30, 40) laminated on the insulating layer so as to cover the surface of the insulating layer together with the conductor, and a resin layer on the surface side of the insulating layer. The conductor is sealed in a state where the resin material constituting the space is filled in the region (513, 514) constituting the interval, and the first glass cloth continuously covers the conductor and the region constituting the interval. Formed in the first gas Sites covering an area constituting a gap of Sukurosu is characterized by being bent to approach the insulating layer side than the portion covering the conductor of the first glass cloth.
ここで、「間隔を空けて配置された導体」とは、それぞれ離れて配置されている複数の導体以外に、1つの導体において隙間を介して対向する2つの部位を有するものを含むものである。複数の導体がそれぞれ離れて配置されている場合には、複数の導体のうち隣接する2つの導体の間を「間隔を構成する領域」とする。1つの導体において隙間を介して対向する2つの部位を有するものの場合には、2つの部位の間の領域を「間隔を構成する領域」とする。 Here, the “conductors arranged at intervals” include a conductor having two parts facing each other with a gap in addition to a plurality of conductors arranged apart from each other. When a plurality of conductors are arranged apart from each other, a region between two adjacent conductors among the plurality of conductors is defined as an “area forming a gap”. In the case where one conductor has two parts facing each other through a gap, an area between the two parts is referred to as an “area forming an interval”.
請求項1に記載の発明によれば、プリプレグを構成する樹脂材料がガラスクロスによって間隔を構成する領域内に押し込まれる形となる。よって、間隔を構成する領域内に十分な量の樹脂材料を充填することができる。このため、ボイドの発生を抑制することができる。 According to the first aspect of the present invention, the resin material constituting the prepreg is pushed into the region constituting the interval by the glass cloth. Therefore, a sufficient amount of the resin material can be filled in the region constituting the interval. For this reason, generation | occurrence | production of a void can be suppressed.
請求項8に記載の発明では、間隔を空けて配置された導体(511、512、521、522)を、電気絶縁材料からなる絶縁層(20)の表面(20a、20b)に形成する第1の工程(S100)と、ガラスクロス(1b、1c)とガラスクロスの両面側を樹脂材料で封止する樹脂層(31、32、41、42)とを備えるプリプレグ(30A、40A)を用意する第2の工程(S110)と、絶縁層の表面側における導体と間隔を構成する領域(513、514)とをガラスクロスが連続して覆うように絶縁層およびプリプレグを対向させる第3の工程(S120)と、第3の工程の後に、絶縁層およびプリプレグのうち一方を他方に対して加圧して、ガラスクロスのうち間隔を構成する領域を覆う部位を、ガラスクロスのうち導体を覆う部位よりも縁層側に近づくように曲げることにより、樹脂層を構成する樹脂材料を間隔を構成する領域内に充填する第4の工程(S120)と、を備えることを特徴とする。 In the invention according to claim 8, the conductors (511, 512, 521, 522) arranged at intervals are formed on the surface (20a, 20b) of the insulating layer (20) made of an electrically insulating material. Step (S100) and a prepreg (30A, 40A) including a glass cloth (1b, 1c) and a resin layer (31, 32, 41, 42) for sealing both surfaces of the glass cloth with a resin material are prepared. The third step (S110) and the third step of making the insulating layer and the prepreg face each other so that the glass cloth continuously covers the conductor (on the surface side of the insulating layer and the region (513, 514)). S120), and after the third step, pressurize one of the insulating layer and the prepreg against the other to cover the portion of the glass cloth that covers the space, and the conductor of the glass cloth. By bending so as to approach the edge layer side of the power sale site, characterized in that it comprises a fourth step of filling in the region constituting the spacing resin material constituting the resin layer (S120), the.
請求項8に記載の発明によれば、請求項1に記載の発明と同様に、間隔を構成する領域内に、プリプレグを構成する樹脂材料がガラスクロスによって押し込まれる。よって、間隔を構成する領域内に十分な量の樹脂材料を充填することができる。このため、ボイドの発生を抑制することができる。
According to the invention described in claim 8, as in the invention described in
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.
(第1実施形態)
以下、本発明の第1実施形態にかかる電子装置について、図1、図2を参照して説明する。本実施形態にかかる電子装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するために適用されると好適である。なお、図2〜図4では、モールド樹脂層150やソルダーレジスト110等を一部省略してある。
(First embodiment)
Hereinafter, an electronic device according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 2. The electronic device according to the present embodiment is preferably mounted on a vehicle such as an automobile, for example, and applied to drive various electronic devices for the vehicle. 2 to 4, a part of the
図1に示されるように、電子装置は、一面10aおよび他面10bを有する多層基板10と、多層基板10の一面10a上に搭載された電子部品121〜123と、を備えている。そして、多層基板10の一面10a側と電子部品121〜123とをモールド樹脂層によって封止するモールド樹脂層部材150を構成することにより、電子装置が構成されている。
As shown in FIG. 1, the electronic device includes a
多層基板10は、コア層20と、コア層20の表面20aに配置された表面20a側のビルドアップ層30と、コア層20の裏面20b側に配置された裏面20b側のビルドアップ層40とを備える積層基板である。
The
コア層20は、電気絶縁性を有するプリプレグよりなるプリプレグ層として構成されている。コア層20は、図2に示すように、ガラスクロス1aと、樹脂層21、22とから構成されている。樹脂層21は、ガラスクロス1aのうちビルドアップ層30側の面を樹脂材料で封止してなるものである。樹脂層22は、ガラスクロス1aのうちビルドアップ層40側の面を樹脂材料で封止してなるものである。樹脂層21、22を構成する樹脂材料としては、電気絶縁性を有する熱硬化性樹脂材料(例えば、エポキシ樹脂)が用いられる。樹脂層21、22を構成する樹脂材料中には、アルミナやシリカ等の電気絶縁性かつ熱伝導性を有し、放熱性に優れたセラミックよりなるフィラ3が混ざっている。
The
ガラスクロス1aは、図3(a)に示されるように、複数本の横ヤーン33と複数本の縦ヤーン34とを用いて織られたものである。横ヤーン33は、横方向(第1方向)に延びる複数本のガラス繊維を束にしたものである。縦ヤーン34は、横ヤーン33に直交する縦方向(第2方向)に延びる複数本のガラス繊維を束にしたものである。ガラス繊維は、電気絶縁性を有するものである。
The glass cloth 1a is woven using a plurality of
縦ヤーン34では、図3(b)における図3(a)中のB−B断面図に示されるように、幅方向中央部が、厚み寸法が最も大きくなるように形成されている。同様に、横ヤーン33では、幅方向中央部が、厚み寸法が最も大きくなるように形成されている。
In the
ガラスクロス1aは、複数の腹35および複数のバスケットホール36を備える。複数の腹35は、横ヤーン33と縦ヤーン34とが厚み方向に重なる部分である。複数のバスケットホール36は、複数本の横ヤーン33のうち隣り合う2本の横ヤーン33と複数本の縦ヤーン34のうち隣り合う2本の縦ヤーン34とによって囲まれる穴部である。すなわち、複数のバスケットホール36は、複数の腹35のうち隣接する4つの腹35に囲まれる位置に設けられている。なお、図3(a)では、8つの腹35を示し、4つのバスケットホール36を示している。
The glass cloth 1 a includes a plurality of
図1のビルドアップ層30、40は、プリプレグよりなるプリプレグ層として構成されている。ビルドアップ層30は、図4に示されるように、ガラスクロス1bと、樹脂層31、32とから構成されている。樹脂層31は、ガラスクロス1bのうち表面側表層配線61〜63(図4中61、62を示す)側の面を樹脂材料で封止してなるものである。樹脂層32は、ガラスクロス1bのうち表面側内層配線511、512(図4中512を示す)側の面を樹脂材料で封止してなるものである。
The buildup layers 30 and 40 in FIG. 1 are configured as prepreg layers made of prepreg. As shown in FIG. 4, the
樹脂層31、32を構成する樹脂材料としては、電気絶縁性を有する熱硬化性樹脂材料(例えば、エポキシ樹脂)が用いられる。樹脂層31、32を構成する樹脂材料中には、アルミナやシリカ等の電気絶縁性かつ熱伝導性を有し、放熱性に優れたセラミックよりなるフィラ(図示省略)が混ざっている。 As the resin material constituting the resin layers 31 and 32, a thermosetting resin material (for example, epoxy resin) having electrical insulation is used. In the resin material constituting the resin layers 31 and 32, fillers (not shown) made of ceramics having electrical insulation and thermal conductivity, such as alumina and silica, and excellent in heat dissipation are mixed.
ビルドアップ層40は、図5に示されるように、ガラスクロス1cと、樹脂層41、42とから構成されている。樹脂層41は、ガラスクロス1cのうち裏面側表層配線71、72(図5中71を示す)側の面を樹脂材料で封止してなるものである。樹脂層42は、ガラスクロス1cのうち裏面側内層配線521、522(図5中522を示す)側の面を樹脂材料で封止してなるものである。樹脂層41、42を構成する樹脂材料としては、電気絶縁性を有する熱硬化性樹脂材料(例えば、エポキシ樹脂)が用いられる。樹脂層41、42を構成する樹脂材料中には、アルミナやシリカ等の電気絶縁性かつ熱伝導性を有し、放熱性に優れたセラミックよりなるフィラ(図示省略)が混ざっている。
As shown in FIG. 5, the
本実施形態のガラスクロス1b、1cは、ガラスクロス1aと同様に、複数本の横ヤーンと複数本の縦ヤーンとを用いて織られたものである。このため、ガラスクロス1b、1cは、複数の腹35および複数のバスケットホール36(図3(a)参照)を有することになる。
The
図1に示されるように、複数の表面側内層配線511、512は、コア層20とビルドアップ層30との間の界面において、コア層20の表面20aに形成されている。複数の表面側内層配線511、512は、それぞれ、コア層20の表面20a上にて離れて配置されている。つまり、複数の表面側内層配線511、512は、それぞれ、コア層20の表面20a上にて間隔を空けて配置されている。本実施形態では、複数の表面側内層配線511、512のうち隣接する2つの表面側内層配線の間の領域(すなわち、間隔を構成する表面側内層配線の間の領域)を領域513という。
As shown in FIG. 1, the plurality of surface-side
複数の裏面側内層配線521、522は、コア層20とビルドアップ層40との間の界面において、コア層20の裏面20bに形成されている。複数の裏面側内層配線521、522は、それぞれ、コア層20の裏面20b上にて離れて配置されている。つまり、複数の裏面側内層配線521、522は、それぞれ、コア層20の裏面20b上にて間隔を空けて配置されている。本実施形態では、複数の裏面側内層配線521、522のうち隣接する2つの裏面側内層配線の間の領域(すなわち、間隔を構成する裏面側内層配線の間の領域)を領域514という。
The plurality of back surface side
ビルドアップ層30は、複数の表面側内層配線511、512と共にコア層20の表面20aを覆うようにコア層20に積層されている。ビルドアップ層40は、複数の裏面側内層配線521、522と共にコア層20の裏面20bを覆うようにコア層20に積層されている。
The
コア層20の表面20aにおいて、ビルドアップ層30の樹脂層32が、複数の領域513に充填された状態で複数の表面側内層配線511、512を封止している。そして、コア層20の裏面20bにおいて、ビルドアップ層40の樹脂層40bが、複数の領域514に充填された状態で複数の裏面側内層配線521、522を封止している。
On the
また、表面側表層配線61〜63は、ビルドアップ層30の表面30aに形成されている。本実施形態では、表面側表層配線61〜63は、電子部品121〜123が搭載される搭載用のランド61、電子部品121、122とボンディングワイヤ141、142を介して電気的に接続されるボンディング用のランド62、外部回路と電気的に接続される表面パターン63とされている。
Further, the surface side surface layer wirings 61 to 63 are formed on the
同様に、裏面側表層配線71、72がビルドアップ層40の表面40aに形成されている。本実施形態では、裏面側表層配線71、72は、後述するフィルドビアを介して裏面側内層配線521、522と接続される裏面パターン71、放熱用のヒートシンクが備えられるヒートシンク用パターン72とされている。
Similarly, back surface side wirings 71 and 72 are formed on the
なお、内層配線511、512、521、522は、導体を構成している。ビルドアップ層30の表面30aとは、ビルドアップ層30のうちコア層20と反対側の一面のことであり、多層基板10の一面10aとなる面のことである。また、ビルドアップ層40の表面40aとは、ビルドアップ層40のうちコア層20と反対側の一面のことであり、多層基板10の他面10bとなる面のことである。
The
そして、内層配線511、512、521、522、表面側表層配線61〜63、裏面側表層配線71、72は、具体的には後述するが、銅等の金属箔や金属メッキが適宜積層された導体から構成されている。
The
なお、内層配線511、512、521、522、表面側表層配線61〜63、裏面側表層配線71、72は、それぞれの厚み方向の寸法が35μm以上になっている。
The
また、表面側内層配線511、512と裏面側内層配線521、522とは、コア層20を貫通して設けられた貫通ビア81を介して電気的および熱的に接続されている。具体的には、貫通ビア81は、コア層20を厚さ方向に貫通する貫通孔81aの壁面に銅等の貫通電極81bが形成され、貫通孔81aの内部に充填材81cが充填されて構成されている。
Further, the front side
また、表面側内層配線511、512と表面側表層配線61〜63、および裏面側内層配線521、522と裏面側表層配線71、72とは、適宜各ビルドアップ層30、40を厚さ方向に貫通して設けられたフィルドビア91、101を介して電気的および熱的に接続されている。
Further, the front-side
具体的には、フィルドビア91、101は、各ビルドアップ層30、40を厚さ方向に貫通する貫通孔91a、101aが銅等の貫通電極91b、101bによって充填された構成とされている。
Specifically, the filled
なお、充填材81cは、樹脂、セラミック、金属等が用いられるが、本実施形態では、エポキシ樹脂とされている。また、貫通電極81b、91b、101bは、銅等の金属メッキにて構成されている。
In addition, although resin, ceramic, metal, etc. are used for the
そして、各ビルドアップ層30、40の表面30a、40aには、表面パターン63および裏面パターン71を覆うソルダーレジスト110が形成されている。なお、表面パターン63を覆うソルダーレジスト110には、図1とは別断面において、表面パターン63のうち外部回路と接続される部分を露出させる開口部が形成されている。
And the solder resist 110 which covers the
電子部品121〜123は、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)等の発熱が大きいパワー素子121、マイコン等の制御素子122、チップコンデンサや抵抗等の受動素子123である。
The
そして、各電子部品121〜123は、はんだ130を介してランド61上に搭載されてランド61と電気的、機械的に接続されている。また、パワー素子121および制御素子122は、周囲に形成されているランド62ともAlやAu等のボンディングワイヤ141、142を介して電気的に接続されている。
Each
ここで、上記した第1の配線群511、521は、比較的大電流のパワー素子121に接続されている表裏の内層配線511、521であり、一方、上記した第2の配線群512、522は、比較的小電流の制御素子122、受動素子123に接続されている表裏の内層配線512、522である。
Here, the
なお、ここでは、電子部品121〜123としてパワー素子121、制御素子122、受動素子123を例に挙げて説明したが、電子部品121〜123はこれらに限定されるものではない。
In addition, although the
モールド樹脂層150は、ランド61、62および電子部品121〜123を封止するものであり、エポキシ樹脂等の一般的なモールド材料が金型を用いたトランスファーモールド法やコンプレッションモールド法等により形成されたものである。
The
なお、本実施形態では、モールド樹脂層150は、多層基板10の一面10aのみに形成されている。つまり、本実施形態の電子装置は、いわゆるハーフモールド構造とされている。また、多層基板10の他面10b側には、特に図示していないが、ヒートシンク用パターン72に放熱グリス等を介してヒートシンクが備えられている。
In the present embodiment, the
次に、本実施形態のビルドアップ層30、40の構造の詳細について図4〜図6を用いて説明する。 Next, details of the structure of the buildup layers 30 and 40 of the present embodiment will be described with reference to FIGS.
図4のビルドアップ層30において、ガラスクロス1bは、複数の表面側内層配線511、512、および複数の領域513を連続して覆うように形成されている。
In the
ガラスクロス1bのうち領域513を覆う部位は、ガラスクロス1bのうち複数の表面側内層配線511、512を覆う部位よりもコア層20側に近づくように曲がっている。具体的には、ガラスクロス1bのうち領域513を覆う部位は、複数の表面側内層配線511、512の上面512aよりもコア層20側に入り込んでいる。当該上面512aとは、複数の表面側内層配線511、512のうちコア層20に対して反対側端部のことである。図4では、ガラスクロス1bのうち領域513を覆う部位は、当該領域513に隣接する2つの表面側内層配線512の上面512aの延長線Y1(図4中鎖線)よりもコア層20側に入り込んでいる例を示している。
The part which covers the area |
図4のビルドアップ層30において、ガラスクロス1bの厚み寸法をL1とし、樹脂層31のうちコア層20の反対側面31aとガラスクロス1bとの間の寸法(すなわち、最短距離)をL2とすると、L1、L2は、L1<L2を満足する。
In the
本実施形態において、厚み寸法L1は、ガラスクロス1bを構成する腹35の中央部の厚み寸法である。腹35の中央部とは、横ヤーン33の幅方向中央部と縦ヤーン34の幅方向中央部とが重なる部分であって、腹35のうち最も厚み寸法が大きくなる部位である。厚み寸法L2を設定するためのガラスクロス1bの基準位置を、ガラスクロス1bの上部としている。ガラスクロス1bの上部は、複数の腹35のうち最も表面側表層配線61〜63側に位置する腹35の中央部である。
In the present embodiment, the thickness dimension L1 is the thickness dimension of the central portion of the
図5のビルドアップ層40において、ガラスクロス1cは、複数の裏面側内層配線521、522、および複数の領域514を連続して覆うように形成されている。
In the
ガラスクロス1cのうち領域514を覆う部位は、ガラスクロス1cのうち複数の裏面側内層配線521、522を覆う部位よりもコア層20側に近づくように曲がっている。具体的には、ガラスクロス1cのうち領域514を覆う部位は、複数の裏面側内層配線521、522の下面522aよりもコア層20側に入り込んでいる。当該下面とは、複数の裏面側内層配線521、522のうちコア層20に対して反対側の面のことである。図5では、ガラスクロス1cのうち領域514を覆う部位は、当該領域514に隣接する2つの表面側内層配線522の下面の延長線Y2(図5中鎖線)よりもコア層20側に入り込んでいる例を示している。
The part which covers the area |
図5のビルドアップ層40において、ガラスクロス1cの厚み寸法をL3とし、樹脂層41のうちコア層20の反対側面41aとガラスクロス1cとの間の寸法(すなわち、最短距離)をL4とすると、L3、L4の大小関係は、L3<L4を満足する。
In the
本実施形態において、厚み寸法L3は、ガラスクロス1cを構成する腹35の中央部の厚み寸法である。腹35の中央部とは、横ヤーン33の幅方向中央部と縦ヤーン34の幅方向中央部とが重なる部分であって、腹35のうち最も厚み寸法が大きくなる部位である。寸法L4を設定するためのガラスクロス1cの基準位置を、ガラスクロス1cの下部としている。ガラスクロス1cの下部は、複数の腹35のうち最も裏面側表層配線71、72側に位置する腹35の中央部である。
In the present embodiment, the thickness dimension L3 is the thickness dimension of the central portion of the
本実施形態のガラスクロス1b、1cの厚み寸法L3、L4は、10μm〜30μmに設定されている。ガラスクロス1b、1cのバスケットホールは、コア層20のガラスクロス1aのバスケットホールよりも小さくなっている。ガラスクロス1b、1cのバスケットホールは、直径が100μm以下に設定されている。ビルドアップ層30の質量のうち樹脂材料の質量が占める比率(wt%)が80%以上になるように設定されている。ビルドアップ層40の質量のうち樹脂材料の質量が占める比率(wt%)が80%以上になるように設定されている。
The thickness dimensions L3 and L4 of the
ビルドアップ層30の質量のうちフィラの質量が占める比率(wt%)は、コア層20の質量のうちフィラの質量が占める比率(wt%)よりも大きくなっている。ビルドアップ層40の質量のうちフィラの質量が占める比率(wt%)は、コア層20の質量のうちフィラの質量が占める比率(wt%)よりも大きくなっている。例えば、ビルドアップ層30、40の質量のうちフィラの質量が占める比率(wt%)は、50%以上に設定されている。
The ratio (wt%) occupied by the filler mass in the mass of the
以上が本実施形態における電子装置の構成である。次に、上記電子装置の製造方法について図5、図6、図7を参照しつつ説明する。なお、図5、図6、図7は、多層基板10のうちパワー素子121が搭載される部分近傍の断面図である。
The above is the configuration of the electronic device in this embodiment. Next, a method for manufacturing the electronic device will be described with reference to FIGS. 5, 6, and 7 are cross-sectional views of the vicinity of a portion where the
まず、図6(a)に示されるように、コア層20の表面20aおよび裏面20bに銅箔等の金属箔161、162が配置されたものを用意する。そして、図6(b)に示されるように、ドリル等によって金属箔161、コア層20、金属箔162を貫通する貫通孔81aを形成する。
First, as shown in FIG. 6A, one in which metal foils 161 and 162 such as copper foil are disposed on the
その後、図6(c)に示されるように、無電解メッキや電気メッキを行い、貫通孔81aの壁面および金属箔161、162上に銅等の金属メッキ163を形成する。これにより、貫通孔81aの壁面に、金属メッキ163にて構成される貫通電極81bが形成される。なお、無電解メッキおよび電気メッキを行う場合には、パラジウム等の触媒を用いて行うことが好ましい。
Thereafter, as shown in FIG. 6C, electroless plating or electroplating is performed to form a metal plating 163 such as copper on the wall surface of the through
続いて、図6(d)に示されるように、金属メッキ163で囲まれる空間に充填材81cを配置する。これにより、貫通孔81a、貫通電極81b、充填材81cを有する上記貫通ビア81が形成される。
Subsequently, as illustrated in FIG. 6D, a
その後、図7(a)に示されるように、無電解メッキおよび電気メッキ等でいわゆる蓋メッキを行い、金属メッキ163および充填材81c上に銅等の金属メッキ164、165を形成する。
Thereafter, as shown in FIG. 7A, so-called lid plating is performed by electroless plating, electroplating, or the like, and metal plating 164, 165 such as copper is formed on the
こうして、図7(a)に示されるように、コア層20の表面20a側では、金属箔161、金属メッキ163、金属メッキ164が順次積層された金属層M1が形成され、裏面20b側では、金属箔162、金属メッキ163、金属メッキ165が順次積層された金属層M2が形成される。
Thus, as shown in FIG. 7A, the metal layer M1 in which the
次に、図7(b)に示されるように、金属メッキ164、165上に図示しないレジストを配置する。そして、当該レジストをマスクとしてウェットエッチング等を行い、金属メッキ164、金属メッキ163、金属箔161を適宜パターニングして複数の表面側内層配線511、512を形成すると共に、金属メッキ165、金属メッキ163、金属箔162を適宜パターニングして複数の裏面側内層配線521、522を形成する。
Next, as shown in FIG. 7B, a resist (not shown) is disposed on the
つまり、本実施形態では、複数の表面側内層配線511、512は、金属箔161、金属メッキ163、金属メッキ164が積層された金属層M1によって構成され、複数の裏面側内層配線521、522は、金属箔162、金属メッキ163、金属メッキ165が積層された金属層M2によって構成されている。このことにより、複数の表面側内層配線511、512がコア層20の表面20aに配列され、複数の裏面側内層配線521、522コア層20の裏面20bに配列されることになる(ステップ100)。図7(c)以降では、金属箔161、金属メッキ163、金属メッキ164、および金属箔162、金属メッキ163、金属メッキ165をまとめて1層として示してある。
That is, in the present embodiment, the plurality of front surface side
その後、プリプレグ30A、40Aを用意する(ステップ110)。プリプレグ30Aは、樹脂層31、32およびガラスクロス1bから構成されている。プリプレグ40Aは、樹脂層41、42およびガラスクロス1cから構成されている。
Thereafter, the
次に、図7(c)に示されるように、コア層20における表面20a側において、表面側内層配線511、512上にプリプレグ30Aおよび銅等の金属板166を積層する。さらに、コア層20における裏面20b側において、裏面側内層配線521、522上にプリプレグ40Aおよび銅等の金属板167を積層する。
Next, as illustrated in FIG. 7C, a
このようにして、上から順に、金属板166、プリプレグ30A、表面側内層配線511、512、コア層20、裏面側内層配線521、522、プリプレグ40Aおよび金属板167が順に積層された積層体168を構成する。なお、プリプレグ30A、40Aを構成する樹脂材料は、この状態では、仮硬化されたもので流動性を有している。
In this way, the laminate 168 in which the
続いて、積層体168を一体化するために、図7(d)に示されるように、積層体168を積層方向に加圧しつつ加熱する(ステップ120)。つまり、積層体168を加熱してプリプレグ30A、40Aを構成する樹脂材料を流動させ、コア層20およびプリプレグ30Aのうち一方を他方に対して押し付け、かつコア層20およびプリプレグ40Aのうち一方を他方に対して押し付ける。
Subsequently, in order to integrate the
これに伴い、ビルドアップ層30のガラスクロス1bのうち領域513を覆う部位が、ガラスクロス1bのうち複数の表面側内層配線511、512を覆う部位よりもコア層20側に近づくように曲がる。このため、ガラスクロス1bのうち領域513を覆う部位が、複数の表面側内層配線511、512の上面よりもコア層20側に入り込む。
Accordingly, the portion of the
これに伴い、プリプレグ30Aを構成する樹脂材料がコア層20の表面20aのうち複数の表面側内層配線511、512のうち以外の領域に充填される。これにより、プリプレグ30Aを構成する樹脂材料を複数の領域513間に埋め込む。さらに、プリプレグ40Aを構成する樹脂材料を複数の領域514間に埋め込む。
Accordingly, the resin material constituting the
そして、積層体168を加熱することにより、プリプレグ30A、40Aを硬化して積層体168を一体化する。このとき、プリプレグ30Aを硬化したものがビルドアップ層30として形成され、かつプリプレグ40Aを硬化したものがビルドアップ層40として形成されることになる。
Then, by heating the
次に、図8(a)に示されるように、レーザ等により、金属板166、ビルドアップ層30を貫通して表面側内層配線511、512に達する貫通孔91aを形成する。同様に、図8(a)とは別断面において、金属板167、ビルドアップ層40を貫通して裏面側内層配線521、522に達する貫通孔101aを形成する。
Next, as shown in FIG. 8A, a through
そして、図8(b)に示されるように、無電解メッキや電気メッキ等でいわゆるフィルドメッキを行い、貫通孔91a、101aを金属メッキ169で埋め込む。これにより、ビルドアップ層30に形成された貫通孔91a、101aに埋め込まれた金属メッキ169にて貫通電極91bおよび図1に示した貫通電極101bが構成される。また、貫通孔91a、101aに貫通電極91b、101bが埋め込まれたフィルドビア91、101が形成される。なお、次の図8(c)以降では、金属板166および金属メッキ169をまとめて1層として示してある。
Then, as shown in FIG. 8B, so-called filled plating is performed by electroless plating, electroplating, or the like, and the through
続いて、図8(c)に示されるように、金属板166、167上に図示しないレジストを配置する。そして、レジストをマスクとしてウェットエッチング等を行って金属板166、167をパターニングすると共に、適宜金属メッキを形成することにより、表面側表層配線61〜63および裏面側表層配線71、72を形成する。
Subsequently, as shown in FIG. 8C, a resist (not shown) is disposed on the
つまり、本実施形態では、表面側表層配線61〜63は、金属板166および金属メッキ169を有する構成とされ、裏面側表層配線71、72は、金属板167および金属メッキ169を有する構成とされている。
That is, in the present embodiment, the front surface side wirings 61 to 63 are configured to have the
次に、図8(d)に示されるように、ビルドアップ層30、40の表面30a、40aにそれぞれソルダーレジスト110を配置して適宜パターニングすることにより、上記多層基板10が製造される。なお、図8(d)に示される範囲内において、表面30a上のソルダーレジスト110がすべて除去されているが、図1に示すように他の領域においてソルダーレジスト110が残された状態になっている。
Next, as shown in FIG. 8D, the
その後は、特に図示しないが、はんだ130を介して電子部品121〜123をランド61に搭載する。そして、パワー素子121および制御素子122とランド62との間でワイヤボンディングを行い、パワー素子121および制御素子122とランド62とを電気的に接続する。続いて、ランド61、62および電子部品121〜123が封止されるように、金型を用いたトランスファーモールド法やコンプレッションモールド法等によってモールド樹脂層150を形成する。
Thereafter, although not particularly shown, the
以上説明した本実施形態によれば、多層基板10の製造過程において、コア層20の表面20aに間隔を空けて複数の表面側内層配線511、512を配置する。コア層20の裏面20bに間隔を空けて複数の裏面側内層配線521、522を配置する。次に、ガラスクロス1bの両面側を樹脂材料で封止してなるプリプレグ30Aとガラスクロス1cの両面側を樹脂材料で封止してなるプリプレグ40Aとを用意する。これに伴い、コア層20の表面20aにプリプレグ30Aを対向させ、かつコア層20の裏面20bにプリプレグ40Aを対向させる。このとき、ガラスクロス1bは、複数の表面側内層配線511、512および複数の領域513を連続して覆うように形成されている。ガラスクロス1cは、複数の裏面側内層配線521、522および複数の領域513を連続して覆うように形成されている。その後、プリプレグ30A、コア層20、およびプリプレグ40Aを積層方向に圧力を加える。これにより、ガラスクロス1bのうち領域513を覆う部位を、ガラスクロス1bのうち複数の表面側内層配線511、512を覆う部位よりもコア側20に近づくように曲げる。よって、ガラスクロス1bのうち領域513を覆う部位が表面側内層配線511、512の上面512aよりもコア層20側に入り込む。したがって、プリプレグ30Aを構成する樹脂材料がガラスクロス1bによって複数の領域513内に押し込まれる。よって、複数の領域513内に十分な量の樹脂材料を充填することができる。
According to the present embodiment described above, in the manufacturing process of the
さらに、ガラスクロス1cのうち領域514を覆う部位を、ガラスクロス1cのうち複数の裏面側内層配線521、522を覆う部位よりもコア側20に近づくように曲げる。よって、ガラスクロス1cのうち領域514を覆う部位が裏面側内層配線521、522の下面522aよりもコア層20側に入り込む。したがって、プリプレグ40Aを構成する樹脂材料がガラスクロス1cによって複数の領域514内に押し込まれる。よって、複数の領域514内に十分な量の樹脂材料を充填することができる。以上により、領域513、514に十分な量の樹脂材料を充填することができるので、領域513、514でボイドの発生を抑制することができる。
Furthermore, the part which covers the area |
本実施形態では、ビルドアップ層30、40の質量のうち樹脂材料の質量が占める比率「wt%」が80%以上になるように設定されている。このため、ビルドアップ層30、40としては領域513、514に対して十分な量の樹脂材料を供給することができるので、樹脂材料によって領域513、514を確実に埋め込むことができる。このため、ボイドの発生を確実に抑制することができる。
In the present embodiment, the ratio “wt%” of the mass of the resin material out of the mass of the buildup layers 30 and 40 is set to be 80% or more. For this reason, since the resin material of sufficient quantity can be supplied with respect to the area |
本実施形態では、ガラスクロス1bの厚み寸法L1は、ガラスクロス1bの上部と表面側表層配線61〜63との間の距離L2よりも小さくなっている。ガラスクロス1cの厚み寸法L3は、ガラスクロス1cの下部と裏面側表層配線71、72との間の距離L4よりも小さくなっている。このため、製造過程で加圧されても、領域513、514に対応して十分に湾曲することができる。
In this embodiment, the thickness dimension L1 of the
本実施形態では、ガラスクロス1b、1cのバスケットホールは、直径が100μm以下に設定されている。例えば、ガラスクロス1のバスケットホールを、直径が100μmよりも大きくなるように設定すると、積層体168を加圧した際に、図10中の太線の矢印の如く、樹脂層31側からバスケットホールを通して樹脂層32側に樹脂材料が移動してしまう。よって、樹脂層31からガラスクロス1に圧力が加わらない。このため、ガラスクロス1を湾曲させることができない。
In the present embodiment, the basket holes of the
これに対して、ガラスクロス1b、1cのバスケットホールは、上述の如く、直径が100μm以下に設定されている。このため、積層体168を加圧した際に、樹脂層31側からバスケットホールを通して樹脂層32側に樹脂材料が移動し難くなる。よって、樹脂層31からガラスクロス1b、1cに十分に圧力を加えることができる。これにより、ガラスクロス1b、1cを十分に湾曲させることができる。
On the other hand, the basket holes of the
本実施形態では、ガラスクロス1b、1cのバスケットホールの直径は、ガラスクロス1aのバスケットホールの直径よりも小さくなっている。このため、ガラスクロス1b、1cのバスケットホールの直径が、ガラスクロス1aのバスケットホールの直径よりも大きい場合に比べて、積層体168を加圧した際に、樹脂層31側からバスケットホールを通して樹脂層32側に樹脂材料が移動し難くなる。よって、樹脂層31からガラスクロス1b、1cに十分に圧力を加えることができる。これにより、ガラスクロス1b、1cを十分に湾曲させることができる。
In this embodiment, the diameter of the basket hole of the
本実施形態では、ビルドアップ層30、40の質量のうちフィラの質量が占める比率「wt%」は、コア層20の質量のうちフィラの質量が占める比率「wt%」よりも大きくなっている。これにより、ビルドアップ層30、40において、フィラが混ざった樹脂材料の粘度を高めることができる。したがって、積層体168を加圧した際に、樹脂層31からガラスクロス1b、1cに十分に圧力を加えることができる。これにより、ガラスクロス1b、1cを十分に湾曲させることができる。これに加えて、ビルドアップ層30、40において十分な熱伝導率を確保することができる。
In the present embodiment, the ratio “wt%” of the mass of the buildup layers 30 and 40 occupied by the filler mass is larger than the ratio “wt%” of the mass of the
本実施形態では、ガラスクロス1bは、複数の表面側内層配線511、512および複数の領域513を連続して覆うように形成されている。このため、ビルドアップ層30の強度を増すことができる。これに加えて、ビルドアップ層30において樹脂層31にクラックが生じた場合、樹脂層31のクラックが起因して、樹脂層31側からガラスクロス1bの切れ目を介して樹脂層32側にクラックが進展することを抑制することができる。
In the present embodiment, the
さらに、ガラスクロス1cは、複数の裏面側内層配線521、522および複数の領域514を連続して覆うように形成されている。このため、ビルドアップ層40においてビルドアップ層30と同様の効果が得られる。
Furthermore, the
(第2実施形態)
本第2実施形態では、凸部を設けた金属板166を用いてプリプレグ30Aのガラスクロス1bの変形を加勢する例について説明する。
(Second Embodiment)
In the second embodiment, an example in which the deformation of the
図11(a)、(b)に本実施形態の多層基板10の製造過程の一部を示す。
11A and 11B show a part of the manufacturing process of the
本実施形態の多層基板10では、金属板166に凸部166aが設けられている。凸部166aは、金属板166のうち領域513に対応する部位からコア層20側に突起するように形成されている。
In the
このため、コア層20にプリプレグ30A、および金属板166等を積層して積層体168を構成して、積層体168を積層方向に加圧しつつ加熱した際に、
金属板166が凸部166aによってプリプレグ30Aをコア層20側に加圧することになる。つまり、金属板166がプリプレグ30Aに対してコア層20の反対側から押し付けることになる。これにより、凸部166aがプリプレグ30Aのうち領域513を覆う部分を押し付けてガラスクロス1bの変形を加勢することができる。
For this reason, when the
The
以上により、ガラスクロス1bのうち領域513を覆う部分を、ガラスクロス1bのうち複数の表面側内層配線511、512を覆う部位よりもコア層20側に近づくように湾曲させることを確実に行うことできる。これにより、複数の領域513内にプリプレグ30Aを構成する樹脂材料を確実に充填することができる。
As described above, the portion of the
なお、図11(a)、(b)では、積層体168のうちプリプレグ30A、および金属板166以外の裏面側内層配線521、522、プリプレグ40Aおよび金属板167の図示を省略している。
In FIGS. 11A and 11B, illustration of the backside
上記第2実施形態では、凸部166aを設けた金属板166を用いた例について説明したが、これに加えて、凸部を設けた金属板167を用いてもよい。これにより、凸部によってプリプレグ40Aのガラスシート1cの変形を加勢することができる。これにより、複数の領域514内にプリプレグ40Aを構成する樹脂材料を確実に充填することができる。
In the said 2nd Embodiment, although the example using the
(第3実施形態)
本第3実施形態では、凸部の成形型を備えるプレス機を用いて積層体168を加圧することにより、プリプレグ30Aのガラスクロス1bの変形を加勢する例について説明する。
(Third embodiment)
In the third embodiment, an example will be described in which the deformation of the
図12(a)、(b)に本実施形態の多層基板10の製造過程の一部を示す。
12A and 12B show a part of the manufacturing process of the
本実施形態では、積層体168を加圧する際に、図12(a)に示されるように、凸状の成形型601を備えるプレス機600を用いる。成形型601は、金属製の金型本体603に金属製の凸部604が設けられたものである。凸部604は、金型本体603のうち領域513に対応する部位からコア層20側に突起するように形成されている。成形型601は、金属製のベース602の上側に配置されている。
In this embodiment, when pressurizing the
本実施形態では、金属板166、167を除いた表面側内層配線511、512、プリプレグ30A等をコア層20に積層して積層体168を構成する。そして、積層体168と成形型600との間に、テフロン(登録商標)シート等からなる離型性シート620を挟んだ状態で、離型性シート620および積層体168を、成形型600および金属製のベース610の間に配置する。このとき、積層体168を加熱しつつ、積層体168を成形型600およびベース610によって加圧する。したがって、成形型600の凸部601がガラスクロス1bのうち領域513を覆う部位の湾曲を加勢することができる。よって、上記第2実施形態と同様に、ガラスクロス1bのうち領域513を覆う部位を確実に湾曲させることできる。これにより、複数の領域513内にプリプレグ30Aを構成する樹脂材料を確実に充填することができる。
In the present embodiment, the
なお、本実施形態では、成形型600およびベース610によって積層体168を加圧するため、成形型600の形状に沿うようにプリプレグ30Aの上面300が変形する。そこで、積層体168の加圧後に、プリプレグ30Aの上面300から離型性シート620を外す。そして、プリプレグ30Aの上面300に更に樹脂層を積層することにより、プリプレグ30Aの上面300側を平坦にする。
In the present embodiment, since the laminate 168 is pressed by the
上記第3実施形態では、積層体168を加圧する際に、成形型600に凸部601を設けたプレス機を用いた例について説明したが、これに加えて、ベース610に凸部を設けたものを用いてもよい。凸部によってプリプレグ40Aのガラスシート1cの変形を加勢することができる。これにより、複数の領域514内にプリプレグ40Aを構成する樹脂材料を確実に充填することができる。
In the third embodiment, the example in which the press machine provided with the
(第4実施形態)
上記第3実施形態では、金属製の成形型600を用いたプレス機を用いた例について説明したが、これに代えて、静水圧成形法により積層体168を加圧してもよい。
(Fourth embodiment)
Although the said 3rd Embodiment demonstrated the example using the press using the metal shaping | molding die 600, it may replace with this and you may pressurize the
図13(a)、(b)に本実施形態の多層基板10の製造過程の一部を示す。
13A and 13B show a part of the manufacturing process of the
本実施形態では、積層体168を加圧する際に、図13(a)に示されるように、バルーン状に形成されているゴム型からなる成形型601Aを備える静水圧プレス機600Aを用いる。これにより、プリプレグ30Aに対して加える圧力を面方向に均一にすることができる。よって、上記第2、3の実施形態と同様に、ガラスクロス1bのうち領域513を覆う部位を確実に湾曲させることができる。これにより、複数の領域513および表面側内層配線511、512から構成されるコア層20の表面側の凹凸にプリプレグ30Aのガラスクロス1b形状を追従させることができる。よって、複数の領域513内にプリプレグ30Aを構成する樹脂材料を確実に充填することができる。
In this embodiment, when the
なお、上記第3の実施形態と同様に、プリプレグ30Aを加圧後、プリプレグ30Aの上面300に樹脂層を積層することにより、プリプレグ30Aの上面300側を平坦にしてもよい。
As in the third embodiment, the
(第4実施形態)
上記第1〜3実施形態では、ガラスクロス1bのうち領域513を覆う部位を曲げて、ガラスクロス1bのうち領域513を覆う部位が表面側内層配線511、512の上面512aよりもコア層20側に入り込むようにした例について説明したが、これに限らず、次のようにしてもよい。
(Fourth embodiment)
In the first to third embodiments, the portion of the
すなわち、図14に示すように、ガラスクロス1bのうち領域513を覆う部位が、ガラスクロス1bのうち複数の表面側内層配線511、512を覆う部位よりもコア側20に近づくように曲げるのであれば、ガラスクロス1bのうち領域513を覆う部位が表面側内層配線511、512の上面512aに対してコア層20と反対側に位置してもよい。
That is, as shown in FIG. 14, the portion of the
(他の実施形態)
上記第1〜第4の実施形態では、プリプレグ層からなるコア層20を用いた例について説明したが、これに代えて、絶縁層としては、セラミック等からコア層20を用いてもよい。
(Other embodiments)
In the first to fourth embodiments, the example using the
上記第1〜第4の実施形態では、本発明に係る「間隔を空けて配置された導体」としての複数の表面側内層配線511、512をそれぞれ離れて配置した例について説明したが、これに代えて、互いに対向する2つの部位を有するように湾曲した1つの導体を表面側内層配線として用いてもよい。この場合、2つの部位の間の領域が本発明の「間隔を構成する領域」になる。同様に、互いに対向する2つの部位を有するように湾曲した1つの導体を裏面側内層配線として用いてもよい。この場合も、2つの部位の間の領域が本発明の「間隔を構成する領域」になる。
In the first to fourth embodiments, the example in which the plurality of surface side
また、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能であり、また、上記各実施形態は、上記の図示例に限定されるものではない。 Further, the present invention is not limited to the above-described embodiment, and can be appropriately changed within the scope described in the claims. The above embodiments are not irrelevant to each other, and can be combined as appropriate unless the combination is clearly impossible, and the above embodiments are not limited to the illustrated examples. Absent.
1a、1b、1c ガラスクロス
3 フィラ
10 多層基板
20 コア層
20a、20b 表面
21、22 樹脂層
30A、40A プリプレグ
30、40 ビルドアップ層(絶縁層)
31、41、32、42 樹脂層
511、512、521、522 内層配線(導体)
121〜123 電子部品
150 モールド樹脂部材
1a, 1b,
31, 41, 32, 42
121-123
Claims (10)
前記絶縁層の表面(20a、20b)に設けられたもので、間隔を空けて配置された導体(511、512、521、522)と、
第1のガラスクロス(1b、1c)と前記第1のガラスクロスの両面側を樹脂材料で封止する樹脂層(31、32、41、42)とを備えるプリプレグ(30A、40A)を、前記導体と共に前記絶縁層の表面を覆うように前記絶縁層に積層されてなるビルドアップ層(30、40)と、を備え、
前記絶縁層の表面側では、前記樹脂層を構成する樹脂材料が前記間隔を構成する領域(513、514)内に充填された状態で前記導体を封止しており、
前記第1のガラスクロスが前記導体および前記間隔を構成する領域を連続して覆うように形成されており、
前記第1のガラスクロスのうち前記間隔を構成する領域を覆う部位は、前記第1のガラスクロスのうち前記導体を覆う部位よりも前記絶縁層側に近づくように曲がっていることを特徴とする多層基板。 An insulating layer (20) made of an electrically insulating material;
Conductors (511, 512, 521, 522) provided on the surfaces (20a, 20b) of the insulating layer and spaced apart; and
A prepreg (30A, 40A) comprising a first glass cloth (1b, 1c) and resin layers (31, 32, 41, 42) for sealing both surfaces of the first glass cloth with a resin material, A buildup layer (30, 40) laminated on the insulating layer so as to cover the surface of the insulating layer together with the conductor, and
On the surface side of the insulating layer, the conductor is sealed in a state in which the resin material constituting the resin layer is filled in the regions (513, 514) constituting the gap,
The first glass cloth is formed so as to continuously cover the conductor and the region constituting the interval,
The part which covers the area | region which comprises the said space | interval among the said 1st glass cloth is curving so that it may approach the said insulating layer side rather than the part which covers the said conductor among the said 1st glass cloth, It is characterized by the above-mentioned. Multilayer board.
前記第1のガラスクロスの前記穴は、前記第2のガラスクロスの前記穴よりも小さいことを特徴とする請求項4に記載の多層基板。 The first and second glass cloths include a plurality of first yarns (33) each composed of glass fibers extending in a first direction, and glass fibers extending in a second direction orthogonal to the first direction. A plurality of second yarns (34) each configured, and adjacent to each other between the two first yarns adjacent to each other among the plurality of first yarns and the plurality of second yarns. Two second yarns are woven to surround the hole (36),
The multilayer substrate according to claim 4, wherein the hole of the first glass cloth is smaller than the hole of the second glass cloth.
前記絶縁層の前記樹脂層を構成する樹脂材料には、第2のフィラが混ざっており、
前記ビルドアップ層の質量のうち前記第1のフィラの質量が占める比率は、前記絶縁層の質量のうち前記第2のフィラの質量が占める比率よりも大きいことを特徴とする請求項4または5に記載の多層基板。 The resin material constituting the resin layer of the build-up layer is mixed with a first filler,
The resin material constituting the resin layer of the insulating layer is mixed with a second filler,
The ratio of the mass of the first filler to the mass of the buildup layer is larger than the ratio of the mass of the second filler to the mass of the insulating layer. The multilayer substrate described in 1.
ガラスクロス(1b、1c)と前記ガラスクロスの両面側を樹脂材料で封止する樹脂層(31、32、41、42)とを備えるプリプレグ(30A、40A)を用意する第2の工程(S110)と、
前記絶縁層の表面側における前記導体と前記間隔を構成する領域(513、514)とを前記ガラスクロスが連続して覆うように前記絶縁層および前記プリプレグを対向させる第3の工程(S120)と、
前記第3の工程の後に、前記絶縁層および前記プリプレグのうち一方を他方に対して加圧して、前記ガラスクロスのうち前記間隔を構成する領域を覆う部位を、前記ガラスクロスのうち前記導体を覆う部位よりも前記縁層側に近づくように曲げることにより、前記樹脂層を構成する樹脂材料を前記間隔を構成する領域内に充填する第4の工程(S120)と、を備えることを特徴とする多層基板の製造方法。 A first step (S100) for forming conductors (511, 512, 521, 522) arranged at intervals on the surface (20a, 20b) of the insulating layer (20) made of an electrically insulating material;
Second step (S110) of preparing a prepreg (30A, 40A) including a glass cloth (1b, 1c) and resin layers (31, 32, 41, 42) for sealing both surfaces of the glass cloth with a resin material. )When,
A third step (S120) of making the insulating layer and the prepreg face each other so that the glass cloth continuously covers the conductor on the surface side of the insulating layer and the region (513, 514) constituting the gap; ,
After the third step, one of the insulating layer and the prepreg is pressed against the other to cover a portion of the glass cloth that covers the region, and the conductor of the glass cloth is covered with the conductor. A fourth step (S120) of filling the region constituting the gap with the resin material constituting the resin layer by bending the portion closer to the edge layer side than the portion to be covered, A method for manufacturing a multilayer substrate.
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344887A (en) * | 2005-06-10 | 2006-12-21 | Mitsubishi Electric Corp | Printed-wiring board and manufacturing method therefor |
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