JP2014516219A - ビデオコーディングのためのブロッキネスアーティファクトのフィルタ処理 - Google Patents
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Abstract
【選択図】
図11
Description
bool EdgeFilteringArray[I][J][2]を宣言し得る。
bool EdgeFilteringArray[8][8][2]を宣言し得る。
boolOrSDIPFlag EdgeFilteringArray[N/8][N/8][2]を構成し得る。
boolOrSDIPFlag EdgeFilteringArray[8][8][2]を構成し得る。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
ビデオデータをコーディングする方法であって、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することと
を備える、方法。
[C2]
前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断することをさらに備える、C1に記載の方法。
[C3]
前記デブロッキングフィルタを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することと
を備える、C2に記載の方法。
[C4]
前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断することを備える、C1に記載の方法。
[C5]
前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択することを備える、C1に記載の方法。
[C6]
前記共通エッジをデブロックすべきかどうかを判断することは、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択することを備える、C1に記載の方法。
[C7]
前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することと
を備える、C1に記載の方法。
[C8]
前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記方法は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることと
をさらに備える、C7に記載の方法。
[C9]
前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記方法は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることと
をさらに備える、C1に記載の方法。
[C10]
前記第1の予測モードと前記第2の予測モードとを判断することが、ビデオエンコーダによって、前記第1の予測モードと前記第2の予測モードとを選択することを備え、前記方法が、前記第1のブロックと前記第2のブロックとを復号するより前に、
前記第1の予測モードを使用して前記第1のブロックを符号化することと、
前記第2の予測モードを使用して前記第2の予測モードを符号化することと
をさらに備え、
前記第1のブロックと前記第2のブロックとを復号することが、前記ビデオエンコーダによって、前記第1のブロックと前記第2のブロックとを復号することを備える、C1に記載の方法。
[C11]
前記第1の予測モードと前記第2の予測モードとを判断することが、ビデオデコーダによって、前記第1の予測モードと前記第2の予測モードとを示す情報を受信することを備える、C1に記載の方法。
[C12]
ビデオデータをコーディングするための装置であって、ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することとを行うように構成されたビデオコーダを備える、装置。
[C13]
前記ビデオコーダは、前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断するように構成された、C12に記載の装置。
[C14]
前記デブロッキングフィルタを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することとを行うように構成された、C13に記載の装置。
[C15]
前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断するように構成された、C12に記載の装置。
[C16]
前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択するように構成された、C12に記載の装置。
[C17]
前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択するように構成された、C12に記載の装置。
[C18]
前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することとを行うように構成された、C12に記載の装置。
[C19]
前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記ビデオコーダは、少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることとを行うように構成された、C18に記載の装置。
[C20]
前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることとを行うように構成された、C12に記載の装置。
[C21]
前記ビデオコーダがビデオエンコーダを備え、前記ビデオエンコーダは、前記第1の予測モードと前記第2の予測モードとを選択することと、前記第1のブロックと前記第2のブロックとを復号するより前に、前記第1の予測モードを使用して前記第1のブロックを符号化することと、前記第2の予測モードを使用して前記第2の予測モードを符号化することと、前記第1のブロックと前記第2のブロックとを符号化した後に、前記第1のブロックと前記第2のブロックとを復号することとを行うように構成された、C12に記載の装置。
[C22]
前記ビデオコーダがビデオデコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断するために、前記ビデオデコーダが、前記第1の予測モードと前記第2の予測モードとを示す情報を受信するように構成された、C12に記載の装置。
[C23]
前記装置が、
集積回路と、
マイクロプロセッサと、
前記ビデオコーダを含むワイヤレス通信デバイスと
のうちの少なくとも1つを備える、C12に記載の装置。
[C24]
ビデオデータを符号化するための装置であって、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断するための手段であって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断するための手段と、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号するための手段と、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断するための手段と
を備える、装置。
[C25]
前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断するための手段をさらに備える、C24に記載の装置。
[C26]
前記デブロッキングフィルタを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断するための手段と、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択するための手段とを備える、C25に記載の装置。
[C27]
前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断するための手段を備える、C24に記載の装置。
[C28]
前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択するための手段を備える、C24に記載の装置。
[C29]
前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択するための手段を備える、C24に記載の装置。
[C30]
前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断するための手段と、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用するための手段とを備える、C24に記載の装置。
[C31]
前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記装置は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用するための手段と、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックするための手段と
をさらに備える、C30に記載の装置。
[C32]
前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記装置は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶するための手段と、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックするための手段と
をさらに備える、C24に記載の装置。
[C33]
前記第1の予測モードと前記第2の予測モードとを判断するための前記手段が、符号化プロセス中に、前記第1の予測モードと前記第2の予測モードとを選択するための手段を備え、前記装置が、
前記第1のブロックを復号するより前に、前記第1の予測モードを使用して前記第1のブロックを符号化するための手段と、
前記第2のブロックを復号するより前に、前記第2の予測モードを使用して前記第2の予測モードを符号化するための手段と
をさらに備える、C24に記載の装置。
[C34]
前記第1の予測モードと前記第2の予測モードとを判断するための前記手段が、前記第1の予測モードと前記第2の予測モードとを示す情報を受信するための手段を備える、C24に記載の装置。
[C35]
実行されたとき、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することと
を、ビデオデータをコーディングするためのデバイスの1つまたは複数のプロセッサに行わせる命令を記憶したコンピュータ可読記憶媒体を備えるコンピュータプログラム製品。
[C36]
前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断することを前記1つまたは複数のプロセッサに行わせる命令をさらに備える、C35に記載のコンピュータプログラム製品。
[C37]
前記デブロッキングフィルタを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することと
を前記1つまたは複数のプロセッサに行わせる命令を備える、C36に記載のコンピュータプログラム製品。
[C38]
前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断することを前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
[C39]
前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択することを前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
[C40]
前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択することを前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
[C41]
前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することと
を前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
[C42]
前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記コンピュータプログラム製品は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることと
を前記1つまたは複数のプロセッサに行わせる命令をさらに備える、C41に記載のコンピュータプログラム製品。
[C43]
前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記コンピュータプログラム製品は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることと
を前記1つまたは複数のプロセッサに行わせる命令をさらに備える、C35に記載のコンピュータプログラム製品。
[C44]
前記ビデオコーダがビデオエンコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとを選択することを前記1つまたは複数のプロセッサに行わせる命令を備え、前記方法が、前記第1のブロックと前記第2のブロックとを復号するより前に、
前記第1の予測モードを使用して前記第1のブロックを符号化することと、
前記第2の予測モードを使用して前記第2の予測モードを符号化することと
をさらに備え、
前記第1のブロックと前記第2のブロックとを復号することを前記1つまたは複数のプロセッサに行わせる前記命令が、前記第1のブロックと前記第2のブロックとを復号することを前記ビデオエンコーダの前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
[C45]
前記ビデオコーダがビデオデコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断することを前記1つまたは複数のプロセッサに行わせる前記命令が、前記第1の予測モードと前記第2の予測モードとを示す情報を受信することを前記ビデオデコーダの前記1つまたは複数のプロセッサに行わせる命令を備える、C35に記載のコンピュータプログラム製品。
Claims (45)
- ビデオデータをコーディングする方法であって、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することと
を備える、方法。 - 前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断することをさらに備える、請求項1に記載の方法。
- 前記デブロッキングフィルタを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することと
を備える、請求項2に記載の方法。 - 前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断することを備える、請求項1に記載の方法。
- 前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択することを備える、請求項1に記載の方法。
- 前記共通エッジをデブロックすべきかどうかを判断することは、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択することを備える、請求項1に記載の方法。
- 前記共通エッジをデブロックすべきかどうかを判断することは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することと
を備える、請求項1に記載の方法。 - 前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記方法は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることと
をさらに備える、請求項7に記載の方法。 - 前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記方法は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることと
をさらに備える、請求項1に記載の方法。 - 前記第1の予測モードと前記第2の予測モードとを判断することが、ビデオエンコーダによって、前記第1の予測モードと前記第2の予測モードとを選択することを備え、前記方法が、前記第1のブロックと前記第2のブロックとを復号するより前に、
前記第1の予測モードを使用して前記第1のブロックを符号化することと、
前記第2の予測モードを使用して前記第2の予測モードを符号化することと
をさらに備え、
前記第1のブロックと前記第2のブロックとを復号することが、前記ビデオエンコーダによって、前記第1のブロックと前記第2のブロックとを復号することを備える、請求項1に記載の方法。 - 前記第1の予測モードと前記第2の予測モードとを判断することが、ビデオデコーダによって、前記第1の予測モードと前記第2の予測モードとを示す情報を受信することを備える、請求項1に記載の方法。
- ビデオデータをコーディングするための装置であって、ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することとを行うように構成されたビデオコーダを備える、装置。
- 前記ビデオコーダは、前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断するように構成された、請求項12に記載の装置。
- 前記デブロッキングフィルタを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することとを行うように構成された、請求項13に記載の装置。
- 前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断するように構成された、請求項12に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択するように構成された、請求項12に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択するように構成された、請求項12に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するために、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することとを行うように構成された、請求項12に記載の装置。
- 前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記ビデオコーダは、少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることとを行うように構成された、請求項18に記載の装置。
- 前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記ビデオコーダは、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることとを行うように構成された、請求項12に記載の装置。
- 前記ビデオコーダがビデオエンコーダを備え、前記ビデオエンコーダは、前記第1の予測モードと前記第2の予測モードとを選択することと、前記第1のブロックと前記第2のブロックとを復号するより前に、前記第1の予測モードを使用して前記第1のブロックを符号化することと、前記第2の予測モードを使用して前記第2の予測モードを符号化することと、前記第1のブロックと前記第2のブロックとを符号化した後に、前記第1のブロックと前記第2のブロックとを復号することとを行うように構成された、請求項12に記載の装置。
- 前記ビデオコーダがビデオデコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断するために、前記ビデオデコーダが、前記第1の予測モードと前記第2の予測モードとを示す情報を受信するように構成された、請求項12に記載の装置。
- 前記装置が、
集積回路と、
マイクロプロセッサと、
前記ビデオコーダを含むワイヤレス通信デバイスと
のうちの少なくとも1つを備える、請求項12に記載の装置。 - ビデオデータを符号化するための装置であって、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断するための手段であって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断するための手段と、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号するための手段と、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断するための手段と
を備える、装置。 - 前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断するための手段をさらに備える、請求項24に記載の装置。
- 前記デブロッキングフィルタを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断するための手段と、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択するための手段とを備える、請求項25に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断するための手段を備える、請求項24に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択するための手段を備える、請求項24に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択するための手段を備える、請求項24に記載の装置。
- 前記共通エッジをデブロックすべきかどうかを判断するための前記手段は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断するための手段と、全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用するための手段とを備える、請求項24に記載の装置。
- 前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記装置は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用するための手段と、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックするための手段と
をさらに備える、請求項30に記載の装置。 - 前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記装置は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶するための手段と、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックするための手段と
をさらに備える、請求項24に記載の装置。 - 前記第1の予測モードと前記第2の予測モードとを判断するための前記手段が、符号化プロセス中に、前記第1の予測モードと前記第2の予測モードとを選択するための手段を備え、前記装置が、
前記第1のブロックを復号するより前に、前記第1の予測モードを使用して前記第1のブロックを符号化するための手段と、
前記第2のブロックを復号するより前に、前記第2の予測モードを使用して前記第2の予測モードを符号化するための手段と
をさらに備える、請求項24に記載の装置。 - 前記第1の予測モードと前記第2の予測モードとを判断するための前記手段が、前記第1の予測モードと前記第2の予測モードとを示す情報を受信するための手段を備える、請求項24に記載の装置。
- 実行されたとき、
ビデオデータの第1のブロックのための第1の予測モードとビデオデータの第2のブロックのための第2の予測モードとを判断することであって、前記第1のブロックと前記第2のブロックとが共通エッジを共有する、判断することと、
前記第1の予測モードを使用して前記第1のブロックを復号し、前記第2の予測モードを使用して前記第2のブロックを復号することと、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つが短距離イントラ予測(SDIP)を備えるかどうかに少なくとも部分的に基づいて、前記第1のブロックと前記第2のブロックとの間の前記共通エッジをデブロックすべきかどうかを判断することと
を、ビデオデータをコーディングするためのデバイスの1つまたは複数のプロセッサに行わせる命令を記憶したコンピュータ可読記憶媒体を備えるコンピュータプログラム製品。 - 前記共通エッジをデブロックすべきであると判断した後に、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるかどうかに少なくとも部分的に基づいて、前記共通エッジをデブロックするためのデブロッキングフィルタを判断することを前記1つまたは複数のプロセッサに行わせる命令をさらに備える、請求項35に記載のコンピュータプログラム製品。
- 前記デブロッキングフィルタを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP予測ユニット(PU)が前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルに適用され得る係数を有するデブロッキングフィルタを選択することと
を前記1つまたは複数のプロセッサに行わせる命令を備える、請求項36に記載のコンピュータプログラム製品。 - 前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきでないと判断することを前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。
- 前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記共通エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、またデブロッキングフィルタを適用すべきである、サポートの適応されたセットを選択することを前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。
- 前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、サポートの適応されたセットが、前記第1のブロックおよび前記第2のブロック中のSDIP予測ユニット(PU)のPU境界を横断しないように、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、前記エッジをデブロックすべきかどうかを判断するために使用されるデブロッキング決定関数を適用すべきであり、また前記デブロッキングフィルタを適用すべきである、サポートの前記適応されたセットを選択することを前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。
- 前記共通エッジをデブロックすべきかどうかを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、
SDIP PUが前記共通エッジに対して直角に配向しているかどうかを判断することと、
全てのSDIP PUが前記共通エッジに対して直角に配向しているとき、前記共通エッジの両側の等しい数のサポートピクセルにデブロッキング決定関数を適用することと
を前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。 - 前記デブロッキング決定関数が第1のデブロッキング決定関数を備え、前記コンピュータプログラム製品は、
少なくとも1つのSDIP PUが前記共通エッジに対して平行に配向しているとき、サポートピクセルの適応されたセットに第2の異なるデブロッキング決定関数を適用することと、
前記第2のデブロッキング決定関数が、前記共通エッジがデブロックされるべきであることを示すとき、前記共通エッジをデブロックすることと
を前記1つまたは複数のプロセッサに行わせる命令をさらに備える、請求項41に記載のコンピュータプログラム製品。 - 前記第1のブロックおよび前記第2のブロックがフレームのブロックを備え、前記コンピュータプログラム製品は、
前記第1の予測モードと前記第2の予測モードとのうちの少なくとも1つがSDIPを備えるとき、SDIPパーティションのパーティションサイズを示す値を、前記共通エッジに対応するデータ構造のロケーションで前記データ構造に記憶することと、
エッジに対応する前記データ構造に記憶された値に基づいて、前記エッジをデブロックすることと
を前記1つまたは複数のプロセッサに行わせる命令をさらに備える、請求項35に記載のコンピュータプログラム製品。 - 前記ビデオコーダがビデオエンコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断することを前記1つまたは複数のプロセッサに行わせる前記命令は、前記第1の予測モードと前記第2の予測モードとを選択することを前記1つまたは複数のプロセッサに行わせる命令を備え、前記方法が、前記第1のブロックと前記第2のブロックとを復号するより前に、
前記第1の予測モードを使用して前記第1のブロックを符号化することと、
前記第2の予測モードを使用して前記第2の予測モードを符号化することと
をさらに備え、
前記第1のブロックと前記第2のブロックとを復号することを前記1つまたは複数のプロセッサに行わせる前記命令が、前記第1のブロックと前記第2のブロックとを復号することを前記ビデオエンコーダの前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。 - 前記ビデオコーダがビデオデコーダを備え、前記第1の予測モードと前記第2の予測モードとを判断することを前記1つまたは複数のプロセッサに行わせる前記命令が、前記第1の予測モードと前記第2の予測モードとを示す情報を受信することを前記ビデオデコーダの前記1つまたは複数のプロセッサに行わせる命令を備える、請求項35に記載のコンピュータプログラム製品。
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