JP2014506776A - 無損失インダクタ電流検出を行う双方向コンバータ用ヒステリシス電流モードコントローラ - Google Patents
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Abstract
【選択図】図12
Description
本発明の第1の部分は、インダクタを流れる瞬間電流を測定し、制御回路に用いるためのその電圧表示を得ることにある。第1に、この電流測定は、インダクタを流れる瞬間電流にできるだけ近づけるように遅延をできるだけ少なくして行う必要がある。信号中の群遅延を多くすることは、制御動作が行われる前に正確な電流が著しくオーバーシュートするおそれがあることを意味する。又、これらの遅延が位相遅延にも加わると、回路全体の安定性を達成するのを一層困難とする。第2に、双方向制御の場合、全てのスイッチングサイクル中に電流を測定する必要がある。第3に、電流測定は、コンバータに加える追加の損失が殆ど無いように又は無視しうるように行う必要がある。
Vamp =IL *RL *(R2F/2R1in )
となり、時定数は
R1in *(Cin+1/2 C0 )=L/RL
となるように選択する必要がある。
前述したように、DC‐DCコンバータ又はDC‐ACインバータの電流モード制御の利点は文献において周知である。電流モード制御によれば、電流レベルを瞬時に設定しうるようにする。換言すれば、回路を理想的な制御電流源として作用させる必要があり、瞬間電流を知って、これを瞬間的に(すなわち、回路の残部に影響を及ぼさない程度に充分高速に)所望の設定点に変化させる必要がある。
上述した双方向ヒステリシス電流モード制御回路が正しく動作している場合には、電流信号のステップ入力に対する応答は、スイッチモードコンバータに対し理論的に可能となる程度に高速となる。例えば、正のステップ入力に対しては、電流がその設定点に到達するまで高圧側スイッチがオン状態に保たれる。従って、(VCC−Vout )/Lにより上昇するdi/dtが与えられる。例えば、1μHのインダクタ及び5Vの出力を有する12V電源は7A/μs の上昇するdi/dtを有する。この電源は、殆どの適用分野にとって、理想的な制御電流源に極めて近いように作用しうるものとみなし得るとともに、これ自体を殆どの電圧制御ループの目的に対し具現化しうる。電流源の利得は、電流検出増幅器の利得V/Ampの反転となる。一例として、10の利得を有する制御電流源により駆動される、100μFに等しいCout の出力キャパシタンスを有するバック/ブーストコンバータを考慮すると、AC解析に対するスパイス(SPICE)回路モデル及びボード線図応答は図7に示すものとなる。位相遅延は一定の90度であり、利得は15kHzでゼロdBを通過する。di/dtリミット(限界)が7A/μs であるものとすると、di/dt入力リミットは(7/20)V/μs であり、このことは、この回路の利得及び位相は55kHzでロールオフするように開始することを意味する。この場合、ヒステリシス電流コントローラを理想的な電圧制御電流源として具現化することをまさに仮定したものである。実際に出力キャパシタンスが小さい高速電圧ループを必要とする場合には、di/dtリミットに到達した周波数で90度よりも多く利得及び位相をロールオフさせる電流di/dtリミットを含める必要がある。
Claims (8)
- インダクタの第1端部に接続された第1端部を有する第1抵抗と、
前記インダクタの第2端部に接続された第1端部を有する第2抵抗であって、前記第1抵抗の値と等しい値の当該第2抵抗と、
前記第1抵抗の第2端部と前記第2抵抗の第2端部との間に接続された第1キャパシタと、
前記第1抵抗の前記第2端部と大地との間に接続された第2キャパシタと、
前記第2抵抗の前記第2端部と大地との間に接続され、前記第2キャパシタの値と等しい値の第3キャパシタと、
前記第1抵抗の前記第2端部と増幅器の負入力端との間に接続された第3抵抗と、
前記第2抵抗の前記第2端部と前記増幅器の正入力端との間に接続され、前記第3抵抗の値と等しい値の第4抵抗と、
前記増幅器の前記負入力端とこの増幅器の出力端との間に接続された第5抵抗と、
前記増幅器の前記正入力端と基準電圧点との間に接続され、前記第5抵抗の値に等しい値の第6抵抗と
を具える無損失インダクタ電流検出及び信号増幅回路。 - 請求項1に記載の無損失インダクタ電流検出及び信号増幅回路であって、前記第1、第2、第3及び第4抵抗の値と、前記第1、第2及び第3キャパシタの値との全ては、その時定数が前記インダクタのインダクタンス及び内部抵抗の時定数に匹敵しうるように選択されている無損失インダクタ電流検出及び信号増幅回路。
- ヒステリシスを一定にして双方向ヒステリシス電流モード制御を達成するシステムであって、
電流を増大又は減少させるようにインダクタを駆動するコンバータと、
前記インダクタ中の電流を測定してインダクタ電流信号を生ぜしめる手段と、
前記インダクタ電流に対する設定点と、
正の入力端及び負の入力端を有するとともに、前記コンバータの入力を増大(+)又は減少(−)信号で駆動する出力端を有している比較器と、
前記設定点から得られる第1の入力と、前記比較器から得られる第2の入力との2つの入力が与えられ、これらの2つの入力間の相対利得を可変とし、この相対利得によりヒステリシスの量を決定するようにした加算器と
を具え、
前記比較器の正の入力端は前記加算器の出力により駆動され、前記比較器の負の入力端は前記インダクタ電流信号により駆動されるようにした
システム。 - 請求項3に記載のシステムであって、前記比較器の入力を反転させるか、又は前記加算器の出力を反転させるか、又はこれらの双方の反転を行い、他の個所での適切な信号反転によりシステム全体を正しい動作モードに戻すようにしたシステム。
- スイッチング雑音の余裕度を加えるように請求項3に記載の加算器を構成する加算器回路であって、
基準電圧点に接続された正の入力端を有する増幅器の負の入力端と電流設定点との間に接続された第1抵抗と、
前記増幅器の前記負の入力端とこの増幅器の出力端との間に接続された第2抵抗と、
前記増幅器の前記負の入力端とこの増幅器の前記出力端との間に接続された第1キャパシタと、
前記比較器の出力端と前記増幅器の負の入力端との間に接続された第3抵抗と、
前記比較器の出力端と前記増幅器の負の入力端との間に直列に接続された第4抵抗及び第2キャパシタと
を具える加算器回路。 - 請求項5に記載の加算器回路において、前記抵抗及びキャパシタの全ては、動作周波数でヒステリシス及び雑音余裕度が正しい量となるように選択されている加算器回路。
- 極めて高い利得を用いた場合に電流モード制御コンバータの出力電圧を制御するループを閉じる際の安定性を達成する方法であって、
所望の出力電圧設定点と実際の出力電圧との間に差動増幅器を設け、
この差動増幅器の出力端とこの差動増幅器の負入力端との間に第1の帰還抵抗を接続し、
この第1の帰還抵抗によりこの差動増幅器のDC利得を設定し、
この差動増幅器のこの第1の帰還抵抗の両端間に並列に第1のRC回路段を加え、
この第1のRC回路段には、前記第1の帰還抵抗の両端間に並列に接続した第1の帰還キャパシタと直列に第2の帰還抵抗を設け、
この第2の帰還抵抗の値は前記第1の帰還抵抗の値の約1/3〜1/2とし、
前記差動増幅器には、前記第1の帰還抵抗の両端間に並列に第2のRC回路段をも加え、
この第2のRC回路段には、前記第1の帰還抵抗の両端間に同じく並列に接続した第2の帰還キャパシタと直列に第3の帰還抵抗を設け、
この第3の帰還抵抗の値は前記第2の帰還抵抗の値の約1/3〜1/2とし、
前記第2の帰還キャパシタの値は前記第1の帰還キャパシタの値の約1/3以下とする
方法。 - 請求項7に記載の差動増幅器であって、前記第1の帰還抵抗の両端間に並列に第NのRC回路段までの更なるRC回路段を接続した差動増幅器において、
前記第NのRC回路段の帰還抵抗の値を第N−1のRC回路段の帰還抵抗の値の約1/3〜1/2とし、
前記第N−1のRC回路段の帰還キャパシタの値は前記第N−2のRC回路段の帰還キャパシタの値の約1/3以下とした
差動増幅器。
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