JP2014222728A - Semiconductor package - Google Patents

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浩功 野村
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

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Abstract

PROBLEM TO BE SOLVED: To achieve reduction in cost by reducing the number of chips in each of which a TSV is formed while maintaining short distance connection and multi-terminal connection between chips.SOLUTION: A semiconductor package comprises: a chip 11 with TSVs, which is arranged in an intermediate region of a package substrate and connected with the package substrate via first metal bumps and TSVs 4; relay plates 12 with through holes, which are arranged around the chip with TSVs and each of which has a thickness the same with that of the chip with TSVs and connected with the package substrate by second metal bumps; and chips without TSVs which are arranged to bridge over the relay plates with through holes and the chip with TSVs and has terminals some of which are connected to a surface part of the chip with TSVs by third metal bumps in a face-down manner and the remaining terminals are connected with the relay plates with through holes by fourth metal bumps.

Description

本発明はチップ積層型の半導体パッケージに関する。   The present invention relates to a chip stacked type semiconductor package.

近年、電子機器の小型化、高機能化の要求に対応するため、複数の半導体チップを積層したチップ積層型の半導体パッケージが開発されている。   In recent years, in order to meet the demand for downsizing and high functionality of electronic devices, chip stacked type semiconductor packages in which a plurality of semiconductor chips are stacked have been developed.

チップ積層型の半導体パッケージは、複数の半導体チップを積み重ねてひとつのパッケージとするために小型化、高集積化に適しており、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、記憶保持動作が必要な随時読み出し書き込みメモリ）などのメモリ製品を中心に商品化されている。   The chip stacked type semiconductor package is suitable for miniaturization and high integration because a plurality of semiconductor chips are stacked to form a single package, and a DRAM (Dynamic Random Access Memory), an occasional read / write memory that requires a memory holding operation. ) And other memory products.

しかし、従来のチップ積層型の半導体パッケージは、重ね合わせた複数のチップとパッケージ基板とがワイヤボンディングで接続されているため、各チップから引き出せる端子の数が少なく、また積み重ねるチップの数が増えるとワイヤループのためのスペースの確保やパッケージ基板のワイヤボンディングパッドの確保が難しくなり、多数のチップを積層することが困難になるという問題があった。   However, in the conventional chip stacked type semiconductor package, a plurality of stacked chips and the package substrate are connected by wire bonding, so that the number of terminals that can be drawn from each chip is small, and the number of stacked chips is increased. There is a problem that it is difficult to secure a space for a wire loop and a wire bonding pad of a package substrate, and it is difficult to stack a large number of chips.

ところで、近年は、シリコン貫通ビア孔（ＴＳＶ；Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を利用したチップ積層型の半導体パッケージが開発されている。ＴＳＶはシリコン基板に設けた貫通電極であって、積層したチップ間及びチップとパッケージ基板間の電気的接続のためにＴＳＶを介して行うことができる。   Incidentally, in recent years, a chip stacked type semiconductor package using a through silicon via hole (TSV; Through Silicon Via) has been developed. TSV is a through electrode provided on a silicon substrate, and can be made through TSV for electrical connection between stacked chips and between a chip and a package substrate.

図４はＴＳＶを用いた従来のチップ積層型の半導体パッケージの一例を示す断面図である。すなわち、このチップ積層型の半導体パッケージは、４枚のメモリチップ１とメモリコントローラ用のロジックチップ２とを積層した半導体パッケージであって、各チップ１間及びロジックチップ２とパッケージ基板３間は、ＴＳＶ４を介して導通され、バンプ５により電気的に接続されている。バンプ５ははんだ又は銅などの金属で構成されている。   FIG. 4 is a cross-sectional view showing an example of a conventional chip stack type semiconductor package using TSV. That is, this chip stacked type semiconductor package is a semiconductor package in which four memory chips 1 and a logic chip 2 for a memory controller are stacked, and between each chip 1 and between the logic chip 2 and the package substrate 3, Conducted through TSV 4 and electrically connected by bump 5. The bump 5 is made of a metal such as solder or copper.

このようなＴＳＶを利用したチップ積層技術は、従来から使用されていたワイヤが不要となることから、積層するチップの枚数を容易に増やすことができ、さらにチップ間及びチップとパッケージ基板間の接続距離を短縮できることから高速信号の伝達にも有利である。   Such a chip stacking technique using TSV eliminates the need for wires that have been used in the past, so that the number of chips to be stacked can be easily increased, and connections between chips and between chips and package substrates can be achieved. Since the distance can be shortened, it is advantageous for high-speed signal transmission.

また、従来のワイヤボンディング用のワイヤは直径が２０〜３０μｍであるのに対し、ＴＳＶ４は直径１０μｍ以下で形成することが可能であるためにより多くの端子を引き出すことが可能となり、大容量通信に可能となるなどの多くのメリットがある。   In addition, the wire for conventional wire bonding has a diameter of 20 to 30 μm, whereas TSV4 can be formed with a diameter of 10 μm or less, so that more terminals can be drawn out for high capacity communication. There are many advantages such as being possible.

しかし、ＴＳＶ付き半導体チップの製造には多くの工程を必要とするため、完成するまでの製造に時間がかかること及びコストが上昇することなどが問題となっている。ここで、ＴＳＶの形成方法に関する一連の工程について説明する。ＴＳＶの形成には少なくとも以下のような工程が必要である（図５（ａ）〜（ｆ）参照）。   However, since many steps are required for manufacturing a semiconductor chip with TSV, it takes time to complete the manufacturing process and costs increase. Here, a series of steps relating to the TSV forming method will be described. The formation of TSV requires at least the following steps (see FIGS. 5A to 5F).

工程１：必要な深さまでシリコン基板を深掘りし、ビア孔を形成する工程である。
具体的には、図５（ａ）に示すように、シリコン基板６の表面にレジスト７を形成した後、フォトリソグラフィー等の方法でＴＳＶを形成する箇所のレジスト７を除去し、その後ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性ドライエッチングで必要な深さまでシリコン基板６をエッチングしてビア孔８をあける工程である。 Step 1: A step of digging a silicon substrate to a necessary depth to form a via hole.
Specifically, as shown in FIG. 5A, after a resist 7 is formed on the surface of the silicon substrate 6, the resist 7 where the TSV is to be formed is removed by a method such as photolithography, and then RIE (Reactive) is performed. In this step, the silicon substrate 6 is etched to a required depth by anisotropic dry etching such as Ion Etching, and a via hole 8 is formed.

工程２：図５（ｂ）に示すように、工程１で形成したビア孔８の内面側壁にＣＶＤ等の方法により酸化シリコン等の絶縁膜９を形成する工程である。   Step 2: As shown in FIG. 5B, an insulating film 9 such as silicon oxide is formed on the inner side wall of the via hole 8 formed in Step 1 by a method such as CVD.

工程３：工程２で形成した絶縁膜の表面にバリア層及び電解めっき用のシード層を形成する工程である。具体的には、図５（ｃ）に示すように、絶縁膜９の表面にスパッタ等の方法によりバリア層１０及び電解めっき用のシード層１１を形成する工程である。バリア層１０にはＴｉ、シード層１１にはＣｕなどが用いられる。   Step 3: A step of forming a barrier layer and a seed layer for electrolytic plating on the surface of the insulating film formed in Step 2. Specifically, as shown in FIG. 5C, a step of forming a barrier layer 10 and a seed layer 11 for electrolytic plating on the surface of the insulating film 9 by a method such as sputtering. Ti is used for the barrier layer 10 and Cu is used for the seed layer 11.

工程４：図５（ｄ）に示すように、ビア孔８の内部を含んでシード層１１を覆うように電解めっきを充填させて金属めっき層１２を形成する工程である。なお、電解めっきにはＣｕなどの金属が用いられる。   Step 4: As shown in FIG. 5D, the metal plating layer 12 is formed by filling the electroplating so as to cover the seed layer 11 including the inside of the via hole 8. A metal such as Cu is used for electrolytic plating.

工程５：工程３〜４で形成されたシード層１１表面の金属層を除去する工程である。この工程は、図５（ｅ）に示すように、シリコン基板６の表層に形成された余分な金属層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の方法により除去する工程である。   Step 5: A step of removing the metal layer on the surface of the seed layer 11 formed in Steps 3 to 4. This step is a step of removing an extra metal layer formed on the surface layer of the silicon substrate 6 by a method such as CMP (Chemical Mechanical Polishing), as shown in FIG.

工程６：図５（ｆ）に示すように、シリコン基板６を裏面から研磨し、ビア孔８に充填した金属めっき層１２を露出させる工程である。研磨は機械的研磨とＣＭＰとを併用して行う。   Step 6: As shown in FIG. 5 (f), the silicon substrate 6 is polished from the back surface to expose the metal plating layer 12 filled in the via holes 8. Polishing is performed using both mechanical polishing and CMP.

従って、前述したようにＴＳＶ付き半導体チップの製造には多くの工程が必要とするためにコストの上昇を招いている。   Therefore, as described above, many steps are required to manufacture a semiconductor chip with TSV, which causes an increase in cost.

そこで、前述するＴＳＶ付き半導体チップの製造上の問題点を改善するために、ＴＳＶ４の内部を電解めっきで充填せず、チップ積層時に各積層チップのバンプ電極をＴＳＶ内部に圧接注入することで電気的接続を行う方法が採用されている（特許文献１）。これによりＴＳＶ形成に必要な工程のうち、電解めっきの工程を削除でき、製造コストを削減することができる。   Therefore, in order to improve the above-mentioned problems in manufacturing a semiconductor chip with TSV, the inside of TSV4 is not filled with electrolytic plating, and the bump electrodes of each laminated chip are injected by pressure welding into the TSV during chip lamination. The method of performing a general connection is employ | adopted (patent document 1). As a result, among the processes necessary for TSV formation, the electrolytic plating process can be eliminated, and the manufacturing cost can be reduced.

特許第４４４１３２８号公報Japanese Patent No. 4441328

しかしながら、特許文献１に記載されたＴＳＶの形成方法を採用しても、電解めっき工程のみの省略であり、未だコストの削減には不十分である。   However, even if the TSV forming method described in Patent Document 1 is adopted, only the electroplating step is omitted, and the cost reduction is still insufficient.

本発明は以上のような事情に鑑みてなされたものであって、チップ間の短距離接続及び多端子接続を確保しつつ、ＴＳＶを形成するチップの数を減らすことでコストの低減化を図るチップ積層型の半導体パッケージを提供することを目的とする。   The present invention has been made in view of the circumstances as described above, and aims to reduce the cost by reducing the number of chips forming the TSV while ensuring short-distance connection and multi-terminal connection between chips. An object is to provide a chip stacked type semiconductor package.

上記課題を解決するために、請求項１に対応する発明は、シリコン貫通孔（以下、ＴＳＶと呼ぶ）を持つ半導体チップ（以下、ＴＳＶ付きチップと呼ぶ）を有する半導体パッケージにおいて、パッケージ基板の主面の中間領域に配置され、当該パッケージ基板とは第１の金属バンプ及び前記ＴＳＶを介して接続される前記ＴＳＶ付きチップと、前記パッケージ基板の主面の前記ＴＳＶ付きチップの周囲に配置され、当該ＴＳＶ付きチップとほぼ同じ厚さで、かつ前記パッケージ基板とは第２の金属バンプにより接続される面部に配線を施した貫通孔を有する貫通孔付き中継板と、この貫通孔付き中継板及び前記ＴＳＶ付きチップに跨るように配置され、かつ当該ＴＳＶ付きチップの面部に対しては端子の一部が第３の金属バンプによりフェイスダウンで接続され、残りの端子が前記貫通孔付き中継板に第４の金属バンプにより接続される前記ＴＳＶを持たない半導体チップ（以下、ＴＳＶ無しチップと呼ぶ）とを備えた半導体パッケージである。   In order to solve the above problems, the invention corresponding to claim 1 is a semiconductor package having a semiconductor chip (hereinafter referred to as a TSV-attached chip) having a silicon through hole (hereinafter referred to as a TSV). Disposed in the middle region of the surface, the package substrate is disposed around the chip with TSV connected to the first metal bump and the TSV, and the chip with TSV on the main surface of the package substrate, A relay plate with a through-hole having a through-hole having a thickness substantially the same as that of the chip with TSV and having a wiring provided on a surface portion connected to the package substrate by a second metal bump, and the relay plate with the through-hole, A part of the terminal is disposed on the surface portion of the chip with TSV by a third metal bump so as to straddle the chip with TSV. Are connected by down, the remaining semiconductor chips that do not have the TSV which terminals are connected by a fourth metal bumps in the through-hole with a relay board (hereinafter referred to as TSV without chip) is a semiconductor package that includes a.

請求項２に対応する発明は、請求項１に対応する発明に記載の半導体パッケージにおいて、前記ＴＳＶ付きチップがロジックチップであり、前記ＴＳＶ無しチップがメモリチップであることを特徴とする。   The invention corresponding to claim 2 is the semiconductor package according to the invention corresponding to claim 1, wherein the chip with TSV is a logic chip and the chip without TSV is a memory chip.

請求項３に対応する発明は、請求項１に対応する発明に記載の半導体パッケージにおいて、前記ＴＳＶ無しチップの端子のうち、電源端子及びグラウンド端子が前記貫通孔付き中継板に接続し、前記電源及び前記グラウンド端子以外の端子が前記ＴＳＶ付きチップに接続することを特徴とする。   According to a third aspect of the present invention, in the semiconductor package according to the first aspect of the present invention, among the terminals of the TSV-less chip, a power supply terminal and a ground terminal are connected to the relay plate with a through hole, and the power supply And terminals other than the ground terminal are connected to the chip with TSV.

本発明に係る半導体パッケージによれば、ＴＳＶ無しチップの一部の端子のみを金属バンプによりＴＳＶ付きチップに接続するため、１枚のＴＳＶ付きチップに複数枚のＴＳＶ無しチップを直接接合させることができる。これにより、１つのパッケージ基板には１枚のＴＳＶ付きチップを配置するだけでよく、大幅なコストの低減を図ることができる。   According to the semiconductor package of the present invention, since only some terminals of the TSV-less chip are connected to the TSV-attached chip by metal bumps, a plurality of TSV-less chips can be directly joined to one TSV-attached chip. it can. Thereby, it is only necessary to arrange one chip with TSV on one package substrate, and a significant cost reduction can be achieved.

また、ＴＳＶ付きチップ及びＴＳＶ無しチップからパッケージ基板に至る信号のうち、例えば高速大容量通信に必要な信号は、ＴＳＶ付きチップが金属バンプを介してパッケージ基板に伝達し、例えば高速大容量通信を必要としない信号は中継基板を介してパッケージ基板に導くようにすれば、望ましい信号伝達経路となり、短距離接続及び多端子接続を実現できる。   Of the signals from the chip with TSV and the chip without TSV to the package substrate, for example, a signal necessary for high-speed and large-capacity communication is transmitted to the package substrate by the chip with TSV via the metal bump, for example, high-speed and large-capacity communication is performed. If unnecessary signals are guided to the package substrate through the relay substrate, a desirable signal transmission path is obtained, and short-distance connection and multi-terminal connection can be realized.

さらに、ＴＳＶ無しチップから中継基板に接続する端子を電源端子及びグラウンド端子に限定することで、ＴＳＶ付きチップとの高速大容量通信を維持しつつ、バンプ接続先を中継基板に分散させることができる。   Further, by limiting the terminals connected to the relay board from the chip without TSV to the power supply terminal and the ground terminal, it is possible to disperse the bump connection destinations on the relay board while maintaining high-speed and large-capacity communication with the chip with TSV. .

本発明に係る半導体パッケージの実施の形態１を示す上面図。1 is a top view showing a first embodiment of a semiconductor package according to the present invention. 図１に示す半導体パッケージのＡ−Ａ´矢視断面図。AA 'arrow sectional drawing of the semiconductor package shown in FIG. 本発明に係る半導体パッケージの実施の形態２を示す上面図。The top view which shows Embodiment 2 of the semiconductor package which concerns on this invention. 従来のＴＳＶ付きチップを用いた半導体パッケージの一例を示す断面図。Sectional drawing which shows an example of the semiconductor package using the chip | tip with the conventional TSV. ＴＳＶの形成方法を説明するための工程図。Process drawing for demonstrating the formation method of TSV.

以下、本発明の実施の形態について図面を参照して説明する。
（実施の形態１）
図１及び図２は本発明に係る半導体パッケージの実施の形態１を説明するための図であって、図１はチップ積層型の半導体パッケージの上面図、図２は図１に示す半導体パッケージのＡ−Ａ´矢視断面図である。なお、これらの図において、図４及び図５と同一又は等価な部分には同一符号を付して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
1 and 2 are views for explaining a semiconductor package according to a first embodiment of the present invention. FIG. 1 is a top view of a chip stacked type semiconductor package, and FIG. 2 is a plan view of the semiconductor package shown in FIG. It is AA 'arrow sectional drawing. In these drawings, the same or equivalent parts as those in FIGS. 4 and 5 are denoted by the same reference numerals.

図１及び図２において、３はパッケージ基板であって、半導体チップとマザーボード（図示せず）を接続するための中間基板としての役割を持っている。マザーボードは、例えばＣＰＵやメモリモジュールなどの半導体チップを含む電子部品を装着するための基板である。   1 and 2, reference numeral 3 denotes a package substrate which serves as an intermediate substrate for connecting a semiconductor chip and a mother board (not shown). The motherboard is a substrate for mounting electronic components including semiconductor chips such as a CPU and a memory module.

パッケージ基板３は、少なくとも主要面部が平坦部に形成され、かつ全体として六面体からなる直方体に形成されている。パッケージ基板３は例えばエポキシ系樹脂と銅配線とが交互に積層され、半導体チップがパッケージ基板３を介してマザーボードに電気的に接続可能な構成となっている。   The package substrate 3 is formed in a rectangular parallelepiped having at least a main surface portion formed in a flat portion and a hexahedron as a whole. The package substrate 3 is configured such that, for example, epoxy resin and copper wiring are alternately stacked, and the semiconductor chip can be electrically connected to the mother board via the package substrate 3.

パッケージ基板３の主要面部となる上面部にはロジックチップやメモリチップなどの半導体チップ１１及び該半導体チップ１１の例えば両側に所定の距離を隔てて中継基板１２が配置されている。パッケージ基板３には半導体チップ１１、中継基板１２がそれぞれ金属バンプ５により接続される。金属バンプ５にははんだ又は銅などの金属が用いられる。   A semiconductor chip 11 such as a logic chip or a memory chip and a relay substrate 12 are disposed on the upper surface of the package substrate 3 at a predetermined distance on, for example, both sides of the semiconductor chip 11. A semiconductor chip 11 and a relay substrate 12 are connected to the package substrate 3 by metal bumps 5, respectively. A metal such as solder or copper is used for the metal bump 5.

半導体チップ１１はパッケージ基板３の上面部の中間領域（例えば中央領域）に配置される。半導体チップ１１は前述したように複数の所要箇所にシリコン基板に形成された貫通電極であるシリコン貫通ビア孔（以下、ＴＳＶと呼ぶ）４が形成されている。従って、以下、半導体チップ１１はＴＳＶ付きチップ１１と呼ぶ。   The semiconductor chip 11 is disposed in an intermediate region (for example, a central region) of the upper surface portion of the package substrate 3. As described above, the semiconductor chip 11 has through silicon via holes (hereinafter referred to as TSVs) 4 which are through electrodes formed in a silicon substrate at a plurality of required locations. Therefore, hereinafter, the semiconductor chip 11 is referred to as a chip 11 with TSV.

中継基板１２は、短冊形状を成し、ＴＳＶ付きチップ１１とほぼ同じ厚さに形成されている。中継基板１２の材料は、樹脂、ガラス、シリコン等の何れの材料でも選択できるが、コストを考慮するとパッケージ基板３と同様にエポキシ系樹脂を用いることが望ましい。   The relay substrate 12 has a strip shape and is formed to have almost the same thickness as the chip 11 with TSV. The material of the relay substrate 12 can be selected from any material such as resin, glass, and silicon. However, it is desirable to use an epoxy resin as in the package substrate 3 in consideration of cost.

中継基板１２にはその中心長手方向に沿って複数の貫通孔１３が形成され、該貫通孔１３には銅などの金属により配線及び中継基板１２表裏の電気的な導電路が施されている。   A plurality of through holes 13 are formed in the relay substrate 12 along the central longitudinal direction thereof. The through holes 13 are provided with wiring and electrical conductive paths on the front and back of the relay substrate 12 by a metal such as copper.

従って、金属バンプ５は、パッケージ基板３、ＴＳＶ付きチップ１１、中継基板１２の何れにも形成しておけば、はんだの場合にはリフロー（ｒｅｆｌｏｗ）等の加熱工程により接合させることがで、相互に電気的に接続することが可能である。   Therefore, if the metal bump 5 is formed on any of the package substrate 3, the chip 11 with TSV, and the relay substrate 12, in the case of solder, the metal bump 5 can be bonded by a heating process such as reflow. Can be electrically connected.

さらに、ＴＳＶ付きチップ１１の一方縁面側と一方の中継基板１２の間、ＴＳＶ付きチップ１１の他方縁面側と他方の中継基板１２の間にそれぞれ個別に跨るようにＴＳＶ無しチップ１５が配置されている。   Further, the TSV-less chip 15 is disposed so as to straddle between the one edge surface side of the chip 11 with TSV and one relay substrate 12 and between the other edge surface side of the chip 11 with TSV and the other relay substrate 12, respectively. Has been.

ＴＳＶ無しチップ１５は、その主面が下側に向けた状態で、ＴＳＶ付きチップ１１と中継基板１２に跨ってフェイスダウンにより接続されている。   The TSV-less chip 15 is connected face-down across the chip 11 with TSV and the relay substrate 12 with its main surface facing downward.

各ＴＳＶ無しチップ１５は、それぞれ金属バンプ５によりＴＳＶ付きチップ１１及び中継基板１２に電気的に接続される。   Each TSV-less chip 15 is electrically connected to the TSV-attached chip 11 and the relay substrate 12 by the metal bumps 5.

従って、ＴＳＶ付きチップ１１とＴＳＶ無しチップ１５の間を金属バンプ５で接続することにより、両チップ１１、１５間が短距離接続及び多端子接続による高速大容量通信が可能となる。   Therefore, by connecting the chip 11 with TSV and the chip 15 without TSV with the metal bump 5, high-speed and large-capacity communication by short distance connection and multi-terminal connection between the chips 11 and 15 becomes possible.

さらに、パッケージ基板３上にはＴＳＶ付きチップ１１とは別に中継基板１２を介してＴＳＶ無しチップ１５と接続されていることから、例えばＴＳＶ付きチップ１１及びＴＳＶ無しチップ１５からパッケージ基板３に至る信号のうち、例えば高速大容量通信を必要としない信号については中継基板１２を介してパッケージ基板３に導くようにすれば、望ましい信号伝達経路となり、ＴＳＶ付きチップ１１の数を減らしつつ短距離接続及び多端子接続が可能となる。   Further, since the TSV-less chip 15 is connected to the package substrate 3 via the relay substrate 12 in addition to the TSV-attached chip 11, for example, signals from the TSV-attached chip 11 and the TSV-less chip 15 to the package substrate 3. Among them, for example, if a signal that does not require high-speed and large-capacity communication is guided to the package substrate 3 via the relay substrate 12, a desirable signal transmission path is obtained, and the short-distance connection and the number of the TSV-attached chips 11 are reduced. Multi-terminal connection is possible.

また、この実施の形態１においては、ＴＳＶ付きチップ１１をロジックチップ用とし、ＴＳＶ無しチップ１５をメモリチップ用として用いれば、高速大容量なメモリモジュールパッケージを実現することができる。   In the first embodiment, if the chip with TSV 11 is used for a logic chip and the chip 15 without TSV is used for a memory chip, a high-speed and large-capacity memory module package can be realized.

また、一般にロジックチップには、多数の端子が必要であり、かつマザーボードとの通信速度が要求されるが、少なくともＴＳＶ付きチップ１１とパッケージ基板３とが金属バンプ５を介して接続されているため、これら２つの要求を同時に満たすことが可能である。   In general, a logic chip requires a large number of terminals and a communication speed with a motherboard is required. However, at least the chip 11 with TSV and the package substrate 3 are connected via metal bumps 5. It is possible to satisfy these two requirements at the same time.

さらに、実施の形態１においては、前述する効果に加えて、メモリチップに相当するＴＳＶ無しチップ１５との高速大容量通信を可能とするため、ロジックチップ相当のチップ１１側にＴＳＶ４を形成し、かつパッケージ基板３との接合面と反対側の面においてもＴＳＶ４を介してメモリチップ相当のＴＳＶ無しチップ１５との接続を行っている。その結果、パッケージ基板３へのロジックチップ相当のＴＳＶ付きチップ１１の実装は、フェイスアップ、フェイスダウンの何れかを選択して接続可能となる。   Further, in the first embodiment, in addition to the effects described above, in order to enable high-speed and large-capacity communication with the TSV-less chip 15 corresponding to the memory chip, the TSV 4 is formed on the chip 11 side corresponding to the logic chip, Further, the TSV-less chip 15 corresponding to the memory chip is also connected via the TSV 4 on the surface opposite to the bonding surface with the package substrate 3. As a result, the TSV-attached chip 11 corresponding to the logic chip can be mounted on the package substrate 3 by selecting either face-up or face-down.

さらに、メモリチップに相当するＴＳＶ無しチップ１５の端子のうち、中継基板１２に接続する端子として例えば電源端子及びグラウンド端子に限定し、その他の端子の信号は、ＴＳＶ４を介して伝送することにより、ＴＳＶ付きチップ１１との高速大容量通信を維持しつつバンプ接続先をロジックチップ相当のＴＳＶ付きチップ１１と中継基板１２とに分散させることが可能となる。   Further, among the terminals of the TSV-less chip 15 corresponding to the memory chip, the terminals connected to the relay substrate 12 are limited to, for example, a power supply terminal and a ground terminal, and signals of other terminals are transmitted via the TSV4. It is possible to disperse bump connection destinations between the chip 11 with TSV equivalent to the logic chip and the relay substrate 12 while maintaining high-speed and large-capacity communication with the chip 11 with TSV.

（実施の形態２）
図３は本発明に係る半導体パッケージの実施の形態２を示す上面図であって、さらに詳しくはＴＳＶ無しチップ１５を４枚搭載させた場合の例である。なお、図３において、図１及び図２と同一又は等価な部分については、図１、図２と同一符号を付し、その重複する説明は省略する。 (Embodiment 2)
FIG. 3 is a top view showing the second embodiment of the semiconductor package according to the present invention, and more specifically shows an example in which four TSV-less chips 15 are mounted. 3 that are the same as or equivalent to those in FIGS. 1 and 2 are given the same reference numerals as those in FIGS. 1 and 2, and redundant descriptions thereof are omitted.

実施の形態２における半導体パッケージは、図１と同様にパッケージ基板３の主要面部となる上面部にＴＳＶ付きチップ１１及び該ＴＳＶ付きチップ１１を囲むように中継基板１２´が配置される。   In the semiconductor package according to the second embodiment, the TSV-attached chip 11 and the relay substrate 12 ′ are disposed so as to surround the TSV-attached chip 11 on the upper surface portion which is the main surface portion of the package substrate 3 as in FIG.

ＴＳＶ付きチップ１１は、パッケージ基板３の上面部の中間領域（例えば中央領域）に配置される。一方、中継基板１２´は、ＴＳＶ付きチップ１１の周囲を所定の距離を隔てて囲むように、パッケージ基板３上面の周縁部に沿って所定幅を有して例えば四角のリング形状を成すように配置される。なお、中継基板１２´は、ＴＳＶ付きチップ１１とほぼ同じ厚さに形成され、その材料は樹脂、ガラス、シリコン等から選択できるが、前述したようにコストを考慮したときパッケージ基板３と同様にエポキシ系樹脂を用いることが望ましい。   The chip with TSV 11 is arranged in an intermediate region (for example, a central region) of the upper surface portion of the package substrate 3. On the other hand, the relay substrate 12 ′ has a predetermined width along the peripheral edge of the upper surface of the package substrate 3 so as to surround the TSV-attached chip 11 with a predetermined distance so as to form, for example, a square ring shape. Be placed. The relay substrate 12 ′ is formed to have almost the same thickness as the TSV-attached chip 11, and the material can be selected from resin, glass, silicon, etc. However, as described above, when the cost is taken into consideration, it is the same as the package substrate 3. It is desirable to use an epoxy resin.

そして、四角のリング形状を成す中継基板１２´の直交する上面４方向からＴＳＶ付きチップ１１の上面中心方向に跨るように４枚のＴＳＶ無しチップ１５が配置されている。   Then, four TSV-less chips 15 are arranged so as to straddle the orthogonal upper surface 4 direction of the relay substrate 12 ′ having a square ring shape from the upper surface center direction of the TSV-equipped chip 11.

従って、実施の形態２によれば、前述する実施の形態１と同様な効果を奏する他、多くのＴＳＶ無しチップ１５を搭載可能となり、多機能・用途を持った半導体パッケージを実現することができる。   Therefore, according to the second embodiment, in addition to the same effects as those of the first embodiment described above, a lot of TSV-less chips 15 can be mounted, and a semiconductor package having multiple functions and applications can be realized. .

なお、上記実施の形態１，２において、ＴＳＶ付きチップ１１とＴＳＶ無しチップ１５のサイズ及び形状は図１及び図３からほぼ想定できるが、これら両チップ１１，１５のサイズ及び形状に応じて、種々の実施形態が可能となる。例えば、ＴＳＶ付きチップ１１が三角形状とすれば、その形状に合わせてＴＳＶ付きチップ１１周囲に３枚の中継基板１２を配置し、ＴＳＶ付きチップ１１と各中継基板１２とをそれぞれ跨ぐように３枚のＴＳＶ無しチップ１５を橋渡しした構成としてもよい。   In the first and second embodiments, the sizes and shapes of the TSV-equipped chip 11 and the TSV-less chip 15 can be almost assumed from FIGS. 1 and 3, but depending on the size and shape of both the chips 11 and 15, Various embodiments are possible. For example, if the chip 11 with TSV has a triangular shape, three relay boards 12 are arranged around the chip 11 with TSV according to the shape, and 3 so as to straddle the chip 11 with TSV and each relay board 12. A configuration may be adopted in which a single TSV-less chip 15 is bridged.

また、前記実施の形態としては、二例を提示したものであるが、発明の範囲を限定することは意図していない。前記各実施の形態及び各実施例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態、実施例やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   In addition, although two examples are presented as the embodiment, it is not intended to limit the scope of the invention. Each of the above embodiments and examples can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments, examples, and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

本発明に係る半導体パッケージは、特にシリコン貫通ビア孔を用いたチップ積層型の各種の形態の半導体パッケージに適用して好適なものである。   The semiconductor package according to the present invention is particularly suitable for application to various types of chip stacked type semiconductor packages using through-silicon via holes.

３…パッケージ基板、４…ＴＳＶ、５…金属バンプ、１１…ＴＳＶ付きチップ（半導体チップ）、１２、１２´…中継基板、１３…貫通孔、１５…ＴＳＶ無しチップ。   3 ... Package substrate, 4 ... TSV, 5 ... Metal bump, 11 ... Chip with TSV (semiconductor chip), 12, 12 '... Relay substrate, 13 ... Through hole, 15 ... Chip without TSV.

Claims (3)

シリコン貫通孔（以下、ＴＳＶと呼ぶ）を持つ半導体チップ（以下、ＴＳＶ付きチップと呼ぶ）を有する半導体パッケージにおいて、
パッケージ基板の主面の中間領域に配置され、当該パッケージ基板とは第１の金属バンプ及び前記ＴＳＶを介して接続される前記ＴＳＶ付きチップと、
前記パッケージ基板の主面の前記ＴＳＶ付きチップの周囲に配置され、当該ＴＳＶ付きチップとほぼ同じ厚さで、かつ前記パッケージ基板とは第２の金属バンプにより接続される面部に配線を施した貫通孔を有する貫通孔付き中継板と、
この貫通孔付き中継板及び前記ＴＳＶ付きチップに跨るように配置され、かつ当該ＴＳＶ付きチップの面部に対しては端子の一部が第３の金属バンプによりフェイスダウンで接続され、残りの端子が前記貫通孔付き中継板に第４の金属バンプにより接続される前記ＴＳＶを持たない半導体チップ（以下、ＴＳＶ無しチップと呼ぶ）と
を備えたことを特徴とする半導体パッケージ。 In a semiconductor package having a semiconductor chip (hereinafter referred to as a chip with TSV) having a silicon through hole (hereinafter referred to as TSV),
The chip with TSV, which is disposed in an intermediate region of the main surface of the package substrate and is connected to the package substrate via the first metal bump and the TSV;
A through-hole that is arranged around the chip with TSV on the main surface of the package substrate, has the same thickness as the chip with TSV, and is connected to the package substrate by a second metal bump. A relay plate with a through hole having a hole;
The relay plate with through-holes and the TSV-attached chip are arranged so as to straddle, and a part of the terminals are connected face-down with a third metal bump to the surface part of the TSV-attached chip, and the remaining terminals are connected A semiconductor package comprising: a semiconductor chip not having the TSV connected to the relay plate with a through hole by a fourth metal bump (hereinafter referred to as a TSV-free chip). 請求項１に記載の半導体パッケージにおいて、
前記ＴＳＶ付きチップがロジックチップであり、前記ＴＳＶ無しチップがメモリチップであることを特徴とする半導体パッケージ。 The semiconductor package according to claim 1,
The semiconductor package, wherein the chip with TSV is a logic chip and the chip without TSV is a memory chip. 請求項１に記載の半導体パッケージにおいて、
前記ＴＳＶ無しチップの端子のうち、電源及びグラウンド端子が前記貫通孔付き中継板に接続し、前記電源及び前記グラウンド端子以外の端子が前記ＴＳＶ付きチップに接続することを特徴とする半導体パッケージ。 The semiconductor package according to claim 1,
Of the terminals of the chip without TSV, a power source and a ground terminal are connected to the relay plate with a through hole, and terminals other than the power source and the ground terminal are connected to the chip with a TSV.
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