JP2014216643A - 積層セラミック電子部品及びその実装基板 - Google Patents
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Abstract
【課題】本発明は、積層セラミック電子部品及びその実装基板に関する。
【解決手段】本発明は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向して配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部の形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含む積層セラミック電子部品を提供する。
【選択図】図１
【解決手段】本発明は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向して配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部の形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含む積層セラミック電子部品を提供する。
【選択図】図１
Description
本発明は、積層セラミック電子部品及びその実装基板に関する。
近年、電子製品の小型化につれ、当該電子製品に用いられる積層セラミック電子部品の小型化及び高容量化も求められている。
これにより、誘電体層と内部電極の薄膜化及び多層化が多様な方法で試みられており、近来では、誘電体層の厚さを薄くし且つその積層数を増加させた積層セラミック電子部品が製造されている。
上記積層セラミック電子部品の小型化及び誘電体層と内部電極の薄膜化が可能になることにより、高容量化の具現のために積層数を増加させることができるようになった。
しかしながら、上記のように誘電体層及び内部電極の厚さを薄くし且つ積層数を増加させると、積層セラミック電子部品の高容量を具現することはできるが、積層数の増加によって積層セラミック電子部品の厚さが幅より大きくなる。
上記のように積層セラミック電子部品の厚さが幅より大きくなると、一般に積層セラミック電子部品の両端面に形成された外部電極の周りの面がラウンド状となることから、積層セラミック電子部品を印刷回路基板等に実装するときに積層セラミック電子部品がうまく実装されずに倒れる問題がよく発生するため、積層セラミック電子部品の実装不良率が増加するという問題がある。
下記特許文献１は、小型化及び高容量化を求める積層セラミックコンデンサーを開示しているが、積層セラミックコンデンサーを印刷回路基板に実装するときに倒れる問題を解決するための手段は開示していない。
本発明の目的は、厚さが幅より大きい積層セラミック電子部品を印刷回路基板等に実装するときに倒れる問題を解決することができる積層セラミック電子部品及びその実装基板を提供することである。
本発明の一実施形態は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向して配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部の形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含む積層セラミック電子部品を提供する。
本発明の他の実施形態は、幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向して配置され、上記セラミック本体の両端面から交互に露出した複数の第１及び第２の内部電極と、上記セラミック本体の両端面から上記溝部の形成された一つの主面まで形成され、上記第１及び第２の内部電極とそれぞれ電気的に連結された第１及び第２の外部電極と、を含む積層セラミック電子部品を提供する。
本発明の一実施例において、上記溝部の最大高さをａ、上記セラミック本体の幅をｂとしたとき、０．００１≦ａ／ｂ≦０．００７の範囲を満たすことができる。
本発明の一実施例において、上記溝部は上記セラミック本体の両主面に対向してそれぞれ形成されることができる。
本発明の一実施例において、上記セラミック本体の幅方向のマージン部をｃとしたとき、４０μｍ≦ｃ≦５００μｍの範囲を満たすことができる。
本発明の一実施形態によれば、厚さが幅より大きく形成されたセラミック本体の実装面に内側へ凹んだ長さ方向の溝部を形成することにより、外部電極の周りの面がラウンド状であっても印刷回路基板等に実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率を減らすことができる効果がある。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されるものではない。
積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１から外部電極を分離した状態を示した斜視図である。
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１から外部電極を分離した状態を示した斜視図である。
図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２の内部電極１２１、１２２と、第１及び第２の外部電極１３１、１３２と、を含む。
セラミック本体１１０は複数の誘電体層１１１を厚さ方向に積層した後に焼成したものであり、隣接する誘電体層１１１間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されることができる。
このようなセラミック本体１１０の形状は、特に制限されず、例えば、六面体形状を有することができる。
なお、本発明の実施形態を明確に説明するためにセラミック本体１１０の六面体方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。
また、本実施形態では、説明の便宜のために、セラミック本体１１０の対向する厚さ方向の端面を第１及び第２の主面、第１及び第２の主面を連結し且つ対向する長さ方向の端面を第１及び第２の端面、対向する幅方向の端面を第１及び第２の側面と定義する。
セラミック本体１１０は、高容量の具現のために誘電体層１１１の積層数を増加させた形態であり、幅をＷ、厚さをＴとしたとき、Ｔ／Ｗ＞１．０を満たし、セラミック本体１１０の幅より厚さが大きく形成される。
また、セラミック本体１１０は、第２の主面を実装面に設定したとき、第２の主面に内側へ凹んだ長さ方向の溝部１１５が形成される。
よって、セラミック本体１１０の第２の主面には、溝部１１５を基準としてその両側に所定の面積を有する支持部１１３が設けられ、この支持部１１３は、積層セラミックキャパシタ１００を印刷回路基板等に実装したときに積層セラミックキャパシタ１００が倒れることを防止する支持台の役割を行う。
また、セラミック本体１１０の第２の主面と対向する第１の主面には、必要に応じて、第２の主面に形成された溝部１１５と対向し且つ内側へ凹んだ長さ方向の溝部１１４が形成されることができる。
このようにセラミック本体１１０の第１及び第２の主面を対称構造で形成する理由は、積層セラミックキャパシタ１００が上下反対に印刷回路基板に実装されたときに備えるためである。
この場合、セラミック本体１１０の第１の主面には、溝部１１４を基準としてその両側に支持部１１３に対応する支持部１１２が設けられる。
誘電体層１１１は、高誘電率のセラミック材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末等を含むことができるが、十分な静電容量が得られるものであればいずれのものでも良い。
また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、遷移金属酸化物又は炭化物、希土類元素、マグネシウム（Ｍｇ）又はアルミニウム（Ａｌ）等のような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤等がさらに添加されることができる。
図３は、図２のＡ部分を拡大して示した斜視図である。
図３を参照すると、溝部１１５の最大高さをａ、セラミック本体１１０の幅をｂとしたとき、０．００１≦ａ／ｂ≦０．００７の範囲を満たすことができる。
下記表１は、上記ａ／ｂの数値、即ち、セラミック本体１１０の実装面の形状によって、積層セラミックキャパシタの印刷回路基板への実装時に倒れが発生するか否か及び信頼性を満たすか否かを示したものである。
上記表１を参照すると、サンプル１及び２の場合、セラミック本体の実装面、即ち、第２の主面が下側へ膨らんだ形状であり、積層セラミックキャパシタを印刷回路基板上に２０回実装したとき、それぞれ１５回及び７回倒れて実装不良が大きく発生したことが確認できる。
また、サンプル３の場合、セラミック本体の実装面、即ち、第２の主面が平らな形状であり、積層セラミックキャパシタを印刷回路基板上に２０回実装したとき、上記サンプル１及び２よりは少ないが、３回の倒れが発生したことが確認できる。これは、積層セラミックキャパシタの厚さが幅より大きくてセラミック本体の重心が揺れやすいためである。
また、サンプル４〜１０の場合、セラミック本体１１０の実装面、即ち、第２の主面に内側へ凹んだ長さ方向の溝部１１５を有し、積層セラミックキャパシタ１００を印刷回路基板上に２０回実装したとき、倒れが発生しなかったことが確認できる。
また、サンプル１１及び１２の場合、セラミック本体の実装面、即ち、第２の主面に内側へ凹んだ長さ方向の溝部を有し、積層セラミックキャパシタを印刷回路基板上に２０回実装したとき、倒れが発生しなかったことが確認できる。しかしながら、溝部がひどく凹んでいることから、セラミック本体の厚さ方向のマージン部が薄くなりすぎて耐湿信頼性が悪くなる問題が発生したことが確認できる。
また、セラミック本体１１０の幅‐厚さ方向の断面において、セラミック本体１１０の幅方向のマージン部をｃとしたとき、上記ｃは４０μｍ≦ｃ≦５００μｍの範囲を満たすことができる。
下記表２は、上記ｃの数値、即ち、セラミック本体１１０の幅方向のマージン部のサイズによって、積層セラミックキャパシタが信頼性を満たすか否かを示したものである。
上記表２を参照すると、セラミック本体１１０の幅方向のマージン部が３０μｍのサンプル１の場合、セラミック本体１１０の幅方向のマージン部が薄くなりすぎて耐湿信頼性が悪くなる問題が発生したことが確認できる。
図４は、本発明の一実施形態による積層セラミックキャパシタの第１及び第２の内部電極の構造を示した斜視図である。
図４を参照すると、第１及び第２の内部電極１２１、１２２は、相違する極性を有する電極であり、誘電体層１１１を形成するセラミックシートを介して対向して配置され、セラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。
この際、第１及び第２の内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
また、第１及び第２の内部電極１２１、１２２は導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ又はこれらの合金等からなるものを用いることができるが、本発明はこれに限定されるものではない。
第１及び第２の外部電極１３１、１３２は、セラミック本体１１０の両端面から上下溝部１１４、１１５の形成された第１及び第２の主面まで伸びて形成され、セラミック本体１１０の両端面からそれぞれ露出した複数の第１及び第２の内部電極１２１、１２２の露出した部分を覆ってそれぞれ電気的に連結される。
また、第１及び第２の外部電極１３１、１３２は、導電性金属、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）等で形成されることができる。このような第１及び第２の外部電極１３１、１３２は、上記導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成して形成されることができるが、本発明はこれに限定されるものではない。
一方、第１及び第２の外部電極１３１、１３２上には、必要に応じて第１及び第２のメッキ層（図示せず）が形成されることができる。
上記第１及び第２のメッキ層は、積層セラミックキャパシタ１００を印刷回路基板にハンダで実装するときに相互間の接着強度を高くするためのものである。
上記第１及び第２のメッキ層は、例えば、第１及び第２の外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）メッキ層と、上記ニッケルメッキ層上に形成されたスズ（Ｓｎ）メッキ層と、を含むことができるが、本発明はこれに限定されるものではない。
変形例
図５は本発明の他の実施形態による積層セラミックキャパシタの外部電極を分離した状態を示した斜視図であり、図６は図５のＢ部分を拡大して示した斜視図である。
図５は本発明の他の実施形態による積層セラミックキャパシタの外部電極を分離した状態を示した斜視図であり、図６は図５のＢ部分を拡大して示した斜視図である。
以下では、第１及び第２の外部電極１３１、１３２が形成された構造は前述した一実施形態と同じであるためその具体的な説明を省略し、前述した実施形態と異なる構造を有する第１の内部電極１２１'及び第２の内部電極（図示せず）について具体的に説明する。
図５を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０を含む。
したがって、第１の内部電極１２１'及び第２の内部電極は、誘電体層１１１を形成するセラミックシートを介して対向して幅方向に配置され、セラミック本体１１０の第１及び第２の端面からそれぞれ露出するように形成されることができる。この際、第１の内部電極１２１'及び第２の内部電極は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
図６を参照すると、溝部１１５の最大高さをａ、セラミック本体１１０の幅をｂとしたとき、０．００１≦ａ／ｂ≦０．００７の範囲を満たすことができる。また、セラミック本体１１０の幅‐厚さ方向の断面において、セラミック本体１１０の幅方向のマージン部をｃとしたとき、４０μｍ≦ｃ≦５００μｍの範囲を満たすことができる。
積層セラミックキャパシタの製造方法
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
まず、複数のセラミックシートを製造する。上記セラミックシートはセラミック本体１１０の誘電体層１１１を形成するためのものであり、セラミック粉末、ポリマー及び溶剤等を混合してスラリーを製造し、上記スラリーをドクターブレード等の工法によりキャリアフィルム上に塗布し乾燥して数μｍの厚さのシート（ｓｈｅｅｔ）状に製作する。
次に、上記セラミックシートの少なくとも一面に所定の厚さで導電性ペーストを印刷し、長さ方向に沿って一定の間隔をおいて複数の内部電極パターンを形成する。
上記内部電極パターンを形成するための導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
次に、上記内部電極パターンが形成された複数のセラミックシートを、上記内部電極パターンが交互するように厚さ方向に沿って積層し、積層方向から加圧して積層体を製造する。
次に、上記積層体を０６０３（長さ×幅）規格で１つのキャパシタに対応する領域ごとに切断して厚さ／長さが１．０を超えるチップを製造し、高温で焼成した後に研磨して第１及び第２の内部電極１２１、１２２を有するセラミック本体１１０を製造する。この際、上記積層体の第１及び第２の主面を加圧して内側へ凹んだ長さ方向の溝部１１４、１１５を形成する。
次に、セラミック本体１１０の長さ方向の両端面に、第１及び第２の内部電極１２１、１２２の露出した部分とそれぞれ電気的に連結されるように第１及び第２の外部電極１３１、１３２を形成する。
この際、必要に応じて、第１及び第２の外部電極１３１、１３２を形成する段階の後に、第１及び第２の外部電極１３１、１３２の表面を電気メッキ等の方法でメッキ処理して第１及び第２のメッキ層（図示せず）を形成することができる。
積層セラミックキャパシタの実装基板
図７は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
図７は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された態様を積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
図７を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平又は垂直に実装された印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。
この際、積層セラミックキャパシタ１００は、溝部１１５が形成されたセラミック本体１１０の厚さ方向の第２の主面が実装面になって下方に配置され、第１及び第２の外部電極１３１、１３２の下面がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ 支持部
１１４、１１５ 溝部
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ 支持部
１１４、１１５ 溝部
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
Claims (6)
- 厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、
前記セラミック本体内で前記複数の誘電体層のそれぞれを介して対向して配置され、前記セラミック本体の両端面から交互に露出した複数の第１の内部電極及び複数の第２の内部電極と、
前記セラミック本体の両端面から前記溝部の形成された一つの主面まで形成され、前記複数の第１の内部電極及び前記複数の第２の内部電極とそれぞれ電気的に連結された第１の外部電極及び第２の外部電極と、
を含む、積層セラミック電子部品。 - 幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴとしたときにＴ／Ｗ＞１．０を満たし、少なくとも一つの主面に内側へ凹んだ長さ方向の溝部を有するセラミック本体と、
前記セラミック本体内で前記複数の誘電体層のそれぞれを介して対向して配置され、前記セラミック本体の両端面から交互に露出した複数の第１の内部電極及び複数の第２の内部電極と、
前記セラミック本体の両端面から前記溝部の形成された一つの主面まで形成され、前記複数の第１の内部電極及び前記複数の第２の内部電極とそれぞれ電気的に連結された第１の外部電極及び第２の外部電極と、
を含む、積層セラミック電子部品。 - 前記溝部の最大高さをａ、前記セラミック本体の幅をｂとしたとき、０．００１≦ａ／ｂ≦０．００７の範囲を満たす、請求項１又は２に記載の積層セラミック電子部品。
- 前記溝部は前記セラミック本体の両主面に対向してそれぞれ形成される、請求項１から３のいずれか一項に記載の積層セラミック電子部品。
- 前記セラミック本体の幅方向のマージン部をｃとしたとき、４０μｍ≦ｃ≦５００μｍの範囲を満たす、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
- 上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記第１及び第２の電極パッド上に設置された請求項１から５のいずれか一項に記載の積層セラミック電子部品と、
を含む、積層セラミック電子部品の実装基板。
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