JP2014204418A - Calibration circuit and PLL circuit - Google Patents

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正丈 入江
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Abstract

PROBLEM TO BE SOLVED: To stably produce a desired frequency in a short period by quickly calibrating a lock range of an injection-locked frequency divider.SOLUTION: A calibration circuit instructs the injection-locked frequency divider (ILFD) to run free (ST11) and calibrates a free run frequency to a desired frequency by negative frequency feedback. A sample-and-hold circuit stores a value of an ILFD control signal after the calibration (ST12) and continues to output the stored value of the ILFD control signal to the injection-locked frequency divider (ST13). Since a frequency division range of the injection-locked frequency divider is near the free run frequency, the calibration circuit can instruct the injection-locked frequency divider to divide the frequency of an injection signal at the desired frequency.

Description

本開示は、注入同期型分周器をキャリブレーションするキャリブレーション回路及びＰＬＬ回路に関する。   The present disclosure relates to a calibration circuit and a PLL circuit for calibrating an injection-locked frequency divider.

近年普及している携帯可能な無線通信装置は、処理速度の高速化が求められ、無線通信における周波数シンセサイザとして高周波数帯域において動作するＰＬＬ（Phase Locked Loop）回路が要求される。携帯可能な無線通信装置は内部に搭載されたバッテリからの供給電力により動作するので、消費電力量の低いＰＬＬ回路を用いることが重要である。   In recent years, portable wireless communication devices that have become widespread are required to increase processing speed, and a PLL (Phase Locked Loop) circuit that operates in a high frequency band as a frequency synthesizer in wireless communication is required. Since a portable wireless communication device operates with power supplied from a battery mounted therein, it is important to use a PLL circuit with low power consumption.

ＰＬＬ回路は、高周波数帯域の信号を低周波数帯域の信号まで分周する分周器を含む。分周器として、例えば１０ＧＨｚ以上の高い周波数帯域でも高速に動作し、更に、低消費電力によって分周動作が可能な注入同期型分周器（ＩＬＦＤ：Injection locked Frequency Divider）が用いられる。以下、必要に応じて、注入同期型分周器を単に「ＩＬＦＤ」と略記する。   The PLL circuit includes a frequency divider that divides a high frequency band signal into a low frequency band signal. As the frequency divider, for example, an injection locked frequency divider (ILFD) that operates at high speed even in a high frequency band of 10 GHz or more and can perform frequency dividing operation with low power consumption is used. Hereinafter, the injection-locked frequency divider is simply abbreviated as “ILFD” as necessary.

ＩＬＦＤは、注入信号（入力信号）を分周する分周器として動作するための動作帯域（ロックレンジ）が狭く、高周波数帯域（例えばミリ波帯）において分周器として動作させるためには、所望周波数に合わせてロックレンジを制御するキャリブレーションが必要であった（例えば、特許文献１参照）。   The ILFD has a narrow operating band (lock range) for operating as a frequency divider that divides an injection signal (input signal), and in order to operate as a frequency divider in a high frequency band (for example, a millimeter wave band) Calibration that controls the lock range in accordance with the desired frequency is required (see, for example, Patent Document 1).

米国特許第７８５６２１２号明細書US Pat. No. 7,856,212

しかし、特許文献１では、ＩＬＦＤを分周器として動作させるためのＩＬＦＤ制御信号（例えば制御電圧）のキャリブレーションに多くの時間が必要となるので、ＰＬＬ回路が短期間に所望周波数を安定的に得ることが困難であるという課題がある。   However, in Patent Document 1, a large amount of time is required for calibration of an ILFD control signal (for example, control voltage) for operating the ILFD as a frequency divider, so that the PLL circuit can stably set a desired frequency in a short time. There is a problem that it is difficult to obtain.

本開示は、上記した従来の課題を解決するために、注入同期型分周器を分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速に行い、短期間に所望周波数を安定的に得るキャリブレーション回路及びＰＬＬ回路を提供することを目的とする。   In order to solve the above-described conventional problems, the present disclosure performs high-speed calibration of an ILFD control signal for operating an injection-locked frequency divider as a frequency divider, and stably achieves a desired frequency in a short time. It is an object to provide a calibration circuit and a PLL circuit that can be obtained.

本開示は、フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換するチャージポンプと、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、を備え、前記注入同期型分周器は、前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、前記サンプルホールド回路は、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、キャリブレーション回路である。   The present disclosure relates to an injection-locked frequency divider that outputs a signal obtained by dividing a free-run frequency signal, and a signal that divides the frequency-divided signal by the injection-locked frequency divider into a predetermined reference signal frequency. A phase-frequency comparator that compares the frequency-divided signal from the frequency-divider and the reference signal and outputs a phase and frequency error; and a charge pump that converts the phase and frequency error into a current. A loop filter that generates a control signal for the injection-locked frequency divider in response to the current, and a control signal for the injection-locked frequency divider corresponding to the output of the loop filter to the injection-locked frequency divider The operation of storing the injection locking frequency divider, the operation of storing the control signal of the injection locking frequency divider, and the output of the stored control signal of the injection locking frequency divider to the injection locking frequency divider Sample hold times to switch between The injection-locked frequency divider changes the free-run frequency according to a control signal of the injection-locked frequency divider, and the sample and hold circuit corresponds to the output of the loop filter. By continuing the output of the control signal of the injection locked frequency divider to the injection locked frequency divider, the free run frequency of the injection locked frequency divider is adjusted to a desired frequency by frequency negative feedback operation, When the free-running frequency of the injection locking frequency divider is adjusted to the desired frequency, the control signal of the injection locking frequency divider is stored, and the stored control signal of the injection locking frequency divider is stored. It is a calibration circuit that continues output to the injection-locked frequency divider.

また、本開示は、フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換し、出力インピーダンスを切り換えるチャージポンプと、キャパシタを含み、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、を備え、前記注入同期型分周器は、記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、前記ループフィルタは、前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、前記チャージポンプは、前記出力インピーダンスを高くすることで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、キャリブレーション回路である。   The present disclosure also provides an injection-locked frequency divider that outputs a signal obtained by dividing a free-running frequency signal, and a signal divided by the injection-locked frequency divider is divided into a predetermined reference signal frequency. A frequency divider that compares the divided signal from the frequency divider and the reference signal, outputs a phase and frequency error, and converts the phase and frequency error into a current, A charge pump that switches an output impedance; and a loop filter that includes a capacitor and generates a control signal for the injection-locked frequency divider in response to the current, the injection-locked frequency divider being an injection-locked type According to the control signal of the frequency divider, the free-run frequency is changed, and the loop filter continues to output the control signal of the injection-locked frequency divider to the injection-locked frequency divider, The injection-locked frequency divider When the run-frequency is adjusted to a desired frequency by frequency negative feedback operation and the free-run frequency of the injection-locked frequency divider is adjusted to the desired frequency, the injection-locked frequency divider is controlled using the capacitor. A calibration circuit that stores a signal and continues output of the stored control signal of the injection-locked frequency divider to the injection-locked frequency divider by increasing the output impedance. It is.

更に、本開示は、高周波信号を出力する電圧制御発振器と、フリーラン周波数の信号又は前記高周波信号を分周する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換するチャージポンプと、前記電流に応じて前記注入同期型分周器又は前記電圧制御発振器の制御信号を生成するループフィルタと、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、前記ループフィルタの出力を前記サンプルホールド回路又は前記電圧制御発振器に出力するスイッチ部と、を備え、前記サンプルホールド回路は、前記フリーラン周波数の信号を出力する前記注入同期型分周器に対し、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、前記高周波信号を分周する前記注入同期型分周器に対し、記憶された前記注入同期型分周器の制御信号の出力を継続し、前記スイッチ部は、前記サンプルホールド回路が前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記サンプルホールド回路に出力し、前記サンプルホールド回路が前記記憶された前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記電圧制御発振器に出力する、ＰＬＬ回路である。   Further, the present disclosure provides a voltage-controlled oscillator that outputs a high-frequency signal, a free-running frequency signal or an injection-locked frequency divider that divides the high-frequency signal, and a signal that is divided by the injection-locked frequency divider A frequency divider that divides the frequency of a predetermined reference signal, a phase frequency comparator that compares the reference signal with the frequency-divided signal from the frequency divider, and outputs a phase and frequency error; and the phase A charge pump that converts a frequency error into a current, a loop filter that generates a control signal for the injection-locked frequency divider or the voltage-controlled oscillator according to the current, and the injection that corresponds to the output of the loop filter An operation of continuing to output the control signal of the synchronous divider to the injection-locked frequency divider, an operation of storing the control signal of the injection-locked frequency divider, and the stored injection-locked frequency divider Note on the control signal A sample-and-hold circuit that switches between the operation to continue the output to the synchronous frequency divider, and a switch unit that outputs the output of the loop filter to the sample-and-hold circuit or the voltage-controlled oscillator. Continues to output the control signal of the injection-locked frequency divider corresponding to the output of the loop filter to the injection-locked frequency divider that outputs the signal of the free-run frequency. When the free run frequency of the frequency divider is adjusted to a desired frequency by frequency negative feedback operation and the free run frequency of the injection locked frequency divider is adjusted to the desired frequency, the injection locked frequency divider Stores the control signal and continues to output the stored control signal of the injection-locked frequency divider to the injection-locked frequency divider that divides the high-frequency signal. The switch unit outputs the output of the loop filter to the sample and hold circuit when the sample and hold circuit continues to output the control signal of the injection locked frequency divider corresponding to the output of the loop filter, The PLL circuit outputs the output of the loop filter to the voltage controlled oscillator when the sample and hold circuit continues to output the stored control signal of the injection locked frequency divider.

本開示によれば、注入同期型分周器を分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速化でき、更に、短期間に所望周波数が安定的に得られる。   According to the present disclosure, calibration of an ILFD control signal for operating an injection-locked frequency divider as a frequency divider can be speeded up, and a desired frequency can be stably obtained in a short time.

第１の実施形態のキャリブレーション回路の回路構成の一例を示すブロック図1 is a block diagram showing an example of a circuit configuration of a calibration circuit according to a first embodiment 第１の実施形態のキャリブレーション回路における注入同期型分周器のキャリブレーションの動作手順を説明するフローチャート6 is a flowchart for explaining an operation procedure of calibration of an injection-locking frequency divider in the calibration circuit of the first embodiment. 第１の実施形態のキャリブレーション回路におけるキャリブレーション速度のシミュレーション結果の一例を示すグラフThe graph which shows an example of the simulation result of the calibration speed in the calibration circuit of 1st Embodiment 第１の実施形態の変形例１のキャリブレーション回路の回路構成の一例を示すブロック図The block diagram which shows an example of the circuit structure of the calibration circuit of the modification 1 of 1st Embodiment. サンプルホールド回路がループフィルタのＬＦ出力信号に対するＡＤＣ出力を記憶する状態を示す図The figure which shows the state which the sample hold circuit memorize | stores the ADC output with respect to LF output signal of a loop filter サンプルホールド回路が記憶したＡＤＣ出力をＩＬＦＤ制御信号として出力し続ける状態を示す図The figure which shows the state which continues outputting the ADC output which the sample hold circuit memorize | stored as an ILFD control signal 第１の実施形態の変形例２のキャリブレーション回路の回路構成の一例を示すブロック図The block diagram which shows an example of the circuit structure of the calibration circuit of the modification 2 of 1st Embodiment. 第１の実施形態の変形例２の位相周波数比較器及びチャージポンプの回路構成の一例を示す図The figure which shows an example of the circuit structure of the phase frequency comparator and charge pump of the modification 2 of 1st Embodiment. 第２の実施形態のＰＬＬ回路の回路構成の一例を示すブロック図The block diagram which shows an example of the circuit structure of the PLL circuit of 2nd Embodiment 第２の実施形態のＰＬＬ回路における注入同期型分周器のキャリブレーションの動作手順を説明するフローチャート6 is a flowchart for explaining an operation procedure of calibration of an injection-locking frequency divider in the PLL circuit according to the second embodiment. 第２の実施形態の変形例１のＰＬＬ回路の回路構成の一例を示すブロック図The block diagram which shows an example of the circuit structure of the PLL circuit of the modification 1 of 2nd Embodiment 第２の実施形態の変形例２のＰＬＬ回路の回路構成の一例を示すブロック図The block diagram which shows an example of the circuit structure of the PLL circuit of the modification 2 of 2nd Embodiment 伝達関数を切り換えるループフィルタの回路構成の一例を示す図The figure which shows an example of the circuit structure of the loop filter which switches a transfer function 注入同期型分周器の分周可能な範囲を示すグラフGraph showing the range of frequency division of injection-locked frequency divider 注入同期型分周器の入力周波数と出力周波数との関係を示すグラフGraph showing the relationship between input frequency and output frequency of injection-locked frequency divider 注入同期型分周器のＩＬＦＤ制御信号の値と周波数との関係を示すグラフThe graph which shows the relationship between the value of the ILFD control signal of an injection locking type frequency divider, and a frequency 従来のＰＬＬ回路の回路構成を示すブロック図The block diagram which shows the circuit structure of the conventional PLL circuit 従来のＰＬＬ回路におけるキャリブレーションの動作手順を説明するフローチャートFlowchart for explaining a calibration operation procedure in a conventional PLL circuit

（各実施形態の内容に至る経緯）
先ず、本開示に係るキャリブレーション回路及びＰＬＬ回路の各実施形態を説明する前に、各実施形態の内容に至る経緯について、図１４〜図１８を参照して説明する。 (Background to the contents of each embodiment)
First, before describing each embodiment of the calibration circuit and the PLL circuit according to the present disclosure, the background to the contents of each embodiment will be described with reference to FIGS. 14 to 18.

先ず、注入同期型分周器（ＩＬＦＤ）について、図１４〜図１６を参照して説明する。図１４は、注入同期型分周器の分周可能な範囲を示すグラフである。図１５は、注入同期型分周器の入力周波数と出力周波数との関係を示すグラフである。図１６は、注入同期型分周器のＩＬＦＤ制御信号Ｖの値と周波数との関係を示すグラフである。   First, an injection locked frequency divider (ILFD) will be described with reference to FIGS. FIG. 14 is a graph showing a frequency-dividable range of the injection-locked frequency divider. FIG. 15 is a graph showing the relationship between the input frequency and the output frequency of the injection locked frequency divider. FIG. 16 is a graph showing the relationship between the value of the ILFD control signal V and the frequency of the injection locked frequency divider.

注入同期型分周器（ＩＬＦＤ）は、注入同期現象を利用した分周器である。注入同期型分周器は、以下に示す特徴を有する。   An injection-locked frequency divider (ILFD) is a frequency divider that utilizes an injection-locking phenomenon. The injection-locked frequency divider has the following characteristics.

第１の特徴は、注入同期型分周器がフリーラン（自走）することである。注入信号が注入同期型分周器に入力されない場合には、自走周波数（以下、「フリーラン周波数」という）の信号を出力する。また、注入信号の振幅が小さい場合、注入信号の周波数がロックレンジの範囲外の周波数となる場合、即ち注入信号の周波数が分周可能な範囲から大きく外れた場合にも、注入同期型分周器は、フリーラン周波数の信号を出力する。   The first feature is that the injection-locked frequency divider is free-running (self-running). When the injection signal is not input to the injection-locked frequency divider, a signal having a free-running frequency (hereinafter referred to as “free-run frequency”) is output. In addition, when the amplitude of the injection signal is small, the frequency of the injection signal is out of the range of the lock range, that is, when the frequency of the injection signal deviates greatly from the frequency dividing range, the injection-locked frequency division is also possible. The instrument outputs a signal of free-running frequency.

第２の特徴は、注入同期型分周器の分周可能な周波数範囲（ロックレンジ）が、注入同期型分周器のフリーラン周波数の前後に近い周波数に存在することである（図１４参照）。図１４では、注入同期型分周器に入力される注入信号の周波数又は振幅が変化する場合には、注入同期型分周器のロックレンジ（図１４に示す網掛け部参照）が変化する。   The second feature is that the frequency range (lock range) in which the injection-locked frequency divider can divide exists at frequencies close to the free-running frequency of the injection-locked frequency divider (see FIG. 14). ). In FIG. 14, when the frequency or amplitude of the injection signal input to the injection-locked frequency divider changes, the lock range of the injection-locked frequency divider (see the shaded portion shown in FIG. 14) changes.

例えば、注入信号の振幅がＡｉｎである場合、注入同期型分周器のロックレンジ、即ち注入同期型分周器の分周可能な範囲は周波数ｆｍｉｎ〜ｆｍａｘとなる。注入同期型分周器のフリーラン周波数ｆｆｒｅｅは周波数ｆｍｉｎ〜ｆｍａｘの間である。 For example, when the amplitude of the injection signal is A in , the lock range of the injection-locked frequency divider, that is, the frequency-dividable range of the injection-locked frequency divider is the frequency f min to f max . The free-run frequency f free of the injection-locked frequency divider is between frequencies f min to f max .

図１５では、注入信号の振幅が図１４に示す振幅Ａｉｎであって、注入信号の周波数（入力周波数）が図１４に示す周波数ｆｍｉｎ〜ｆｍａｘである場合、注入同期型分周器は分周器として動作するので、注入同期型分周器の出力信号の周波数（出力周波数）は、ｆｍｉｎ／ＮＩＬＦＤ〜ｆｍａｘ／ＮＩＬＦＤとなる。ＮＩＬＦＤは、注入同期型分周器が分周器として動作する場合の分周比である。 In FIG. 15, when the amplitude of the injection signal is the amplitude A in shown in FIG. 14 and the frequency (input frequency) of the injection signal is the frequencies f min to f max shown in FIG. Since it operates as a frequency divider, the frequency (output frequency) of the output signal of the injection locking frequency divider is f min / N ILFD to f max / N ILFD . N ILFD is a frequency division ratio when the injection-locked frequency divider operates as a frequency divider.

また図１５では、注入信号の振幅が図１４に示す振幅Ａｉｎであって、注入信号の周波数（入力周波数）が図１４に示す周波数ｆｍｉｎ〜ｆｍａｘの範囲外である場合、注入同期型分周器は分周器として動作しないので、注入同期型分周器の出力信号の周波数（出力周波数）は、一律にｆｆｒｅｅ／ＮＩＬＦＤとなる。 In FIG. 15, when the amplitude of the injection signal is the amplitude A in shown in FIG. 14 and the frequency (input frequency) of the injection signal is outside the range of the frequencies f min to f max shown in FIG. Since the frequency divider does not operate as a frequency divider, the frequency (output frequency) of the output signal of the injection locking frequency divider is uniformly f free / N ILFD .

図１６では、注入同期型分周器に印加されるＩＬＦＤ制御信号（例えばＩＬＦＤ制御電圧）に応じて、注入同期型分周器のフリーラン周波数は変化する。例えばＩＬＦＤ制御信号の値がＶａであって、注入同期型分周器に入力される注入信号の周波数がｆａ＿ｍｉｎ〜ｆａ＿ｍａｘである場合、注入同期型分周器は分周器として動作する。 In FIG. 16, the free-run frequency of the injection-locked frequency divider changes according to the ILFD control signal (for example, ILFD control voltage) applied to the injection-locked frequency divider. For example, a value V a of ILFD control signal, when the frequency of the injected signal input to the injection-locked frequency divider is f a_min ~f a_max, injection-locked frequency divider operates as a frequency divider .

また図１６では、注入信号の周波数がｆａ＿ｍｉｎ〜ｆａ＿ｍａｘの範囲内のｆｂであって、注入同期型分周器に印加されるＩＬＦＤ制御信号の値がＶｂｍｉｎ〜Ｖｂｍａｘである場合、注入同期型分周器は分周器として動作する。 In FIG. 16, when the frequency of the injection signal is f b within the range of fa_min to fa_max , and the value of the ILFD control signal applied to the injection-locked frequency divider is V bmin to V bmax , The injection-locked frequency divider operates as a frequency divider.

第３の特徴は、注入同期型分周器の分周可能な周波数範囲（ロックレンジ）は狭いことである。   A third feature is that the frequency range (lock range) in which the injection-locked frequency divider can divide is narrow.

次に、特許文献１に示すＰＬＬ回路におけるキャリブレーション方法について、図１７及び図１８を参照して説明する。図１７は、従来のＰＬＬ回路２００Ｚの回路構成を示すブロック図である。図１８は、従来のＰＬＬ回路２００Ｚにおけるキャリブレーションの動作手順を説明するフローチャートである。   Next, a calibration method in the PLL circuit disclosed in Patent Document 1 will be described with reference to FIGS. FIG. 17 is a block diagram showing a circuit configuration of a conventional PLL circuit 200Z. FIG. 18 is a flowchart for explaining a calibration operation procedure in the conventional PLL circuit 200Z.

図１７に示すＰＬＬ回路２００Ｚは、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１０１Ｚと、注入同期型分周器１０３Ｚと、分周器１０５Ｚと、位相周波数比較器＋チャージポンプ（ＰＦＤ＋ＣＰ、ＰＦＤ：Phase Frequency Detector、ＣＰ：Charge Pump）１０７Ｚと、ループフィルタ（ＬＦ：Loop Filter）１０９Ｚと、キャリブレーション回路１１４Ｚと、ルックアップテーブル（ＬＵＴ：Lookup Table）１１５Ｚとを含む。以下、必要に応じて、電圧制御発振器を単に「ＶＣＯ」と略記し、位相周波数比較器＋チャージポンプを単に「ＰＦＤ＋ＣＰ」と略記する。   A PLL circuit 200Z shown in FIG. 17 includes a voltage controlled oscillator (VCO) 101Z, an injection locked frequency divider 103Z, a frequency divider 105Z, a phase frequency comparator + charge pump (PFD + CP, PFD: Phase). It includes a frequency detector (CP: Charge Pump) 107Z, a loop filter (LF) 109Z, a calibration circuit 114Z, and a lookup table (LUT) 115Z. Hereinafter, as necessary, the voltage controlled oscillator is simply abbreviated as “VCO”, and the phase frequency comparator + charge pump is simply abbreviated as “PFD + CP”.

図１７に示すＰＬＬ回路２００Ｚでは、ＶＣＯ１０１Ｚの発振によるＶＣＯ出力信号１０２Ｚが、ＩＬＦＤ１０３Ｚに入力される。ＩＬＦＤ１０３Ｚは、ＶＣＯ出力信号１０２Ｚの周波数ｆＺＶＣＯがＩＬＦＤ１０３Ｚのロックレンジの範囲内にある場合、ＮＩＬＦＤ分周されたＩＬＦＤ出力信号１０４Ｚ（周波数：ｆＺＩＬＦＤ）を出力する。ＩＬＦＤ出力信号１０４Ｚは、分周器１０５Ｚに入力され、基準信号の周波数ｆｒｅｆまでＮｄｉｖ分周された分周器出力信号１０６Ｚ（周波数：ｆＺｄｉｖ）を出力する。 In the PLL circuit 200Z shown in FIG. 17, the VCO output signal 102Z generated by the oscillation of the VCO 101Z is input to the ILFD 103Z. ILFD103Z, when the frequency f ZVCO of the VCO output signal 102Z is within the lock range of ILFD103Z, N ILFD division has been ILFD output signal 104Z (frequency: f ZILFD) outputs a. The ILFD output signal 104Z is input to the frequency divider 105Z, and outputs a frequency divider output signal 106Z (frequency: f Zdiv ) divided by N div up to the frequency f ref of the reference signal.

ＰＦＤ＋ＣＰ１０７Ｚは、分周器出力信号１０６Ｚと基準信号とを検波及び比較し、位相及び周波数の誤差に応じたＣＰ出力信号１０８Ｚ（電流：ＩＺＣＰ）を出力する。ＣＰ出力信号１０８Ｚは、ループフィルタ１０９Ｚに入力され、ＣＰ出力信号１０８Ｚを平滑化する。ループフィルタ１０９Ｚの出力信号は、ＶＣＯ１０１のＶＣＯ制御信号１１２Ｚ（電圧：ＶＺＶＣＯ）としてＶＣＯ１０１Ｚに印加される。 PFD + CP107Z includes a frequency divider output signal 106Z and the reference signal detection and comparison, CP output signal 108Z corresponding to the error of the phase and frequency (current: I ZCP) outputs a. The CP output signal 108Z is input to the loop filter 109Z, and the CP output signal 108Z is smoothed. The output signal of the loop filter 109Z is applied to the VCO 101Z as the VCO control signal 112Z (voltage: V ZVCO ) of the VCO 101.

ＶＣＯ制御信号ＶＺＶＣＯによるＶＣＯ１０１Ｚの電圧制御によって、ＰＦＤ＋ＣＰ１０７Ｚにおいて検波された誤差が小さくなる。即ち、ＰＬＬ回路２００Ｚは、周波数負帰還回路として動作できる。 By the voltage control of the VCO 101Z by the VCO control signal V ZVCO , the error detected in the PFD + CP 107Z is reduced. That is, the PLL circuit 200Z can operate as a frequency negative feedback circuit.

キャリブレーション回路１１４Ｚは、基準信号と分周器出力信号１０６Ｚとを用いて、選択されたＶＣＯ１０１Ｚの発振バンドに対応したＩＬＦＤ１０３Ｚのロックレンジの範囲を定めるＩＬＦＤ制御信号１１３Ｚ（電圧：ＶＺＩＬＦＤ）の値を調整してルックアップテーブル１１５Ｚに保存する（キャリブレーション）。ＩＬＦＤ１０３Ｚは、キャリブレーション回路１１４Ｚにおけるキャリブレーションによって調整されたＩＬＦＤ制御信号１１３Ｚに応じて、分周器として動作できる。 The calibration circuit 114Z uses the reference signal and the divider output signal 106Z, and the value of the ILFD control signal 113Z (voltage: V ZILFD ) that defines the range of the lock range of the ILFD 103Z corresponding to the selected oscillation band of the VCO 101Z. Are stored in the lookup table 115Z (calibration). The ILFD 103Z can operate as a frequency divider in accordance with the ILFD control signal 113Z adjusted by the calibration in the calibration circuit 114Z.

ここで、キャリブレーション回路１１４ＺにおけるＰＬＬ回路２００Ｚのキャリブレーションの動作手順について、図１８を参照して説明する。   Here, a calibration operation procedure of the PLL circuit 200Z in the calibration circuit 114Z will be described with reference to FIG.

キャリブレーション回路１１４Ｚは、バンド選択信号１７１によって、ＶＣＯ１０１Ｚの発振バンドを選択する（ＳＴ２００）。バンド選択信号１７１は、キャリブレーション回路１１４Ｚから出力される。   Calibration circuit 114Z selects the oscillation band of VCO 101Z by band selection signal 171 (ST200). The band selection signal 171 is output from the calibration circuit 114Z.

キャリブレーション回路１１４Ｚは、ＶＣＯ制御信号１７３を設定する（ＳＴ２０２）。例えば、キャリブレーション回路１１４Ｚは、所定値（例えば、Ｖｄｄ／２）をＶＣＯ制御信号１７３として設定する。   The calibration circuit 114Z sets the VCO control signal 173 (ST202). For example, the calibration circuit 114Z sets a predetermined value (for example, Vdd / 2) as the VCO control signal 173.

キャリブレーション回路１１４Ｚは、ＩＬＦＤ制御信号１１３Ｚの値を変化させて、分周器出力信号１０６Ｚの周波数ｆＺｄｉｖを測定する（ＳＴ２０４）。 The calibration circuit 114Z changes the value of the ILFD control signal 113Z, and measures the frequency f Zdiv of the frequency divider output signal 106Z (ST204).

キャリブレーション回路１１４Ｚは、ＩＬＦＤ制御信号１１３Ｚの値の変化に対する分周器出力信号１０６Ｚの周波数ｆＺｄｉｖの変化差分を計算する（ＳＴ２０６）。 The calibration circuit 114Z calculates a change difference in the frequency f Zdiv of the frequency divider output signal 106Z with respect to a change in the value of the ILFD control signal 113Z (ST206).

キャリブレーション回路１１４Ｚは、ステップＳＴ２０６の計算結果を基に、ステップＳＴ２００において選択されたＶＣＯ１０１Ｚの発振バンドに対応してＩＬＦＤ１０３Ｚが分周器として動作するＩＬＦＤ制御信号１１３Ｚの範囲を特定する（ＳＴ２０８）。   Based on the calculation result of step ST206, calibration circuit 114Z specifies the range of ILFD control signal 113Z in which ILFD 103Z operates as a frequency divider corresponding to the oscillation band of VCO 101Z selected in step ST200 (ST208).

キャリブレーション回路１１４Ｚは、ステップＳ２０８の特定結果を基に、選択されたＶＣＯ１０１Ｚの発振バンドの下において、ＩＬＦＤ１０３Ｚが自己の分周可能な周波数範囲（ロックレンジ）の中心付近において動作可能となるＩＬＦＤ制御信号１１３Ｚの値を選択する（ＳＴ２１０）。キャリブレーション回路１１４Ｚは、ステップＳＴ２１０において選択されたＩＬＦＤ制御信号１１３Ｚの値をルックアップテーブル１１５Ｚに保存する。   Based on the specific result of step S208, the calibration circuit 114Z can operate in the vicinity of the center of the frequency range (lock range) in which the ILFD 103Z can divide under the oscillation band of the selected VCO 101Z. The value of the signal 113Z is selected (ST210). The calibration circuit 114Z stores the value of the ILFD control signal 113Z selected in step ST210 in the lookup table 115Z.

キャリブレーション回路１１４Ｚは、ＶＣＯ１０１Ｚにおける他の発振バンドを選択し、ステップＳＴ２０２〜ステップＳＴ２１０までの動作を繰り返す（ＳＴ２１２）。これにより、ＰＬＬ回路２００Ｚは、ＶＣＯ１０１Ｚの複数の各発振バンドに対するＩＬＦＤ１０３ＺのＩＬＦＤ制御信号１１３Ｚの値をルックアップテーブル１１５Ｚに保存できる。   The calibration circuit 114Z selects another oscillation band in the VCO 101Z and repeats the operations from step ST202 to step ST210 (ST212). Thereby, the PLL circuit 200Z can store the value of the ILFD control signal 113Z of the ILFD 103Z for each of the plurality of oscillation bands of the VCO 101Z in the lookup table 115Z.

しかし、特許文献１では、ＰＬＬ回路２００Ｚは、ステップＳＴ２０４において分周器出力信号１０６Ｚの周波数測定をＩＬＦＤ制御信号１１３Ｚの値を変化させながら測定する。このため、ＰＬＬ回路２００ＺにおけるＩＬＦＤ１０３ＺＤのキャリブレーションに長い時間がかかる。ＩＬＦＤのキャリブレーションはＩＬＦＤが注入信号を所望周波数の信号に正しく分周するための予備動作であるが、キャリブレーションに長い時間がかかると、ＰＬＬ回路２００Ｚの高速起動が困難となる。   However, in Patent Document 1, the PLL circuit 200Z measures the frequency of the frequency divider output signal 106Z while changing the value of the ILFD control signal 113Z in step ST204. For this reason, it takes a long time to calibrate the ILFD 103ZD in the PLL circuit 200Z. The ILFD calibration is a preliminary operation for the ILFD to correctly divide the injection signal into a signal of a desired frequency. However, if the calibration takes a long time, it is difficult to start the PLL circuit 200Z at high speed.

例えば、特許文献１のキャリブレーションにかかる時間を具体的に考えてみる。キャリブレーション回路１１４Ｚは、選択されたＶＣＯ１０１Ｚの発振バンドの下で、分周器出力信号１０６Ｚの周波数ｆＺｄｉｖを、基準信号との比較によって求め、例えば基準信号の２５６クロックを計数する期間中に分周器出力信号１０６Ｚのクロック数を計数したとする。このとき、周波数の測定精度は約０．４％となる。 For example, the time taken for the calibration of Patent Document 1 will be specifically considered. The calibration circuit 114Z obtains the frequency f Zdiv of the frequency divider output signal 106Z by comparison with the reference signal under the selected oscillation band of the VCO 101Z , and for example, the frequency is divided during the period of counting 256 clocks of the reference signal. Assume that the number of clocks of the peripheral output signal 106Z is counted. At this time, the frequency measurement accuracy is about 0.4%.

ここで、例えばＩＬＦＤ制御信号１１３Ｚの値を１６通り切り換えた場合には、２５６クロック×１６回、即ち４０９６クロック分の時間がＩＬＦＤ１０３Ｚのキャリブレーションに要してしまい、長い時間がかかり、高速起動が困難となる。   Here, for example, when the value of the ILFD control signal 113Z is switched in 16 ways, a time of 256 clocks × 16 times, that is, 4096 clocks is required for the calibration of the ILFD 103Z, which takes a long time, and high-speed activation is performed. It becomes difficult.

そこで、以下の各実施形態では、注入同期型分周器を所望の周波数で分周できる分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速に行うことができるキャリブレーション回路及びＰＬＬ回路の例を説明する。   Therefore, in each of the following embodiments, a calibration circuit and a PLL circuit that can perform high-speed calibration of the ILFD control signal for operating the injection-locked frequency divider as a frequency divider that can divide the frequency by a desired frequency. An example will be described.

（第１の実施形態：キャリブレーション回路）
先ず、本開示に係るキャリブレーション回路の実施形態を第１の実施形態として、図１を参照して説明する。図１は、第１の実施形態のキャリブレーション回路１００の回路構成の一例を示すブロック図である。図１に示すキャリブレーション回路１００は、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、サンプルホールド回路（Ｓ＆Ｈ）１１１と、制御回路ＣＮＴ１とを含む。 (First embodiment: calibration circuit)
First, an embodiment of a calibration circuit according to the present disclosure will be described as a first embodiment with reference to FIG. FIG. 1 is a block diagram illustrating an example of a circuit configuration of the calibration circuit 100 according to the first embodiment. The calibration circuit 100 shown in FIG. 1 includes an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107, a loop filter (LF) 109, a sample A hold circuit (S & H) 111 and a control circuit CNT1 are included.

本実施形態では、キャリブレーション回路１００は、制御回路ＣＮＴ１にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させ、ＩＬＦＤ１０３のフリーラン周波数を周波数負帰還動作によって所望周波数に調整（キャリブレーション）する。これにより、キャリブレーション回路１００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整できる。   In this embodiment, when a calibration start signal is input to the control circuit CNT1, the calibration circuit 100 causes the ILFD 103 to start frequency division of the free-run frequency signal, and the free-run frequency of the ILFD 103 is obtained by a frequency negative feedback operation. Adjust (calibrate) to the desired frequency. Accordingly, the calibration circuit 100 can adjust the lock range of the ILFD 103, that is, the frequency band in which the ILFD 103 can operate as a frequency divider to a desired frequency band.

先ず、図１に示すキャリブレーション回路１００の各部の動作について説明する。   First, the operation of each part of the calibration circuit 100 shown in FIG. 1 will be described.

ＩＬＦＤ１０３は、例えばＩＬＦＤ１０３にＩＬＦＤ注入信号９９が入力されない場合、又は、入力されたＩＬＦＤ注入信号９９の振幅が小さい場合など、即ち入力されたＩＬＦＤ注入信号９９の周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲外である場合には、フリーラン周波数ｆｆｒｅｅの信号を分周した信号を出力する。ＩＬＦＤ出力信号１０４の周波数ｆＩＬＦＤは、ＮＩＬＦＤをＩＬＦＤ１０３の分周比とした場合、ｆＩＬＦＤ＝ｆｆｒｅｅ／ＮＩＬＦＤとなる。 If ILFD103 is for example ILFD103 ILFD injection signal 99 is not input to or input ILFD injected or when the amplitude of the signal 99 is small, i.e., the width of the lock range of the frequency f in the ILFD103 the input ILFD injected signal 99 If it is outside, a signal obtained by dividing the signal of the free-run frequency f free is output. The frequency f ILFD of the ILFD output signal 104 is f ILFD = f free / N ILFD where N ILFD is the frequency division ratio of the ILFD 103.

ＩＬＦＤ１０３は、例えばＩＬＦＤ注入信号９９の周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲内である場合にはＩＬＦＤ注入信号９９に注入同期することで分周器として動作し、入力されたＩＬＦＤ注入信号９９をＮＩＬＦＤ分周してＩＬＦＤ出力信号１０４を出力する。ＩＬＦＤ出力信号１０４は、分周器１０５又は後段の回路（不図示）に入力される。ＩＬＦＤ出力信号１０４の周波数ｆＩＬＦＤは、ＮＩＬＦＤをＩＬＦＤ１０３の分周比とした場合、ｆＩＬＦＤ＝ｆｉｎ／ＮＩＬＦＤとなる。 ILFD103, for example, when the frequency f in of the ILFD injection signal 99 is within the lock range of ILFD103 operates as a divider by injection locking in ILFD injection signal 99, the ILFD injection signal 99 that is input N ILFD is divided and an ILFD output signal 104 is output. The ILFD output signal 104 is input to the frequency divider 105 or a subsequent circuit (not shown). The frequency f ILFD of the ILFD output signal 104 is f ILFD = f in / N ILFD , where N ILFD is the frequency division ratio of the ILFD 103.

ＩＬＦＤ１０３は、後述するサンプルホールド回路１１１が出力するＩＬＦＤ制御信号１１３に応じて、フリーラン周波数ｆｆｒｅｅを変更するので、ＩＬＦＤ１０３のロックレンジの範囲も変更され、以下の各実施形態及びその変形例においても同様である。 Since the ILFD 103 changes the free run frequency f free according to an ILFD control signal 113 output from a sample hold circuit 111 described later, the lock range of the ILFD 103 is also changed. In the following embodiments and modifications thereof, Is the same.

分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。分周器出力信号１０６の周波数ｆｄｉｖは、Ｎｄｉｖを分周器１０５の分周比とした場合、ｆｄｉｖ＝ｆＩＬＦＤ／Ｎｄｉｖとなる。 The frequency divider 105 divides the ILFD output signal 104 from the ILFD 103 by N div and outputs a frequency divider output signal 106 having a frequency f div to the phase frequency comparator and the charge pump 107. Frequency f div of the frequency divider output signal 106, when the N div the division ratio of the frequency divider 105, the f div = f ILFD / N div .

位相周波数比較器及びチャージポンプ１０７において、位相周波数比較器（ＰＦＤ）は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号を、チャージポンプに出力する。   In the phase frequency comparator and charge pump 107, the phase frequency comparator (PFD) detects and compares the reference signal input from the outside and the frequency divider output signal 106 output from the frequency divider 105, and compares the result. The error signal of the phase and frequency is output to the charge pump.

なお、基準信号は、既知の周波数ｆｒｅｆであり、キャリブレーション回路１００の外部から位相周波数比較器及びチャージポンプ１０７のうち位相周波数比較器に入力される。 Note that the reference signal has a known frequency f ref and is input from the outside of the calibration circuit 100 to the phase frequency comparator of the phase frequency comparator and the charge pump 107.

位相周波数比較器及びチャージポンプ１０７において、チャージポンプは、位相及び周波数の誤差に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。ＣＰ出力信号１０８は、例えば電流ＩＣＰである。 In the phase frequency comparator and charge pump 107, the charge pump generates a CP output signal 108 corresponding to the phase and frequency error (for example, a CP output signal 108 for canceling the phase and frequency error) to the loop filter 109. Output. The CP output signal 108 is, for example, a current I CP .

ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成してサンプルホールド回路１１１に出力する。 The loop filter 109 smoothes the CP output signal 108 (for example, current I CP ) generated by the phase frequency comparator and the charge pump 107 to generate an LF output signal 110 (for example, voltage V LF ) as an ILFD control signal. And output to the sample and hold circuit 111.

サンプルホールド回路１１１は、後述する制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける動作と、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶する動作と、記憶したＬＦ出力信号１１０を出力し続ける動作とを切り換える。 The sample hold circuit 111 continues to output the LF output signal 110 generated by the loop filter 109 to the ILFD 103 as the ILFD control signal 113 (for example, the voltage V ILFD ) in accordance with a control signal generated by the control circuit CNT1 described later. The operation of storing the LF output signal 110 generated by the loop filter 109 and the operation of continuously outputting the stored LF output signal 110 are switched.

具体的には、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０（例えば電圧ＶＬＦ）に対応するＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を生成する。 Specifically, the sample hold circuit 111 generates an ILFD control signal 113 (for example, voltage V ILFD ) corresponding to the LF output signal 110 (for example, voltage V LF ) generated by the loop filter 109.

即ち、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３として、例えばループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）として用いる。 That is, the sample hold circuit 111 uses, for example, the LF output signal 110 generated by the loop filter 109 as the ILFD control signal 113 (for example, voltage V ILFD ) as the ILFD control signal 113 corresponding to the LF output signal 110 generated by the loop filter 109. Use.

又は、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３として、ループフィルタ１０９が生成したＬＦ出力信号１１０（例えば電圧ＶＬＦ）に比例したＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を生成する。 Alternatively, the sample and hold circuit 111 may use an ILFD control signal 113 proportional to the LF output signal 110 (for example, voltage V LF ) generated by the loop filter 109 as the ILFD control signal 113 corresponding to the LF output signal 110 generated by the loop filter 109. (Eg, voltage V ILFD ) is generated.

また、サンプルホールド回路１１１は、ＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を記憶する機能（サンプル機能）を有する。更に、サンプルホールド回路１１１は、記憶したＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を保持する機能（ホールド機能）を有する。なお、サンプルホールド回路１１１の動作は図２を参照して後述する。 The sample hold circuit 111 has a function (sample function) for storing the ILFD control signal 113 (for example, the voltage V ILFD ). Furthermore, the sample hold circuit 111 has a function (hold function) for holding the stored ILFD control signal 113 (for example, the voltage V ILFD ). The operation of the sample and hold circuit 111 will be described later with reference to FIG.

制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１に出力する。これにより、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける。 When a calibration start signal is input from the outside of the calibration circuit 100, the control circuit CNT1 generates a control signal for starting calibration of the free run frequency f free of the ILFD 103 and outputs the control signal to the sample hold circuit 111. . Accordingly, the sample hold circuit 111 continues to output the LF output signal 110 generated by the loop filter 109 to the ILFD 103 as the ILFD control signal 113 (eg, voltage V ILFD ) in accordance with the control signal generated by the control circuit CNT1.

次に、キャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションについて、図２を参照して説明する。図２は、第１の実施形態のキャリブレーション回路１００における注入同期型分周器１０３のキャリブレーションの動作手順を説明するフローチャートである。 Next, calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100 will be described with reference to FIG. FIG. 2 is a flowchart for explaining the calibration operation procedure of the injection locking frequency divider 103 in the calibration circuit 100 of the first embodiment.

図２において、キャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが開始した時点では、ＩＬＦＤ１０３には注入信号が入力されない状態である。従って、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅの信号の分周を開始し（ＳＴ１１）、フリーラン周波数ｆｆｒｅｅの信号を分周した信号（ＩＬＦＤ出力信号１０４）を分周器１０５に出力する。なお、ＩＬＦＤ出力信号１０４の周波数はｆＩＬＦＤである。 In FIG. 2, when the calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100 is started, the injection signal is not input to the ILFD 103. Accordingly, the ILFD 103 starts frequency division of the signal of the free run frequency f free (ST11), and outputs a signal (ILFD output signal 104) obtained by dividing the signal of the free run frequency f free to the frequency divider 105. Note that the frequency of the ILFD output signal 104 is fILFD .

なお、ステップＳＴ１１では、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲外であるＩＬＦＤ注入信号９９をＩＬＦＤ１０３に入力させても良い。 In step ST11, in order to start the division of the free-running frequency f free signal to ILFD103, for example, the frequency f in may also be enter ILFD injection signal 99 is outside the lock range of ILFD103 to ILFD103 .

分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。位相周波数比較器及びチャージポンプ１０７は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。 The frequency divider 105 divides the ILFD output signal 104 from the ILFD 103 by N div and outputs a frequency divider output signal 106 having a frequency f div to the phase frequency comparator and the charge pump 107. The phase frequency comparator and charge pump 107 detects and compares the reference signal input from the outside and the frequency divider output signal 106 output from the frequency divider 105, and generates a phase and frequency error signal as a comparison result. A corresponding CP output signal 108 (for example, a CP output signal 108 for canceling phase and frequency errors) is generated and output to the loop filter 109.

ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成してサンプルホールド回路１１１に出力する。 The loop filter 109 smoothes the CP output signal 108 (for example, current I CP ) generated by the phase frequency comparator and the charge pump 107 to generate an LF output signal 110 (for example, voltage V LF ) as an ILFD control signal. And output to the sample and hold circuit 111.

また、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける（ＳＴ１１）。 Further, the sample hold circuit 111 continues to output the LF output signal 110 generated by the loop filter 109 to the ILFD 103 as the ILFD control signal 113 (for example, the voltage V ILFD ) according to the control signal generated by the control circuit CNT1 (ST11). .

従って、ＩＬＦＤ制御信号１１３は、位相周波数比較器及びチャージポンプ１０７によって基準信号ｆｒｅｆと分周器出力信号１０６との間の位相差分及び周波数差分を打ち消す成分に変化し、サンプルホールド回路１１１を介して、ＩＬＦＤ１０３に入力される。そして、ＩＬＦＤ１０３は、ＩＬＦＤ制御信号１１３に応じたフリーラン周波数ｆｆｒｅｅの信号を分周し、以下は同様の動作が繰り返される。 Therefore, the ILFD control signal 113 is changed to a component that cancels the phase difference and the frequency difference between the reference signal f ref and the frequency divider output signal 106 by the phase frequency comparator and the charge pump 107, and passes through the sample hold circuit 111. And input to the ILFD 103. Then, the ILFD 103 divides the signal of the free run frequency f free according to the ILFD control signal 113, and the same operation is repeated thereafter.

即ち、キャリブレーション回路１００は、基準信号ｆｒｅｆと分周器出力信号１０６との位相差分及び周波数差分が一定（例えば０）になるように、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅをフィードバック制御する。これにより、キャリブレーション回路１００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、周波数負帰還動作によって所望周波数に調整（キャリブレーション）できる。なお、所望周波数は、ＩＬＦＤ１０３のロックレンジが分周したい周波数範囲を含むようになるフリーラン周波数であり、以下の各実施形態又はその変形例においても同様である。 That is, the calibration circuit 100 feedback-controls the free run frequency f free of the ILFD 103 so that the phase difference and frequency difference between the reference signal f ref and the frequency divider output signal 106 are constant (for example, 0). Thereby, the calibration circuit 100 can adjust (calibrate) the free-run frequency f free of the ILFD 103 to a desired frequency by the frequency negative feedback operation. The desired frequency is a free-running frequency that includes a frequency range in which the lock range of the ILFD 103 is desired to be divided, and the same applies to each of the following embodiments or modifications thereof.

従って、キャリブレーション回路１００がキャリブレーションを開始してから十分な時間が経過すると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路としてのキャリブレーション回路１００は定常状態となる。この場合、分周器出力信号１０６の周波数ｆｄｉｖ＝基準信号の周波数ｆｒｅｆとなる。即ち、図２に示すステップＳＴ１１の結果、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られる。 Therefore, when a sufficient time has elapsed since the calibration circuit 100 started calibration, the calibration circuit 100 as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103 is in a steady state. In this case, the frequency f div of the frequency divider output signal 106 = the frequency f ref of the reference signal. That is, as a result of step ST11 shown in FIG. 2, an ILFD control signal 113 having the free run frequency f free = N ILFD × N div × f ref of the ILFD 103 is obtained.

ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られると、制御回路ＣＮＴ１は、ステップＳＴ１２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１に出力する。 When the ILFD control signal 113 satisfying the free run frequency f free = N ILFD × N div × f ref of the ILFD 103 is obtained, the control circuit CNT1 stores the LF output signal 110 generated by the loop filter 109 as step ST12. The control signal is output to the sample and hold circuit 111.

サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３として記憶する（ＳＴ１２）。   The sample hold circuit 111 stores the LF output signal 110 generated by the loop filter 109 as the ILFD control signal 113 in accordance with the control signal generated by the control circuit CNT1 (ST12).

次に、制御回路ＣＮＴ１は、ステップＳＴ１３として、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１に出力する。   Next, as step ST13, the control circuit CNT1 generates a control signal for continuing to output the ILFD control signal 113 stored in the sample hold circuit 111 to the ILFD 103, and outputs the control signal to the sample hold circuit 111.

サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける（ＳＴ１３）。即ち、キャリブレーション回路１００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。 The sample hold circuit 111 continues to output the ILFD control signal 113 stored in the sample hold circuit 111 to the ILFD 103 according to the control signal generated by the control circuit CNT1 (ST13). That is, the calibration circuit 100 can continue to output the ILFD control signal 113 to the ILFD 103 when the free-run frequency f free of the ILFD 103 is adjusted to a desired frequency, and the ILFD 103 can be operated as a frequency divider.

これにより、図２に示すキャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが終了する。即ち、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆ付近の周波数において分周可能な状態となる。 Thereby, the calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100 shown in FIG. 2 is completed. That is, the ILFD 103 is in a state where frequency division is possible at a frequency in the vicinity of the free -run frequency f free = N ILFD × N div × f ref .

本実施形態のＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて、最も時間がかかるのは、ロックアップタイム、即ち図２に示すキャリブレーションが開始してからＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路としてのキャリブレーション回路１００が定常状態になるまでの時間である。 In the calibration of the free run frequency f free of the ILFD 103 of the present embodiment, the most time consuming is the lock-up time, that is, the frequency negative feedback of the free run frequency f free of the ILFD 103 after the calibration shown in FIG. This is the time until the calibration circuit 100 as a circuit is in a steady state.

ここで、本実施形態におけるロックアップタイムを以下のように想定する。   Here, the lock-up time in the present embodiment is assumed as follows.

例えばキャリブレーション回路１００が１型２次システムの周波数負帰還回路であり、周波数負帰還回路の固有周波数ｆｎは基準信号の周波数ｆｒｅｆの２０倍、制動係数ζは０．７、キャリブレーション開始直後のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔの８０％であったとする。 For example, the calibration circuit 100 is a frequency negative feedback circuit of a type 1 secondary system. The natural frequency fn of the frequency negative feedback circuit is 20 times the frequency f ref of the reference signal, the braking coefficient ζ is 0.7, and immediately after the start of calibration. Is a free run frequency f free of 80% of the desired frequency f target .

図３は、第１の実施形態のキャリブレーション回路１００におけるキャリブレーション速度のシミュレーション結果の一例を示すグラフである。図３では、横軸は基準信号の周波数ｆｒｅｆと時間との乗算結果を示し、縦軸はフリーラン周波数ｆｆｒｅｅの過渡応答、即ちフリーラン周波数ｆｆｒｅｅと所望周波数ｆｔａｒｇｅｔとの除算結果の割合（単位：％）を示す。 FIG. 3 is a graph illustrating an example of a simulation result of the calibration speed in the calibration circuit 100 according to the first embodiment. In Figure 3, the horizontal axis represents the multiplication result between the frequency f ref and time of the reference signal, and the vertical axis transient response of the free-running frequency f free, i.e. the free-running frequency f free the desired frequency f target division results Indicates the percentage (unit:%).

フリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔの誤差（±０．４％）を含めた１００±０．４％以内となった場合に、周波数負帰還回路としてのキャリブレーション回路１００が定常状態に達したと判断すると、基準信号の周波数ｆｒｅｆの約２０クロック分となる（図３参照）。上述した特許文献１に示すＰＬＬ回路ではキャリブレーションに必要な時間が４０９６クロックであったのに対し、本実施形態では約２００倍以上もキャリブレーションを高速化できる。 When the free-run frequency f free is within 100 ± 0.4% including the error (± 0.4%) of the desired frequency f target , the calibration circuit 100 as a frequency negative feedback circuit reaches a steady state. If it is determined that it is, it is about 20 clocks of the frequency f ref of the reference signal (see FIG. 3). In the PLL circuit disclosed in Patent Document 1 described above, the time required for calibration is 4096 clocks, but in this embodiment, the calibration can be accelerated by about 200 times or more.

以上により、本実施形態のキャリブレーション回路１００は、キャリブレーションを開始するための制御信号が制御回路ＣＮＴ１から出力されると、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させる。更に、キャリブレーション回路１００は、サンプルホールド回路１１１に、ループフィルタ１０９からのＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続させる。 As described above, when the control signal for starting calibration is output from the control circuit CNT1, the calibration circuit 100 according to the present embodiment causes the ILFD 103 to start frequency division of the signal of the free run frequency f free . Further, the calibration circuit 100 causes the sample and hold circuit 111 to continue outputting the ILFD control signal 113 corresponding to the LF output signal 110 from the loop filter 109 to the ILFD 103.

ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅは、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整（キャリブレーション）される。ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された後、サンプルホールド回路１１１は、制御回路ＣＮＴ１からの制御信号に応じて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された場合のＩＬＦＤ制御信号１１３を記憶し、更に、制御回路ＣＮＴ１からの制御信号に応じて、記憶したＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続する。 The free run frequency f free of the ILFD 103 is adjusted (calibrated) to the desired frequency f target by the frequency negative feedback operation. After the free run frequency f free of the ILFD 103 is adjusted to the desired frequency f target , the sample and hold circuit 111 adjusts the free run frequency f free of the ILFD 103 to the desired frequency f target according to the control signal from the control circuit CNT1. The ILFD control signal 113 is stored, and the output of the stored ILFD control signal 113 to the ILFD 103 is continued in accordance with the control signal from the control circuit CNT1.

これにより、キャリブレーション回路１００は、フリーラン周波数ｆｆｒｅｅを所望周波数ｆｔａｒｇｅｔに調整できるので、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、更に、短期間に所望周波数を安定的に得られる。 As a result, the calibration circuit 100 can adjust the free run frequency f free to the desired frequency f target , so that the lock range of the ILFD 103, that is, the frequency band in which the ILFD 103 can operate as a frequency divider, can be adjusted to the desired frequency band. Furthermore, a desired frequency can be stably obtained in a short time.

（第１の実施形態の変形例１：キャリブレーション回路）
第１の実施形態の変形例１では、第１の実施形態のキャリブレーション回路１００におけるサンプルホールド回路１１１として、例えばＡＤＣ（Analog Digital Converter）、記憶回路及びＤＡＣ（Digital Analog Converter）を用いた構成を説明する（図４参照）。 (Modification Example 1 of First Embodiment: Calibration Circuit)
In the first modification of the first embodiment, a configuration using, for example, an ADC (Analog Digital Converter), a storage circuit, and a DAC (Digital Analog Converter) as the sample hold circuit 111 in the calibration circuit 100 of the first embodiment. This will be described (see FIG. 4).

図４は、第１の実施形態の変形例１のキャリブレーション回路１００Ａの回路構成の一例を示すブロック図である。図４に示すキャリブレーション回路１００Ａは、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、サンプルホールド回路（Ｓ＆Ｈ）１１１Ａと、制御回路ＣＮＴ１とを含む。   FIG. 4 is a block diagram illustrating an example of a circuit configuration of the calibration circuit 100A according to the first modification of the first embodiment. A calibration circuit 100A shown in FIG. 4 includes an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107, a loop filter (LF) 109, a sample A hold circuit (S & H) 111A and a control circuit CNT1 are included.

図４に示すキャリブレーション回路１００Ａでは、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。   In the calibration circuit 100A shown in FIG. 4, the same components as those in the calibration circuit 100 shown in FIG. 1 are denoted by the same reference numerals, description thereof is omitted or simplified, and different contents will be described.

更に、第１の実施形態において説明したキャリブレーションの動作手順（図２参照）は、本変形例１においても同様に適用可能となるので、本変形例１では、第１の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。   Furthermore, since the calibration operation procedure (see FIG. 2) described in the first embodiment can be similarly applied to the first modification, the first modification is the same as the first embodiment. Description of the contents is omitted or simplified, and different contents will be described.

例えば、サンプルホールド回路１１１Ａは、少なくともＡＤＣ１６１と、記憶回路１６３と、出力インピーダンスを切り換えるＤＡＣ１６５とを含む（図４参照）。出力インピーダンスを切り換えるＤＡＣ１６５については後述する。サンプルホールド回路１１１Ａの構成及び動作について、図５及び図６を参照して説明する。図５は、サンプルホールド回路１１１Ａがループフィルタ１０９からのＬＦ出力信号１１０に対するＡＤＣ出力を記憶する状態を示す図である。図６は、サンプルホールド回路１１１Ａが記憶したＡＤＣ出力をＩＬＦＤ制御信号１１３として出力し続ける状態を示す図である。   For example, the sample hold circuit 111A includes at least an ADC 161, a storage circuit 163, and a DAC 165 that switches output impedance (see FIG. 4). The DAC 165 for switching the output impedance will be described later. The configuration and operation of the sample hold circuit 111A will be described with reference to FIGS. FIG. 5 is a diagram illustrating a state in which the sample hold circuit 111A stores an ADC output corresponding to the LF output signal 110 from the loop filter 109. FIG. 6 is a diagram illustrating a state in which the ADC output stored in the sample hold circuit 111A is continuously output as the ILFD control signal 113.

例えば、サンプルホールド回路１１１Ａは、詳細には、ＡＤＣ１６１と、記憶回路１６３と、ＤＡＣ１６５Ａと、スイッチＳＷｉｎと、スイッチＳＷｄａｃとを含む（図５及び図６参照）。サンプルホールド回路１１１Ａにおいて、出力インピーダンスを切り換えるＤＡＣ１６５は、例えばＤＡＣ１６５Ａと、スイッチＳＷｉｎと、スイッチＳＷｄａｃとを含む（図５及び図６参照）。   For example, the sample hold circuit 111A includes an ADC 161, a storage circuit 163, a DAC 165A, a switch SWin, and a switch SWdac in detail (see FIGS. 5 and 6). In the sample hold circuit 111A, the DAC 165 for switching the output impedance includes, for example, a DAC 165A, a switch SWin, and a switch SWdac (see FIGS. 5 and 6).

ＡＤＣ１６１は、スイッチＳＷｉｎがオン状態である場合に、ＬＦ出力信号１１０をデジタル値にＡＤ変換して記憶回路１６３に出力する。なお、スイッチＳＷｉｎは、制御回路ＣＮＴ１が生成した制御信号に応じて、オン状態又はオフ状態を切り換える。   The ADC 161 AD converts the LF output signal 110 into a digital value and outputs the digital value to the storage circuit 163 when the switch SWin is in an on state. Note that the switch SWin switches between an on state and an off state in accordance with the control signal generated by the control circuit CNT1.

記憶回路１６３は、ＡＤＣ１６１の出力を記憶する。   The storage circuit 163 stores the output of the ADC 161.

ＤＡＣ１６５Ａは、スイッチＳＷｄａｃがオン状態である場合に、記憶回路１６３に記憶されたＡＤＣ１６１の出力、即ちＬＦ出力信号１１０のデジタル値をアナログ信号にＤＡ変換してＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に出力する。なお、スイッチＳＷｄａｃは、制御回路ＣＮＴ１が生成した制御信号に応じて、オン状態又はオフ状態を切り換える。   When the switch SWdac is in the ON state, the DAC 165A converts the output of the ADC 161 stored in the storage circuit 163, that is, the digital value of the LF output signal 110 into an analog signal, and outputs the analog signal to the ILFD 103 as the ILFD control signal 113. Note that the switch SWdac switches between an on state and an off state in accordance with the control signal generated by the control circuit CNT1.

また、出力インピーダンスが高状態又は低状態に切り換わるＤＡＣ１６５は、例えばＤＡＣ１６５Ａと、スイッチＳＷｉｎ，ＳＷｄａｃとを用いて、スイッチＳＷｉｎ，ＳＷｄａｃのオン状態又はオフ状態の切り換えによって実現可能である。   Further, the DAC 165 whose output impedance is switched to a high state or a low state can be realized by switching the switches SWin and SWdac to an on state or an off state using, for example, the DAC 165A and the switches SWin and SWdac.

具体的には、スイッチＳＷｉｎがオン状態であってスイッチＳＷｄａｃがオフ状態である場合には、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスは高状態となる（図５参照）。一方、スイッチＳＷｉｎがオフ状態であってスイッチＳＷｄａｃがオン状態である場合には、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスは低状態となる（図６参照）。   Specifically, when the switch SWin is on and the switch SWdac is off, the output impedance of the DAC 165A viewed from the ILFD 103 is high (see FIG. 5). On the other hand, when the switch SWin is off and the switch SWdac is on, the output impedance of the DAC 165A viewed from the ILFD 103 is low (see FIG. 6).

なお、サンプルホールド回路１１１Ａは、図５及び図６に示すように、スイッチＳＷｉｎとスイッチＳＷｄａｃとを用いてＤＡＣ１６５の出力インピーダンスを切り換えるが、上述したＤＡＣ１６５の出力インピーダンスの切り換えの方法はあくまで一例であり、これらの構成に限定されない。   As shown in FIGS. 5 and 6, the sample hold circuit 111A switches the output impedance of the DAC 165 using the switch SWin and the switch SWdac. However, the method of switching the output impedance of the DAC 165 described above is merely an example. However, the present invention is not limited to these configurations.

次に、本変形例１のキャリブレーション回路１００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図２参照）。 Next, calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100A of the first modification will be described (see FIG. 2).

本変形例１のキャリブレーション回路１００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図２参照）、制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１Ａに出力する。 In the calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100A of the first modification (see FIG. 2), the control circuit CNT1 receives the calibration start signal from the outside of the calibration circuit 100, and the ILFD 103 A control signal for starting calibration of the free-run frequency f free is generated and output to the sample hold circuit 111A.

サンプルホールド回路１１１Ａは、図２に示すステップＳＴ１１において、制御回路ＣＮＴ１が生成した制御信号に応じて、スイッチＳＷｉｎをオン状態に切り換え、更に、スイッチＳＷｄａｃをオフ状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを高状態に切り換える（図５参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを高状態に切り換えできる。   The sample hold circuit 111A is viewed from the ILFD 103 by switching the switch SWin to the on state and further switching the switch SWdac to the off state in accordance with the control signal generated by the control circuit CNT1 in step ST11 shown in FIG. The output impedance of the DAC 165A is switched to a high state (see FIG. 5). Thereby, the sample hold circuit 111A can switch the output impedance of the DAC 165 to a high state.

これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、キャリブレーション回路１１１Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。 Thereby, the LF output signal 110 from the loop filter 109 is input to the ILFD 103 as the ILFD control signal 113. That is, the calibration circuit 111A can operate as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103.

次に、制御回路ＣＮＴ１は、キャリブレーション回路１００Ａが定常状態に達したステップＳＴ１２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１Ａに出力する。   Next, the control circuit CNT1 outputs a control signal for storing the LF output signal 110 generated by the loop filter 109 to the sample hold circuit 111A as step ST12 when the calibration circuit 100A has reached a steady state.

そして、サンプルホールド回路１１１Ａは、ループフィルタ１０９からのＬＦ出力信号１１０、即ちＩＬＦＤ制御信号１１３をＡＤＣ１６１においてＡＤ変換し、ＡＤＣ出力（デジタル値）を記憶回路１６３に記憶する。   The sample hold circuit 111A performs AD conversion on the LF output signal 110 from the loop filter 109, that is, the ILFD control signal 113 in the ADC 161, and stores the ADC output (digital value) in the storage circuit 163.

次に、制御回路ＣＮＴ１は、図２に示すステップＳＴ１３において、サンプルホールド回路１１１Ａが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１Ａに出力する。   Next, in step ST13 shown in FIG. 2, the control circuit CNT1 generates a control signal for continuing to output the ILFD control signal 113 stored in the sample hold circuit 111A to the ILFD 103, and outputs the control signal to the sample hold circuit 111A.

サンプルホールド回路１１１Ａは、制御回路ＣＮＴ１が生成した制御信号に応じて、スイッチＳＷｉｎをオフ状態に切り換え、更に、スイッチＳＷｄａｃをオン状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを低状態に切り換える（図６参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを低状態に切り換えできる。   The sample hold circuit 111A switches the switch SWin to the OFF state in accordance with the control signal generated by the control circuit CNT1, and further switches the switch SWdac to the ON state, thereby lowering the output impedance of the DAC 165A viewed from the ILFD 103. Switching (see FIG. 6). Thereby, the sample hold circuit 111A can switch the output impedance of the DAC 165 to a low state.

これにより、スイッチＳＷｉｎがオフ状態であるため、ループフィルタ１０９からのＬＦ出力信号１１０はサンプルホールド回路１１１Ａに入力されず、ＩＬＦＤ制御信号１１３はＬＦ出力信号１１０の影響を受けない。ＤＡＣ１６５Ａは、記憶回路１６３に記憶されたＩＬＦＤ制御信号１１３のデジタル値をＤＡ変換して、オン状態のスイッチＳＷｄａｃを介して、ＩＬＦＤ１０３に出力する。   Accordingly, since the switch SWin is in the OFF state, the LF output signal 110 from the loop filter 109 is not input to the sample hold circuit 111A, and the ILFD control signal 113 is not affected by the LF output signal 110. The DAC 165A DA converts the digital value of the ILFD control signal 113 stored in the storage circuit 163, and outputs it to the ILFD 103 via the switch SWdac in the on state.

従って、キャリブレーション回路１００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。 Therefore, the calibration circuit 100A can continue to output the ILFD control signal 113 when the free run frequency f free of the ILFD 103 is adjusted to a desired frequency to the ILFD 103, and the ILFD 103 can be operated as a frequency divider.

以上により、本変形例１のキャリブレーション回路１００Ａは、サンプルホールド回路１１１Ａにおいて記憶回路１６３を用いるので、長時間にわたってＬＦ出力信号１１０のＡＤＣ出力（デジタル値）を容易に記憶できる。   As described above, since the calibration circuit 100A of the first modification uses the storage circuit 163 in the sample hold circuit 111A, the ADC output (digital value) of the LF output signal 110 can be easily stored for a long time.

ここで、本変形例１のキャリブレーション回路１００Ａを多元接続（Multiple Access）が可能な無線通信装置に用いた場合を想定する。例えば符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式又は周波数分割多元接続（ＦＤＭＡ：Frequency Division Multiple Access）方式では、通信量によって長時間にわたり動作することがある。従って、本変形例１のキャリブレーション回路１００Ａは、例えばＣＤＭＡ方式又はＦＤＭＡ方式の無線通信装置に適すると考えられる。   Here, it is assumed that the calibration circuit 100A according to the first modification is used for a wireless communication apparatus capable of multiple access. For example, a code division multiple access (CDMA) system or a frequency division multiple access (FDMA) system may operate for a long time depending on the traffic. Therefore, it is considered that the calibration circuit 100A according to the first modification is suitable for a CDMA or FDMA wireless communication apparatus, for example.

（第１の実施形態の変形例２：キャリブレーション回路）
第１の実施形態の変形例２では、第１の実施形態のキャリブレーション回路１００におけるサンプルホールド回路１１１の動作を、位相周波数比較器及びチャージポンプ１０７Ｂとループフィルタ１０９Ｂとを用いて行う構成を説明する（図７参照）。 (Modification Example 2 of First Embodiment: Calibration Circuit)
In the second modification of the first embodiment, a configuration in which the operation of the sample and hold circuit 111 in the calibration circuit 100 of the first embodiment is performed using the phase frequency comparator and the charge pump 107B and the loop filter 109B will be described. (See FIG. 7).

図７は、第１の実施形態の変形例２のキャリブレーション回路１００Ｂの回路構成の一例を示すブロック図である。図７に示すキャリブレーション回路１００Ｂは、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７Ｂと、ループフィルタ（ＬＦ）１０９Ｂと、制御回路ＣＮＴ１とを含む。   FIG. 7 is a block diagram illustrating an example of a circuit configuration of the calibration circuit 100B according to the second modification of the first embodiment. The calibration circuit 100B shown in FIG. 7 includes an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107B, a loop filter (LF) 109B, and a control. Circuit CNT1.

本変形例２では、ＩＬＦＤ１０３の入力インピーダンスは高状態である。   In the second modification, the input impedance of the ILFD 103 is in a high state.

図７に示すキャリブレーション回路１００Ｂでは、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。   In the calibration circuit 100B shown in FIG. 7, the same components as those in the calibration circuit 100 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted or simplified, and different contents will be described.

更に、第１の実施形態において説明したキャリブレーションの動作手順（図２参照）は、本変形例２においても同様に適用可能となるので、本変形例２では、第１の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。   Further, the calibration operation procedure (see FIG. 2) described in the first embodiment can be similarly applied to the second modification. Therefore, the second modification is the same as the first embodiment. Description of the contents is omitted or simplified, and different contents will be described.

図８は、第１の実施形態の変形例２の位相周波数比較器及びチャージポンプ１０７Ｂの回路構成の一例を示す図である。図８に示す位相周波数比較器及びチャージポンプ１０７Ｂは、位相周波数比較器１２１と、チャージポンプ１２３と、ＰＦＤ＋ＣＰ制御回路１２５と、論理積回路ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＤＮ４とを含み、分周器出力信号ｆｄｉｖ及び基準信号に拘わらず、出力インピーダンスを高状態又は低状態に切り換える。 FIG. 8 is a diagram illustrating an example of a circuit configuration of the phase frequency comparator and the charge pump 107B according to the second modification of the first embodiment. The phase frequency comparator and charge pump 107B shown in FIG. 8 includes a phase frequency comparator 121, a charge pump 123, a PFD + CP control circuit 125, and AND circuits AND1, AND2, AND3, ADN4, and a frequency divider output. Regardless of the signal f div and the reference signal, the output impedance is switched to a high state or a low state.

位相周波数比較器１２１は、例えばＤ型フリップフロップＤＦＦ１，ＤＦＦ２と、否定論理積回路ＮＡＮＤとを含む。Ｄ型フリップフロップＤＦＦ１のＣＫ端子には周波数ｆｄｉｖの分周器出力信号１０６が入力され、Ｄ型フリップフロップＤＦＦ２のＣＫ端子には周波数ｆｒｅｆの基準信号が入力される。 The phase frequency comparator 121 includes, for example, D-type flip-flops DFF1 and DFF2, and a NAND circuit NAND. D-type divider output signal 106 of the frequency f div is the CK terminal of the flip-flop DFF1 is inputted, a reference signal of frequency f ref is input to the CK terminal of the D-type flip-flop DFF2.

位相周波数比較器１２１の出力信号ＵＰは、論理積回路ＡＮＤ１，ＡＮＤ３に入力され、位相周波数比較器１２１の出力信号ＤＮは、論理積回路ＡＮＤ２，ＡＮＤ４に入力される。   The output signal UP of the phase frequency comparator 121 is input to the AND circuits AND1 and AND3, and the output signal DN of the phase frequency comparator 121 is input to the AND circuits AND2 and AND4.

チャージポンプ１２３は、例えばトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、定電流源ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４と、インバータＩＮＶ１，ＩＮＶ２とを含む。チャージポンプ１２３は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のオン状態又はオフ状態に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを高状態又は低状態に切り換える。また、チャージポンプ１２３は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を流れる電流の加算値、即ち電流ＩＣＰをＣＰ出力信号１０８として後段のループフィルタ１０９Ｂに出力する。 The charge pump 123 includes, for example, transistors M1, M2, M3, M4, constant current sources CS1, CS2, CS3, CS4, and inverters INV1, INV2. The charge pump 123 switches the output impedance of the phase frequency comparator and the charge pump 107B to a high state or a low state according to the on state or off state of the transistors M1, M2, M3, and M4. Further, the charge pump 123 outputs the added value of the current flowing through the transistors M1, M2, M3, and M4, that is, the current I CP, as the CP output signal 108 to the loop filter 109B at the subsequent stage.

ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを切り換えるための信号Ｓ１，Ｓ２を生成する。ＰＦＤ＋ＣＰ制御回路１２５は、信号Ｓ１を論理積回路ＡＮＤ１，ＡＮＤ２に出力し、信号Ｓ２を論理積ＡＮＤ３，ＡＮＤ４に出力する。   The PFD + CP control circuit 125 generates signals S1 and S2 for switching the output impedance of the phase frequency comparator and the charge pump 107B according to the control signal generated by the control circuit CNT1. The PFD + CP control circuit 125 outputs the signal S1 to the AND circuits AND1 and AND2, and outputs the signal S2 to the AND products AND3 and AND4.

論理積回路ＡＮＤ１の出力はインバータＩＮＶ１を介してトランジスタＭ１のゲート端子に入力される。論理積回路ＡＮＤ２の出力はトランジスタＭ２のゲート端子に入力される。論理積回路ＡＮＤ３の出力はインバータＩＮＶ２を介してトランジスタＭ３のゲート端子に入力される。論理積回路ＡＮＤ４の出力はトランジスタＭ４のゲート端子に入力される。   The output of the AND circuit AND1 is input to the gate terminal of the transistor M1 via the inverter INV1. The output of the AND circuit AND2 is input to the gate terminal of the transistor M2. The output of the AND circuit AND3 is input to the gate terminal of the transistor M3 via the inverter INV2. The output of the AND circuit AND4 is input to the gate terminal of the transistor M4.

ループフィルタ１０９Ｂは、例えば抵抗Ｒ１と、接地キャパシタＣ１，Ｃ２とを含む。抵抗Ｒ１と接地キャパシタＣ１とは、直列接続しており、ＣＰ出力信号１０８の信号経路に対して並列接続している。接地キャパシタＣ２は、ＣＰ出力信号１０８の信号経路に対して並列接続している。   Loop filter 109B includes, for example, a resistor R1 and ground capacitors C1 and C2. The resistor R1 and the ground capacitor C1 are connected in series, and are connected in parallel to the signal path of the CP output signal 108. The ground capacitor C <b> 2 is connected in parallel to the signal path of the CP output signal 108.

次に、本変形例２のキャリブレーション回路１００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図２参照）。 Next, calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100B of the second modification will be described (see FIG. 2).

本変形例２のキャリブレーション回路１００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図２参照）、制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成して位相周波数比較器及びチャージポンプ１０７Ｂに出力する。 In the calibration of the free run frequency f free of the ILFD 103 in the calibration circuit 100B of the second modification (see FIG. 2), the control circuit CNT1 receives the calibration start signal from the outside of the calibration circuit 100, and the ILFD 103 A control signal for starting calibration of the free-run frequency f free is generated and output to the phase frequency comparator and charge pump 107B.

位相周波数比較器及びチャージポンプ１０７Ｂは、図２に示すステップＳＴ１１において、制御回路ＣＮＴ１が生成した制御信号に応じて、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６とを検波及び比較し、位相と周波数の誤差を打ち消すためのＣＰ出力信号１０８を生成する。 In step ST11 shown in FIG. 2, the phase frequency comparator and charge pump 107B detects the reference signal of the frequency f ref and the frequency divider output signal 106 of the frequency f div according to the control signal generated by the control circuit CNT1. And a CP output signal 108 for canceling the phase and frequency error.

具体的には、ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを低状態に切り換えるための信号Ｓ１（Ｈｉｇｈ＝１），Ｓ２（Ｈｉｇｈ＝１）を生成する。位相周波数比較器１２１は、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６との位相差分と周波数差分に応じた信号ＵＰ，ＤＮを生成して出力する。 Specifically, the PFD + CP control circuit 125 generates signals S1 (High = 1) and S2 for switching the output impedance of the phase frequency comparator and the charge pump 107B to a low state according to the control signal generated by the control circuit CNT1. (High = 1) is generated. The phase frequency comparator 121 generates and outputs signals UP and DN corresponding to the phase difference and the frequency difference between the reference signal having the frequency f ref and the frequency divider output signal 106 having the frequency f div .

チャージポンプ１２３は、論理積回路ＡＮＤ１〜ＡＮＤ４を介して、各ゲート端子に入力された信号に応じて、トランジスタＭ１〜Ｍ４のオン状態又はオフ状態を切り換え、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を流れる電流の加算値をＣＰ出力信号１０８としてループフィルタ１０９Ｂに出力する。   The charge pump 123 switches on and off of the transistors M1 to M4 in accordance with signals input to the respective gate terminals via the AND circuits AND1 to AND4, and flows through the transistors M1, M2, M3, and M4. The current addition value is output as a CP output signal 108 to the loop filter 109B.

これにより、位相周波数比較器及びチャージポンプ１０７Ｂは、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６との位相差分と周波数成分とを打ち消すための誤差成分をＣＰ出力信号１０８として生成してループフィルタ１０９に出力する。従って、ループフィルタ１０９Ｂが生成したＬＦ出力信号１１０は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、キャリブレーション回路１１１Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。 As a result, the phase frequency comparator and charge pump 107B uses the error component for canceling the phase difference and the frequency component between the reference signal having the frequency f ref and the frequency divider output signal 106 having the frequency f div as the CP output signal 108. Generated and output to the loop filter 109. Therefore, the LF output signal 110 generated by the loop filter 109B is input to the ILFD 103 as the ILFD control signal 113. That is, the calibration circuit 111B can operate as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103.

次に、キャリブレーション回路１００Ｂが定常状態に達したステップＳＴ１２として、ループフィルタ１０９Ｂは、図２に示すステップＳＴ１２において、接地キャパシタＣ１，Ｃ２を用いて、生成したＬＦ出力信号１０８をＩＬＦＤ制御信号１１３として記憶する。即ち、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３を、接地キャパシタＣ１，Ｃ２に蓄積された電荷として記憶する。   Next, as step ST12 when the calibration circuit 100B reaches a steady state, the loop filter 109B uses the ground capacitors C1 and C2 in step ST12 shown in FIG. 2 to convert the generated LF output signal 108 to the ILFD control signal 113. Remember as. That is, the loop filter 109B stores the ILFD control signal 113 as electric charges accumulated in the ground capacitors C1 and C2.

次に、制御回路ＣＮＴ１は、図２に示すステップＳＴ１３において、ループフィルタ１０９Ｂが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成して位相周波数比較器及びチャージポンプ１０７Ｂに出力する。   Next, in step ST13 shown in FIG. 2, the control circuit CNT1 generates a control signal for continuing to output the ILFD control signal 113 stored in the loop filter 109B to the ILFD 103, and outputs the control signal to the phase frequency comparator and the charge pump 107B. To do.

位相周波数比較器及びチャージポンプ１０７Ｂは、図２に示すステップＳＴ１３において、制御回路ＣＮＴ１が生成した制御信号に応じて、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６とに拘わらず、出力インピーダンスを高状態に切り換える。 In step ST13 shown in FIG. 2, the phase frequency comparator and charge pump 107B is involved in the reference signal having the frequency f ref and the frequency divider output signal 106 having the frequency f div in accordance with the control signal generated by the control circuit CNT1. First, switch the output impedance to the high state.

具体的には、ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを高状態に切り換えるための信号Ｓ１（ＬＯＷ＝０），Ｓ２（ＬＯＷ＝０）を生成する。これにより、位相周波数比較器１２１が生成する信号ＵＰ，ＤＮに拘わらず、チャージポンプ１２３の各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は全てオフ状態に切り換わるので、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスが高状態となる。   Specifically, the PFD + CP control circuit 125 generates signals S1 (LOW = 0) and S2 for switching the output impedance of the phase frequency comparator and the charge pump 107B to a high state according to the control signal generated by the control circuit CNT1. (LOW = 0) is generated. As a result, regardless of the signals UP and DN generated by the phase frequency comparator 121, all the transistors M1, M2, M3, and M4 of the charge pump 123 are switched to the OFF state, so that the phase frequency comparator and the charge pump 107B The output impedance becomes high.

これにより、ループフィルタ１０９Ｂの接地キャパシタＣ１，Ｃ２に蓄えられた電荷が変化しないので、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができる。   As a result, the charges stored in the ground capacitors C1 and C2 of the loop filter 109B do not change, and the loop filter 109B can continue to output the ILFD control signal 113 to the ILFD 103.

従って、キャリブレーション回路１００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。 Therefore, the calibration circuit 100B can continue to output the ILFD control signal 113 to the ILFD 103 when the free-run frequency f free of the ILFD 103 is adjusted to a desired frequency, and the ILFD 103 can be operated as a frequency divider.

以上により、本変形例２のキャリブレーション回路１００Ｂは、第１の実施形態又は第１の実施形態の変形例１とは異なり、サンプルホールド回路１１１，１１１Ａを用いない構成であるため、回路構成を簡易化でき、低コストによって実現できる。   As described above, unlike the first embodiment or the first modification of the first embodiment, the calibration circuit 100B of the second modification has a configuration that does not use the sample hold circuits 111 and 111A. It can be simplified and realized at low cost.

ただし、本変形例２では、接地キャパシタＣ１，Ｃ２から僅かでもリーク電流が発生すると、接地キャパシタＣ１，Ｃ２に蓄積された電荷が放電することになり、長時間にわたるＩＬＦＤ制御信号１１３の記憶が困難となる可能性がある。このために、本変形例２では、接地キャパシタＣ１，Ｃ２からリーク電流が発生しないように対策を講じる必要がある。   However, in the second modification, if even a slight leakage current is generated from the ground capacitors C1 and C2, the charges accumulated in the ground capacitors C1 and C2 are discharged, and it is difficult to store the ILFD control signal 113 for a long time. There is a possibility. For this reason, in the second modification, it is necessary to take measures so that no leakage current is generated from the ground capacitors C1 and C2.

ここで、本変形例２のキャリブレーション回路１００Ｂを多元接続が可能な無線通信装置に用いた場合を想定する。例えば時分割多元接続（ＴＤＭＡ：Time Division Multiple Access）方式では、一定の間隔毎に待機状態と動作状態とを繰り返すので、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３の記憶時間が限定される。従って、本変形例２のキャリブレーション回路１００Ｂは、例えばＴＤＭＡ方式の無線通信装置に適すると考えられる。   Here, it is assumed that the calibration circuit 100B according to the second modification is used for a wireless communication apparatus capable of multiple access. For example, in the time division multiple access (TDMA) method, since the standby state and the operation state are repeated at regular intervals, the loop filter 109B has a limited storage time for the ILFD control signal 113. Therefore, it is considered that the calibration circuit 100B of the second modification is suitable for a TDMA wireless communication apparatus, for example.

（第２の実施形態）
次に、本開示に係るＰＬＬ回路の実施形態を第２の実施形態として、図９を参照して説明する。図９は、第２の実施形態のＰＬＬ回路２００の回路構成の一例を示すブロック図である。図９に示すＰＬＬ回路２００は、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１と、制御回路ＣＮＴ２とを含む。 (Second Embodiment)
Next, an embodiment of a PLL circuit according to the present disclosure will be described as a second embodiment with reference to FIG. FIG. 9 is a block diagram illustrating an example of a circuit configuration of the PLL circuit 200 according to the second embodiment. A PLL circuit 200 shown in FIG. 9 includes a voltage controlled oscillator (VCO) 101, an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107, a loop A filter (LF) 109, a switch SW, a sample hold circuit (S & H) 111, and a control circuit CNT2 are included.

本実施形態では、ＰＬＬ回路２００は、制御回路ＣＮＴ２にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させ、ＩＬＦＤ１０３のフリーラン周波数を周波数負帰還動作によって所望周波数に調整した後、ＩＬＦＤ１０３においてＶＣＯ１０１からのＶＣＯ出力信号１０２を分周させる。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、短期間に高周波信号を安定的に得られる。   In the present embodiment, when a calibration start signal is input to the control circuit CNT2, the PLL circuit 200 causes the ILFD 103 to start frequency division of a free-run frequency signal, and the free-run frequency of the ILFD 103 is desired by a frequency negative feedback operation. After adjusting to the frequency, the VFD output signal 102 from the VCO 101 is divided by the ILFD 103. Thereby, the PLL circuit 200 can adjust the lock range of the ILFD 103, that is, the frequency band in which the ILFD 103 can operate as a frequency divider, to a desired frequency band, and can stably obtain a high-frequency signal in a short time.

図９に示すＰＬＬ回路２００では、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。   In the PLL circuit 200 shown in FIG. 9, the same components as those of the calibration circuit 100 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted or simplified, and different contents will be described.

ＶＣＯ１０１は、発振周波数ｆＶＣＯのＶＣＯ出力信号１０２を生成して出力する。ＶＣＯ１０１は、スイッチＳＷを介して入力されるＶＣＯ制御信号１１５（例えば電圧ＶＶＣＯ）に応じて、発振周波数を変更する。ＶＣＯ制御信号１１５は、ＩＬＦＤ１０３又は後段の回路（不図示）に入力される。 The VCO 101 generates and outputs a VCO output signal 102 having an oscillation frequency f VCO . The VCO 101 changes the oscillation frequency according to a VCO control signal 115 (for example, voltage V VCO ) input via the switch SW. The VCO control signal 115 is input to the ILFD 103 or a subsequent circuit (not shown).

制御回路ＣＮＴ２は、ＰＬＬ回路２００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１に出力し、更に、ループフィルタ１０９とサンプルホールド回路１１１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。 When a calibration start signal is input from the outside of the PLL circuit 200, the control circuit CNT2 generates a control signal for starting calibration of the free run frequency f free of the ILFD 103 and outputs the control signal to the sample hold circuit 111. Further, a control signal for conducting between the loop filter 109 and the sample hold circuit 111 is generated and output to the switch SW.

これにより、サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０を、スイッチＳＷを介してＳ＆Ｈ入力信号１１７として入力でき、更に、Ｓ＆Ｈ入力信号１１７をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続けることができる。 Thereby, the sample hold circuit 111 can input the LF output signal 110 generated by the loop filter 109 as the S & H input signal 117 via the switch SW in accordance with the control signal generated by the control circuit CNT2, and further, the S & H input The signal 117 can continue to be output to the ILFD 103 as the ILFD control signal 113 (for example, the voltage V ILFD ).

スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間の導通と、ループフィルタ１０９とＶＣＯ１０１との間の導通とを切り換える。   The switch SW switches between conduction between the loop filter 109 and the sample hold circuit 111 and conduction between the loop filter 109 and the VCO 101 in accordance with the control signal generated by the control circuit CNT2.

即ち、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間を導通した場合には、ループフィルタ１０９からのＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７としてサンプルホールド回路１１１に出力する。更に、スイッチＳＷは、ループフィルタ１０９とＶＣＯ１０１との間を導通した場合には、ループフィルタ１０９からのＬＦ出力信号１１０をＶＣＯ制御信号１１５としてＶＣＯ１０１に出力する。   That is, the switch SW outputs the LF output signal 110 from the loop filter 109 to the sample and hold circuit 111 as the S & H input signal 117 when the loop filter 109 and the sample and hold circuit 111 are conducted. Further, when the switch SW is electrically connected between the loop filter 109 and the VCO 101, the switch SW outputs the LF output signal 110 from the loop filter 109 to the VCO 101 as the VCO control signal 115.

次に、ＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションについて、図１０を参照して説明する。図１０は、第２の実施形態のＰＬＬ回路２００における注入同期型分周器１０３のキャリブレーションの動作手順を説明するフローチャートである。 Next, calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200 will be described with reference to FIG. FIG. 10 is a flowchart for explaining the calibration operation procedure of the injection locking frequency divider 103 in the PLL circuit 200 of the second embodiment.

先ず、図１０において、ＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが開始した時点では、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅの信号の分周を開始し（ＳＴ２１）、フリーラン周波数ｆｆｒｅｅの信号を分周した信号（ＩＬＦＤ出力信号１０４）を分周器１０５に出力する。なお、ＩＬＦＤ出力信号１０４の周波数はｆＩＬＦＤである。 First, in FIG. 10, when the calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200 is started, the ILFD 103 starts frequency division of the signal of the free run frequency f free (ST21), and the free run frequency f A signal (ILFD output signal 104) obtained by dividing the free signal is output to the frequency divider 105. Note that the frequency of the ILFD output signal 104 is fILFD .

ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば制御回路ＣＮＴ２は、ＶＣＯ１０１の発振を停止するための制御信号を生成してＶＣＯ１０１に出力する。これにより、ＶＣＯ１０１の発振が停止するので、ＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力されない状態となり、ＩＬＦＤ１０３はフリーラン動作を行う。 In order to cause the ILFD 103 to start frequency division of the signal of the free run frequency f free , for example, the control circuit CNT2 generates a control signal for stopping the oscillation of the VCO 101 and outputs the control signal to the VCO 101. As a result, the oscillation of the VCO 101 is stopped, so that the VCO output signal 102 is not input to the ILFD 103, and the ILFD 103 performs a free-run operation.

また、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば制御回路ＣＮＴ２がＶＣＯ１０１を発振させ、ＩＬＦＤ１０３のロックレンジの範囲外であるＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力されても良い。 Further, in order to cause the ILFD 103 to start frequency division of the signal of the free run frequency f free , for example, the control circuit CNT2 oscillates the VCO 101 and the VCO output signal 102 outside the lock range of the ILFD 103 is input to the ILFD 103. good.

分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。位相周波数比較器及びチャージポンプ１０７は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。 The frequency divider 105 divides the ILFD output signal 104 from the ILFD 103 by N div and outputs a frequency divider output signal 106 having a frequency f div to the phase frequency comparator and the charge pump 107. The phase frequency comparator and charge pump 107 detects and compares the reference signal input from the outside and the frequency divider output signal 106 output from the frequency divider 105, and generates a phase and frequency error signal as a comparison result. A corresponding CP output signal 108 (for example, a CP output signal 108 for canceling phase and frequency errors) is generated and output to the loop filter 109.

ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成して出力する。 The loop filter 109 smoothes the CP output signal 108 (for example, current I CP ) generated by the phase frequency comparator and the charge pump 107 to generate an LF output signal 110 (for example, voltage V LF ) as an ILFD control signal. And output.

また、スイッチＳＷは、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間を導通する。更に、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７（例えば電圧ＶＳＨ）として入力し、入力されたＳ＆Ｈ入力信号１１７（例えば電圧ＶＳＨ）をＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に出力し続ける（ＳＴ２１）。 The switch SW conducts between the loop filter 109 and the sample hold circuit 111 in accordance with the control signal generated by the control circuit CNT1. Further, the sample hold circuit 111 inputs the LF output signal 110 generated by the loop filter 109 as the S & H input signal 117 (for example, the voltage V SH ) in accordance with the control signal generated by the control circuit CNT1, and the input S & H input. The signal 117 (for example, voltage V SH ) is continuously output to the ILFD 103 as the ILFD control signal 113 (ST21).

従って、ＩＬＦＤ制御信号１１３は、位相周波数比較器及びチャージポンプ１０７によって基準信号ｆｒｅｆと分周器出力信号１０６との間の位相差分及び周波数差分を打ち消す成分に変化し、スイッチＳＷ及びサンプルホールド回路１１１を介して、ＩＬＦＤ１０３に入力される。そして、ＩＬＦＤ１０３は、ＩＬＦＤ制御信号１１３に応じたフリーラン周波数ｆｆｒｅｅの信号を分周し、以下は同様の動作が繰り返される。 Therefore, the ILFD control signal 113 is changed to a component that cancels the phase difference and the frequency difference between the reference signal f ref and the frequency divider output signal 106 by the phase frequency comparator and the charge pump 107, and the switch SW and the sample hold circuit The data is input to the ILFD 103 via 111. Then, the ILFD 103 divides the signal of the free run frequency f free according to the ILFD control signal 113, and the same operation is repeated thereafter.

即ち、ＰＬＬ回路２００は、基準信号ｆｒｅｆと分周器出力信号１０６との位相差分及び周波数差分が一定（例えば０）になるように、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅをフィードバック制御する。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、周波数負帰還動作によって所望周波数に調整（キャリブレーション）できる。 That is, the PLL circuit 200 feedback-controls the free-run frequency f free of the ILFD 103 so that the phase difference and frequency difference between the reference signal f ref and the frequency divider output signal 106 are constant (for example, 0). Thereby, the PLL circuit 200 can adjust (calibrate) the free-run frequency f free of the ILFD 103 to a desired frequency by the frequency negative feedback operation.

従って、ＰＬＬ回路２００がキャリブレーションを開始してから十分な時間が経過すると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路としてのＰＬＬ回路２００は定常状態となる。この場合、分周器出力信号１０６の周波数ｆｄｉｖ＝基準信号の周波数ｆｒｅｆとなる。即ち、図１０に示すステップＳＴ２１の結果、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られる。 Accordingly, when a sufficient time has elapsed since the PLL circuit 200 started calibration, the PLL circuit 200 as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103 is in a steady state. In this case, the frequency f div of the frequency divider output signal 106 = the frequency f ref of the reference signal. That is, as a result of step ST21 shown in FIG. 10, an ILFD control signal 113 is obtained such that the free -run frequency of the ILFD 103 is f free = N ILFD × N div × f ref .

ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られると、制御回路ＣＮＴ２は、ステップＳＴ２２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１に出力する。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。 When the ILFD control signal 113 satisfying the free run frequency f free = N ILFD × N div × f ref of the ILFD 103 is obtained, the control circuit CNT2 stores the LF output signal 110 generated by the loop filter 109 as step ST22. The control signal is output to the sample and hold circuit 111. In step ST22, the switch SW maintains continuity between the loop filter 109 and the sample hold circuit 111.

サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７として入力し、入力されたＳ＆Ｈ入力信号１１７をＩＬＦＤ制御信号１１３として記憶する（ＳＴ２２）。   The sample hold circuit 111 inputs the LF output signal 110 generated by the loop filter 109 as the S & H input signal 117 in accordance with the control signal generated by the control circuit CNT2 and uses the input S & H input signal 117 as the ILFD control signal 113. Store (ST22).

次に、制御回路ＣＮＴ２は、ステップＳＴ２３として、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１に出力する。更に、制御回路ＣＮＴ２は、ループフィルタ１０９とＶＣＯ１０１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。   Next, in step ST23, the control circuit CNT2 generates a control signal for continuing to output the ILFD control signal 113 stored in the sample hold circuit 111 to the ILFD 103, and outputs the control signal to the sample hold circuit 111. Further, the control circuit CNT2 generates a control signal for making the loop filter 109 and the VCO 101 conductive, and outputs the control signal to the switch SW.

サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける（ＳＴ２３）。ステップＳＴ２３の時点では、ＶＣＯ１０１が発振し、ＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力される。   The sample hold circuit 111 continues to output the ILFD control signal 113 stored in the sample hold circuit 111 to the ILFD 103 according to the control signal generated by the control circuit CNT2 (ST23). At step ST23, the VCO 101 oscillates and the VCO output signal 102 is input to the ILFD 103.

従って、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を、ＶＣＯ出力信号１０２を正しく分周可能な分周器として動作させることができる。 Therefore, the PLL circuit 200 can continue to output the ILFD control signal 113 to the ILFD 103 when the free-run frequency f free of the ILFD 103 is adjusted to a desired frequency, and the ILFD 103 can divide the VCO output signal 102 correctly. It can be operated as a frequency divider.

これにより、図１０に示すＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが終了する。即ち、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆ付近の周波数において分周可能な状態となる。 Thereby, the calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200 shown in FIG. 10 is completed. That is, the ILFD 103 is in a state where frequency division is possible at a frequency in the vicinity of the free -run frequency f free = N ILFD × N div × f ref .

以上により、本実施形態のＰＬＬ回路２００は、制御回路ＣＮＴ２にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させる。更に、ＰＬＬ回路２００は、サンプルホールド回路１１１に、ループフィルタ１０９からのＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続させる。   As described above, when the calibration start signal is input to the control circuit CNT2, the PLL circuit 200 according to the present embodiment causes the ILFD 103 to start frequency division of the free-run frequency signal. Furthermore, the PLL circuit 200 causes the sample and hold circuit 111 to continue outputting the ILFD control signal 113 corresponding to the LF output signal 110 from the loop filter 109 to the ILFD 103.

ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅは、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整された後、サンプルホールド回路１１１は、制御回路ＣＮＴ２からの制御信号に応じて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された場合のＬＦ出力信号１１０をＩＬＦＤ制御信号１１３として記憶し、更に、制御回路ＣＮＴ２からの制御信号に応じて、記憶したＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続する。 After the free run frequency f free of the ILFD 103 is adjusted to the desired frequency f target by the frequency negative feedback operation, the sample hold circuit 111 sets the free run frequency f free of the ILFD 103 in accordance with the control signal from the control circuit CNT2. When the frequency f target is adjusted, the LF output signal 110 is stored as the ILFD control signal 113, and further, the output of the stored ILFD control signal 113 to the ILFD 103 is continued according to the control signal from the control circuit CNT2.

また、ＰＬＬ回路２００は、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整された後、ＩＬＦＤ１０３においてＶＣＯ１０１からのＶＣＯ出力信号１０２を分周させる。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、短期間に高周波信号を安定的に得られる。 Further, the PLL circuit 200 divides the VCO output signal 102 from the VCO 101 in the ILFD 103 after being adjusted to the desired frequency f target by the frequency negative feedback operation. Thereby, the PLL circuit 200 can adjust the lock range of the ILFD 103, that is, the frequency band in which the ILFD 103 can operate as a frequency divider, to a desired frequency band, and can stably obtain a high-frequency signal in a short time.

（第２の実施形態の変形例１：ＰＬＬ回路）
第２の実施形態の変形例１では、第２の実施形態のＰＬＬ回路２００におけるサンプルホールド回路１１１として、ＡＤＣ、記憶回路及びＤＡＣを用いた構成を説明する（図１１参照）。 (Modification Example 1 of the Second Embodiment: PLL Circuit)
In Modification 1 of the second embodiment, a configuration using an ADC, a storage circuit, and a DAC as the sample hold circuit 111 in the PLL circuit 200 of the second embodiment will be described (see FIG. 11).

図１１は、第２の実施形態の変形例１のＰＬＬ回路２００Ａの回路構成の一例を示すブロック図である。図１１に示すＰＬＬ回路２００Ａは、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１Ａと、制御回路ＣＮＴ２とを含む。   FIG. 11 is a block diagram illustrating an example of a circuit configuration of a PLL circuit 200A according to Modification 1 of the second embodiment. 11 includes a voltage controlled oscillator (VCO) 101, an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107, and a loop. It includes a filter (LF) 109, a switch SW, a sample hold circuit (S & H) 111A, and a control circuit CNT2.

図１１に示すＰＬＬ回路２００Ａでは、図９に示すＰＬＬ回路２００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。   In the PLL circuit 200A shown in FIG. 11, the same components as those of the PLL circuit 200 shown in FIG. 9 are denoted by the same reference numerals, and the description thereof is omitted or simplified, and different contents will be described.

更に、第２の実施形態において説明したキャリブレーションの動作手順（図１０参照）は、本変形例１においても同様に適用可能となるので、本変形例１では、第２の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。   Further, the calibration operation procedure (see FIG. 10) described in the second embodiment can be similarly applied to the first modification. Therefore, the first modification is the same as the second embodiment. Description of the contents is omitted or simplified, and different contents will be described.

サンプルホールド回路１１１Ａは、少なくともＡＤＣ１６１と、記憶回路１６３と、ＤＡＣ１６５とを含む（図１１参照）。サンプルホールド回路１１１Ａの構成及び動作の説明は、第１の実施形態の変形例１において図５及び図６を参照した説明したので、省略する。   The sample hold circuit 111A includes at least an ADC 161, a storage circuit 163, and a DAC 165 (see FIG. 11). The description of the configuration and operation of the sample-and-hold circuit 111A has been described with reference to FIGS. 5 and 6 in the first modification of the first embodiment, and is therefore omitted.

次に、本変形例１のＰＬＬ回路２００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図１０参照）。 Next, calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200A of the first modification will be described (see FIG. 10).

本変形例１のＰＬＬ回路２００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図１０参照）、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ａの外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１Ａに出力する。 In the calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200A of the first modification (see FIG. 10), when the calibration start signal is input from the outside of the PLL circuit 200A, the control circuit CNT2 frees the ILFD 103. A control signal for starting calibration of the run frequency f free is generated and output to the sample hold circuit 111A.

サンプルホールド回路１１１Ａは、図１０に示すステップＳＴ２１において、制御回路ＣＮＴ２が生成した制御信号に応じて、スイッチＳＷｉｎをオン状態に切り換え、更に、スイッチＳＷｄａｃをオフ状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを高状態に切り換える（図５参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを高状態に切り換えできる。また、スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間を導通する。   The sample hold circuit 111A is viewed from the ILFD 103 by switching the switch SWin to the on state and further switching the switch SWdac to the off state in accordance with the control signal generated by the control circuit CNT2 in step ST21 shown in FIG. The output impedance of the DAC 165A is switched to a high state (see FIG. 5). Thereby, the sample hold circuit 111A can switch the output impedance of the DAC 165 to a high state. The switch SW conducts between the loop filter 109 and the sample hold circuit 111 in accordance with the control signal generated by the control circuit CNT2.

なお、サンプルホールド回路１１１Ａは、図５及び図６に示すように、スイッチＳＷｉｎとスイッチＳＷｄａｃとを用いてＤＡＣ１６５の出力インピーダンスを切り換えるが、上述したＤＡＣ１６５の出力インピーダンスの切り換えの方法はあくまで一例であり、これらの構成に限定されない。   As shown in FIGS. 5 and 6, the sample hold circuit 111A switches the output impedance of the DAC 165 using the switch SWin and the switch SWdac. However, the method of switching the output impedance of the DAC 165 described above is merely an example. However, it is not limited to these configurations.

これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、スイッチＳＷを介して、Ｓ＆Ｈ入力信号１１７としてサンプルホールド回路１１１Ａに入力される。更に、サンプルホールド回路１１１Ａに入力されたＳ＆Ｈ入力信号１１７は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、ＰＬＬ回路２００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。 As a result, the LF output signal 110 from the loop filter 109 is input to the sample hold circuit 111A as the S & H input signal 117 via the switch SW. Further, the S & H input signal 117 input to the sample hold circuit 111A is input to the ILFD 103 as the ILFD control signal 113. That is, the PLL circuit 200A can operate as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103.

次に、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ａが定常状態に達したステップＳＴ２２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１Ａに出力する。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。   Next, the control circuit CNT2 outputs a control signal for storing the LF output signal 110 generated by the loop filter 109 to the sample and hold circuit 111A as step ST22 when the PLL circuit 200A has reached a steady state. In step ST22, the switch SW maintains continuity between the loop filter 109 and the sample hold circuit 111.

そして、サンプルホールド回路１１１Ａは、Ｓ＆Ｈ入力信号１１７、即ちＩＬＦＤ制御信号１１３をＡＤＣ１６１においてＡＤ変換し、ＡＤＣ出力（デジタル値）を記憶回路１６３に記憶する。   The sample hold circuit 111A performs AD conversion on the S & H input signal 117, that is, the ILFD control signal 113 in the ADC 161, and stores the ADC output (digital value) in the storage circuit 163.

次に、制御回路ＣＮＴ２は、図１０に示すステップＳＴ２３において、サンプルホールド回路１１１Ａが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１Ａに出力する。更に、制御回路ＣＮＴ２は、ループフィルタ１０９とＶＣＯ１０１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。   Next, in step ST23 shown in FIG. 10, the control circuit CNT2 generates a control signal for continuing to output the ILFD control signal 113 stored in the sample hold circuit 111A to the ILFD 103, and outputs the control signal to the sample hold circuit 111A. Further, the control circuit CNT2 generates a control signal for making the loop filter 109 and the VCO 101 conductive, and outputs the control signal to the switch SW.

サンプルホールド回路１１１Ａは、制御回路ＣＮＴ２が生成した制御信号に応じて、スイッチＳＷｉｎをオフ状態に切り換え、更に、スイッチＳＷｄａｃをオン状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを低状態に切り換える（図６参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを低状態に切り換えできる。   The sample hold circuit 111A switches the switch SWin to the OFF state in accordance with the control signal generated by the control circuit CNT2, and further switches the switch SWdac to the ON state, thereby lowering the output impedance of the DAC 165A viewed from the ILFD 103. Switching (see FIG. 6). Thereby, the sample hold circuit 111A can switch the output impedance of the DAC 165 to a low state.

これにより、スイッチＳＷがループフィルタ１０９とＶＣＯ１０１との間を導通するので、ループフィルタ１０９からのＬＦ出力信号１１０は、サンプルホールド回路１１１Ａに入力されずにＶＣＯ制御信号１１５としてＶＣＯ１０１に印加される。そして、ＩＬＦＤ制御信号１１３は、ＬＦ出力信号１１０の影響を受けない。ＤＡＣ１６５Ａは、記憶回路１６３に記憶されたＩＬＦＤ制御信号１１３のデジタル値をＤＡ変換して、オン状態のスイッチＳＷｄａｃを介して、ＩＬＦＤ１０３に出力する。   As a result, the switch SW conducts between the loop filter 109 and the VCO 101, so that the LF output signal 110 from the loop filter 109 is applied to the VCO 101 as the VCO control signal 115 without being input to the sample hold circuit 111A. The ILFD control signal 113 is not affected by the LF output signal 110. The DAC 165A DA converts the digital value of the ILFD control signal 113 stored in the storage circuit 163, and outputs it to the ILFD 103 via the switch SWdac in the on state.

従って、ＰＬＬ回路２００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。 Therefore, the PLL circuit 200A can continue to output the ILFD control signal 113 when the free-run frequency f free of the ILFD 103 is adjusted to a desired frequency to the ILFD 103, and can operate the ILFD 103 as a frequency divider.

以上により、本変形例１のＰＬＬ回路２００Ａは、サンプルホールド回路１１１Ａにおいて記憶回路１６３を用いるので、長時間にわたってＬＦ出力信号１１０のＡＤＣ出力（デジタル値）を容易に記憶できる。   As described above, since the PLL circuit 200A of the first modification uses the storage circuit 163 in the sample hold circuit 111A, the ADC output (digital value) of the LF output signal 110 can be easily stored for a long time.

ここで、本変形例１のＰＬＬ回路２００Ａを多元接続が可能な無線通信装置に用いた場合を想定する。例えば符号分割多元接続（ＣＤＭＡ）方式又は周波数分割多元接続（ＦＤＭＡ）方式では、通信量によって長時間にわたり動作することがある。従って、本変形例１のＰＬＬ回路２００Ａは、例えばＣＤＭＡ方式又はＦＤＭＡ方式の無線通信装置に適すると考えられる。   Here, it is assumed that the PLL circuit 200A according to the first modification is used for a wireless communication apparatus capable of multiple access. For example, a code division multiple access (CDMA) system or a frequency division multiple access (FDMA) system may operate for a long time depending on the traffic. Therefore, it is considered that the PLL circuit 200A according to the first modification is suitable for a CDMA or FDMA wireless communication device, for example.

（第２の実施形態の変形例２：ＰＬＬ回路）
第２の実施形態の変形例２では、第２の実施形態のＰＬＬ回路２００におけるサンプルホールド回路１１１として、接地キャパシタを用いた構成を説明する（図１２参照）。 (Modification 2 of the second embodiment: PLL circuit)
In Modification 2 of the second embodiment, a configuration in which a ground capacitor is used as the sample hold circuit 111 in the PLL circuit 200 of the second embodiment will be described (see FIG. 12).

図１２は、第２の実施形態の変形例２のＰＬＬ回路２００Ｂの回路構成の一例を示すブロック図である。図１２に示すＰＬＬ回路２００Ｂは、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１Ｂと、制御回路ＣＮＴ２とを含む。   FIG. 12 is a block diagram illustrating an example of a circuit configuration of a PLL circuit 200B according to Modification 2 of the second embodiment. A PLL circuit 200B shown in FIG. 12 includes a voltage controlled oscillator (VCO) 101, an injection locked frequency divider (ILFD) 103, a frequency divider 105, a phase frequency comparator and charge pump (PFD + CP) 107, a loop It includes a filter (LF) 109, a switch SW, a sample hold circuit (S & H) 111B, and a control circuit CNT2.

図１２に示すＰＬＬ回路２００Ｂでは、図９に示すＰＬＬ回路２００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。   In the PLL circuit 200B shown in FIG. 12, the same components as those in the PLL circuit 200 shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted or simplified, and different contents will be described.

更に、第２の実施形態において説明したキャリブレーションの動作手順（図１０参照）は、本変形例２においても同様に適用可能となるので、本変形例２では、第２の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。   Furthermore, the calibration operation procedure (see FIG. 10) described in the second embodiment can be similarly applied to the second modification. Therefore, the second modification is the same as the second embodiment. Description of the contents is omitted or simplified, and different contents will be described.

本変形例２では、ＩＬＦＤ１０３の入力インピーダンスは高状態である。   In the second modification, the input impedance of the ILFD 103 is in a high state.

サンプルホールド回路１１１Ｂは、接地キャパシタＣ０を含み、入力されたＳ＆Ｈ入力信号１１７を記憶する。   The sample hold circuit 111B includes a ground capacitor C0 and stores the input S & H input signal 117.

次に、本変形例２のＰＬＬ回路２００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図１０参照）。 Next, calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200B of the second modification will be described (see FIG. 10).

本変形例２のＰＬＬ回路２００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図１０参照）、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ｂの外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してスイッチＳＷに出力する。 In the calibration of the free run frequency f free of the ILFD 103 in the PLL circuit 200B of the second modification (see FIG. 10), when the calibration start signal is input from the outside of the PLL circuit 200B, the control circuit CNT2 frees the ILFD 103. A control signal for starting calibration of the run frequency f free is generated and output to the switch SW.

スイッチＳＷは、図１０に示すステップＳＴ１１において、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１Ｂとの間を導通する。   The switch SW conducts between the loop filter 109 and the sample hold circuit 111B according to the control signal generated by the control circuit CNT2 in step ST11 shown in FIG.

これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、スイッチＳＷを介して、Ｓ＆Ｈ入力信号１１７としてサンプルホールド回路１１１Ｂに入力される。更に、サンプルホールド回路１１１Ｂに入力されたＳ＆Ｈ入力信号１１７は、接地キャパシタＣ０における電荷の充放電によってＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、ＰＬＬ回路２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。 Thereby, the LF output signal 110 from the loop filter 109 is input to the sample hold circuit 111B as the S & H input signal 117 via the switch SW. Further, the S & H input signal 117 input to the sample hold circuit 111B is input to the ILFD 103 as the ILFD control signal 113 due to charge / discharge of charges in the ground capacitor C0. That is, the PLL circuit 200B can operate as a frequency negative feedback circuit for adjusting the free-run frequency f free of the ILFD 103.

また、本変形例２では、サンプルホールド回路１１１Ｂは接地キャパシタＣ０を用いて構成されるので、ＰＬＬ回路２００Ｂが定常状態に達したステップＳＴ２２でもステップＳＴ２１と同様に、ループフィルタ１０９が生成したＬＦ出力信号１１０は、接地キャパシタＣ０における電荷の蓄積によって、サンプルホールド回路１１１ＢにおいてＩＬＦＤ制御信号１１３として記憶される。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。   In the second modification, since the sample hold circuit 111B is configured using the ground capacitor C0, the LF output generated by the loop filter 109 is also generated in step ST22 when the PLL circuit 200B reaches the steady state, as in step ST21. The signal 110 is stored as the ILFD control signal 113 in the sample and hold circuit 111B by the accumulation of electric charge in the ground capacitor C0. In step ST22, the switch SW maintains continuity between the loop filter 109 and the sample hold circuit 111.

次に、制御回路ＣＮＴ２は、図１０に示すステップＳＴ２３において、サンプルホールド回路１１１Ｂが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してスイッチＳＷに出力する。スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とＶＣＯ１０１との間を導通させる。   Next, in step ST23 shown in FIG. 10, the control circuit CNT2 generates a control signal for continuing to output the ILFD control signal 113 stored in the sample hold circuit 111B to the ILFD 103, and outputs the control signal to the switch SW. The switch SW conducts between the loop filter 109 and the VCO 101 in accordance with the control signal generated by the control circuit CNT2.

これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、サンプルホールド回路１１１Ｂに入力されず、ＶＣＯ１０１にＶＣＯ制御信号１１５として供給され、更に、サンプルホールド回路１１１Ｂは、記憶されたＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける。   As a result, the LF output signal 110 from the loop filter 109 is not input to the sample hold circuit 111B but is supplied to the VCO 101 as the VCO control signal 115. Further, the sample hold circuit 111B uses the stored ILFD control signal 113 as the ILFD 103. Continue to output.

従って、ＰＬＬ回路２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。 Therefore, the PLL circuit 200B can continue to output the ILFD control signal 113 when the free-run frequency f free of the ILFD 103 is adjusted to a desired frequency to the ILFD 103, and can operate the ILFD 103 as a frequency divider.

以上により、本変形例２のＰＬＬ回路２００Ｂは、第２の実施形態又は第２の実施形態の変形例１とは異なり、サンプルホールド回路１１１Ｂを接地キャパシタＣ０を用いることで、回路構成を簡易化でき、低コストによって実現できる。   As described above, unlike the second embodiment or the first modification of the second embodiment, the PLL circuit 200B of the second modification simplifies the circuit configuration by using the sample and hold circuit 111B as the ground capacitor C0. Can be realized at low cost.

ただし、本変形例２では、接地キャパシタＣ０から僅かでもリーク電流が発生すると、接地キャパシタＣ０に蓄積された電荷が放電することになり、長時間にわたるＩＬＦＤ制御信号１１３の記憶が困難となる可能性がある。このために、本変形例２では、接地キャパシタＣ０からリーク電流が発生しないように対策を講じる必要がある。   However, in the second modification, if even a slight leakage current is generated from the ground capacitor C0, the charge accumulated in the ground capacitor C0 is discharged, and it may be difficult to store the ILFD control signal 113 for a long time. There is. For this reason, in the second modification, it is necessary to take measures so that no leakage current is generated from the ground capacitor C0.

ここで、本変形例２のＰＬＬ回路２００Ｂを多元接続が可能な無線通信装置に用いた場合を想定する。例えば時分割多元接続（ＴＤＭＡ）方式では、一定の間隔毎に待機状態と動作状態とを繰り返すので、サンプルホールド回路１１１Ｂは、ＩＬＦＤ制御信号１１３の記憶時間が限定される。従って、本変形例２のＰＬＬ回路２００Ｂは、例えばＴＤＭＡ方式の無線通信装置に適すると考えられる。   Here, it is assumed that the PLL circuit 200B according to the second modification is used for a wireless communication apparatus capable of multiple access. For example, in the time division multiple access (TDMA) system, since the standby state and the operation state are repeated at regular intervals, the sample hold circuit 111B has a limited storage time of the ILFD control signal 113. Therefore, it is considered that the PLL circuit 200B of the second modification is suitable for a TDMA wireless communication apparatus, for example.

以上、図面を参照して各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。   As mentioned above, although various embodiment was described with reference to drawings, it cannot be overemphasized that this indication is not limited to this example. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present disclosure. Understood.

上述した第２の実施形態又は第２の実施形態の変形例１，２において、ＩＬＦＤ１０３はフリーラン周波数ｆｆｒｅｅ付近において注入信号を分周可能だが、ＩＬＦＤ１０３の個体差として、ＩＬＦＤ１０３のロックレンジの範囲がフリーラン周波数ｆｆｒｅｅを中心として均等に分布していないことがある。通常、ＰＬＬ回路２００を設計する段階において、回路部品としてのＩＬＦＤ１０３のロックレンジの範囲を調査した場合に知ることが多い。 In the second embodiment or the first and second modifications of the second embodiment described above, the ILFD 103 can divide the injection signal in the vicinity of the free run frequency f free . However, as the individual difference of the ILFD 103, the range of the lock range of the ILFD 103 May not be evenly distributed around the free run frequency f free . Usually, it is often known when investigating the range of the lock range of the ILFD 103 as a circuit component at the stage of designing the PLL circuit 200.

例えばＰＬＬ回路２００が定常状態に達するまで、ＶＣＯ１０１は所望周波数ｆｔａｒｇｅｔ以外の周波数にて発振する場合もあるが、ＩＬＦＤ１０３は注入信号に対して正常に分周する必要がある。このため、ＰＬＬ回路２００の過渡応答とＩＬＦＤ１０３のロックレンジの範囲とを考慮した場合に、必ずしもＰＬＬ回路２００の定常状態におけるＶＣＯ１０１の発振周波数ｆＶＣＯが、所望周波数ｆｔａｒｇｅｔとして最適であるとは限らない。 For example, the VCO 101 may oscillate at a frequency other than the desired frequency f target until the PLL circuit 200 reaches a steady state, but the ILFD 103 needs to divide the injection signal normally. For this reason, when considering the transient response of the PLL circuit 200 and the range of the lock range of the ILFD 103, the oscillation frequency f VCO of the VCO 101 in the steady state of the PLL circuit 200 is not necessarily optimal as the desired frequency f target. Absent.

そこで、例えば分周比Ｎｄｉｖが可変な分周器１０５を用いて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中と、ＰＬＬ回路２００の通常動作中とにおいて、分周比Ｎｄｉｖを変えれば良い。具体的には、制御回路ＣＮＴ２は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中、又はＰＬＬ回路２００の通常動作中に応じて、分周器１０５の分周比Ｎｄｉｖを変更する。なお、変更後の分周比Ｎｄｉｖは、予め既定された値である。なお、図９、図１１及び図１２では、図面の複雑化を避けるために、制御回路ＣＮＴ２と分周器１０５との間の矢印の図示を省略している。 Therefore, for example, the frequency division ratio N div by using the variable frequency divider 105, and during calibration of the free-running frequency f free of ILFD103, in the during normal operation of the PLL circuit 200, when changing the frequency division ratio N div good. Specifically, the control circuit CNT2 changes the frequency division ratio N div of the frequency divider 105 according to the calibration of the free run frequency f free of the ILFD 103 or the normal operation of the PLL circuit 200. Note that the changed frequency division ratio N div is a predetermined value. In FIGS. 9, 11, and 12, the arrow between the control circuit CNT <b> 2 and the frequency divider 105 is not shown in order to avoid complication of the drawings.

これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、ＩＬＦＤ１０３のロックレンジの範囲とＰＬＬ回路２００の過渡応答とを考慮した最適値に調整できる。 Thereby, the PLL circuit 200 can adjust the free run frequency f free of the ILFD 103 to an optimum value in consideration of the lock range range of the ILFD 103 and the transient response of the PLL circuit 200.

また、上述した第２の実施形態又は第２の実施形態の変形例１，２において、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路としてのＰＬＬ回路２００，２００Ａ，２００Ｂは、キャリブレーション時間を短縮するために、高速に収束する伝達関数に設計されることが望まれる。 Further, in the second embodiment or the first and second modifications of the second embodiment described above, the PLL circuits 200, 200A, and 200B as the frequency negative feedback circuit of the free run frequency f free of the ILFD 103 have a calibration time. In order to shorten, it is desired to design the transfer function to converge at high speed.

しかし、ＰＬＬ回路２００，２００Ａ，２００Ｂはノイズ仕様を満たすために、低速なロックアップタイムとなる伝達関数が設計されている場合が多い。このため、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂにおける伝達関数とを、それぞれに最適化することが重要である。 However, in many cases, the PLL circuits 200, 200A, and 200B are designed with a transfer function having a low lock-up time in order to satisfy the noise specifications. For this reason, it is important to optimize the transfer function in the frequency negative feedback circuit of the free-run frequency f free of the ILFD 103 and the transfer function in the PLL circuits 200, 200A, and 200B, respectively.

また、ＶＣＯ制御信号１１５の変化に応じたＶＣＯ１０１の発振周波数の変化割合（ＶＣＯ感度）と、ＩＬＦＤ制御信号１１３の変化に応じたＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの変化割合（ＩＬＦＤ感度）が同じ値とは限らない。 Further, the change rate (VCO sensitivity) of the oscillation frequency of the VCO 101 according to the change of the VCO control signal 115 and the change rate (ILFD sensitivity) of the free run frequency f free of the ILFD 103 according to the change of the ILFD control signal 113 are the same value. Not necessarily.

そこで、例えばＰＬＬ回路２００，２００Ａ，２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中の各部における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂの通常動作中の各部における伝達関数とを異なるように切り換えることで最適化しても良い。 Therefore, for example, the PLL circuits 200, 200A, and 200B have different transfer functions in each part during calibration of the free-run frequency f free of the ILFD 103 and different transfer functions in each part during normal operation of the PLL circuits 200, 200A, and 200B. It may be optimized by switching to.

例えば伝達関数を切り換えるループフィルタ１０９Ｃについて、図１３を参照して説明する。図１３は、伝達関数を切り換えるループフィルタ１０９Ｃの回路構成の一例を示す図である。   For example, the loop filter 109C for switching the transfer function will be described with reference to FIG. FIG. 13 is a diagram illustrating an example of a circuit configuration of the loop filter 109C that switches the transfer function.

図１３に示すループフィルタ１０９Ｃは、例えば抵抗Ｒ１，Ｒ１’と、接地キャパシタＣ１，Ｃ２と、スイッチＳＷｒとを含む。抵抗Ｒ１と抵抗Ｒ１’と接地キャパシタＣ１とは、直列接続しており、ＣＰ出力信号１０８の信号経路に対して並列接続している。接地キャパシタＣ２は、ＣＰ出力信号１０８の信号経路に対して並列接続している。スイッチＳＷｒは、制御回路ＣＮＴ２が生成した制御信号に応じて、抵抗Ｒ１’の両端間の導通を切り換えることで、ループフィルタ１０９Ｃの伝達関数を切り換える。   The loop filter 109C shown in FIG. 13 includes, for example, resistors R1 and R1 ', ground capacitors C1 and C2, and a switch SWr. The resistor R 1, the resistor R 1 ′, and the ground capacitor C 1 are connected in series, and are connected in parallel to the signal path of the CP output signal 108. The ground capacitor C <b> 2 is connected in parallel to the signal path of the CP output signal 108. The switch SWr switches the transfer function of the loop filter 109C by switching conduction between both ends of the resistor R1 'according to the control signal generated by the control circuit CNT2.

また、ＰＬＬ回路２００，２００Ａ，２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中の各部における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂの通常動作中の各部における伝達関数とを異なるように切り換えるために、例えばチャージポンプ１２３の出力電流を異なるように切り換えても良い。 Further, the PLL circuits 200, 200A, and 200B are configured so that the transfer function in each part during calibration of the free run frequency f free of the ILFD 103 is different from the transfer function in each part during normal operation of the PLL circuits 200, 200A, and 200B. In order to switch, for example, the output current of the charge pump 123 may be switched differently.

例えば、図８に示す位相周波数比較器＋チャージポンプ１０７Ｂにおいて、ＰＦＤ＋ＣＰ制御回路１２５は、キャリブレーション中のステップＳＴ２１では、制御回路ＣＮＴ１が生成した制御信号に応じて、信号Ｓ１（Ｈｉｇｈ＝１），Ｓ２（Ｈｉｇｈ＝１）を生成する。これにより、チャージポンプ１２３のトランジスタＭ１〜Ｍ４がオン状態となる。   For example, in the phase frequency comparator + charge pump 107B shown in FIG. 8, the PFD + CP control circuit 125 performs signal S1 (High = 1), in accordance with the control signal generated by the control circuit CNT1 in step ST21 during calibration. S2 (High = 1) is generated. As a result, the transistors M1 to M4 of the charge pump 123 are turned on.

一方、図８に示す位相周波数比較器＋チャージポンプ１０７Ｂにおいて、ＰＦＤ＋ＣＰ制御回路１２５は、キャリブレーション後にＰＬＬ回路の通常動作中には、制御回路ＣＮＴ１が生成した制御信号に応じて、信号Ｓ１（ＨＩＧＨ＝０），Ｓ２（ＬＯＷ＝０）を生成する。これにより、チャージポンプ１２３のトランジスタＭ１，Ｍ２はオン状態となり、トランジスタＭ３，Ｍ４がオフ状態となる。   On the other hand, in the phase frequency comparator + charge pump 107B shown in FIG. 8, during the normal operation of the PLL circuit after calibration, the PFD + CP control circuit 125 responds to the signal S1 (HIGH according to the control signal generated by the control circuit CNT1. = 0), S2 (LOW = 0). Thereby, the transistors M1 and M2 of the charge pump 123 are turned on, and the transistors M3 and M4 are turned off.

本開示は、注入同期型分周器のロックレンジのキャリブレーションを高速に行い、短期間に所望周波数を安定的に得るキャリブレーション回路又はＰＬＬ回路を含む無線通信装置として有用である。   The present disclosure is useful as a wireless communication apparatus including a calibration circuit or a PLL circuit that performs high-speed calibration of the lock range of an injection-locked frequency divider and stably obtains a desired frequency in a short period of time.

１００、１００Ａ、１００Ｂ キャリブレーション回路
１０１ 電圧制御発振器（ＶＣＯ）
１０３ 注入同期型分周器（ＩＬＦＤ）
１０５ 分周器
１０７、１０７Ｂ 位相周波数比較器＋チャージポンプ（ＰＦＤ＋ＣＰ）
１０９、１０９Ｂ ループフィルタ（ＬＦ）
１１１、１１１Ａ、１１１Ｂ サンプルホールド回路（Ｓ＆Ｈ）
１２１ 位相周波数比較器
１２３ チャージポンプ
１２５ ＰＤＦ＋ＣＰ制御回路
１６１ ＡＤＣ
１６３ 記憶回路
１６５ ＤＡＣ
２００、２００Ａ、２００Ｂ ＰＬＬ回路
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３ 制御回路 100, 100A, 100B Calibration circuit 101 Voltage controlled oscillator (VCO)
103 Injection-locked frequency divider (ILFD)
105 Frequency divider 107, 107B Phase frequency comparator + charge pump (PFD + CP)
109, 109B Loop filter (LF)
111, 111A, 111B Sample hold circuit (S & H)
121 phase frequency comparator 123 charge pump 125 PDF + CP control circuit 161 ADC
163 Memory circuit 165 DAC
200, 200A, 200B PLL circuit CNT1, CNT2, CNT3 control circuit

Claims (8)

フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換するチャージポンプと、
前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、を備え、
前記注入同期型分周器は、
前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、
前記サンプルホールド回路は、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、
記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。 An injection-locked frequency divider that outputs a signal obtained by dividing a free-run frequency signal;
A frequency divider that divides the frequency-divided signal by the injection-locked frequency divider into a predetermined reference signal frequency;
A phase frequency comparator that compares the frequency-divided signal from the frequency divider with the reference signal and outputs an error in phase and frequency;
A charge pump that converts the phase and frequency error into a current;
A loop filter that generates a control signal of the injection-locked frequency divider according to the current;
An operation of continuing the output of the control signal of the injection-locked frequency divider corresponding to the output of the loop filter to the injection-locked frequency divider, and an operation of storing the control signal of the injection-locked frequency divider A sample-and-hold circuit that switches between the operation of continuing to output the stored control signal of the injection-locking frequency divider to the injection-locking frequency divider,
The injection-locked frequency divider is
In response to the control signal of the injection-locked frequency divider, the free run frequency is changed,
The sample and hold circuit includes:
By continuing to output the control signal of the injection-locked frequency divider corresponding to the output of the loop filter to the injection-locked frequency divider, the free-run frequency of the injection-locked frequency divider is negatively fed back to the frequency Adjust to the desired frequency by operation,
When the free run frequency of the injection locked frequency divider is adjusted to the desired frequency, the control signal of the injection locked frequency divider is stored,
Continue to output the stored injection-locked frequency divider control signal to the injection-locked frequency divider;
Calibration circuit. 請求項１に記載のキャリブレーション回路であって、
前記サンプルホールド回路は、
前記注入同期型分周器の制御信号をデジタル値に変換するＡＤコンバータと、
前記デジタル値を記憶する記憶回路と、
出力インピーダンスを切り換えるＤＡコンバータと、を有し、
前記ＤＡコンバータの出力インピーダンスを高くすることで、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続し、
前記ＤＡコンバータの出力インピーダンスを低くし、記憶された前記デジタル値を用いて前記ＤＡコンバータが前記注入同期型分周器の制御信号を出力することで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。 The calibration circuit according to claim 1,
The sample and hold circuit includes:
An AD converter that converts the control signal of the injection-locked frequency divider into a digital value;
A storage circuit for storing the digital value;
A DA converter for switching the output impedance;
By increasing the output impedance of the DA converter, the control signal of the injection locked frequency divider corresponding to the output of the loop filter is continuously output to the injection locked frequency divider,
By lowering the output impedance of the DA converter and using the stored digital value, the DA converter outputs a control signal of the injection-locked frequency divider, so that the stored injection-locked frequency divider Continuing to output the control signal to the injection-locked frequency divider,
Calibration circuit. フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換し、出力インピーダンスを切り換えるチャージポンプと、
キャパシタを含み、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、を備え、
前記注入同期型分周器は、
前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、
前記ループフィルタは、
前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、
前記チャージポンプは、
前記出力インピーダンスを高くすることで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。 An injection-locked frequency divider that outputs a signal obtained by dividing a free-run frequency signal;
A frequency divider that divides the frequency-divided signal by the injection-locked frequency divider into a predetermined reference signal frequency;
A phase frequency comparator that compares the frequency-divided signal from the frequency divider with the reference signal and outputs an error in phase and frequency;
A charge pump that converts the phase and frequency errors into current and switches the output impedance;
A loop filter including a capacitor and generating a control signal for the injection-locked frequency divider according to the current,
The injection-locked frequency divider is
In response to the control signal of the injection-locked frequency divider, the free run frequency is changed,
The loop filter is
By continuing the output of the control signal of the injection locked frequency divider to the injection locked frequency divider, the free run frequency of the injection locked frequency divider is adjusted to a desired frequency by frequency negative feedback operation,
When the free-running frequency of the injection-locked frequency divider is adjusted to the desired frequency, the control signal of the injection-locked frequency divider is stored using the capacitor,
The charge pump is
By continuing to output the stored control signal of the injection-locked frequency divider to the injection-locked frequency divider by increasing the output impedance,
Calibration circuit. 高周波信号を出力する電圧制御発振器と、
フリーラン周波数の信号又は前記高周波信号を分周する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換するチャージポンプと、
前記電流に応じて前記注入同期型分周器又は前記電圧制御発振器の制御信号を生成するループフィルタと、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、
前記ループフィルタの出力を前記サンプルホールド回路又は前記電圧制御発振器に出力するスイッチ部と、を備え、
前記サンプルホールド回路は、
前記フリーラン周波数の信号を出力する前記注入同期型分周器に対し、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、
前記高周波信号を分周する前記注入同期型分周器に対し、記憶された前記注入同期型分周器の制御信号の出力を継続し、
前記スイッチ部は、
前記サンプルホールド回路が前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記サンプルホールド回路に出力し、
前記サンプルホールド回路が前記記憶された前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記電圧制御発振器に出力する、
ＰＬＬ回路。 A voltage controlled oscillator that outputs a high frequency signal;
An injection-locked frequency divider that divides a free-run frequency signal or the high-frequency signal;
A frequency divider that divides the frequency-divided signal by the injection-locked frequency divider into a predetermined reference signal frequency;
A phase frequency comparator that compares the frequency-divided signal from the frequency divider with the reference signal and outputs an error in phase and frequency;
A charge pump that converts the phase and frequency error into a current;
A loop filter that generates a control signal of the injection-locked frequency divider or the voltage-controlled oscillator according to the current;
An operation of continuing the output of the control signal of the injection-locked frequency divider corresponding to the output of the loop filter to the injection-locked frequency divider, and an operation of storing the control signal of the injection-locked frequency divider A sample-and-hold circuit that switches between the operation of continuing the output of the stored control signal of the injection-locked frequency divider to the injection-locked frequency divider,
A switch unit for outputting the output of the loop filter to the sample hold circuit or the voltage controlled oscillator,
The sample and hold circuit includes:
By continuing to output the control signal of the injection locked frequency divider corresponding to the output of the loop filter to the injection locked frequency divider that outputs the signal of the free run frequency, Adjust the free-run frequency of the frequency to the desired frequency by frequency negative feedback operation,
When the free run frequency of the injection locked frequency divider is adjusted to the desired frequency, the control signal of the injection locked frequency divider is stored,
For the injection-locked frequency divider that divides the high-frequency signal, continue to output the stored control signal of the injection-locked frequency divider,
The switch part is
When the sample and hold circuit continues to output the control signal of the injection locked frequency divider corresponding to the output of the loop filter, the output of the loop filter is output to the sample and hold circuit,
When the sample and hold circuit continues to output the stored control signal of the injection locked frequency divider, the output of the loop filter is output to the voltage controlled oscillator.
PLL circuit. 請求項４に記載のＰＬＬ回路であって、
前記サンプルホールド回路は、
前記注入同期型分周器の制御信号をデジタル値に変換するＡＤコンバータと、
前記デジタル値を記憶する記憶回路と、
出力インピーダンスを切り換えるＤＡコンバータと、を有し、
前記ＤＡコンバータの出力インピーダンスを高くすることで、前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続し、
前記ＤＡコンバータの出力インピーダンスを低くし、記憶された前記デジタル値を用いて前記ＤＡコンバータが前記注入同期型分周器の制御信号を出力することで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
ＰＬＬ回路。 A PLL circuit according to claim 4, wherein
The sample and hold circuit includes:
An AD converter that converts the control signal of the injection-locked frequency divider into a digital value;
A storage circuit for storing the digital value;
A DA converter for switching the output impedance;
By increasing the output impedance of the DA converter, the control signal of the injection locked frequency divider is continuously output to the injection locked frequency divider,
By lowering the output impedance of the DA converter and using the stored digital value, the DA converter outputs a control signal of the injection-locked frequency divider, so that the stored injection-locked frequency divider Continuing to output the control signal to the injection-locked frequency divider,
PLL circuit. 請求項４に記載のＰＬＬ回路であって、
前記注入同期型分周器に対する前記注入同期型分周器の制御信号の入力インピーダンスが高く、
前記サンプルホールド回路は、
キャパシタを含み、
前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、
前記ループフィルタが生成した前記電圧制御発振器の制御信号の前記電圧制御発振器への出力を継続し、更に、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
ＰＬＬ回路。 A PLL circuit according to claim 4, wherein
The input impedance of the control signal of the injection locked frequency divider with respect to the injection locked frequency divider is high,
The sample and hold circuit includes:
Including capacitors,
Storing the injection-locked frequency divider control signal using the capacitor;
The output of the control signal of the voltage controlled oscillator generated by the loop filter to the voltage controlled oscillator is continued, and further, the stored control signal of the injection locked frequency divider is supplied to the injection locked frequency divider. Continue output,
PLL circuit. 請求項４に記載のＰＬＬ回路であって、
前記チャージポンプは、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された後、前記チャージポンプの出力ゲインを変更する、
ＰＬＬ回路。 A PLL circuit according to claim 4, wherein
The charge pump is
After the free run frequency of the injection locked frequency divider is adjusted to the desired frequency, the output gain of the charge pump is changed.
PLL circuit. 請求項４に記載のＰＬＬ回路であって、
前記ループフィルタは、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された後、前記ループフィルタの伝達特性を変更する、
ＰＬＬ回路。 A PLL circuit according to claim 4, wherein
The loop filter is
After the free run frequency of the injection locked frequency divider is adjusted to the desired frequency, the transfer characteristic of the loop filter is changed.
PLL circuit.
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