JP2014199864A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2014199864A JP2014199864A JP2013074629A JP2013074629A JP2014199864A JP 2014199864 A JP2014199864 A JP 2014199864A JP 2013074629 A JP2013074629 A JP 2013074629A JP 2013074629 A JP2013074629 A JP 2013074629A JP 2014199864 A JP2014199864 A JP 2014199864A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- opening
- semiconductor device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 217
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 217
- 150000004767 nitrides Chemical class 0.000 claims abstract description 69
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 33
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 113
- 238000010586 diagram Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910002601 GaN Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
【課題】特性及び信頼性の低下を抑制することが可能な半導体装置及びその製造方法を提供する。【解決手段】窒化物半導体層１２と、窒化物半導体層１２上に形成され、内壁が順テーパである第１開口部３６を有する第１窒化シリコン膜２２と、第１窒化シリコン膜２２上に形成され、内壁が逆テーパである第２開口部３８を有する第２窒化シリコン膜３１と、第１開口部３６の内部に露出した窒化物半導体層１２の表面全面を覆って形成されたゲート電極４４と、を備え、ゲート電極４４の側壁は、第１窒化シリコン膜２２の第２窒化シリコン膜３１側の面と第２窒化シリコン膜３１の第１窒化シリコン膜２２側の面との境界から空隙をもって離間してなる半導体装置。【選択図】図２
Description
本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子等に用いられている。特に、マイクロ波、準ミリ波、及びミリ波等の高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が知られている。
特許文献１には、窒化物半導体層上にゲート電極及びオーミック電極（ソース電極、ドレイン電極）を形成した電界効果トランジスタが開示されている。
窒化物半導体を用いたトランジスタ（ＨＥＭＴ等）では、窒化物半導体層上の窒化シリコン（ＳｉＮ）膜に開口部を形成し、当該開口部から窒化物半導体層に接するゲート電極を形成することが一般的である。このとき、ゲート電極が窒化シリコン膜の側壁と接触することで、当該接触領域の周辺に容量が付き、トランジスタの特性が変化してしまう場合があった。また、ゲート電極に金（Ａｕ）を用いた場合、窒化シリコンとの接触によりＡｕＳｉ共晶が発生し、信頼性が低下してしまうという課題があった。更に、ゲート電極と窒化シリコン膜とでは熱膨張率が異なるため、両者が接触することでゲート近傍に大きなストレスが加わり、トランジスタの特性が変化してしまう場合があった。
本発明は上記課題に鑑みなされたものであり、特性及び信頼性の低下を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明は、窒化物半導体層と、前記窒化物半導体層上に形成され、内壁が順テーパである第１開口部を有する第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成され、内壁が逆テーパである第２開口部を有する第２窒化シリコン膜と、前記第１開口部の内部に露出した前記窒化物半導体層の表面全面を覆って形成されたゲート電極と、を備え、前記ゲート電極の側壁は、前記第１窒化シリコン膜の前記第２窒化シリコン膜側の面と前記第２窒化シリコン膜の前記第１窒化シリコン膜側の面との境界から空隙をもって離間してなることを特徴とする半導体装置である。
上記構成において、前記第１窒化シリコン膜と前記第２窒化シリコン膜との間には第３開口部を有する絶縁膜がさらに介在してなり、前記ゲート電極の側壁は、さらに前記第３開口部の内壁から空隙を持って離間してなる構成とすることができる。
上記構成において、前記ゲート電極は、前記第１窒化シリコン膜の下側の内壁と接して形成されてなる構成とすることができる。
上記構成において、前記ゲート電極は、下地となる第１金属層と、前記第１金属層上に形成された前記第１金属層より低抵抗の第２金属層と、を含み、前記第１金属層は、前記窒化物半導体層上に設けられた前記第１金属層とは離間して、前記第２窒化シリコン膜上にも形成されてなる構成とすることができる。
上記構成において、前記絶縁膜は、窒化シリコンあるいは酸化シリコンである構成とすることができる。
上記構成において、前記第１金属層はニッケルを含み、前記第２金属層は金である構成とすることができる。
上記構成において、前記第１金属層はニッケルおよびその上に形成されたパラジウムからなる構成とすることができる。
本発明は、窒化物半導体層上に第１窒化シリコン膜を形成する工程と、前記第１窒化シリコン膜上に、前記第１窒化シリコン膜よりエッチングレートが大きい第２窒化シリコン膜を形成する工程と、前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングし、前記第１窒化シリコン膜に第１開口部を、前記第２窒化シリコン膜に第２開口部をそれぞれ形成する工程と、前記窒化物半導体層上の前記第１開口部および前記第２開口部内にゲート電極を形成する工程と、を備え、前記ゲート電極を形成する工程は、前記ゲート電極が前記第１開口内に露出する前記窒化物半導体層全面を覆い、且つ、前記ゲート電極の側壁が、前記第１窒化シリコン膜の前記第２窒化シリコン膜側の面と前記第２窒化シリコン膜の前記第１窒化シリコン膜側の面との境界から空隙をもって離間して形成される構成とすることができる。
上記構成において、前記第１窒化シリコン膜を形成する工程は、前記第１窒化シリコン膜に熱処理を行うことで、前記第１窒化シリコン膜のエッチングレートを前記第２窒化シリコン膜より小さくする工程を含む構成とすることができる。
上記構成において、前記第１窒化シリコン膜と前記第２窒化シリコン膜との間に第３開口部を有する絶縁膜を形成する工程をさらに有し、前記ゲート電極の側壁は、前記第３開口部の内壁から空隙を持って離間してなる構成とすることができる。
上記構成において、前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングする工程は、前記窒化物半導体層に対し順テーパ形状を有する前記第１開口部を前記第１窒化シリコン膜に形成する工程、且つ前記窒化物半導体層に対し逆テーパ形状を有する前記第２開口部を前記第２窒化シリコン膜に形成する工程を含む構成とすることができる。
本発明によれば、窒化シリコン膜の開口部におけるゲート電極との接触を抑制することで、装置の特性及び信頼性の低下を抑制することができる。
図１（ａ）〜図２（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面模式図である。最初に、図１（ａ）に示すように、基板１０上に窒化物半導体層１２を形成する。基板１０には、例えば（０００１）主面を有するＳｉＣ基板を用いることができる。窒化物半導体層１２は、核形成層１４、電子走行層１６、電子供給層１８、及びキャップ層２０が順に積層されて形成されている。核形成層１４には、例えば厚さが３００ｎｍの窒化アルミニウム（ＡｌＮ）を用いることができる。電子走行層１６には、例えば厚さが１０００ｎｍのノンドープ窒化ガリウム（ＧａＮ）を用いることができる。電子供給層１８には、例えば厚さが２０ｎｍのｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）を用いることができる。キャップ層２０には、例えば厚さが５ｎｍのｎ型窒化ガリウム（ＧａＮ）を用いることができる。以下の工程図では、上記の積層体を窒化物半導体層１２としてまとめて示し、各層の図示は省略する。
次に、図１（ｂ）に示すように、窒化物半導体層１２上に第１窒化シリコン膜２２（ＳｉＮ）を形成する。第１窒化シリコン膜２２は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができ、その厚みは例えば２０ｎｍとすることができる。その後、第１窒化シリコン膜２２上に第１レジスト２４を形成し、オーミック電極（ソース電極及びドレイン電極）の形状に合わせてパターニングする。第１レジスト２４には、例えばフォトレジストを用い、パターニングは露光により行うことができる。
次に、図１（ｃ）に示すように、第１レジスト２４をマスクとして第１窒化シリコン膜２２をエッチングし、窒化物半導体層１２を露出させる。その後、第１レジスト２４をリフトオフし、改めて窒化物半導体層１２上に第２レジスト２６及び第３レジスト２８を形成・パターニングする。このとき、第２レジスト２６は、その上面の位置がオーミック電極の形成位置より上になるようにする。また、第３レジスト２８の外周部は、第２レジスト２６の外周部からはみ出るようにする。その後、第２レジスト２６及び第３レジスト２８をマスクとして、窒化物半導体層１２上にオーミック電極３０を形成する。形成されたオーミック電極３０のうち、一方がソース電極、他方がドレイン電極となる。オーミック電極３０には、例えば厚み１０ｎｍのチタン（Ｔｉ）上に、厚さ３００ｎｍのアルミニウム（Ａｌ）が積層された金属層を用いることができる。また、上記チタンの代わりに、厚さ１０ｎｍのタンタル（Ｔａ）を用いてもよい。オーミック電極３０の形成は、例えば蒸着法により行うことができる。
次に、図１（ｄ）に示すように、第２レジスト２６及び第３レジスト２８をリフトオフする。次に、図１（ｅ）に示すように、第１窒化シリコン膜２２及びオーミック電極３０上に、第２窒化シリコン膜３１（ＳｉＮ）を形成する。第２窒化シリコン膜３１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができ、その厚みは例えば４０ｎｍとすることができる。その後、第２窒化シリコン膜３１上に第４レジスト３２を形成し、オーミック電極３０間の開口部に第４レジスト３２が残るようにパターニングする。
ここで、第２窒化シリコン膜３１には、第１窒化シリコン膜２２に比べてエッチングレートの大きい窒化シリコン膜を用いる。本実施例では、第２窒化シリコン膜３１に、第１窒化シリコン膜２２に比べて低緻密な膜を用いる。そのための方法としては、例えば、第１窒化シリコン膜２２の形成後に、第１窒化シリコン膜２２に熱処理（アニール）を施して高緻密化させる方法がある。アニールの温度は、例えば５００℃とすることができ、本実施例では第１窒化シリコン膜２２とオーミック電極３０を同時にアニールする。なお、第１窒化シリコン膜２２とオーミック電極３０のアニール工程は、別々に行ってもよい。また、アニールの温度は、３００℃〜７００℃の範囲内であることが好ましく、４００℃〜６００℃の範囲内であることが更に好ましい。上記のアニール工程により、第１窒化シリコン膜２２のエッチングレートを、第２窒化シリコン膜３１のエッチングレートに比べて小さくすることができる。
次に、図２（ａ）に示すように、第４レジスト３２をマスクとして第２窒化シリコン膜３１をエッチングする。このとき、第２窒化シリコン膜３１が、オーミック電極３０の間の開口部における第１窒化シリコン膜２２上に延在するようにエッチングを行う。エッチングの完了後、第４レジスト３２を剥離する。
次に、図２（ｂ）に示すように、第２窒化シリコン膜３１及びオーミック電極３０上に、第５レジスト３４を形成し、ゲート電極の形成位置に合わせて開口部３５の形成（パターニング）を行う。このとき、後述の工程において第２窒化シリコン膜３１に逆テーパ形状の開口部を形成しやすくするため、開口部３５の形状は、表面側から反対側（基板１０側）に向かって広がるテーパ形状となるようにすることが好ましい。
その後、第５レジスト３４をマスクとして、第２窒化シリコン膜３１及び第１窒化シリコン膜２２をエッチングし、窒化物半導体層１２を露出させる。当該エッチング工程は、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）または誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）方式によるドライエッチングを採用することができる。具体的に、エッチングガスとしては、ＳＦ６、ＣＨＦ３、及びＣＨ４のうち少なくとも１つ以上を用いることができる。
上記工程により、第１窒化シリコン膜２２には第１開口部３６が、第２窒化シリコン膜３１には第２開口部３８が、それぞれのエッチングレートに応じて形成される。このとき、第１窒化シリコン膜２２は高緻密な膜であることから、第１開口部３６は窒化物半導体層１２側から反対側に向かって広がるテーパ形状（以下、「順テーパ形状」と称する）となる。また、第２窒化シリコン膜３１は低緻密な膜であることから、下部領域が大きくエッチングされ、第２開口部３８は窒化物半導体層１２側から反対側に向かって狭まるテーパ形状（以下、「逆テーパ形状」と称する）となる。エッチング工程は、第２窒化シリコン膜３１が逆テーパ形状となる条件で行うのであれば、上記以外の方法を用いてもよい。
次に、図２（ｃ）に示すように、第５レジスト３４を剥離する。その後、第２窒化シリコン膜３１及びオーミック電極３０上に、第６レジスト４０及び第７レジスト４２を形成し、ゲート電極の形成位置に合わせてパターニングを行う。このとき、第７レジスト４２（上層）の開口部は、第６レジスト４０（下層）の開口部より小さくなるようにする。その後、第６レジスト４０及び第７レジスト４２をマスクとして、ゲート電極４４の形成を行う。ゲート電極４４は、高抵抗で下地となる第１金属層４６上に、低抵抗の第２金属層４８を順に積層して形成する。第１金属層４６には、例えばニッケル（Ｎｉ）及びその上に形成されたパラジウム（Ｐｄ）を用いることができ、その厚さは例えば厚さ５０ｎｍとすることができる。第２金属層４８には、例えば厚さ４００ｎｍの金（Ａｕ）を用いることができる。
次に、図２（ｄ）に示すように、第６レジスト４０及び第７レジスト４２をリフトオフする。以上の工程により、実施例１に係る半導体装置１００が完成する。半導体装置１００では、基板１０に窒化物半導体層１２が形成され、窒化物半導体層１２上はソース電極及びドレイン電極となるオーミック電極が直接形成されている。また、オーミック電極３０の間の開口部には、２層の窒化シリコン膜（第１窒化シリコン膜２２及び第２窒化シリコン膜３１）が形成され、当該窒化シリコン膜に形成された開口部（第１開口部３６及び第２開口部３８には）に、ゲート電極４４が形成されている。ゲート電極４４は、窒化物半導体層１２に接し、上記開口部を介して第２窒化物半導体層１２の表面に至るまで形成されている。本実施例では、ゲート電極４４の表面が、第２窒化シリコン膜３１の表面から突出して盛り上がった形状となっている。
次に、図３を用い、実施例１に係る半導体装置に特有の効果について説明する。
図３（ａ）は、実施例１に係る半導体装置におけるゲート電極部分の詳細な構成を示す断面模式図である。図３（ｂ）及び図３（ｃ）は、それぞれ比較例に係る半導体装置を示す図である。３つの図は、基板１０、窒化物半導体層１２、及びオーミック電極３０については構成が共通しており、窒化シリコン膜及びゲート電極の構成が異なっている。
図３（ｂ）に示すように、第１の比較例では、窒化シリコン膜８０が単層であり、且つ開口部の形状が窒化物半導体層１２側から反対側に向かって広がる順テーパ形状となっている。このため、ゲート電極４４の第１金属層４６が、窒化シリコン膜８０における開口部の側壁に付着し、且つ窒化物半導体層１２上の第１金属層４６と窒化シリコン膜８０上の第１金属層４６とが接続されている。その結果、窒化シリコン膜８０の側壁部に付着した高抵抗の第１金属層４６により、寄生容量が付着し、ＨＥＭＴの特性が変化してしまう場合がある。また、第２金属層４８に用いられる金（Ａｕ）との間でＡｕＳｉ共晶が発生し、信頼性が低下してしまう場合がある。更に、ゲート電極４４と窒化シリコン膜８０とで熱膨張率が異なるため、両者が接触することでゲート近傍に大きなストレスが加わり、ＨＥＭＴの特性が変化してしまう場合がある。
図３（ｃ）に示すように、第２の比較例では、窒化シリコン膜８２が単層であり、且つ開口部の形状が窒化物半導体層１２側から反対側に向かって狭まる逆テーパ形状となっている。本構成では、窒化シリコン膜８２の側壁に対する第１金属層４６の付着は抑制できるが、第１金属層４６が窒化物半導体層１２の表面全体を覆うことができず、窒化物半導体層１２の表面が露出してしまっている（符号８４）
これに対し、図３（ａ）に示す実施例１の半導体装置１００では、窒化シリコン膜が２層構造（第１窒化シリコン膜２２及び第２窒化シリコン膜３１）となっている。そして、下層（第１窒化シリコン膜２２）の開口部（第１開口部３６）は、窒化物半導体層１２側から反対側に向かって広がる順テーパ形状となっており、上層（第２窒化シリコン膜３１）の開口部（第２開口部３８）は、窒化物半導体層１２側から反対側に向かって狭まる逆テーパ形状となっている。そして、ゲート電極４４は、第１開口部３６及び第２開口部３８のそれぞれにおいて、第１窒化シリコン膜２２及び第２窒化シリコン膜３１の側壁と、空隙５０を介して離間している。換言すれば、ゲート電極４４の側壁は、第１窒化シリコン膜２２における第２窒化シリコン膜３１側の面と、第２窒化シリコン膜３１における第１窒化シリコン膜２２側の面との境界から、空隙５０をもって離間した構成となっている。このため、比較例１と比べて、窒化シリコン膜の側壁に対するゲート電極（下地層）の付着が抑制され、当該付着に伴う上記の弊害を抑制することができる。その結果、ＨＥＭＴの特性及び信頼性を向上させることができる。
また、実施例１に係る半導体装置１００によれば、窒化物半導体層１２上の第１金属層４６と、第２窒化シリコン膜３１上の第１金属層４６とが分離している。これにより、低抵抗の第２金属層４８が高抵抗の第１金属層４６との反応により高抵抗化することを抑制し、ＨＥＭＴの特性及び信頼性の低下をより効果的に抑制することができる。
また、実施例１に係る半導体装置１００によれば、第１開口部３６の形状が、上側（窒化物半導体層１２の反対側）から見て順テーパ形状となっているため、窒化物半導体層１２の表面を覆うようにゲート電極４４（第１金属層４６）を形成することが可能である。換言すれば、ゲート電極４４は、第１窒化シリコン膜２２の下側の内壁と接して形成されている。このため、比較例２に比べ、窒化物半導体層１２の露出に伴う信頼性の低下を抑制することができる。
以上のように、実施例１に係る半導体装置１００によれば、ＨＥＭＴの特性及び信頼性の低下を抑制することができる。なお、本実施例では、ゲート電極４４が第１窒化シリコン膜２２及び第２窒化シリコン膜３１の側壁と接触していない例について説明したが、仮にゲート電極が側壁の一部と接触していたとしても、ゲート電極と側壁との間に離間している部分があれば、その分だけ両者の接触に伴う特性変化及び信頼性の低下を抑制することが可能である。
実施例１に係る半導体装置１００では、第１窒化シリコン膜２２に高緻密の膜を、第２窒化シリコン膜３１に低緻密の膜を用い、ドライエッチングによりエッチングを行った。これにより、第１窒化シリコン膜２２の第１開口部３６を順テーパ形状とし、第２窒化シリコン膜３１の第２開口部３８を逆テーパ形状とすることができる。第２窒化シリコン膜３１を逆テーパ形状とするには、前述のように、ＳＦ６、ＣＨＦ３、及びＣＨ４等のエッチングガスを用いることが効果的である。また、ＣＨＦ３のようにＨＦを含むガス用いる場合には、ガス圧を大きくすることで、第２窒化シリコン膜３１へのＣＦのデポジットを増大させ、更に逆テーパ形状を形成しやすくすることができる。また、ゲート長が短く開口部の長さが小さい場合は、ＳＦ６単体で逆テーパ形状のエッチングを行うことも可能である。なお、実施例１では、第１窒化シリコン膜２２の厚みを２０ｎｍ、第２窒化シリコン膜３１の厚みを４０ｎｍとしたが、これらは１０ｎｍ〜１００ｎｍの範囲で任意に変更することが可能である。
また、図４は、実施例１の変形例に係る半導体装置の構成を示す図である。実施例１（図３（ａ））と共通する構成には同一の符号を付し、詳細な説明を省略する。図４に示すように、本変形例では、ゲート電極４４と窒化シリコン膜（２２、３１）との間の空隙５０が、第２窒化シリコン膜３１の上方まで突出している（突出部分を空隙５２とする）。これにより、第２窒化シリコン膜３１上の第１金属層４６の一部が、空隙５０と連続する空隙５２を介して、第２金属層４８と離間した構成となっている。本構成によれば、空隙５２の存在により、ゲート電極４４と窒化シリコン膜（２２、３１）との間のストレスを緩和することが出来るため、ＨＥＭＴの特性及び信頼性の低下を更に抑制することができる。
この構造において、第１窒化シリコン膜２２および第２窒化シリコン膜３１をエッチングし（図２（ｂ））、窒化物半導体層１２を露出させる時のＩＣＰを用いたエッチング条件は、以下の条件で行うことができる。ＳＦ６：ＣＨＦ３＝４０：５ｓｃｃｍ、圧力１Ｐａ、ｐｏｗｅｒ＝１００Ｗ、バイアス＝１０Ｗ。
実施例２は、２層構造の窒化シリコン膜の代わりに３層構造の絶縁膜を用いた例である。
図５（ａ）〜図５（ｃ）は、実施例２に係る半導体装置の製造工程を示す断面模式図である。実施例１と共通する部分については同一の符合を付し、詳細な説明を省略する。
最初に、図５（ａ）に示すように、基板１０上に窒化物半導体層１２を形成し、その上に第１窒化シリコン膜２２を形成する。次に、図５（ｂ）に示すように、第１窒化シリコン膜２２上に、絶縁膜５４を形成する。絶縁膜５４は、第１窒化シリコン膜２２及び後述の第２窒化シリコン膜３３よりも、低緻密かつ低屈折率の膜とする。絶縁膜５４には、例えば厚さ４０ｎｍの窒化シリコン（ＳｉＮ）膜を用いることができるが、これ以外にも酸化シリコン膜（ＳｉＯ２）膜等を用いることが可能である。
次に、図５（ｃ）に示すように、絶縁膜５４上に第２窒化シリコン膜３３を形成する。次に、図５（ｄ）に示すように、第２窒化シリコン膜３３上に第１レジスト２４を形成・パターニングする。その後、第１レジスト２４をマスクとして、第２窒化シリコン膜３３、絶縁膜５４、第１窒化シリコン膜２２をそれぞれエッチングし、窒化物半導体層１２の表面を露出させる。なお、実施例２における第２窒化シリコン膜３３は、実施例１の第２窒化シリコン膜３１とは膜の仕様が異なるため、異なる符号を用いることとする。具体的に、実施例１の第２窒化シリコン膜３１は、第１窒化シリコン膜２２に比べ低緻密であることが条件であったが、実施例２の第２窒化シリコン膜３３は、絶縁膜５４に比べ高緻密であることが条件となっている。
次に、図６（ａ）に示すように、第１レジスト２４を剥離し、第２レジスト２６及び第３レジスト２８を形成・パターニングする。その後、第２レジスト２６及び第３レジスト２８をマスクとして、オーミック電極３０の形成を行う。次に、図６（ｂ）に示すように、第２レジスト２６及び第３レジスト２８をリフトオフし、オーミック電極３０をアニール処理する。
次に、図６（ｃ）に示すように、第２窒化シリコン膜３３及びオーミック電極３０上に第４レジスト３２を形成し、ゲート電極の形成位置に合わせてパターニングする。その後、第４レジスト３２をマスクとして、第２窒化シリコン膜３３、絶縁膜５４、第１窒化シリコン膜２２をそれぞれエッチングし、窒化物半導体層１２の表面を露出させる。当該工程により、第１窒化シリコン膜２２には第１開口部３６が、第２窒化シリコン膜３３には第２開口部３８が、絶縁膜５４には第３開口部５６が、それぞれ形成される。このとき、第１開口部３６は、窒化物半導体層１２側から反対側に向かって広がるテーパ形状となり、第２開口部３８は、窒化物半導体層１２側から反対側に向かって狭まるテーパ形状となる。上記のエッチング工程は、例えば反応性イオンエッチング（ＲＩＥ）によるドライエッチングを採用することができる。具体的には、例えばエッチングガスとしてＳＦ６（ガス流量：４０ＳＣＣＭ）及びＣＨＦ３（ガス流量：５ＳＣＣＭ）を用い、圧力は２Ｐａ、パワーは１００Ｗとすることができる。
次に、図７（ａ）に示すように、第４レジスト３２を剥離する。続いて、第２窒化シリコン膜３３及びオーミック電極３０上に、第５レジスト３４及び第６レジスト４０を形成し、ゲート電極の形成位置に合わせてパターニングする。このとき、第６レジスト４０の開口部が、第５レジスト３４の開口部より小さくなるようにする。その後、第５レジスト３４及び第６レジスト４０をマスクとして、ゲート電極４４を形成する。ゲート電極４４は、実施例１と同じく、下地となる高抵抗の第１金属層４６上に、低抵抗の第２金属層４８が積層された構成とする。
次に、図７（ｂ）に示すように、第５レジスト３４及び第６レジスト４０をリフトオフする。以上の工程により、実施例２に係る半導体装置１１０が完成する。半導体装置１１０では、基板１０に窒化物半導体層１２が形成され、窒化物半導体層１２上はソース電極及びドレイン電極となるオーミック電極が直接形成されている。また、オーミック電極３０の間の開口部には、３層の絶縁膜（第１窒化シリコン膜２２、絶縁膜５４、及び第２窒化シリコン膜３３）が形成され、当該絶縁膜に形成された開口部（第１開口部３６、第２開口部３８、及び第３開口部５６）には、ゲート電極４４が形成されている。ゲート電極４４は、窒化物半導体層１２に接し、上記開口部を介して第２窒化物半導体層１２の表面に至るまで形成されている。本実施例では、ゲート電極４４の表面が、第２窒化シリコン膜３３の表面から突出して盛り上がった形状となっている。
図８は、実施例２に係る半導体装置におけるゲート電極部分の詳細な構成を示す断面模式図である。実施例１と同様に、下側の窒化シリコン膜（第１窒化シリコン膜２２）の開口部（第１開口部３６）の形状は順テーパ形状、上側の窒化シリコン膜（第２窒化シリコン膜３３）の開口部（第２開口部３８）の形状は逆テーパ形状となっている。そして、ゲート電極４４は、各絶縁膜の開口部（第１開口部３６、第２開口部３８、及び第３開口部５６）において、各絶縁膜の側壁と空隙５０を隔てて離間している。本構成によれば、窒化物半導体層１２上の絶縁膜（２２、３１、５４）の開口部（３６、３８、５６）における、ゲート電極４４と絶縁膜との接触を抑制することにより、ＨＥＭＴの特性及び信頼性の低下を抑制することができる。
また、実施例２に係る半導体装置１１０によれば、第１開口部３６が順テーパ形状となっているため、ゲート電極４４が窒化物半導体層１２の表面全体を覆うように電極の形成を行うことが可能である。これにより、実施例１と同様に、窒化物半導体層１２の露出を抑制することができる。
次に、実施例２の変形例に係る半導体装置について説明する。
図９は、実施例２の第１変形例に係る半導体装置１１０ａの構成を示す図である。半導体装置１１０ａでは、ゲート電極４４と絶縁膜（２２、３１、５４）の側壁との間の空隙５０が、第２窒化シリコン膜３３の上方まで延長（突出）しており、第２窒化シリコン膜３３上の第１金属層４６の一部が第２金属層４８と離間している。換言すれば、第２窒化シリコン膜３３上の第１金属層４６の一部は、空隙５２を介して第２金属層４８と離間しており、当該空隙５２はゲート電極４４と窒化シリコン膜（２２、３１）との間の空隙５０と連続している。これにより、ゲート電極４４と窒化シリコン膜（２２、３１）との間のストレスを緩和し、ＨＥＭＴの特性及び信頼性の低下を更に抑制することができる。
実施例２では、等方性のドライエッチングを用いて絶縁膜（２２、３１、５４）のエッチングを行ったが、異方性のエッチングを用いることも可能である。以下、この点について説明する。
図１０は、実施例２の第２変形例に係る半導体装置の製造工程を示す断面模式図であり、図６（ｂ）〜（ｃ）に示す絶縁膜（２２、３１、５４）のエッチング工程に代わるものである。最初に、図１０（ａ）に示す状態から、図１０（ｂ）に示すように、第２窒化シリコン膜３３及びオーミック電極３０上に、第４レジスト３２の形成・パターニングを行う。その後、図１０（ｂ）に示すように、第４レジスト３２をマスクとして、第２窒化シリコン膜３３、絶縁膜５４、第１窒化シリコン膜２２をそれぞれエッチングし、窒化物半導体層１２の表面を露出させる。当該工程により、第１窒化シリコン膜２２には第１開口部３６が、第２窒化シリコン膜３３には第２開口部３８が、絶縁膜５４には第３開口部５６が、それぞれ形成される。このとき、第１開口部３６、第２開口部３８、及び第３開口部５６は全て同一形状となり、開口部の側壁は垂直となる。上記のエッチング工程は、例えば誘導結合プラズマ（ＩＣＰ）方式によるドライエッチングを採用することができる。具体的には、例えばエッチングガスとしてＳＦ６（ガス流量：４０ＳＣＣＭ）及びＣＨＦ３（ガス流量：５ＳＣＣＭ）を用い、圧力は０．５Ｐａ、アンテナパワーは１００Ｗ、バイアスパワーは１０Ｗとすることができる。
次に、図１０（ｃ）に示すように、第１開口部３６〜第３開口部５６に対し更にエッチングを行い、第１開口部３６を順テーパ形状、第２開口部３８を逆テーパ形状とする。上記のエッチング工程は、例えばウェットエッチングにより行うことができる。具体的には、例えばエッチャントとしてフッ化アンモニウムを用い、３０秒間のエッチングを施す。このとき、絶縁膜５４のエッチングレートが、第１窒化シリコン膜２２及び第２窒化シリコン膜３３のエッチングレートより大きくなるように、予め絶縁膜５４の材料選択を行っておく。例えば、絶縁膜５４にＳｉＯ２を用いることで、上記の条件（エッチングレート：ＳｉＮ＜ＳｉＯ２）を達成することができる。
次に、図１０（ｄ）に示すように、第４レジスト３２を剥離する。その後は、実施例２の図７（ａ）以降と同様に、ゲート電極４４の形成を行う。以上のように、第２変形例に係る方法でも、実施例２と同様の形状の開口部を形成することが可能である。
実施例２では、低緻密且つ低屈折率の絶縁膜５４を、高緻密且つ高屈折率の第１窒化シリコン膜２２及び第２窒化シリコン膜３３で上下から挟み込む構成とした。これにより、エッチング時における開口部の形状を、下層（第１窒化シリコン膜２２）が順テーパ形状、上層（第２窒化シリコン膜３３）が逆テーパ形状となるようにすることができる。緻密性及び屈折率を変化させる方法としては、前述のように窒化シリコン膜に熱処理を施す方法がある。また、成膜条件を様々に変更することによっても、窒化シリコン膜及び絶縁膜の緻密性・屈折率を変化させることができる。
ここで、窒化シリコン膜における屈折率が大きくなると、窒化シリコン膜のシリコン組成比率は大きくなる。例えば、屈折率が１．８〜２．１の窒化シリコン膜の組成比Ｓｉ／Ｎは、化学量論的な値０．７５となるが、屈折率が２．２以上の窒化シリコン膜はシリコンが過剰な膜（シリコンリッチ膜）となり、高緻密となる。従って、実施例２において高屈折率となる第１窒化シリコン膜２２及び第２窒化シリコン膜３３の屈折率は、２．３以上が好ましく、２．３５以上がより好ましい。また、第１窒化シリコン膜２２及び第２窒化シリコン膜３３の屈折率は、アモルファス状とならない程度以下であることが好ましく、例えば２．８５以下が好ましく、２．６以下がより好ましい。一方、低屈折率となる絶縁膜５４の屈折率は、化学量論的な組成であることが好ましく、例えば、１．８以上且つ２．１以下が好ましい。また、１．８５以上且つ２．０５以下がより好ましい。
実施例２における高屈折率の窒化シリコン膜２２及び３１は、例えば次の成膜条件により生成することができる。
成膜装置：平行平板型プラズマＣＶＤ装置
基板温度：２５０℃〜３５０℃
成膜ガス：ＳｉＨ４、Ｎ２、Ｈｅ、ＮＨ３
ガス流量：ＳｉＨ４：３〜６ｓｃｃｍ、Ｎ２：２００〜６００ｓｃｃｍ、Ｈｅ：５００〜９００ｓｃｃｍ、ＮＨ３ ０〜８ｓｃｃｍ
圧力：０．８〜１．０Ｔｏｒｒ
パワー：２５〜７５Ｗａｔｔｓ
成膜装置：平行平板型プラズマＣＶＤ装置
基板温度：２５０℃〜３５０℃
成膜ガス：ＳｉＨ４、Ｎ２、Ｈｅ、ＮＨ３
ガス流量：ＳｉＨ４：３〜６ｓｃｃｍ、Ｎ２：２００〜６００ｓｃｃｍ、Ｈｅ：５００〜９００ｓｃｃｍ、ＮＨ３ ０〜８ｓｃｃｍ
圧力：０．８〜１．０Ｔｏｒｒ
パワー：２５〜７５Ｗａｔｔｓ
一方、低屈折率の絶縁膜５４は、例えば次の成膜条件により生成することができる。
成膜装置：平行平板型プラズマＣＶＤ装置
基板温度：２５０℃〜３５０℃
成膜ガス：ＳｉＨ４、Ｎ２、Ｈｅ、ＮＨ３
ガス流量：ＳｉＨ４：１〜４ｓｃｃｍ、Ｎ２：２００〜６００ｓｃｃｍ、Ｈｅ：９００〜１１００ｓｃｃｍ、ＮＨ３ ４〜１０ｓｃｃｍ
圧力：０．８〜１．０Ｔｏｒｒ
パワー：２５〜７５Ｗａｔｔｓ
成膜装置：平行平板型プラズマＣＶＤ装置
基板温度：２５０℃〜３５０℃
成膜ガス：ＳｉＨ４、Ｎ２、Ｈｅ、ＮＨ３
ガス流量：ＳｉＨ４：１〜４ｓｃｃｍ、Ｎ２：２００〜６００ｓｃｃｍ、Ｈｅ：９００〜１１００ｓｃｃｍ、ＮＨ３ ４〜１０ｓｃｃｍ
圧力：０．８〜１．０Ｔｏｒｒ
パワー：２５〜７５Ｗａｔｔｓ
実施例１〜２では、基板１０としてＳｉＣを用いたが、他にもＳｉ、ＧａＮ、サファイア等を用いることができる。また、第２窒化物半導体層１２としてＧａＮ、ＡｌＧａＮ等を用いたが、他にもＩｎＮ、ＡｌＮ、ＡｌＩｎＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ 窒化物半導体層
１４ 核形成層
１６ 電子走行層
１８ 電子供給層
２０ キャップ層
２２ 第１窒化シリコン膜
２４ 第１レジスト
２６ 第２レジスト
２８ 第３レジスト
３０ オーミック電極
３１ 第２窒化シリコン膜（実施例１）
３２ 第４レジスト
３３ 第２窒化シリコン膜（実施例２）
３４ 第５レジスト
３５ 開口部
３６ 第１開口部
３８ 第２開口部
４０ 第６レジスト
４２ 第７レジスト
４４ ゲート電極
４６ 第１金属層
４８ 第２金属層
５０ 空隙
５２ 空隙
５４ 絶縁膜
５６ 第３開口部
１００ 半導体装置
１１０ 半導体装置
１２ 窒化物半導体層
１４ 核形成層
１６ 電子走行層
１８ 電子供給層
２０ キャップ層
２２ 第１窒化シリコン膜
２４ 第１レジスト
２６ 第２レジスト
２８ 第３レジスト
３０ オーミック電極
３１ 第２窒化シリコン膜（実施例１）
３２ 第４レジスト
３３ 第２窒化シリコン膜（実施例２）
３４ 第５レジスト
３５ 開口部
３６ 第１開口部
３８ 第２開口部
４０ 第６レジスト
４２ 第７レジスト
４４ ゲート電極
４６ 第１金属層
４８ 第２金属層
５０ 空隙
５２ 空隙
５４ 絶縁膜
５６ 第３開口部
１００ 半導体装置
１１０ 半導体装置
Claims (11)
- 窒化物半導体層と、
前記窒化物半導体層上に形成され、内壁が順テーパである第１開口部を有する第１窒化シリコン膜と、
前記第１窒化シリコン膜上に形成され、内壁が逆テーパである第２開口部を有する第２窒化シリコン膜と、
前記第１開口部の内部に露出した前記窒化物半導体層の表面全面を覆って形成されたゲート電極と、を備え、
前記ゲート電極の側壁は、前記第１窒化シリコン膜の前記第２窒化シリコン膜側の面と前記第２窒化シリコン膜の前記第１窒化シリコン膜側の面との境界から空隙をもって離間してなることを特徴とする半導体装置。 - 前記第１窒化シリコン膜と前記第２窒化シリコン膜との間には第３開口部を有する絶縁膜がさらに介在してなり、前記ゲート電極の側壁は、さらに前記第３開口部の内壁から空隙を持って離間してなることを特徴とする請求項１記載の半導体装置。
- 前記ゲート電極は、前記第１窒化シリコン膜の下側の内壁と接して形成されてなることを特徴とする請求項１または２に記載の半導体装置。
- 前記ゲート電極は、下地となる第１金属層と、前記第１金属層上に形成された前記第１金属層より低抵抗の第２金属層と、を含み、
前記第１金属層は、前記窒化物半導体層上に設けられた前記第１金属層とは離間して、前記第２窒化シリコン膜上にも形成されてなることを特徴とする請求項１または２に記載の半導体装置。 - 前記絶縁膜は、窒化シリコンあるいは酸化シリコンであることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
- 前記第１金属層はニッケルを含み、前記第２金属層は金であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- 前記第１金属層はニッケルおよびその上に形成されたパラジウムからなることを特徴とする請求項６に記載の半導体装置。
- 窒化物半導体層上に第１窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜上に、前記第１窒化シリコン膜よりエッチングレートが大きい第２窒化シリコン膜を形成する工程と、
前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングし、前記第１窒化シリコン膜に第１開口部を、前記第２窒化シリコン膜に第２開口部をそれぞれ形成する工程と、
前記窒化物半導体層上の前記第１開口部および前記第２開口部内にゲート電極を形成する工程と、を備え、
前記ゲート電極を形成する工程は、前記ゲート電極が前記第１開口内に露出する前記窒化物半導体層全面を覆い、且つ、前記ゲート電極の側壁が、前記第１窒化シリコン膜の前記第２窒化シリコン膜側の面と前記第２窒化シリコン膜の前記第１窒化シリコン膜側の面との境界から空隙をもって離間して形成されることを特徴とする半導体装置の製造方法。 - 前記第１窒化シリコン膜を形成する工程は、前記第１窒化シリコン膜に熱処理を行うことで、前記第１窒化シリコン膜のエッチングレートを前記第２窒化シリコン膜より小さくする工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記第１窒化シリコン膜と前記第２窒化シリコン膜との間に第３開口部を有する絶縁膜を形成する工程をさらに有し、前記ゲート電極の側壁は、前記第３開口部の内壁から空隙を持って離間してなることを特徴とする請求項８記載の半導体装置の製造方法。
- 前記第１窒化シリコン膜及び前記第２窒化シリコン膜をエッチングする工程は、
前記窒化物半導体層に対し順テーパ形状を有する前記第１開口部を前記第１窒化シリコン膜に形成する工程、且つ前記窒化物半導体層に対し逆テーパ形状を有する前記第２開口部を前記第２窒化シリコン膜に形成する工程を含むことを特徴とする請求項８〜１０に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013074629A JP2014199864A (ja) | 2013-03-29 | 2013-03-29 | 半導体装置及びその製造方法 |
| US14/226,454 US9123792B2 (en) | 2013-03-29 | 2014-03-26 | Semiconductor device and method for manufacturing the same |
| US14/808,670 US9484446B2 (en) | 2013-03-29 | 2015-07-24 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013074629A JP2014199864A (ja) | 2013-03-29 | 2013-03-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014199864A true JP2014199864A (ja) | 2014-10-23 |
Family
ID=51619979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013074629A Pending JP2014199864A (ja) | 2013-03-29 | 2013-03-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9123792B2 (ja) |
| JP (1) | JP2014199864A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019517142A (ja) * | 2016-05-17 | 2019-06-20 | アメリカ合衆国 | ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタのダメージフリープラズマＣＶＤパッシベーション |
| CN110120347A (zh) * | 2018-02-05 | 2019-08-13 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| JP2019135745A (ja) * | 2018-02-05 | 2019-08-15 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JP2019145605A (ja) * | 2018-02-19 | 2019-08-29 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2020013964A (ja) * | 2018-07-20 | 2020-01-23 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| WO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014199864A (ja) * | 2013-03-29 | 2014-10-23 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及びその製造方法 |
| JP2015170824A (ja) * | 2014-03-10 | 2015-09-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9786770B1 (en) * | 2016-10-06 | 2017-10-10 | Nxp Usa, Inc. | Semiconductor device structure with non planar slide wall |
| JP7143660B2 (ja) * | 2018-07-18 | 2022-09-29 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371871B2 (ja) * | 1999-11-16 | 2003-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE10304722A1 (de) * | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US7923198B2 (en) * | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
| JP2005302916A (ja) | 2004-04-09 | 2005-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| KR100620393B1 (ko) * | 2005-11-03 | 2006-09-06 | 한국전자통신연구원 | 전계효과 트랜지스터 및 그의 제조 방법 |
| DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| JP5114947B2 (ja) * | 2006-12-28 | 2013-01-09 | 富士通株式会社 | 窒化物半導体装置とその製造方法 |
| JP5186661B2 (ja) * | 2007-09-28 | 2013-04-17 | 富士通株式会社 | 化合物半導体装置 |
| JP4719210B2 (ja) * | 2007-12-28 | 2011-07-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5487613B2 (ja) * | 2008-12-19 | 2014-05-07 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5521447B2 (ja) * | 2009-09-07 | 2014-06-11 | 富士通株式会社 | 半導体装置の製造方法 |
| JP5685020B2 (ja) * | 2010-07-23 | 2015-03-18 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP5966301B2 (ja) * | 2011-09-29 | 2016-08-10 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5825018B2 (ja) * | 2011-09-29 | 2015-12-02 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2013089673A (ja) * | 2011-10-14 | 2013-05-13 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| KR101903509B1 (ko) * | 2012-07-11 | 2018-10-05 | 한국전자통신연구원 | 전계효과형 화합물반도체소자의 제조방법 |
| KR101736277B1 (ko) * | 2012-12-12 | 2017-05-17 | 한국전자통신연구원 | 전계 효과 트랜지스터 및 그 제조 방법 |
| JP2014199864A (ja) * | 2013-03-29 | 2014-10-23 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及びその製造方法 |
-
2013
- 2013-03-29 JP JP2013074629A patent/JP2014199864A/ja active Pending
-
2014
- 2014-03-26 US US14/226,454 patent/US9123792B2/en active Active
-
2015
- 2015-07-24 US US14/808,670 patent/US9484446B2/en active Active
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019517142A (ja) * | 2016-05-17 | 2019-06-20 | アメリカ合衆国 | ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタのダメージフリープラズマＣＶＤパッシベーション |
| CN110120347A (zh) * | 2018-02-05 | 2019-08-13 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| JP2019135745A (ja) * | 2018-02-05 | 2019-08-15 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| CN110120347B (zh) * | 2018-02-05 | 2023-11-17 | 住友电气工业株式会社 | 形成场效应晶体管的方法 |
| US11374098B2 (en) | 2018-02-19 | 2022-06-28 | Sumitomo Electric Industries, Ltd. | High electron mobility transistor including a gate electrode layer spaced apart from a silicon nitride film |
| JP6997002B2 (ja) | 2018-02-19 | 2022-01-17 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
| US11710773B2 (en) | 2018-02-19 | 2023-07-25 | Sumitomo Electric Industries, Ltd. | Process of forming a high electron mobility transistor including a gate electrode layer spaced apart from a silicon nitride film |
| JP2019145605A (ja) * | 2018-02-19 | 2019-08-29 | 住友電気工業株式会社 | 半導体装置及びその製造方法 |
| JP7067336B2 (ja) | 2018-07-20 | 2022-05-16 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| JP2020013964A (ja) * | 2018-07-20 | 2020-01-23 | 住友電気工業株式会社 | 半導体装置の製造方法 |
| WO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
| JPWO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 | ||
| JP7456449B2 (ja) | 2019-11-29 | 2024-03-27 | 日本電信電話株式会社 | 電界効果型トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9123792B2 (en) | 2015-09-01 |
| US20140291774A1 (en) | 2014-10-02 |
| US20150333138A1 (en) | 2015-11-19 |
| US9484446B2 (en) | 2016-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2014199864A (ja) | 半導体装置及びその製造方法 | |
| JP4845872B2 (ja) | Ｍｉｓ構造を有する半導体装置及びその製造方法 | |
| JP5724339B2 (ja) | 化合物半導体装置及びその製造方法 | |
| CN103579328B (zh) | 高电子迁移率晶体管及其制造方法 | |
| CN102810564B (zh) | 一种射频器件及其制作方法 | |
| JP5531432B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP2008288289A (ja) | 電界効果トランジスタとその製造方法 | |
| JP2009164339A (ja) | 電界効果トランジスタ | |
| TWI653742B (zh) | 半導體裝置與其之製造方法 | |
| TW201205806A (en) | Enhancement-mode high-electron-mobility transistor and the manufacturing method thereof | |
| JP5202877B2 (ja) | 半導体装置の製造方法 | |
| KR102208076B1 (ko) | 고전자 이동도 트랜지스터 및 그 제조방법 | |
| TW202025258A (zh) | 氮化鎵高電子移動率電晶體的閘極結構的製造方法 | |
| CN111312808B (zh) | 半导体装置及其制造方法 | |
| JP2008306026A (ja) | 半導体装置の製造方法 | |
| JP6171250B2 (ja) | 半導体装置 | |
| JP6981601B2 (ja) | 半導体装置の製造方法 | |
| JP5673501B2 (ja) | 化合物半導体装置 | |
| CN110690275A (zh) | 半导体装置及其制造方法 | |
| TWI673868B (zh) | 半導體裝置及其製造方法 | |
| JP5220904B2 (ja) | ＧａＮ系化合物半導体装置 | |
| TWI726316B (zh) | 高電子遷移率電晶體裝置及其製造方法 | |
| JP2016136547A (ja) | 電界効果トランジスタ | |
| JP6957982B2 (ja) | 半導体装置及びその製造方法 | |
| JP2010278150A (ja) | 化合物半導体装置及びその製造方法 |