JP2014199705A - 不揮発性半導体装置 - Google Patents

Abstract

【課題】性能を向上させた不揮発性半導体装置を提供する。【解決手段】実施形態の不揮発性記憶装置は、複数の第１配線と、複数の第２配線と、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルとを有するメモリセルアレイと、前記複数の記憶セルから選択記憶セルを選択し、前記選択記憶セルの抵抗状態を第１抵抗状態と前記第１抵抗状態と異なる第２抵抗状態の間で変化させる第１動作を実行可能とし、かつ、前記第１動作が正しく行われたかどうか判断し、前記第１動作が正しく行われなかった場合にリトライパルスの印加を行うリトライ動作を実効可能に構成された制御回路部と、を備える。前記リトライ動作の回数が第ｋ回（ｋは１以上の整数）を超えた場合に、前記選択記憶セルを過リトライ動作と判断し、前記過リトライ動作の回数に応じて前記選択記憶セルを使用禁止にする。【選択図】図１

Description

本発明の実施形態は、不揮発性半導体装置に関する。

抵抗変化メモリに代表される不揮発性記憶装置に組み込まれている記憶セルは、少なくとも２つの抵抗値（例えば、高抵抗状態および低抵抗状態）を電気的に切り替えることができる素子である。記憶セル（ビット）は、上部配線（ビット線）と下部配線（ワード線）との交点に位置している。記憶セルは２次元状に配列されてメモリセルアレイを形成している。メモリセルアレイを積み重ねることにより多層構造のメモリセルアレイが形成される。

選択された記憶セルである選択ビットを低抵抗状態から高抵抗状態に書き換える動作（リセット動作）、または、高抵抗状態から低抵抗状態に書き換える動作（セット動作）を行う際には、選択記憶セルに接続されているビット線とワード線との間に電圧が印加される。すなわち、セット／リセット動作では、選択記憶セルに所定の電圧パルスが印加される。通常は、１回のパルス印加により抵抗値が切り替わる。

しかし、抵抗値を変化させるサイクルを何度も繰り返すと、複数回の電圧パルスを印加しても抵抗値が変化しない状態に陥る場合がある。この選択ビットを、以下では不良ビットと呼ぶ。不良ビットに対して、複数回の電圧パルスを印加し、セット／リセット動作を試みることは、時間の無駄であり、抵抗変化メモリの性能低下につながる。

特開２０１１−１８７１４４号公報

本発明が解決しようとする課題は、性能を向上させた不揮発性半導体装置を提供することである。

実施形態の不揮発性記憶装置は、第１方向にそれぞれが延在する複数の第１配線と、前記第１方向に対して交差する第２方向にそれぞれが延在する複数の第２配線と、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルとを有するメモリセルアレイと、前記複数の記憶セルから選択記憶セルを選択し、前記選択記憶セルの抵抗状態を第１抵抗状態と前記第１抵抗状態と異なる第２抵抗状態の間で変化させる第１動作を実行可能とし、かつ、前記第１動作が正しく行われたかどうか判断し、前記第１動作が正しく行われなかった場合にリトライパルスの印加を行うリトライ動作を実効可能に構成された制御回路部と、を備える。前記リトライ動作の回数が第ｋ回（ｋは１以上の整数）を超えた場合に、前記選択記憶セルを過リトライ動作と判断し、前記過リトライ動作の回数に応じて前記選択記憶セルを使用禁止にする。

図１は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。 図２（ａ）は、第１実施形態に係るメモリセルアレイの一部の模式的斜視図の一例であり、図２（ｂ）は、第１実施形態に係るメモリセルアレイの等価回路図の一例である。 図３は、複数の記憶セルのいずれかが不良ビットになる動向を表す図の一例である。 図４は、過リトライ発生率と不良ビット発生確率との関係を表す図の一例である。 図５は、第１実施形態に係る抵抗変化メモリの駆動方法のフローチャートを表す図の一例である。 図６は、第１実施形態に係るリトライ発生率の例を表す図の一例である。 図７は、第２実施形態に係るリトライ発生率の例を表す図の一例である。 図８は、第３実施形態に係るリトライ発生率の例を表す図の一例である。 図９は、第４実施形態に係る抵抗変化メモリの駆動方法のフローチャートを表す図の一例である。 図１０（ａ）は、メモリセルアレイと電源との場所を表す模式的平面図の一例であり、図１０（ｂ）は、不良ビット発生率のメモリセルアレイにおける場所依存を表す図の一例である。 図１１（ａ）は、ビット線もしくはワード線の置換を表す図の一例であり、図１１（ｂ）は、ブロック単位の置換を表す図の一例である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

（第１実施形態）
図１、図２（ａ）、および図２（ｂ）を用いて、第１実施形態に係る抵抗変化メモリの概要について説明する。

図１は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。
抵抗変化メモリ１（不揮発性記憶装置１）は、クロスポイント型のメモリセルアレイ１１を有する。まず、このメモリセルアレイ１１の構造から説明する。メモリセルアレイ１１の内部もしくは外部にはリダンダンシー領域１１ｒがある。

図２（ａ）は、第１実施形態に係るメモリセルアレイの一部の模式的斜視図の一例であり、図２（ｂ）は、第１実施形態に係るメモリセルアレイの等価回路図の一例である。

図２（ａ）には、１例として、２層分のメモリセルアレイが表されている。記憶セルは、各ビット線と各ワード線の交点に設けられている。記憶セルは、Ｘ方向（第１方向）およびＹ方向（第２方向）にマトリクス状に配列されている。ビット線は、図１に表す行線に対応し、ワード線は、列線に対応している。

すなわち、記憶セル１１１〜１３３は、ビット線ＢＬ１１〜１３のそれぞれと、ワード線ＷＬ３１〜３３のそれぞれの各交点に設けられている。また、記憶セル２１１〜２３３は、ビット線ＢＬ２１〜２３のそれぞれと、ワード線ＷＬ３１〜３３のそれぞれの各交点に設けられている。ワード線ＷＬ３１〜３３は、その上下の記憶セルによって共有されている。

各ビット線と各ワード線は、金属を含み、高い耐熱性を有し、且つ抵抗値の低い材料を含む。例えば、各ビット線と各ワード線は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、およびこれらの窒化物、もしくはこれらの積層構造等を含む。具体的には、各ビット線および各ワード線は、４０ｎｍのピッチで、線幅２０ｎｍのラインと、２０ｎｍのスペースで構成されている。

また、図２（ｂ）に表すように、各記憶セルは、記憶層（可変抵抗素子）３００と、記憶層３００に直列接続されたダイオード４００と、を有する。記憶層３００は、電気的に書き換え可能な記憶素子である。記憶層３００は、抵抗値に基づいてデータを不揮発に記憶する。ダイオード４００は、選択された記憶セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際に発生する回り込み電流（sneak current）を抑制することができる。記憶層３００の一端は、ワード線に接続され、記憶層３００の他端は、ダイオード４００の一端に接続されている。ダイオード４００の他端は、ビット線に接続されている。ワード線を境にして上層と下層の記憶セルに分けてもよく、上層と下層の記憶セルでダイオード４００の向きが異なっている場合もある。

このように、抵抗変化メモリ１は、第１方向にそれぞれが延在する複数のビット線と、第１方向に対して交差する第２方向にそれぞれが延在する複数のワード線と、複数のビット線のそれぞれと複数のワード線のそれぞれとの間に接続された記憶セルと、を備える。抵抗変化メモリ１は、複数のビット線のそれぞれと複数のワード線のそれぞれとに接続された制御回路１５と、複数のビット線のそれぞれ、複数のワード線のそれぞれ、および制御回路１５に接続された記憶部と、を備える。

図１に戻り説明を続ける。メモリセルアレイ１１の第２方向における横側には、第１デコーダ１２が配置されている。メモリセルアレイ１１の第１方向における横側には、第２デコーダ１３が配置される。第１方向は、第２方向に交差している。複数の行線（ロウ）ＲＬ１〜ＲＬｎ（ｎは、２以上の自然数）は、第１デコーダ１２から第２方向に向かって延びている。複数の列線（カラム）ＣＬ１〜ＣＬｍ（ｍは、２以上の自然数）は、第２デコーダ１３から第１方向に向かって延びている。

メモリセルアレイ１１は、複数の記憶セルが配置されている。複数の記憶セルのそれぞれのアドレスは、読み出し／セット（書き込み）／リセット（消去）時にアドレスバッファ１４に入力されたアドレス信号により選択される。アドレス信号の一部は、アドレスバッファ１４から第１デコーダ１２に入力され、アドレス信号の一部は、アドレスバッファ１４から第２デコーダ１３に入力される。

第１デコーダ１２は、アドレス信号に基づいて、複数の行線ＲＬ１〜ＲＬｎのうちの一本を選択する。また、第２デコーダ１３は、アドレス信号に基づいて、複数の列線ＣＬ１〜ＣＬｍのうちの一本を選択する。その結果、選択された行線と選択された列線の間に配置される記憶セルが選択される。以降、選択された行線を、「選択行線」、選択された列線を「選択列線」、選択された記憶セルを、「選択セル」と称する場合がある。

制御回路１５は、セットあるいはリセット時に、電圧パルス生成回路１６が出力すべきパルスの大きさ（電圧値）および幅（持続時間）を指定して、電圧パルス生成回路に制御信号ＣＮＴとして出力する。

電圧パルス生成回路１６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）および所定の幅（持続時間）を有するセット電圧／リセット電圧を生成する。

電圧パルス生成回路１６より出力されたセット電圧／リセット電圧（以降、電圧パルスと称する場合がある）は、第１デコーダ１２を経由して、選択行線に供給される。また、電圧パルス生成回路１６により出力された電圧パルスは、第２デコーダ１３を経由して、選択列線に供給される。なお、選択された行線、列線以外の列線（非選択の行線／列線）には電圧パルス生成回路１６から第１デコーダ１２および第２デコーダ１３を経由して非選択電圧がそれぞれ供給される。その結果、選択されたメモリセルの抵抗値が変化し、選択されたメモリセル以外のメモリセル（非選択メモリセル）の抵抗値は変化しない。

この後、選択セルの抵抗値がスペックに入っているかを確認するための読み出し（ベリファイリード動作）を行う。通常は、１回の電圧パルスの印加により期待する抵抗値の変化が生じるように電圧パルスの大きさ、時間幅などが決定されている。

しかし、１回の電圧パルスの印加で、期待通りの抵抗変化が起こらない記憶セルが存在する。このような記憶セルに対しては、再度電圧パルスを印加する。このとき、印加する電圧の大きさや時間幅を変えることもある。

２回目の電圧パルスを印加した後、再びベリファイリード動作を行う。ここで、まだ期待の抵抗変化が起きない場合は３回目、４回目と電圧パルス印加を継続する。およその場合は、数回の電圧パルスの印加によって期待通りの抵抗変化が起きる。２回目以上の電圧パルスのことをリトライパルス電圧と呼ぶことがある。また、リトライパルスの印加からリトライパルス電圧の印加後のベリファイリード動作までの一連の動作を「リトライ動作」と呼ぶことがある。

抵抗変化のサイクルを何度も繰り返すと、抵抗値の変化が生じにくい記憶セルが発生する場合がある。また、記憶セルの寸法バラつきにより、初期状態から抵抗値の変化が生じにくい記憶セルがある。制御回路１５は、規定した回数のリトライパルス電圧を印加しても、期待する抵抗変化が起こらない記憶セルは不良ビットと判定する。その後、正常に動作する記憶セルの数（記憶容量）を確保するために、制御回路１５は、リダンダンシー領域の正常の記憶セルと不良ビットとを置き換える操作を行う。

次に、複数の記憶セルが不良ビットになる動向、リトライ動作の発生率、およびリトライ動作の発生率と不良ビット発生確率との関係について説明する。

図３は、複数の記憶セルのいずれかが不良ビットになる動向を表す図の一例である。
図３の横方向には、書き換え回数が表され、縦方向には複数の記憶セルのそれぞれのアドレスが表示されている。ここで、書き換え回数とは、セット動作及びリセット動作を１回ずつ行った回数を意味する。

複数の記憶セルのなかで、例えば、低抵抗状態から高抵抗状態への書き換え（リセット動作）に、例えば、４回以上のリトライパルス電圧を印加した箇所を「０」で表示している。また、規定の最大回数のリトライパルス電圧を印加しても書き換えができずに不良ビットと判定されたアドレスを「Ｆ」で表示している。

図３の結果から、リトライ動作の回数が多い（以降、「過リトライ動作」と称する場合がある）記憶セルは、その後、不良ビットとなる傾向が高いことが判る。例えば、図３において、色が塗られたアドレスの記憶セルである。

ここで、リトライビット記憶装置１７は、過リトライ動作を行った記憶セル（ビット）のアドレスと、過リトライ動作を行った累積書き換え回数（過書換回数）を記憶することができる。また、リトライパルス電圧を印加した回数（リトライカウント数）などもリトライビット記憶装置１７に記憶することができる。累積書き換え回数記録用メモリ１８は、記憶セルの累積書き換え回数（累積書換回数）を記憶することができる。リトライビット記憶装置１７および累積書き換え回数記録用メモリ１８については、１つの記憶部としてまとめてもよい。また、リトライビット記憶装置１７、または、回数記録用メモリ１８は、１つの記憶セルではなく、１回のセット動作、または、リセット動作でデータを記憶する記憶セルの単位、一回のリセット動作でデータを記憶する記憶セルの単位で累積書換回数などを記憶することもできる。

制御回路１５は、リトライビット記憶装置１７に記録されている過書換回数と、累積書き換え回数記録用メモリ１８に記録されている累積書換回数から、当該記憶セルのリトライ発生率を算出することができる。さらに、制御回路１５は、リトライ発生率が目標値を超えた場合は、当該記憶セルをリダンダンシー領域の記憶セルに置き換える処理を行うことができる。

その結果、不良ビットとなることが予想される記憶セルの兆候が早期に検出される。よって、不良ビットとなる可能性がある記憶セルを早期に使用禁止とすることができる。その結果、抵抗変化が起こりにくい記憶セルに対し、何度もリトライパルス電圧を印加する時間の無駄を回避し、抵抗変化メモリの性能を向上させることができる。

第１実施形態に係る抵抗変化メモリの駆動方法を説明する。
第１実施形態では、過リトライ動作の発生率を導入する。過リトライ発生率は、１回目の書き換えからある時点までの累積書き換え回数に対する過リトライ動作を行った書き換え発生回数の割合である。つまり、過リトライ発生率は、累積書き換え回数のなかでリトライカウント数が規定値以上（例えば、４回以上）になった回数（過書換回数）を累積書き換え回数によって除算した値を百分率で表した値である。

図４は、過リトライ発生率と不良ビット発生確率との関係を表す図である。なお、縦軸はリニアスケール、横軸はログスケールである。

ここで、図４を見ると、過リトライ発生率と不要ビット発生確率の間には相関関係がある。例えば、ある記憶セルの過リトライ発生率が１０％の場合、その記憶セルが将来的に不良ビットとなる確率はおよそ３０％であることが判る。第１実施形態では、過リトライ発生率が目標値に達した場合、その記憶セルは、将来的に不良ビットになると予測し、その時点で不良ビットを使用禁止にする。例えば、不良ビットとなることが予想される記憶セルを早期にリダンダンシー領域のビットに置き換えることにより、抵抗変化メモリ１の性能低下を防ぐことができる。

図５は、第１実施形態に係る抵抗変化メモリの駆動方法（セット動作／リセット動作）のフローチャートを表す図の一例である。

以下に説明するフローチャートにおいて、スイッチング切り替えによる配線間の接続および不接続の制御、配線の選択、各配線への所定電位の供給の制御、記憶セルの状態の検知、配線の置換は、上述した第１デコーダ１２および第２デコーダ１３のそれぞれを介して制御回路１５によって行うことができる。

また、制御回路１５は、情報の判断、演算等をすることができる。例えば、制御回路１５は、リトライ発生率の演算をしたり、リトライ発生率が規定値よりも大きいかどうかを判断をしたりする。また、情報の記憶は、リトライビット記憶装置１７および累積書き換え回数記録用メモリ１８のそれぞれで行われる。

リトライビット記憶装置１７および累積書き換え回数記録用メモリ１８のそれぞれへのデータの書き込み、読み出しは、制御回路１５によって制御されている。

まず、制御回路１５は、リトライカウント数を予め初期値「０」に設定する（ステップＳ１００）。

次に、制御回路１５は、書き込み動作を行うメモリセルのアドレスに対応する累積書き換え回数を累積書き換え回数記録用メモリ１８から読み出す（ステップＳ１１０）。

次に、書き込むべきデータに応じて選択記憶セルの両端にリセット電圧、またはセット電圧が印加される（ステップＳ１２０）。リセット電圧とは、例えば、リセットパルス電圧であり、セット電圧とは、例えば、セットパルス電圧である。

次に、リセット電圧が印加された複数の記憶セルのそれぞれの抵抗が低抵抗値から高抵抗値に変化したか、または、セット電圧が印加された複数の記憶セルのそれぞれの抵抗が高抵抗値から低抵抗値に変化したかが検知される（ステップＳ１３０）。

次に、制御回路１５は、リセット電圧、または、セット電圧が印加された複数の記憶セルが目標とする抵抗値に変化したかどうか判断する（ステップＳ１４０）。このステップＳ１３０とＳ１４０を合わせてベリファイリード動作と称する場合がある。

リセット電圧、またはセット電圧が印加された複数の記憶セルの全て（若しくはＥＣＣを考慮して目的とする値以下）の抵抗が目標とする抵抗値に変化した場合は、リトライは行われず、ステップＳ１７０に進む（Ｓ１４０のＹｅｓ）。

複数の記憶セルの全て（若しくは一定値以下）の抵抗が目標とする抵抗値に変化しない場合は、ステップＳ１８０に移る（Ｓ１４０のＮｏ）。

ステップＳ１８０において、制御回路１５は、リトライカウント数が規定値Ｎ（例えば、５〜２０回のいずれかの値）を超えたか否かが判断される（ステップＳ１８０）。ここで、リトライカウント数が規定値Ｎを超えた記憶セルについては、これ以上、リトライを行っても記憶セルの抵抗が低抵抗値から高抵抗値に変化しないとみなして使用禁止の記憶セルにする（ステップＳ３００）。使用禁止の記憶セルについては、その後、使用しないものとする（ｅｎｄ）。

一方、規定値Ｎを超えていない場合は、リトライ動作Ｓ１５０→Ｓ１６０→Ｓ１３０→Ｓ１４０を行う（Ｓ１８０のＮｏ）。

例えば、制御回路１５は、書き込むべきデータに応じてリセット電圧、または、セット電圧（リトライパルス電圧）を再び印加する。ここで、制御回路１５は、リトライパルス電圧を１回印加すると、リトライカウント数に１回を加算する（ステップＳ１５０）。その後、制御回路はリトライパルス印加を行う（ステップＳ１６０）。

ステップＳ１５０とステップＳ１６０の順序は問わない。ステップＳ１５０とステップＳ１６０とを同時に行ってもよく、ステップＳ１５０およびステップＳ１６０のどちらかを先に行ってもよい。

次に、リトライ電圧を再び印加した記憶セルの抵抗が目標の値に変化したかが判断される（ステップＳ１４０）。すなわち、ベリファイリード動作が行われる。リトライ動作によって記憶セルの抵抗が目的とする抵抗値に変化しなかった場合は、ステップＳ１４０〜ステップＳ１６０のルーチンが繰り返されて、記憶セルの両端に、リセット電圧が所定の回数、印加されるとともに、リトライカウント数がリトライ動作毎に加算される。

リトライ動作によって記憶セルの抵抗が目標の値に変化した場合は、リトライ動作は終了する（ステップＳ１４０のＹｅｓ）。この後、制御回路１５はリトライカウントがｋ回（ｋは１以上の整数）以上かどうか判定する（ステップＳ１７０）。ここで、リトライカウントがｋ回より小さい場合は書き込み動作を終了する（Ｓ１７０のＮｏ）。

一方、リトライカウントがｋ回以上の場合は、ステップＳ２００に進む（Ｓ１７０のＹｅｓ）。その後、制御回路１５は、過リトライ動作を行った記憶セルのアドレスをリトライビット記憶装置１７に記憶する。また、制御回路１５は、過リトライ動作を行った書き換え回数を記憶セルのアドレスに対応させてリトライビット記憶装置１７に記憶する（ステップＳ２００）。なお、制御回路１５は、この記憶セルに過リトライ動作が行われた回数（過書き換え回数）に１加えてリトライビット記憶装置１７に格納してもよい。さらに、制御回路１５は、この記憶セルに行われた累積書き換え回数を累積書き換え回数記録用メモリ１８に格納する。なお、累積書き換え回数については、ページ単位、エリア単位、およびブロック単位のいずれかで行ってもよい。

次に、制御回路１５は、累積書き換え回数ｍと、過書き換え回数と、を用いて、リトライ発生率を算出する（ステップＳ２１０）。リトライ発生率とは、累積書き換え回数ｍ中の過書き換えの回数の度合いを表す率である。リトライ発生率の詳細な定義については上述する。

制御回路１５は過リトライ発生率が第２規定値（例えば、３０％）を超えた場合は、上記アドレスの記憶セルを使用禁止の記憶セルにする（ステップＳ２２０のＹｅｓ→ｅｎｄ）。なお、制御回路は、バックグランド動作により記憶セルを使用禁止にすることができる。また、過リトライ発生率が第２規定値以下の場合は、セット動作／リセット動作を終了する（ステップＳ２２０のＮｏ）。

図６は、リトライビット記憶装置１７に記録されている過書換回数の一例であり、第１実施形態に係るリトライ発生率の例を表している。ここで、リトライビット記憶装置１７には、過リトライ発生時の累積書き換え回数ｍ‘とワード線のアドレス及びビット線のアドレスが記憶されている。

過リトライ発生率は、累積書き換え回数ｍのなかでリトライカウント数ｓが第１規定値以上（例えば、ｋ＝４回以上）になった回数Ｔ（過書換回数）を累積書き換え回数ｍによって除算した値が百分率で表された値である。

例えば、あるワード線の番号をＸ１、Ｘ２・・・とし、ビット線の番号をＹ１、Ｙ２、・・・とする。図６の例において、累積書き換え回数ｍが１０回で、ワード線Ｘ１と、ビット線Ｙ１に接続される記憶セルのリトライカウント数ｓが第１規定値以上になった過書き換え回数Ｔが５回である。このとき、リトライ発生率は５０％になる。制御回路はこの５０％が第２規定値を超えていると判断した場合は、ワード線番号Ｘ１とビット線番号Ｙ１との間に設けられた記憶セルは使用禁止の記憶セルになる。

このように、抵抗変化メモリ１において、同じ記憶セルに対して複数回の電圧パルス（リトライパルス電圧）を印加しても低抵抗状態と高抵抗状態との間を遷移しない不良ビットが発生することがある。このような場合、第１実施形態では、不良ビットを早い段階で検出し、その不良ビットを使用禁止の記憶セルにする。これにより、不良ビットに対して無駄なセット動作およびリセット動作を施すことがなくなる。その結果、抵抗変化メモリの性能低下が抑制される。

なお、制御回路は過リトライ発生率（第２規定値）に応じて記憶セルを使用禁止にしているが、過リトライ回数に応じて記憶セルを使用禁止にすることもできる。すなわち、ステップＳ２１０は省略することもできる。

（第２実施形態）
過リトライ発生率については、第１実施形態で定義された率に限らず、別の定義で定めた率でもよい。

図７は、リトライビット記憶装置１７に記録されている過書換回数の一例であり、第２実施形態に係る過リトライ発生率の例を表している。ここで、リトライビット記憶装置１７には、過リトライ発生時の累積書き換え回数ｍ‘とワード線のアドレス及びビット線のアドレスが記憶されている。

第２実施形態に係る過リトライ発生率は、現在のセット動作／リセット動作からさかのぼることＰ回のセット動作／リセット動作の中で、リトライカウント数ｓが第１規定値以上になった回数Ｔ（過リトライ回数）を、Ｐで除算した値が百分率で表された値である。

例えば、回数Ｐを１０回に設定し、あるワード線の番号をＸ１、Ｘ２・・・とし、ビット線の番号をＹ１、Ｙ２、・・・とする。この時、制御回路は過去１０回より前に過リトライ動作を行った記憶セルのアドレス（ワード線、ビット線）は消去する。ここで、図７は累積書換回数が１００回でのリトライビット記憶装置１７に記録されている過リトライ発生率の例である。ここで、制御回路１５は過リトライ発生時の累積書き換え回数ｍ‘が９０以下の記憶セルのアドレスを消去する。図７の例においては、上から２つ分のアドレスが消去されることになる。よって、ワード線アドレスＸ１、ビット線アドレスＹ１の記憶セルの過リトライ発生率は、４０％になる。ここで、制御回路１５は４０％が第２規定値より大きいか小さいかを判断する。

このような過リトライ発生率を導入することにより、現在のセット動作／リセット動作から書き換え回数がＰ回目の時点に遡った直近のセット動作／リセット動作における過リトライ発生率を得ることができる。つまり、第２実施形態によれば、より使用されている状態に近い過リトライ発生率を把握することができる。また、過リトライ発生率が第２規定値を超えた場合は、ワード線番号ＸＸとビット線番号ＹＹとの間に設けられた記憶セルは使用禁止の記憶セルになる。

（第３実施形態）
過リトライ発生率については、さらに別の定義で定めた率でもよい。

図８は、第３実施形態に係る過リトライ発生率の例を表す図の一例である。
第３実施形態に係る過リトライ発生率では、「第２差分回数Ｙ」が導入される。
第２差分回数Ｙは、累積書き換え回数ｍから初めて過リトライ動作を行った回数ｕを差し引いた回数である。

リトライ発生率は、第２差分回数（ｍ−ｕ）のなかで過書き換え回数ｓが第１規定値以上になった回数Ｔを第２差分回数Ｙ（Ｙ＝ｍ−ｕ）によって除算した値が百分率で表された値である。

例えば、累積書き換え回数ｍが１００回で、ワード線アドレスＸ１、ビット線アドレスＹ１の記憶セルが、初めて過リトライ動作を行った累積書き換え回数は８５回である。すなわち、ｍ＝１００回、ｕ＝８５回、Ｙ＝１５回である。この場合、ワード線アドレスＸ１、ビット線アドレスＹ１の記憶セルの過リトライ発生率は、３３％になる。また、過リトライ発生率が第２規定値を超えた場合は、ワード線番号ＸＸとビット線番号ＹＹとの間に設けられた記憶セルは使用禁止の記憶セルになる。

記憶セルは、過リトライ動作を初めて行った後、再び過リトライ動作を行う可能性が高い。従って、過リトライ動作が初めて施されてから現在の書き換えの時点までの記憶セルの過リトライ発生率を考慮することにより、不良ビットをより精度よく検出することができる。

（第４実施形態）
図９は、第４実施形態に係る抵抗変化メモリの駆動方法のフローチャートを表す図の一例である。

リトライ動作が第４の値（例えば、Ｒ回）行われなかった場合には、制御回路１５は、過リトライ動作が施された記憶セルのアドレス情報をリトライビット記憶装置１７から消去してもよい。

例えば、ある記憶セルに過リトライ動作が行われて、２回以上、過リトライ動作が行われなかった場合は、この記憶セルについては、その後も正常にセット／リセット動作が続けられる可能性がある。このため、過リトライ動作が施されても再び所定の回数まで正常にセット動作／リセット動作が続けられた記憶セルのアドレスについては、制御回路１５はリトライビット記憶装置１７から消去する（図９のステップＳ１６５→ステップＳ１６６）。これにより、将来不良ビットとなる可能性の小さい記憶セルを使用禁止にすることを防止することができる。

この場合、制御回路は第３実施形態の回数ｕも消去することができる。すなわち、過リトライ動作がＲ回行われなかった記憶セルは、制御回路は今まで過リトライ動作が行われなかったものと見なすことができる。

（第５実施形態）
リトライ発生率の第２の値（第２規定値）については、メモリセルアレイ１１の場所に応じて適宜変更してもよい。

図１０（ａ）は、メモリセルアレイと電源との場所を表す模式的平面図の一例であり、図１０（ｂ）は、不良ビット発生率のメモリセルアレイにおける場所依存を表す図の一例である。

リトライ発生率と不良ビット発生率の関係は、メモリセルアレイ１１内における記憶セルの場所によって異なる場合がある。ここで、複数のビット線の一端はトランジスタを介して電源に接続されている。また、複数のワード線の一端はトランジスタを介して電源に接続されている。例えば、電源から遠い記憶セルの不良ビット発生率は、電源から近い記憶セルの不良ビット発生率に比べて高くなる傾向にある。これは、電源から記憶セルが遠くなるほど、ビット線およびワード線の電圧降下の影響によって記憶セルに印加される電圧が低くなるためと考えられる。

そこで、記憶セルを使用禁止の記憶セルにするか否かの判断基準である第２の値については、電源から近い記憶セルよりも電源から遠い記憶セルにおいてより小さく設定してもよい。これにより、不良ビットをより早い段階で検出することができる。

また、この第２の値は領域で管理することができる。例えば、メモリセルアレイを４つの領域に分けてそれぞれの領域で異なる第２の値を設定する。その結果、不良ビットをより早い段階で検出することができると共に回路動作を簡易にすることができる。例えば図１０（ａ）においては、電源から遠い方から第２の値Ａ、Ｂ、Ｃ、Ｄとし、Ａ＜Ｂ＜Ｃ＜Ｄの関係を有する。また、第２の値を過リトライ動作の回数で置き換えれば、電源から遠いほど過リトライ動作の回数が大きくても記憶セルを使用禁止にしないと言える。

（第６実施形態）
図１１（ａ）は、ビット線もしくはワード線の置換を表す図の一例であり、図１１（ｂ）は、ブロック単位の置換を表す図の一例である。

リトライ発生率が第２の値を超えた場合は、図１１（ａ）に表すように、そのアドレスの記憶セルに接続されたビット線が別のビット線に置換される。例えば、ワード線の番号がＸＸで、ビット線の番号がＹＹの使用禁止の記憶セルＺＺに接続されたビット線ＹＹは、リダンダンシー領域１１ｒに配置されたビット線ＹＹ’に置換される。ワード線ＸＸとビット線ＹＹ’との間に設けられた記憶セルＺＺ’−１は、正常に動作する記憶セルである。

あるいは、過リトライ発生率が第２の値を超えた場合は、図１１（ａ）に表すように、そのアドレスの記憶セルに接続されたワード線が別のワード線に置換される。例えば、ワード線の番号がＸＸで、ビット線の番号がＹＹの使用禁止の記憶セルＺＺに接続されたワード線ＸＸは、リダンダンシー領域１１ｒに配置されたワード線ＸＸ’に置換される。ワード線ＸＸ’とビット線ＹＹとの間に設けられた記憶セルＺＺ’−２は、正常に動作する記憶セルである。

あるいは、過リトライ発生率が第２の値を超えた場合は、図１１（ｂ）に表すように、そのアドレスの記憶セルに接続されたビット線に並ぶ複数のビット線と、そのアドレスの記憶セルに接続されたワード線のいずれかに並ぶ複数のワード線、とを含むブロック単位を別のブロック単位に置換してもよい。

例えば、使用禁止の記憶セルＺＺに接続されたビット線ＹＹに並ぶ複数のビット線と使用禁止の記憶セルＺＺに接続されたワード線ＸＸに並ぶ複数のワード線とを含むブロック単位１１ｂと、リダンダンシー領域１１ｒに設けられているブロック単位１１ｒｂと、を置換してもよい。ブロック単位１１ｒｂでは、複数のビットのそれぞれと、複数のワード線のそれぞれとの間に、正常に動作する記憶セルが設けられている。
また、ビット線、もしくは、ワード線の置換作業は、抵抗変化メモリ１のユーザがメモリセルアレイ１１にアクセスしていない時に行うことができる。

（第７実施形態）
使用禁止の記憶セルについては、上述した置換作業を行うほか、使用禁止の記憶セルの両端に、リセット電圧とは異なる電圧を印加し、使用禁止の記憶セルの抵抗を低抵抗値から高抵抗値に変化させてもよい。

不良ビットについては、抵抗変化メモリ１のユーザがメモリセルアレイ１１にアクセスしていない時に、所定の電圧パルスを印加して正常な動作に戻すための救済処理を行ってもよい。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

また、第１〜第３規定値はロム領域に保存することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 不揮発性記憶装置、 １１ メモリセルアレイ、 １１ｂ、１１ｒｂ ブロック単位、 １１ｒ リダンダンシー領域、 １２ 第１デコーダ、 １３ 第２デコーダ、 １４ アドレスバッファ、 １５ 制御回路、 １６ 電圧パルス生成回路、 １７ リトライビット記憶装置、 １８ 累積書き換え回数記録用メモリ、 １１１〜１３３、２１１〜２３３ 記憶セル、 ３００ 記憶層、 ４００ ダイオード、 ＢＬ１１〜ＢＬ１３、ＢＬ２１〜ＢＬ２３、ＢＬ３１〜ＢＬ３３ ビット線、 ＷＬ１１〜ＷＬ１３、ＷＬ２１〜ＷＬ２３、ＷＬ３１〜ＷＬ３３ ワード線、 ＣＬ１〜ＣＬｍ 列線、 ＲＬ１〜ＲＬｎ 行線

Claims (7)

1. 第１方向にそれぞれが延在する複数の第１配線と、前記第１方向に対して交差する第２方向にそれぞれが延在する複数の第２配線と、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルとを有するメモリセルアレイと、
   前記複数の記憶セルから選択記憶セルを選択し、前記選択記憶セルの抵抗状態を第１抵抗状態と前記第１抵抗状態と異なる第２抵抗状態の間で変化させる第１動作を実行可能とし、かつ、前記第１動作が正しく行われたかどうか判断し、前記第１動作が正しく行われなかった場合にリトライパルスの印加を行うリトライ動作を実効可能に構成された制御回路部と、
   を備え、
   前記リトライ動作の回数が第ｋ回（ｋは１以上の整数）を超えた場合に、前記選択記憶セルを過リトライ動作と判断し、前記過リトライ動作の回数に応じて前記選択記憶セルを使用禁止にする不揮発性記憶装置。
2. 前記制御回路部は、前記第１動作を行った回数のうち、前記過リトライ動作が発生した割合によって前記選択記憶セルを使用禁止にする請求項１に記載の不揮発性記憶装置。
3. 前記制御回路部は、現在行われている前記第１動作からのＰ回（Ｐは１以上の整数）前までの前記第１動作における前記過リトライ動作の回数に応じて前記選択記憶セルを使用禁止にする請求項１に記載の不揮発性記憶装置。
4. 前記制御回路部は、前記Ｐ回のうち前記過リトライ動作の回数が発生した割合によって前記選択記憶セルを使用禁止にする請求項３に記載の不揮発性記憶装置。
5. 前記制御回路部は、前記過リトライ動作の回数を記憶するように制御することが可能であり、前記第１動作において前記過リトライ動作がＲ回（Ｒは１以上の整数）連続で行われなかったとき、前記過リトライ動作の回数を消去する請求項１に記載の不揮発性記憶装置。
6. 前記制御回路部は、前記選択記憶セルを使用禁止にするための前記過リトライ動作の回数を、前記選択記憶セルの前記メモリセルアレイの位置に応じて変更することが可能な請求項１または２に記載の不揮発性記憶装置。
7. 前記複数の第１配線は一端が電源に接続され、
   前記制御回路部は、前記複数の第１配線において、電源が接続された端から遠い位置に配置された前記選択記憶セルほど前記選択記憶セルを使用禁止にする判断を緩くする請求項６に記載の不揮発性記憶装置。