JP2014187242A

JP2014187242A - 半導体装置の製造方法

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Publication number: JP2014187242A
Application number: JP2013061565A
Authority: JP
Inventors: Daiji Fukida; 大司柊田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2013-03-25
Filing date: 2013-03-25
Publication date: 2014-10-02

Abstract

【課題】基板の面内または基板間のトランジスターのしきい値電圧のばらつきを抑制する。
【解決手段】Ｓｉ基板１１上にゲート絶縁膜１２、ポリシリコン膜１３、レジスト膜１４を順に形成し、前記レジスト膜をマスクとして第１のイオン注入１５を行うことで第１のボディー領域１６を形成し、前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることでゲート電極１３ａを形成し、前記レジスト膜をマスクとして第２のイオン注入１７を行うことで第２のボディー領域１８を形成し、第１のイオン注入１５の注入方向は、前記Ｓｉ基板の表面に対して垂直方向または前記垂直方向より１°以内傾斜した方向であり、第２のイオン注入１７の注入方向は、前記Ｓｉ基板の表面に対して垂直方向より１°以上７５°以下傾斜した方向であり、前記第２のボディー領域は、前記第１のボディー領域上に位置し、且つ前記ゲート電極下に位置する半導体装置の製造方法である。
【選択図】図１

Description

本発明は、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスターを有する半導体装置の製造方法に関する。

図４（Ａ）〜（Ｄ）は、従来の半導体装置の製造方法を示す断面図である。この半導体装置の製造方法はＤＭＯＳトランジスターの製造工程の一部である。ＤＭＯＳトランジスターに関連する技術は特許文献１に記載されている。

図４（Ａ）に示すように、Ｓｉ基板１１１上にゲート絶縁膜１１２を形成し、ゲート絶縁膜１１２上にポリシリコン膜１１３を形成する。次いで、ポリシリコン膜１１３上にレジスト膜１１４を形成する。レジスト膜１１４は、ポリシリコン膜１１３上にフォトレジスト膜を塗布し、露光及び現像することで形成される。

次に、図４（Ｂ）に示すように、レジスト膜１１４をマスクとしてポリシリコン膜１１３をドライエッチングすることでゲート絶縁膜１１２上にポリシリコン膜１１３からなるゲート電極１１３ａを形成する。この際のエッチングによりレジスト膜１１４の側面が後退する。

次に、図４（Ｃ）に示すように、レジスト膜１１４をマスクとして第１のイオン注入を行うことでＳｉ基板１１１にＤＭＯＳの第１のボディー領域１１６を形成する。この際の第１のイオン注入の注入方向は、所謂０°の方向であり、詳細にはＳｉ基板１１の表面に対して垂直方向または垂直方向より１°以内傾斜した方向である。また、上記のようにレジスト膜１１４の側面が後退した部分を第１のイオン注入のイオンが貫通してゲート電極１１３ａの端部下にも注入領域１１６ａが形成される。注入領域１１６ａは第１のボディー領域１１６に繋がっている。

次に、図４（Ｄ）に示すように、レジスト膜１１４をマスクとして第２のイオン注入を行うことでＳｉ基板１１１に第２のボディー領域１１８を形成する。この際の第２のイオン注入の注入方向は、Ｓｉ基板１１１の表面に対して垂直方向より４５°傾斜した方向である。第１のボディー領域１１６は第２のボディー領域１１８より深い領域に位置し、第２のボディー領域１１８はチャネル領域を含み、第１のボディー領域１１６より浅い領域に位置する。第１及び第２のボディー領域１１６，１１８はＤＭＯＳトランジスターのボディー領域に相当する。

上記従来の半導体装置の製造方法では、図４（Ｂ）に示す工程でレジスト膜１１４の側面が後退するが、この後退の度合いはＳｉ基板の面内で相違し、またＳｉ基板間でも相違する。このため、図４（Ｃ）に示す工程で第１のイオン注入を行うと、レジスト膜１１４の側面が後退した部分を貫通してゲート電極１１３ａの端部下（チャネル領域）に注入される不純物量や注入領域１１６ａの形状がばらついてしまう。その結果、ＤＭＯＳトランジスターのしきい値電圧ＶthがＳｉ基板の面内やＳｉ基板間でばらついてしまう。

特開平５−２３５３６１号公報

本発明の幾つかの態様は、基板の面内または基板間におけるトランジスターのしきい値電圧のばらつきを抑制した半導体装置の製造方法に関連している。

本発明の一態様は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜上にレジスト膜を形成し、前記レジスト膜をマスクとして第１のイオン注入を行うことで前記半導体基板に第１のボディー領域を形成し、前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることで前記ゲート絶縁膜上にゲート電極を形成し、前記レジスト膜をマスクとして第２のイオン注入を行うことで前記半導体基板に第２のボディー領域を形成する半導体装置の製造方法であり、前記第１のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より１°以内傾斜した方向であり、前記第２のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向より１°以上７５°以下傾斜した方向であり、前記第２のボディー領域は、前記第１のボディー領域上に位置し、且つ前記ゲート電極下に位置することを特徴とする半導体装置の製造方法である。なお、半導体基板をエピタキシャル成長層に変更してもよい。

上記本発明の一態様によれば、レジスト膜をマスクとしてポリシリコン膜をエッチングしてゲート電極を形成する前に、第１のボディー領域への第１のイオン注入を行うため、レジスト膜に後退した部分が無い状態で第１のイオン注入を行うことができる。その結果、レジスト膜の側面が後退した部分を貫通してゲート電極の端部下（チャネル領域）に不純物イオンが注入されることがない。半導体基板の面内や半導体基板間で、第１のイオン注入によって形成される第１のボディー領域の形状や不純物量がばらつくことがなく、安定した第１のボディー領域を形成することができる。従って、ＤＭＯＳトランジスターのしきい値電圧が半導体基板の面内や半導体基板間でばらつくことを低減できる。

また、上記本発明の一態様において、前記第２のボディー領域を形成した後に、前記レジスト膜及び前記ゲート電極をマスクとして第３のイオン注入を行うことで前記第２のボディー領域に不純物領域を形成し、前記第３のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より８°以内傾斜した方向であるとよい。

また、上記本発明の一態様において、前記不純物領域を形成した後に、前記不純物領域に前記不純物領域より不純物濃度の高いソース領域を形成するとともに、前記半導体基板にドレイン領域を形成するとよい。

（Ａ）〜（Ｄ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。（Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。（Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を示す断面図。（Ａ）〜（Ｄ）は従来の半導体装置の製造方法を示す断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

［実施の形態１］
図１（Ａ）〜（Ｄ）は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法はＤＭＯＳトランジスターの製造工程の一部である。

図１（Ａ）に示すように、Ｓｉ基板１１上にゲート絶縁膜１２を形成し、ゲート絶縁膜１２上にポリシリコン膜１３を形成する。次いで、ポリシリコン膜１３上にレジスト膜１４を形成する。レジスト膜１４は、ポリシリコン膜１３上にフォトレジスト膜を塗布し、露光及び現像することで形成される。

次に、図１（Ｂ）に示すように、レジスト膜１４をマスクとして第１のイオン注入１５を行うことでＳｉ基板１１にＤＭＯＳの第１のボディー領域１６を形成する。この際の第１のイオン注入１５の注入方向は、所謂０°の方向であり、詳細にはＳｉ基板１１の表面に対して垂直方向または垂直方向より１°以内傾斜した方向である。また、レジスト膜１４の側面は後退していないため、図４（Ｂ）のようなゲート電極１３ａの端部下に不純物イオンが注入されることはない。

次に、図１（Ｃ）に示すように、レジスト膜１４をマスクとしてポリシリコン膜１３をドライエッチングすることでゲート絶縁膜１２上にポリシリコン膜１３からなるゲート電極１３ａを形成する。

次に、図１（Ｄ）に示すように、レジスト膜１４をマスクとして第２のイオン注入１７を行うことでＳｉ基板１１に第２のボディー領域１８を形成する。この際の第２のイオン注入１７の注入方向は、Ｓｉ基板１１の表面に対して垂直方向より１°以上７５°以下（好ましくは２５°以上６５°以下、より好ましくは４５°）傾斜した方向である。第２のボディー領域１８は、第１のボディー領域１６上に位置し、且つゲート電極１３ａ下に位置する。別言すれば、第１のボディー領域１６は第２のボディー領域１８より深い領域に位置し、第２のボディー領域１８はチャネル領域を含み、第１のボディー領域１６より浅い領域に位置する。第１及び第２のボディー領域１６，１８はＤＭＯＳトランジスターのボディー領域に相当する。

本実施の形態によれば、レジスト膜１４をマスクとしてポリシリコン膜１３をエッチングしてゲート電極１３ａを形成する前に、第１のボディー領域１６への第１のイオン注入１５を行うため、レジスト膜１４に後退した部分が無い状態で第１のイオン注入１５を行うことができる。その結果、レジスト膜１４の側面が後退した部分を貫通してゲート電極１３の端部下（チャネル領域）に不純物イオンが注入されることがない。別言すれば、Ｓｉ基板の面内やＳｉ基板間で、第１のイオン注入１５によって形成される第１のボディー領域１６の形状や不純物量がばらつくことがなく、安定した第１のボディー領域１６を形成することができる。従って、ＤＭＯＳトランジスターのしきい値電圧ＶthがＳｉ基板１１の面内やＳｉ基板間でばらつくことを低減できる。

［実施の形態２］
図２及び図３は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。

図２（Ａ）に示すように、Ｐ型Ｓｉ基板１１に第１のＮ型ウェル２１を形成する。次いで、Ｐ型Ｓｉ基板１１に素子分離膜２４を形成する。次いで、第１のＮ型ウェル２１に第２のＮ型ウェル２３を形成し、Ｐ型Ｓｉ基板１１にＰ型ウェル２２を形成する。第２のＮ型ウェル２３の不純物濃度は、第１のＮ型ウェル２１の不純物濃度より高い。次いで、Ｎ型ウェル２１、Ｎ型ウェル２３及びＰ型ウェル２２それぞれにゲート絶縁膜１２を形成する。次いで、ゲート絶縁膜１２及び素子分離膜２４上にポリシリコン膜１３を形成する。次いで、ポリシリコン膜１３上にレジスト膜１４を形成する。レジスト膜１４は、ポリシリコン膜１３上にフォトレジスト膜を塗布し、露光及び現像することで形成される。次いで、図１（Ｂ）に示す工程と同様の方法で、レジスト膜１４をマスクとして第１のイオン注入１５を行うことでＮ型ウェル２１にＤＭＯＳの第１のＰ型ボディー領域１６を形成する。この際の第１のイオン注入１５の注入方向は、所謂０°の方向であり、詳細にはＰ型Ｓｉ基板１１の表面に対して垂直方向または垂直方向より１°以内傾斜した方向である。

次に、図２（Ｂ）に示すように、レジスト膜１４をマスクとしてポリシリコン膜１３をドライエッチングすることでゲート絶縁膜１２上にポリシリコン膜１３からなるゲート電極１３ａを形成する。次いで、図１（Ｄ）に示す工程と同様の方法で、レジスト膜１４をマスクとして第２のイオン注入１７を行うことでＮ型ウェル２１に第２のＰ型ボディー領域１８を形成する。この際の第２のイオン注入１７の注入方向は、Ｐ型Ｓｉ基板１１の表面に対して垂直方向より１°以上７５°以下（好ましくは２５°以上６５°以下、より好ましくは４５°）傾斜した方向である。第２のＰ型ボディー領域１８は、第１のＰ型ボディー領域１６上に位置し、且つゲート電極１３ａ下（チャネル領域）に位置する。第１及び第２のＰ型ボディー領域１６，１８はＤＭＯＳトランジスターのＰ型ボディー領域に相当する。

また、第２のイオン注入１７は４ステップ行われる。詳細には、１ステップ目の第２のイオン注入１７を行った後に、Ｐ型Ｓｉ基板１１の中心を回転軸として９０°回転させ、２ステップ目の第２のイオン注入１７を行い、その後、Ｐ型Ｓｉ基板１１を同じ方向に９０°回転させ、３ステップ目の第２のイオン注入１７を行い、その後、Ｐ型Ｓｉ基板１１を同じ方向に９０°回転させ、４ステップ目の第２のイオン注入１７を行う。

次に、図２（Ｃ）に示すように、レジスト膜１４及びゲート電極１３ａをマスクとして第３のイオン注入２４を行うことで第２のＰ型ボディー領域１８にＮ型不純物領域２５を形成する。この際の第３のイオン注入２４の注入方向は、Ｐ型Ｓｉ基板１１の表面に対して垂直方向または垂直方向より８°以内傾斜した方向である。

次に、図３（Ａ）に示すように、レジスト膜１４を剥離する。次に、図３（Ｂ）に示すように、Ｎ型不純物領域２５及びゲート電極１３ａ上にレジスト膜２６を形成する。レジスト膜２６は、Ｎ型不純物領域２５及びゲート電極１３ａ上にフォトレジスト膜を塗布し、露光及び現像することで形成される。次いで、レジスト膜２６をマスクとしてゲート電極１３ａをドライエッチングすることでゲート絶縁膜１２上にゲート電極１３ｂを形成する。

次に、図３（Ｃ）に示すように、レジスト膜２６を剥離する。次いで、ゲート電極１３ｂの側壁にサイドウォール２９を形成する。次いで、図示しないレジスト膜をマスクとして第４のイオン注入を行うことでＮ型不純物領域２５に、Ｎ型不純物領域２５より不純物濃度の高いＮ型ソース領域２８ａを形成するとともにＮ型ウェル２３にＮ型ドレイン領域２８ｂを形成する。次いで、図示しないレジスト膜をマスクとして第５のイオン注入を行うことで第２のＰ型ボディー領域１８にＰ型ボディコンタクト領域２７ａを形成するとともにＰ型ウェル２２にＰ型不純物領域２７ｂを形成する。なお、図３（Ｃ）に示すゲート電極１３ｂの直下に位置する第２のＰ型ボディー領域１８はチャネル領域を構成する。
このようにしてＤＭＯＳトランジスターが作製される。

本実施の形態においても実施の形態１と同様の効果を得ることができる。

なお、本実施の形態による半導体装置の各構成要素の極性を逆に形成してもよい。

また、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが位置する）場合も含む。

１１…Ｐ型Ｓｉ基板、１２…ゲート絶縁膜、１３…ポリシリコン膜、１３ａ，１３ｂ…ゲート電極、１４…レジスト膜、１５…第１のイオン注入、１６…第１のＰ型ボディー領域、１７…第２のイオン注入、１８…第２のＰ型ボディー領域、２１…第１のＮ型ウェル、２２…Ｐ型ウェル、２３…第２のＮ型ウェル、２４…素子分離膜、２５…Ｎ型不純物領域、２６…レジスト膜、２７ａ…Ｐ型ボディコンタクト領域、２７ｂ…Ｐ型不純物領域、２８ａ…Ｎ型ソース領域、２８ｂ…Ｎ型ドレイン領域、２９…サイドウォール。

Claims

半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン膜を形成し、
前記ポリシリコン膜上にレジスト膜を形成し、
前記レジスト膜をマスクとして第１のイオン注入を行うことで前記半導体基板に第１のボディー領域を形成し、
前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることで前記ゲート絶縁膜上にゲート電極を形成し、
前記レジスト膜をマスクとして第２のイオン注入を行うことで前記半導体基板に第２のボディー領域を形成する半導体装置の製造方法であり、
前記第１のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より１°以内傾斜した方向であり、
前記第２のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向より１°以上７５°以下傾斜した方向であり、
前記第２のボディー領域は、前記第１のボディー領域上に位置し、且つ前記ゲート電極下に位置することを特徴とする半導体装置の製造方法。
請求項１において、
前記第２のボディー領域を形成した後に、前記レジスト膜及び前記ゲート電極をマスクとして第３のイオン注入を行うことで前記第２のボディー領域に不純物領域を形成し、
前記第３のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より８°以内傾斜した方向であることを特徴とする半導体装置の製造方法。
請求項２において、
前記不純物領域を形成した後に、前記不純物領域に前記不純物領域より不純物濃度の高いソース領域を形成するとともに、前記半導体基板にドレイン領域を形成することを特徴とする半導体装置の製造方法。