JP2014187242A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】基板の面内または基板間のトランジスターのしきい値電圧のばらつきを抑制する。
【解決手段】Si基板11上にゲート絶縁膜12、ポリシリコン膜13、レジスト膜14を順に形成し、前記レジスト膜をマスクとして第1のイオン注入15を行うことで第1のボディー領域16を形成し、前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることでゲート電極13aを形成し、前記レジスト膜をマスクとして第2のイオン注入17を行うことで第2のボディー領域18を形成し、第1のイオン注入15の注入方向は、前記Si基板の表面に対して垂直方向または前記垂直方向より1°以内傾斜した方向であり、第2のイオン注入17の注入方向は、前記Si基板の表面に対して垂直方向より1°以上75°以下傾斜した方向であり、前記第2のボディー領域は、前記第1のボディー領域上に位置し、且つ前記ゲート電極下に位置する半導体装置の製造方法である。
【選択図】図1
【解決手段】Si基板11上にゲート絶縁膜12、ポリシリコン膜13、レジスト膜14を順に形成し、前記レジスト膜をマスクとして第1のイオン注入15を行うことで第1のボディー領域16を形成し、前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることでゲート電極13aを形成し、前記レジスト膜をマスクとして第2のイオン注入17を行うことで第2のボディー領域18を形成し、第1のイオン注入15の注入方向は、前記Si基板の表面に対して垂直方向または前記垂直方向より1°以内傾斜した方向であり、第2のイオン注入17の注入方向は、前記Si基板の表面に対して垂直方向より1°以上75°以下傾斜した方向であり、前記第2のボディー領域は、前記第1のボディー領域上に位置し、且つ前記ゲート電極下に位置する半導体装置の製造方法である。
【選択図】図1
Description
本発明は、DMOS(Double diffused Metal Oxide Semiconductor)トランジスターを有する半導体装置の製造方法に関する。
図4(A)〜(D)は、従来の半導体装置の製造方法を示す断面図である。この半導体装置の製造方法はDMOSトランジスターの製造工程の一部である。DMOSトランジスターに関連する技術は特許文献1に記載されている。
図4(A)に示すように、Si基板111上にゲート絶縁膜112を形成し、ゲート絶縁膜112上にポリシリコン膜113を形成する。次いで、ポリシリコン膜113上にレジスト膜114を形成する。レジスト膜114は、ポリシリコン膜113上にフォトレジスト膜を塗布し、露光及び現像することで形成される。
次に、図4(B)に示すように、レジスト膜114をマスクとしてポリシリコン膜113をドライエッチングすることでゲート絶縁膜112上にポリシリコン膜113からなるゲート電極113aを形成する。この際のエッチングによりレジスト膜114の側面が後退する。
次に、図4(C)に示すように、レジスト膜114をマスクとして第1のイオン注入を行うことでSi基板111にDMOSの第1のボディー領域116を形成する。この際の第1のイオン注入の注入方向は、所謂0°の方向であり、詳細にはSi基板11の表面に対して垂直方向または垂直方向より1°以内傾斜した方向である。また、上記のようにレジスト膜114の側面が後退した部分を第1のイオン注入のイオンが貫通してゲート電極113aの端部下にも注入領域116aが形成される。注入領域116aは第1のボディー領域116に繋がっている。
次に、図4(D)に示すように、レジスト膜114をマスクとして第2のイオン注入を行うことでSi基板111に第2のボディー領域118を形成する。この際の第2のイオン注入の注入方向は、Si基板111の表面に対して垂直方向より45°傾斜した方向である。第1のボディー領域116は第2のボディー領域118より深い領域に位置し、第2のボディー領域118はチャネル領域を含み、第1のボディー領域116より浅い領域に位置する。第1及び第2のボディー領域116,118はDMOSトランジスターのボディー領域に相当する。
上記従来の半導体装置の製造方法では、図4(B)に示す工程でレジスト膜114の側面が後退するが、この後退の度合いはSi基板の面内で相違し、またSi基板間でも相違する。このため、図4(C)に示す工程で第1のイオン注入を行うと、レジスト膜114の側面が後退した部分を貫通してゲート電極113aの端部下(チャネル領域)に注入される不純物量や注入領域116aの形状がばらついてしまう。その結果、DMOSトランジスターのしきい値電圧VthがSi基板の面内やSi基板間でばらついてしまう。
本発明の幾つかの態様は、基板の面内または基板間におけるトランジスターのしきい値電圧のばらつきを抑制した半導体装置の製造方法に関連している。
本発明の一態様は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜上にレジスト膜を形成し、前記レジスト膜をマスクとして第1のイオン注入を行うことで前記半導体基板に第1のボディー領域を形成し、前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることで前記ゲート絶縁膜上にゲート電極を形成し、前記レジスト膜をマスクとして第2のイオン注入を行うことで前記半導体基板に第2のボディー領域を形成する半導体装置の製造方法であり、前記第1のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より1°以内傾斜した方向であり、前記第2のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向より1°以上75°以下傾斜した方向であり、前記第2のボディー領域は、前記第1のボディー領域上に位置し、且つ前記ゲート電極下に位置することを特徴とする半導体装置の製造方法である。なお、半導体基板をエピタキシャル成長層に変更してもよい。
上記本発明の一態様によれば、レジスト膜をマスクとしてポリシリコン膜をエッチングしてゲート電極を形成する前に、第1のボディー領域への第1のイオン注入を行うため、レジスト膜に後退した部分が無い状態で第1のイオン注入を行うことができる。その結果、レジスト膜の側面が後退した部分を貫通してゲート電極の端部下(チャネル領域)に不純物イオンが注入されることがない。半導体基板の面内や半導体基板間で、第1のイオン注入によって形成される第1のボディー領域の形状や不純物量がばらつくことがなく、安定した第1のボディー領域を形成することができる。従って、DMOSトランジスターのしきい値電圧が半導体基板の面内や半導体基板間でばらつくことを低減できる。
また、上記本発明の一態様において、前記第2のボディー領域を形成した後に、前記レジスト膜及び前記ゲート電極をマスクとして第3のイオン注入を行うことで前記第2のボディー領域に不純物領域を形成し、前記第3のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より8°以内傾斜した方向であるとよい。
また、上記本発明の一態様において、前記不純物領域を形成した後に、前記不純物領域に前記不純物領域より不純物濃度の高いソース領域を形成するとともに、前記半導体基板にドレイン領域を形成するとよい。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
[実施の形態1]
図1(A)〜(D)は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法はDMOSトランジスターの製造工程の一部である。
図1(A)〜(D)は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法はDMOSトランジスターの製造工程の一部である。
図1(A)に示すように、Si基板11上にゲート絶縁膜12を形成し、ゲート絶縁膜12上にポリシリコン膜13を形成する。次いで、ポリシリコン膜13上にレジスト膜14を形成する。レジスト膜14は、ポリシリコン膜13上にフォトレジスト膜を塗布し、露光及び現像することで形成される。
次に、図1(B)に示すように、レジスト膜14をマスクとして第1のイオン注入15を行うことでSi基板11にDMOSの第1のボディー領域16を形成する。この際の第1のイオン注入15の注入方向は、所謂0°の方向であり、詳細にはSi基板11の表面に対して垂直方向または垂直方向より1°以内傾斜した方向である。また、レジスト膜14の側面は後退していないため、図4(B)のようなゲート電極13aの端部下に不純物イオンが注入されることはない。
次に、図1(C)に示すように、レジスト膜14をマスクとしてポリシリコン膜13をドライエッチングすることでゲート絶縁膜12上にポリシリコン膜13からなるゲート電極13aを形成する。
次に、図1(D)に示すように、レジスト膜14をマスクとして第2のイオン注入17を行うことでSi基板11に第2のボディー領域18を形成する。この際の第2のイオン注入17の注入方向は、Si基板11の表面に対して垂直方向より1°以上75°以下(好ましくは25°以上65°以下、より好ましくは45°)傾斜した方向である。第2のボディー領域18は、第1のボディー領域16上に位置し、且つゲート電極13a下に位置する。別言すれば、第1のボディー領域16は第2のボディー領域18より深い領域に位置し、第2のボディー領域18はチャネル領域を含み、第1のボディー領域16より浅い領域に位置する。第1及び第2のボディー領域16,18はDMOSトランジスターのボディー領域に相当する。
本実施の形態によれば、レジスト膜14をマスクとしてポリシリコン膜13をエッチングしてゲート電極13aを形成する前に、第1のボディー領域16への第1のイオン注入15を行うため、レジスト膜14に後退した部分が無い状態で第1のイオン注入15を行うことができる。その結果、レジスト膜14の側面が後退した部分を貫通してゲート電極13の端部下(チャネル領域)に不純物イオンが注入されることがない。別言すれば、Si基板の面内やSi基板間で、第1のイオン注入15によって形成される第1のボディー領域16の形状や不純物量がばらつくことがなく、安定した第1のボディー領域16を形成することができる。従って、DMOSトランジスターのしきい値電圧VthがSi基板11の面内やSi基板間でばらつくことを低減できる。
[実施の形態2]
図2及び図3は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。
図2及び図3は、本発明の一態様に係る半導体装置の製造方法を示す断面図である。
図2(A)に示すように、P型Si基板11に第1のN型ウェル21を形成する。次いで、P型Si基板11に素子分離膜24を形成する。次いで、第1のN型ウェル21に第2のN型ウェル23を形成し、P型Si基板11にP型ウェル22を形成する。第2のN型ウェル23の不純物濃度は、第1のN型ウェル21の不純物濃度より高い。次いで、N型ウェル21、N型ウェル23及びP型ウェル22それぞれにゲート絶縁膜12を形成する。次いで、ゲート絶縁膜12及び素子分離膜24上にポリシリコン膜13を形成する。次いで、ポリシリコン膜13上にレジスト膜14を形成する。レジスト膜14は、ポリシリコン膜13上にフォトレジスト膜を塗布し、露光及び現像することで形成される。次いで、図1(B)に示す工程と同様の方法で、レジスト膜14をマスクとして第1のイオン注入15を行うことでN型ウェル21にDMOSの第1のP型ボディー領域16を形成する。この際の第1のイオン注入15の注入方向は、所謂0°の方向であり、詳細にはP型Si基板11の表面に対して垂直方向または垂直方向より1°以内傾斜した方向である。
次に、図2(B)に示すように、レジスト膜14をマスクとしてポリシリコン膜13をドライエッチングすることでゲート絶縁膜12上にポリシリコン膜13からなるゲート電極13aを形成する。次いで、図1(D)に示す工程と同様の方法で、レジスト膜14をマスクとして第2のイオン注入17を行うことでN型ウェル21に第2のP型ボディー領域18を形成する。この際の第2のイオン注入17の注入方向は、P型Si基板11の表面に対して垂直方向より1°以上75°以下(好ましくは25°以上65°以下、より好ましくは45°)傾斜した方向である。第2のP型ボディー領域18は、第1のP型ボディー領域16上に位置し、且つゲート電極13a下(チャネル領域)に位置する。第1及び第2のP型ボディー領域16,18はDMOSトランジスターのP型ボディー領域に相当する。
また、第2のイオン注入17は4ステップ行われる。詳細には、1ステップ目の第2のイオン注入17を行った後に、P型Si基板11の中心を回転軸として90°回転させ、2ステップ目の第2のイオン注入17を行い、その後、P型Si基板11を同じ方向に90°回転させ、3ステップ目の第2のイオン注入17を行い、その後、P型Si基板11を同じ方向に90°回転させ、4ステップ目の第2のイオン注入17を行う。
次に、図2(C)に示すように、レジスト膜14及びゲート電極13aをマスクとして第3のイオン注入24を行うことで第2のP型ボディー領域18にN型不純物領域25を形成する。この際の第3のイオン注入24の注入方向は、P型Si基板11の表面に対して垂直方向または垂直方向より8°以内傾斜した方向である。
次に、図3(A)に示すように、レジスト膜14を剥離する。次に、図3(B)に示すように、N型不純物領域25及びゲート電極13a上にレジスト膜26を形成する。レジスト膜26は、N型不純物領域25及びゲート電極13a上にフォトレジスト膜を塗布し、露光及び現像することで形成される。次いで、レジスト膜26をマスクとしてゲート電極13aをドライエッチングすることでゲート絶縁膜12上にゲート電極13bを形成する。
次に、図3(C)に示すように、レジスト膜26を剥離する。次いで、ゲート電極13bの側壁にサイドウォール29を形成する。次いで、図示しないレジスト膜をマスクとして第4のイオン注入を行うことでN型不純物領域25に、N型不純物領域25より不純物濃度の高いN型ソース領域28aを形成するとともにN型ウェル23にN型ドレイン領域28bを形成する。次いで、図示しないレジスト膜をマスクとして第5のイオン注入を行うことで第2のP型ボディー領域18にP型ボディコンタクト領域27aを形成するとともにP型ウェル22にP型不純物領域27bを形成する。なお、図3(C)に示すゲート電極13bの直下に位置する第2のP型ボディー領域18はチャネル領域を構成する。
このようにしてDMOSトランジスターが作製される。
このようにしてDMOSトランジスターが作製される。
本実施の形態においても実施の形態1と同様の効果を得ることができる。
なお、本実施の形態による半導体装置の各構成要素の極性を逆に形成してもよい。
また、本発明において、特定のA(以下「A」という)の上(または下)に特定のB(以下「B」という)を形成する(Bが形成される)というとき、Aの上(または下)に直接Bを形成する(Bが形成される)場合に限定されない。Aの上(または下)に本発明の作用効果を阻害しない範囲で、他のものを介してBを形成する(Bが位置する)場合も含む。
11…P型Si基板、12…ゲート絶縁膜、13…ポリシリコン膜、13a,13b…ゲート電極、14…レジスト膜、15…第1のイオン注入、16…第1のP型ボディー領域、17…第2のイオン注入、18…第2のP型ボディー領域、21…第1のN型ウェル、22…P型ウェル、23…第2のN型ウェル、24…素子分離膜、25…N型不純物領域、26…レジスト膜、27a…P型ボディコンタクト領域、27b…P型不純物領域、28a…N型ソース領域、28b…N型ドレイン領域、29…サイドウォール。
Claims (3)
- 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン膜を形成し、
前記ポリシリコン膜上にレジスト膜を形成し、
前記レジスト膜をマスクとして第1のイオン注入を行うことで前記半導体基板に第1のボディー領域を形成し、
前記レジスト膜をマスクとして前記ポリシリコン膜をエッチングすることで前記ゲート絶縁膜上にゲート電極を形成し、
前記レジスト膜をマスクとして第2のイオン注入を行うことで前記半導体基板に第2のボディー領域を形成する半導体装置の製造方法であり、
前記第1のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より1°以内傾斜した方向であり、
前記第2のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向より1°以上75°以下傾斜した方向であり、
前記第2のボディー領域は、前記第1のボディー領域上に位置し、且つ前記ゲート電極下に位置することを特徴とする半導体装置の製造方法。 - 請求項1において、
前記第2のボディー領域を形成した後に、前記レジスト膜及び前記ゲート電極をマスクとして第3のイオン注入を行うことで前記第2のボディー領域に不純物領域を形成し、
前記第3のイオン注入の注入方向は、前記半導体基板の表面に対して垂直方向または前記垂直方向より8°以内傾斜した方向であることを特徴とする半導体装置の製造方法。 - 請求項2において、
前記不純物領域を形成した後に、前記不純物領域に前記不純物領域より不純物濃度の高いソース領域を形成するとともに、前記半導体基板にドレイン領域を形成することを特徴とする半導体装置の製造方法。
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Cited By (1)
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CN108538915A (zh) * | 2017-03-06 | 2018-09-14 | 松下知识产权经营株式会社 | 半导体外延晶片、半导体元件以及半导体元件的制造方法 |
-
2013
- 2013-03-25 JP JP2013061565A patent/JP2014187242A/ja active Pending
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CN108538915B (zh) * | 2017-03-06 | 2023-06-27 | 松下知识产权经营株式会社 | 半导体外延晶片、半导体元件以及半导体元件的制造方法 |
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