JP2014183108A - Method of manufacturing semiconductor light-emitting element and semiconductor light-emitting element - Google Patents
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Abstract
Description
本発明は、半導体発光素子の製造方法、及び半導体発光素子に関する。 The present invention relates to a method for manufacturing a semiconductor light emitting device and a semiconductor light emitting device.
ＧａＮを主原料とする半導体ＬＥＤ（Light Emitting Device）において、発光効率向上は、今後の省エネルギ化社会実現に向けても大変重要である。そして、ＬＥＤの発光効率を向上させるため、各種の方法が検討されている。
このＬＥＤの発光効率の尺度として、外部量子効率がある。この外部量子効率は、最初に注入された電気エネルギのうち、外部に取り出される光エネルギの割合のことで、この外部量子効率を上げることが、エネルギの高い光を発光することにつながる。そして、外部量子効率は、「電子注入効率」と「内部量子効率」と「光取り出し効率」とから得られる。
In semiconductor LED (Light Emitting Device) using GaN as the main raw material, improving luminous efficiency is very important for realizing a future energy-saving society. And various methods are examined in order to improve the luminous efficiency of LED.
External quantum efficiency is a measure of the luminous efficiency of this LED. The external quantum efficiency is the ratio of the light energy extracted to the outside of the initially injected electric energy. Increasing the external quantum efficiency leads to the emission of high energy light. The external quantum efficiency is obtained from “electron injection efficiency”, “internal quantum efficiency”, and “light extraction efficiency”.
そこで、ＬＥＤの発光効率を向上させる方法の一つとして、光取り出し効率を向上させる方法がある。この光取り出し効率を向上させるため、ＧａＮの半導体層を有する半導体発光素子を製造する場合に、例えば、活性層（発光層）上に比較的低温（８００℃）でｐ型ＡＩＧａＮ層を成長させ、その上にｐ型ＧａＮ層を成長させることにより、ｐ型ＧａＮ層の表面にテクスチャ構造を形成する（非特許文献１）という製造方法がある。ｐ型ＧａＮ層の表面がテクスチャ構造であるため、発光層からの光が表面で反射したとき、その反射角は一様ではない。そのため、その光が次に表面に向かった際に取り出せる確率が高くなる。これにより、表面がフラットである場合と比較して、表面がテクスチャ構造である場合の方が光取り出し効率が向上する。
また、この製造方法を用いることにより、ｐ型ＧａＮ層の表面において、フォトリソグラフィやエッチング等を行わずに、ｐ型ＧａＮ層の表面にテクスチャ構造を形成することができた。
Therefore, as one method for improving the light emission efficiency of the LED, there is a method for improving the light extraction efficiency. In order to improve the light extraction efficiency, when manufacturing a semiconductor light emitting device having a GaN semiconductor layer, for example, a p-type AIGaN layer is grown on the active layer (light emitting layer) at a relatively low temperature (800 ° C.), There is a manufacturing method in which a texture structure is formed on the surface of the p-type GaN layer by growing a p-type GaN layer thereon (Non-Patent Document 1). Since the surface of the p-type GaN layer has a texture structure, when light from the light emitting layer is reflected by the surface, the reflection angle is not uniform. Therefore, the probability that the light can be extracted the next time it goes to the surface increases. Thereby, compared with the case where the surface is flat, the light extraction efficiency is improved when the surface has a texture structure.
Moreover, by using this manufacturing method, a texture structure could be formed on the surface of the p-type GaN layer without performing photolithography, etching, or the like on the surface of the p-type GaN layer.
しかしながら、非特許文献１のＧａＮの半導体層を有する半導体発光素子より、さらに発光効率が高い半導体発光素子が求められているという問題点があった。 However, there is a problem that a semiconductor light emitting device having higher luminous efficiency than the semiconductor light emitting device having a GaN semiconductor layer of Non-Patent Document 1 is required.
本発明は、以上のような問題を解決するためになされたものであり、発光効率が高い半導体発光素子の製造方法、及び半導体発光素子を提供することを課題とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a semiconductor light-emitting element with high luminous efficiency, and a semiconductor light-emitting element.
前記課題を解決するために、本発明の半導体発光素子の製造方法は、発光層の基板反対側に、窒化物層を９００℃以下で低温成長させて積層する半導体発光素子の製造方法であって、前記窒化物層は、ＩｎＧａＮ層であり、前記低温成長により、前記ＩｎＧａＮ層の基板反対側表面がテクスチャ構造となったその凹凸の表面に、仕事関数の高い金属薄膜層が形成される工程と、前記金属薄膜層の基板反対側表面にＩＴＯ電極が積層される工程とを備え、前記金属薄膜層の金属は、前記ＩＴＯ電極よりも高い仕事関数であることを特徴とする。 In order to solve the above-described problems, a method for manufacturing a semiconductor light emitting device according to the present invention is a method for manufacturing a semiconductor light emitting device in which a nitride layer is grown at a low temperature of 900 ° C. or lower and stacked on the opposite side of the light emitting layer. The nitride layer is an InGaN layer, and a step of forming a metal thin film layer having a high work function on the uneven surface having a textured structure on the surface opposite to the substrate of the InGaN layer by the low temperature growth; And a step of laminating an ITO electrode on the surface of the metal thin film layer opposite to the substrate, wherein the metal of the metal thin film layer has a higher work function than the ITO electrode.
かかる構成によれば、ｐ型ＧａＮ層よりも、表面の凹凸の高低差が大きなテクスチャ構造が形成されるため、反射角がさらに一様でなくなる上に、光の反射および透過箇所となる表面積が増大する。そのため、光取り出し効率を向上させることができる。 According to such a configuration, a texture structure is formed in which the level difference of the surface unevenness is larger than that of the p-type GaN layer, so that the reflection angle is not more uniform, and the surface area that becomes the reflection and transmission points of light is reduced. Increase. Therefore, the light extraction efficiency can be improved.
また、かかる構成によれば、半導体層と金属薄膜層との接合において、半導体層と金属薄膜層との間の仕事関数差は、ＧａＮ層よりもＩｎＧａＮ層の方が、金属薄膜層との仕事関数差が小さい。そのため、半導体層と金属薄膜層との間のショットキー障壁がより低くなり、駆動電圧を低減させることができる。 Further, according to such a configuration, in the junction between the semiconductor layer and the metal thin film layer, the work function difference between the semiconductor layer and the metal thin film layer is greater in the InGaN layer than in the GaN layer. The function difference is small. Therefore, the Schottky barrier between the semiconductor layer and the metal thin film layer becomes lower, and the driving voltage can be reduced.
また、かかる構成によれば、表面積が増大するため、コンタクト抵抗を低減させることができる。 Moreover, according to this structure, since a surface area increases, contact resistance can be reduced.
本発明によれば、発光効率を高くすることができる。 According to the present invention, the luminous efficiency can be increased.
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。 Hereinafter, an embodiment of the present invention (hereinafter referred to as “the present embodiment”) will be described in detail with reference to the drawings. Each figure is only schematically shown so that the present invention can be fully understood. Therefore, the present invention is not limited to the illustrated example. Moreover, in each figure, the same code | symbol is attached | subjected about the common component and the same component, and those overlapping description is abbreviate | omitted.
（構成の説明）
図１は、本実施形態の半導体発光素子の構成図である。
半導体発光素子としてのＬＥＤ素子１０は、図１に示すように、支持基板としてのサファイア基板１１の表面にバッファ層１２が積層され、バッファ層１２の基板反対側表面にｎ−ＧａＮクラッド層１３が積層され、ｎ−ＧａＮクラッド層１３の基板反対側表面にＭＱＷ発光層（活性層）１４が積層され、ＭＱＷ発光層１４の基板反対側表面にｐ−ＡｌＧａＮ層１５Ａが積層され、ｐ−ＡｌＧａＮ層１５Ａの基板反対側表面にｐ−ＩｎＧａＮ層１５Ｂが積層され、ｐ−ＩｎＧａＮ層１５Ｂの基板反対側表面にニッケル（Ｎｉ）薄膜１８Ａが積層され、Ｎｉ薄膜１８Ａの基板反対側表面にＩＴＯ（Indium Tin Oxide）電極１８Ｂが積層されている。ここで、ｐ−ＩｎＧａＮ層１５Ｂの基板反対側表面は、多数の凹凸を有するテクスチャ構造を有する。これにより、Ｎｉ薄膜１８Ａ、すなわち、ＩＴＯ電極１８Ｂとの接触面積が広くなり、接触抵抗が小さくなる。
(Description of configuration)
FIG. 1 is a configuration diagram of the semiconductor light emitting device of this embodiment.
As shown in FIG. 1, the LED element 10 as a semiconductor light emitting element has a buffer layer 12 laminated on the surface of a sapphire substrate 11 as a support substrate, and an n-GaN cladding layer 13 on the opposite surface of the buffer layer 12 to the substrate. The MQW light emitting layer (active layer) 14 is laminated on the surface of the n-GaN cladding layer 13 opposite to the substrate, the p-AlGaN layer 15A is laminated on the surface of the MQW light emitting layer 14 opposite to the substrate, and the p-AlGaN layer A p-InGaN layer 15B is laminated on the surface opposite to the substrate of 15A, a nickel (Ni) thin film 18A is laminated on the surface opposite to the substrate of the p-InGaN layer 15B, and ITO (Indium Tin) is formed on the surface opposite to the substrate of the Ni thin film 18A. Oxide) electrode 18B is laminated. Here, the surface of the p-InGaN layer 15B opposite to the substrate has a texture structure having a large number of irregularities. Thereby, the contact area with the Ni thin film 18A, that is, the ITO electrode 18B is increased, and the contact resistance is reduced.
ここで、ＬＥＤ素子１０は、ｐ−ＡｌＧａＮ層１５Ａを有する構造としたが、なくてもよい。すなわち、ＭＱＷ発光層１４の基板反対側表面に直接ｐ−ＩｎＧａＮ層１５Ｂが積層されていてもよい。 Here, the LED element 10 has a structure having the p-AlGaN layer 15A, but may not be provided. That is, the p-InGaN layer 15B may be directly stacked on the surface of the MQW light emitting layer 14 opposite to the substrate.
ｎ−ＧａＮクラッド層１３と、ＭＱＷ発光層１４と、ｐ−ＡｌＧａＮ層１５Ａと、ｐ−ＩｎＧａＮ層１５Ｂとは、台形状（メサ型）に形成されている。そして、ｎ−ＧａＮクラッド層１３は、カソード電極２２が接合されている。ＩＴＯ電極１８Ｂは、アノード電極２１が接合されている。カソード電極２２は、例えば、ＴｉやＡｌ等で成形されている。アノード電極２１は、例えば、ＮｉやＡｕ等で成形されている。
窒化膜１９は、Ｎｉ薄膜１８Ａ、ｐ−ＡｌＧａＮ層１５Ａ、ｐ−ＩｎＧａＮ層１５Ｂ、及びＭＱＷ発光層１４と、アノード電極２１またはカソード電極２２とを絶縁している。
The n-GaN cladding layer 13, the MQW light emitting layer 14, the p-AlGaN layer 15A, and the p-InGaN layer 15B are formed in a trapezoidal shape (mesa type). The n-GaN cladding layer 13 is joined to the cathode electrode 22. The anode 21 is joined to the ITO electrode 18B. The cathode electrode 22 is formed of, for example, Ti or Al. The anode electrode 21 is formed of, for example, Ni or Au.
The nitride film 19 insulates the Ni thin film 18A, the p-AlGaN layer 15A, the p-InGaN layer 15B, and the MQW light emitting layer 14 from the anode electrode 21 or the cathode electrode 22.
サファイア基板１１は、窒化ガリウム（ＧａＮ）と同様の六方晶系の基板である。ＧａＮは、通常ウルツ鉱型（Wurtzite）結晶構造をとる、直接遷移型の半導体である。
バッファ層１２は、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）なる組成で基板に堆積され、サファイア基板１１とｎ−ＧａＮクラッド層１３との格子定数の違い（約２０％）を緩和する。なお、格子定数は、サファイア基板で４．７５８であり、Ｓｉ（１１１）基板で３．８４であり、ＧａＮで３．１８であり、ＡｌＮで３．１１である。
The sapphire substrate 11 is a hexagonal substrate similar to gallium nitride (GaN). GaN is a direct transition type semiconductor that usually has a wurtzite crystal structure.
The buffer layer 12 is deposited on the substrate with a composition of Al x Ga 1-x N (0 ≦ x ≦ 1), for example, and the difference in lattice constant between the sapphire substrate 11 and the n-GaN cladding layer 13 (about 20%). To ease. The lattice constant is 4.758 for the sapphire substrate, 3.84 for the Si (111) substrate, 3.18 for GaN, and 3.11 for AlN.
ｎ−ＧａＮクラッド層１３は、シリコン（Ｓｉ）をドープして作成され、ｐ−ＡｌＧａＮ層１５Ａ及びｐ−ＩｎＧａＮ層１５Ｂは、マグネシウム（Ｍｇ）をドープして作成される。なお、ｐ−ＡｌＧａＮ層１５Ａ及びｐ−ＩｎＧａＮ層１５Ｂは、窒素雰囲気中で熱処理が行われ、ドーパント（Ｍｇ）の活性化が行われる。
このｎ−ＧａＮクラッド層１３は、発光層へのキャリアの注入と、キャリアの閉じ込めとを行う層である。
The n-GaN cladding layer 13 is created by doping silicon (Si), and the p-AlGaN layer 15A and the p-InGaN layer 15B are created by doping magnesium (Mg). Note that the p-AlGaN layer 15A and the p-InGaN layer 15B are heat-treated in a nitrogen atmosphere to activate the dopant (Mg).
The n-GaN cladding layer 13 is a layer that performs carrier injection into the light emitting layer and carrier confinement.
ＭＱＷ発光層１４は、量子井戸層を複数持つ多重量子井戸構造の発光層であり、バルク型よりも明るく鮮やかな発光が可能である。このＭＱＷ発光層１４は、通常は、ＩｎＧａＮ井戸層と、ＧａＮまたはＩｎＧａＮ障壁層とした多重量子井戸（ＭＱＷ：Multi Quantum Well）構造とする。なお、量子井戸構造においては、電子やホールが閉じ込められるバンドギャップの小さい材料の層を井戸層と呼び、電子やホールに対して壁の役割をするバンドギャップの大きい材料の層をバリア層と呼ぶ。 The MQW light emitting layer 14 is a light emitting layer having a multiple quantum well structure having a plurality of quantum well layers, and can emit brighter and brighter light than the bulk type. The MQW light-emitting layer 14 usually has a multi quantum well (MQW) structure including an InGaN well layer and a GaN or InGaN barrier layer. In a quantum well structure, a layer of a material having a small band gap in which electrons and holes are confined is called a well layer, and a layer of a material having a large band gap that acts as a wall for electrons and holes is called a barrier layer. .
（製造方法の説明）
図２Ａ〜Ｃ（（ａ）〜（ｉ））は、本実施形態のＬＥＤ製造プロセス図である。
まず、図２Ａ（ａ）に示すように、サファイア基板１１の表面上に、有機金属気相成長法（ＭＯＶＰＥ法）により、バッファ層１２、ｎ−ＧａＮクラッド層１３、ＭＱＷ発光層１４、ｐ−ＡｌＧａＮ層１５Ａを順番に形成し、積層基板を作成する。
(Description of manufacturing method)
2A to 2C ((a) to (i)) are LED manufacturing process diagrams of the present embodiment.
First, as shown in FIG. 2A (a), on the surface of the sapphire substrate 11, a buffer layer 12, an n-GaN cladding layer 13, an MQW light emitting layer 14, p- The AlGaN layer 15A is formed in order, and a laminated substrate is created.
ここで行われるＭＯＶＰＥ法は、一般的には１０００℃以上の温度で行われるところを、それより低い９００℃以下の低温で行う。例えば、８００〜９００℃が好ましい。また、ＭＯＶＰＥ法の各成長層の成長条件は、所望の構造が成長されるように最適化され、例えば、ＩｎＧａＮは、例えば、トリメチルインジウム（ＴＭＩｎ）を原料ガスとし、窒素（Ｎ２）や水素（Ｈ２）をキャリアガスとして、エピタキシャル成長される。このとき、低温で結晶成長させるため、ＴＭＩｎを最初から所定量を供給せずに、所定時間が経過してから徐々に（段階的に）量を増やして供給することが望ましい。ｐ−ＧａＮを１０ｎｍ程度成長した状態である。 The MOVPE method performed here is generally performed at a temperature of 1000 ° C. or higher, but at a lower temperature of 900 ° C. or lower. For example, 800-900 degreeC is preferable. The growth conditions of each growth layer in the MOVPE method are optimized so that a desired structure is grown. For example, InGaN uses, for example, trimethylindium (TMIn) as a source gas, nitrogen (N 2 ), hydrogen Epitaxial growth is performed using (H 2 ) as a carrier gas. At this time, in order to grow crystals at a low temperature, it is desirable to supply TMIn gradually (stepwise) after a predetermined time has elapsed without supplying a predetermined amount from the beginning. In this state, p-GaN is grown to about 10 nm.
次に、図２Ａ（ｂ）に示すように、積層基板は、ｐ−ＡｌＧａＮ層１５Ａの表面上に、ＭＯＶＰＥ法により、９００℃以下でｐ−ＩｎＧａＮ層１５Ｂが低温成長され、形成される。これにより、ｐ−ＩｎＧａＮ層１５Ｂの表面に凹凸が形成されて、テクスチャ構造となる。このテクスチャ構造が形成されることにより、ＭＱＷ発光層１４で発光した光が、ｐ−ＩｎＧａＮ層１５Ｂの凹凸な表面で不規則に反射し、その反射した光が再度ｐ−ＩｎＧａＮ層１５Ｂを透過したりするため、光取り出し効率が向上する。 Next, as shown in FIG. 2A (b), the laminated substrate is formed by growing the p-InGaN layer 15B at a low temperature of 900 ° C. or lower on the surface of the p-AlGaN layer 15A by MOVPE. Thereby, irregularities are formed on the surface of the p-InGaN layer 15B, and a texture structure is obtained. By forming this texture structure, the light emitted from the MQW light emitting layer 14 is irregularly reflected by the uneven surface of the p-InGaN layer 15B, and the reflected light is transmitted through the p-InGaN layer 15B again. Light extraction efficiency is improved.
その後、窒素雰囲気中にて、１分以上の熱処理が施され、ｐ−ＡｌＧａＮ層１５Ａ及びｐ−ＩｎＧａＮ層１５Ｂに含まれるアクセプタ不純物（ドーパント）（Ｍｇ）を活性化する。この熱処理（活性化アニール）は６００〜１０００℃の温度で行われることが好ましい。 Thereafter, heat treatment is performed in a nitrogen atmosphere for 1 minute or longer to activate acceptor impurities (dopants) (Mg) contained in the p-AlGaN layer 15A and the p-InGaN layer 15B. This heat treatment (activation annealing) is preferably performed at a temperature of 600 to 1000 ° C.
そして、図２Ａ（ｃ）に示すように、表面にテクスチャ構造が形成されたｐ−ＩｎＧａＮ層１５Ｂを有する積層基板は、通常のフォトリソグラフィ工程によりレジストマスク１７が形成される。このレジストマスク１７は、大きさが所望のサイズ及び形状に設計されている。 Then, as shown in FIG. 2A (c), a resist mask 17 is formed by a normal photolithography process on the laminated substrate having the p-InGaN layer 15B having a texture structure formed on the surface. The resist mask 17 is designed to have a desired size and shape.
次に、図２Ａ（ｄ）に示すように、レジストマスク１７が形成された積層基板は、通常のドライエッチング法により、レジストマスク１７以外の領域が０．４μｍ程度エッチング除去され、メサ型（ＭＥＳＡ構造）が形成される。ドライエッチングは、例えば、塩素（Ｃｌ２）や三塩化ホウ素（ＢＣｌ３）のガスによる誘導結合型反応性イオンエッチング法がある。なお、エッチング深さは、今回０．４μｍ程度としたが、所望の深さになるように設計することができる。 Next, as shown in FIG. 2A (d), in the laminated substrate on which the resist mask 17 is formed, a region other than the resist mask 17 is removed by etching by about 0.4 μm by a normal dry etching method. Structure) is formed. Dry etching includes, for example, an inductively coupled reactive ion etching method using chlorine (Cl 2 ) or boron trichloride (BCl 3 ) gas. Although the etching depth is about 0.4 μm this time, it can be designed to have a desired depth.
図２Ｂ（ｅ）に示すように、エッチング除去された積層基板は、テクスチャ構造となったｐ−ＩｎＧａＮ層１５Ｂの表面に、スパッタ法や蒸着法等（例えば、電子ビーム蒸着装置）により、Ｎｉ薄膜１８Ａが３〜１０ｎｍ程度の膜厚で堆積される。 As shown in FIG. 2B (e), the laminated substrate removed by etching is formed on the surface of the p-InGaN layer 15B having a textured structure by a sputtering method, a vapor deposition method or the like (for example, an electron beam vapor deposition apparatus). 18A is deposited with a film thickness of about 3 to 10 nm.
さらに、図２Ｂ（ｆ）に示すように、Ｎｉ薄膜１８Ａが堆積された積層基板は、そのＮｉ薄膜１８Ａの表面に、透明導電膜であるＩＴＯ電極１８Ｂが通常のフォトリソグラフィ技術を用いたリフトオフ法やエッチングにより形成される。このときのＮｉ薄膜１８Ａ及びＩＴＯ電極１８Ｂは、所望の特性が得られるように、成膜方法や条件が設計される。 Further, as shown in FIG. 2B (f), in the laminated substrate on which the Ni thin film 18A is deposited, the ITO electrode 18B, which is a transparent conductive film, is formed on the surface of the Ni thin film 18A by a lift-off method using a normal photolithography technique. Or by etching. At this time, the Ni thin film 18A and the ITO electrode 18B are designed for film forming methods and conditions so that desired characteristics can be obtained.
次に、図２Ｂ（ｇ）に示すように、Ｎｉ薄膜１８Ａ及びＩＴＯ電極１８Ｂが形成された積層基板は、ＣＶＤ（Chemical Vapor Deposition）法等により、窒化（ＳｉＮ）膜１９が２００ｎｍ程度の膜厚で堆積される。
そして、図２Ｂ（ｈ）に示すように、窒化膜１９が堆積した積層基板は、フォトリソグラフィ技術を用いて、ＳｉＮ開口２０が形成される。
Next, as shown in FIG. 2B (g), the laminated substrate on which the Ni thin film 18A and the ITO electrode 18B are formed has a thickness of about 200 nm of the nitride (SiN) film 19 by a CVD (Chemical Vapor Deposition) method or the like. It is deposited with.
Then, as shown in FIG. 2B (h), the stacked substrate on which the nitride film 19 is deposited is formed with a SiN opening 20 by using a photolithography technique.
最後に、図２Ｃ（ｉ）に示すように、ＳｉＮ開口２０が形成された積層基板は、所望の設計になるようにフォトリソグラフィ技術によって、アノード電極２１がＩＴＯ電極１８Ｂと、カソード電極２２がｎ−ＧａＮクラッド層１３とコンタクト可能な材料で蒸着法等により形成される。 Finally, as shown in FIG. 2C (i), the laminated substrate in which the SiN opening 20 is formed is formed such that the anode electrode 21 is the ITO electrode 18B and the cathode electrode 22 is n by the photolithography technique so as to have a desired design. -A material that can contact the GaN cladding layer 13 is formed by vapor deposition or the like.
（駆動動作の説明）
再び図１を用いて、駆動動作について説明する。
駆動方法は、通常のＬＥＤ駆動と同じで、アノード電極２１とカソード電極２２との間に、順方向電圧を印加し、素子に適切な電流を流す。そして、ＭＱＷ発光層１４が出射した光をＩＴＯ電極１８Ｂ側から取り出す。
(Description of drive operation)
The driving operation will be described with reference to FIG. 1 again.
The driving method is the same as that of normal LED driving, and a forward voltage is applied between the anode electrode 21 and the cathode electrode 22 to allow an appropriate current to flow through the element. Then, the light emitted from the MQW light emitting layer 14 is extracted from the ITO electrode 18B side.
（比較例）
図３Ａ〜Ｂ（（ａ）〜（ｈ））は、比較例のＬＥＤ製造プロセス図である。
この比較例のＬＥＤ製造プロセス図は、図２Ａ〜Ｃで示す本実施形態のＬＥＤ製造プロセスにおいて、（相違点１）ｐ−ＩｎＧａＮ層１５Ｂではなく、ｐ−ＧａＮ層１１５Ｂが形成される点と、（相違点２）Ｎｉ薄膜１８Ａが堆積されない点と、（相違点３）ＭＯＶＰＥ法で成長させるときの温度が、低温（９００℃以下）ではなく、一般的な１０００℃以上の温度（以下、高温と称する）である点との３点で異なる。
(Comparative example)
3A to 3B ((a) to (h)) are LED manufacturing process diagrams of comparative examples.
The LED manufacturing process diagram of this comparative example shows that the p-GaN layer 115B is formed instead of the p-InGaN layer 15B in the LED manufacturing process of this embodiment shown in FIGS. (Difference 2) The Ni thin film 18A is not deposited, and (Difference 3) The temperature when growing by the MOVPE method is not a low temperature (900 ° C. or lower) but a general temperature of 1000 ° C. or higher (hereinafter referred to as a high temperature). It is different in three points.
まず、図３Ａ（ａ）に示すように、サファイア基板１１の表面上に、有機金属気相成長法（ＭＯＶＰＥ法）により、バッファ層１２、ｎ−ＧａＮクラッド層１３、ＭＱＷ発光層１４、ｐ−ＡｌＧａＮ層１５Ａを順番に形成し、積層基板を作成する。ここで行われるＭＯＶＰＥ法は、一般的には１０００℃以上の温度で行われる。
その後の図３Ａ（ｂ）〜図３Ｂ（ｈ）に示す比較例のＬＥＤ製造プロセスは、図２Ａ（ｅ）を除く、図２Ａ（ｂ）〜（ｄ）、図２Ｂ（ｆ）〜図２Ｃ（ｉ）に示す本実施形態のＬＥＤ製造プロセスとほぼ同様である。
First, as shown in FIG. 3A (a), on the surface of the sapphire substrate 11, the buffer layer 12, the n-GaN clad layer 13, the MQW light emitting layer 14, p− are formed by metal organic vapor phase epitaxy (MOVPE method). The AlGaN layer 15A is formed in order, and a laminated substrate is created. The MOVPE method performed here is generally performed at a temperature of 1000 ° C. or higher.
The LED manufacturing process of the comparative example shown in FIGS. 3A (b) to 3B (h) thereafter, except for FIG. 2A (e), FIGS. 2A (b) to (d) and FIGS. 2B (f) to 2C ( This is substantially the same as the LED manufacturing process of this embodiment shown in i).
次に、図３Ａ（ｂ）に示すように、積層基板は、ｐ−ＡｌＧａＮ層１５Ａの表面上に、ＭＯＶＰＥ法により、１０００℃以上の温度でｐ−ＧａＮ層１１５Ｂが高温成長され、形成される。これにより、ｐ−ＧａＮ層１１５Ｂの表面に凹凸が形成されて、テクスチャ構造となる。 Next, as shown in FIG. 3A (b), the laminated substrate is formed by growing the p-GaN layer 115B on the surface of the p-AlGaN layer 15A by a MOVPE method at a temperature of 1000 ° C. or higher. . As a result, irregularities are formed on the surface of the p-GaN layer 115B, and a texture structure is obtained.
その後、窒素雰囲気中にて、１分以上の熱処理が施され、ｐ−ＡｌＧａＮ層１５Ａ及びｐ−ＧａＮ層１１５Ｂに含まれるアクセプタ不純物（ドーパント）（Ｍｇ）を活性化する。この熱処理（活性化アニール）は６００〜１０００℃の温度で行われることが好ましい。 Thereafter, heat treatment is performed for 1 minute or more in a nitrogen atmosphere to activate acceptor impurities (dopants) (Mg) contained in the p-AlGaN layer 15A and the p-GaN layer 115B. This heat treatment (activation annealing) is preferably performed at a temperature of 600 to 1000 ° C.
そして、図３Ａ（ｃ）に示すように、表面にテクスチャ構造が形成されたｐ−ＧａＮ層１１５Ｂを有する積層基板は、通常のフォトリソグラフィ工程によりレジストマスク１７が形成される。このレジストマスク１７は、大きさが所望のサイズ及び形状に設計されている。 Then, as shown in FIG. 3A (c), a resist mask 17 is formed by a normal photolithography process on the laminated substrate having the p-GaN layer 115B having a texture structure formed on the surface. The resist mask 17 is designed to have a desired size and shape.
次に、図３Ａ（ｄ）に示すように、レジストマスク１７が形成された積層基板は、通常のドライエッチング法により、レジストマスク１７以外の領域が０．４μｍ程度エッチング除去され、メサ型（ＭＥＳＡ構造）が形成される。ドライエッチングは、例えば、塩素（Ｃｌ２）や三塩化ホウ素（ＢＣｌ３）のガスによる誘導結合型反応性イオンエッチング法がある。なお、エッチング深さは、今回０．４μｍ程度としたが、所望の深さになるように設計することができる。 Next, as shown in FIG. 3A (d), in the laminated substrate on which the resist mask 17 is formed, a region other than the resist mask 17 is removed by etching by about 0.4 μm by a normal dry etching method. Structure) is formed. Dry etching includes, for example, an inductively coupled reactive ion etching method using chlorine (Cl 2 ) or boron trichloride (BCl 3 ) gas. Although the etching depth is about 0.4 μm this time, it can be designed to have a desired depth.
さらに、図３Ｂ（ｅ）に示すように、エッチング除去された積層基板は、テクスチャ構造となったｐ−ＧａＮ層１１５Ｂの表面に、透明導電膜であるＩＴＯ電極１８Ｂが通常のフォトリソグラフィ技術を用いたリフトオフ法やエッチングにより形成される。このときのＩＴＯ電極１８Ｂは、所望の特性が得られるように、成膜方法や条件が設計される。 Further, as shown in FIG. 3B (e), the laminated substrate that has been removed by etching has an ITO electrode 18B, which is a transparent conductive film, on the surface of the p-GaN layer 115B having a textured structure. It is formed by the lift-off method or etching. The ITO electrode 18B at this time is designed with a film forming method and conditions so that desired characteristics can be obtained.
次に、図３Ｂ（ｆ）に示すように、ＩＴＯ電極１８Ｂが形成された積層基板は、ＣＶＤ法等により、窒化膜１９が２００ｎｍ程度の膜厚で堆積される。
そして、図３Ｂ（ｇ）に示すように、窒化膜１９が堆積した積層基板は、フォトリソグラフィ技術を用いて、ＳｉＮ開口２０が形成される。
Next, as shown in FIG. 3B (f), on the laminated substrate on which the ITO electrode 18B is formed, a nitride film 19 is deposited with a film thickness of about 200 nm by a CVD method or the like.
Then, as shown in FIG. 3B (g), the SiN opening 20 is formed on the laminated substrate on which the nitride film 19 is deposited using the photolithography technique.
最後に、図３Ｂ（ｈ）に示すように、ＳｉＮ開口２０が形成された積層基板は、所望の設計になるようにフォトリソグラフィ技術によって、アノード電極２１とカソード電極２２との双方が、ｎ−ＧａＮクラッド層１３とコンタクト可能な材料で蒸着法等により形成される。 Finally, as shown in FIG. 3B (h), the laminated substrate in which the SiN opening 20 is formed is formed by photolithography so that both the anode electrode 21 and the cathode electrode 22 are n−. A material that can contact the GaN cladding layer 13 is formed by vapor deposition or the like.
図４に、図３Ａ〜Ｂで示した比較例のＬＥＤ製造プロセスにおいて、高温成長させたｐ−ＧａＮの表面ＡＦＭの観測結果（図４（Ａ））と、図２Ａ〜Ｃで示した本実施形態のＬＥＤ製造プロセスにおいて、低温成長させたｐ−ＩｎＧａＮの表面ＡＦＭの観測結果（図４（Ｂ））とを示す。 FIG. 4 shows an observation result (FIG. 4A) of the surface AFM of p-GaN grown at a high temperature in the LED manufacturing process of the comparative example shown in FIGS. 3A and 3B, and the present embodiment shown in FIGS. The observation result (FIG. 4B) of the surface AFM of p-InGaN grown at a low temperature in the LED manufacturing process of the embodiment is shown.
図４（Ａ−１）（Ａ−２）に示す高温成長させたｐ−ＧａＮの表面ＡＦＭは、平均粗さが０．２８８ｎｍ、高低差が約３．７ｎｍであった。その一方、図４（Ｂ−１）（Ｂ−２）に示す低温成長させたｐ−ＩｎＧａＮの表面ＡＦＭは、平均粗さが６．８ｎｍ、高低差が約６０ｎｍであった。このように、高温成長させたｐ−ＧａＮより、低温成長させたｐ−ＩｎＧａＮの方が、表面の凹凸が大きなテクスチャ構造が形成された。 The surface AFM of p-GaN grown at a high temperature shown in FIGS. 4A-1 and 4A-2 had an average roughness of 0.288 nm and a height difference of about 3.7 nm. On the other hand, the surface AFM of p-InGaN grown at a low temperature shown in FIGS. 4B-1 and 4B-2 had an average roughness of 6.8 nm and a height difference of about 60 nm. Thus, a texture structure having a larger surface irregularity was formed in p-InGaN grown at a low temperature than p-GaN grown at a high temperature.
このような表面の凹凸の高低差が大きなテクスチャ構造を有することで、ＭＱＷ発光層１４で発光した光の表面からの取出し効率が向上する。また、表面積が増大することにもなるため、コンタクト抵抗を低くことができる。 By having such a texture structure with a large difference in level of unevenness on the surface, the efficiency of extracting light emitted from the MQW light emitting layer 14 from the surface is improved. Further, since the surface area increases, the contact resistance can be lowered.
（効果の説明）
一般的に、金属と半導体との接合（ショットキー接合）によって生じるショットキー障壁は、金属の仕事関数と半導体の仕事関数との差分によって決まり、その仕事関数差が小さいほどショットキー障壁の高さが下がる。ここで、Ｎｉの仕事関数は５．２ｅＶであり、ｐ−ＧａＮ層１１５Ｂの仕事関数は約７ｅＶであり、ｐ−ＩｎＧａＮ層１５Ｂの仕事関数はｐ−ＧａＮ層１１５Ｂの仕事関数より小さい。そのため、Ｎｉ薄膜１８Ａとｐ−ＧａＮ層１１５Ｂとの仕事関数差より、Ｎｉ薄膜１８Ａとｐ−ＩｎＧａＮ層１５Ｂとの仕事関数差の方が小さい。よって、ｐ−ＧａＮ層１１５Ｂの代わりに、本実施形態ではｐ−ＩｎＧａＮ層１５Ｂを積層することで、ショットキー障壁の高さをさらに下げることができる。これにより、駆動電圧を低減させることができる。
(Explanation of effect)
In general, a Schottky barrier generated by a metal-semiconductor junction (Schottky junction) is determined by a difference between a metal work function and a semiconductor work function, and the smaller the work function difference, the higher the Schottky barrier height. Go down. Here, the work function of Ni is 5.2 eV, the work function of the p-GaN layer 115B is about 7 eV, and the work function of the p-InGaN layer 15B is smaller than the work function of the p-GaN layer 115B. Therefore, the work function difference between the Ni thin film 18A and the p-InGaN layer 15B is smaller than the work function difference between the Ni thin film 18A and the p-GaN layer 115B. Therefore, in this embodiment, the height of the Schottky barrier can be further reduced by stacking the p-InGaN layer 15B instead of the p-GaN layer 115B. Thereby, a drive voltage can be reduced.
また、製造プロセスにおいて、ｐ−ＧａＮ層１１５Ｂの代わりにｐ−ＩｎＧａＮ層１５Ｂを用いて、そのｐ−ＩｎＧａＮ層１５Ｂの表面に、コンタクト電極として仕事関数の高いニッケル（Ｎｉ）を用いたＮｉ薄膜１８Ａを堆積し、このＮｉ薄膜１８Ａを除去しないで残したまま、そのＮｉ薄膜１８Ａの表面にＩＴＯ電極１８Ｂを形成する。このように積層することで、金属と半導体との接合によって生じてしまうショットキー障壁の高さを下げることができ、すなわち、コンタクト抵抗を低くすることができる。 Further, in the manufacturing process, a Ni thin film 18A using a p-InGaN layer 15B instead of the p-GaN layer 115B and using nickel (Ni) having a high work function as a contact electrode on the surface of the p-InGaN layer 15B. The ITO electrode 18B is formed on the surface of the Ni thin film 18A while leaving the Ni thin film 18A without being removed. By stacking in this way, the height of the Schottky barrier generated by the junction between the metal and the semiconductor can be lowered, that is, the contact resistance can be lowered.
また、ｐ−ＩｎＧａＮ層１５Ｂの形成は、その前のＭＱＷ発光層１４と同様の９００℃よりも低い温度条件でＭＯＶＰＥ法により行われる。すなわち、同じ環境でｐ−ＩｎＧａＮ層１５Ｂの形成することになる。さらに、ｐ−ＩｎＧａＮ層１５Ｂの表面にテクスチャ構造を形成する際、一般的なテクスチャ構造を形成する工程である、アニールする工程や、Ｎｉクラスターマスクをエッチングする工程がないため、製造プロセスの簡略化が可能になる。 The p-InGaN layer 15B is formed by the MOVPE method under a temperature condition lower than 900 ° C. as in the previous MQW light emitting layer 14. That is, the p-InGaN layer 15B is formed in the same environment. Furthermore, when a texture structure is formed on the surface of the p-InGaN layer 15B, there is no annealing process or etching process for the Ni cluster mask, which is a process for forming a general texture structure, thus simplifying the manufacturing process. Is possible.
また、ｐ−ＩｎＧａＮ層１５Ｂの表面に形成された凹凸は、表面と成す角度が６７度以上なると、ｐ−ＩｎＧａＮ層１５Ｂの基板側からの入射光が全反射してしまい、光の取り出し効率が低下する。そのため、ｐ−ＩｎＧａＮ層１５Ｂの表面に凹凸（テクスチャ構造）を形成する際、凹凸が表面と成す角度が６７度を超えない程度に形成される条件にして形成する。 In addition, when the angle formed on the surface of the p-InGaN layer 15B is 67 degrees or more, incident light from the substrate side of the p-InGaN layer 15B is totally reflected, and the light extraction efficiency is improved. descend. Therefore, when forming unevenness (texture structure) on the surface of the p-InGaN layer 15B, it is formed under the condition that the angle formed by the unevenness with the surface does not exceed 67 degrees.
以上のように、本実施形態の製造プロセスで形成されたＬＥＤ素子１０は、従来の製造プロセスで形成されたＬＥＤ素子１１０よりも、光取り出し効率が向上し、ひいては発光効率が向上する。 As described above, the LED element 10 formed by the manufacturing process of the present embodiment has higher light extraction efficiency than the LED element 110 formed by the conventional manufacturing process, and consequently the light emission efficiency.
（変形例）
本発明は、前記した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
実施形態において、ｐ−ＩｎＧａＮ層１５Ｂの表面にニッケル（Ｎｉ）を用いたＮｉ薄膜１８Ａを積層しているが、ＩＴＯ電極（4〜4.7eV）より仕事関数が高い値の金属であればよく、例えば、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）等の薄膜や、これらの金属を２以上組み合わせた合金の薄膜であってもよい。
(Modification)
The present invention is not limited to the above-described embodiment, and various changes and modifications can be made without departing from the gist of the present invention.
In the embodiment, the Ni thin film 18A using nickel (Ni) is laminated on the surface of the p-InGaN layer 15B, but any metal having a higher work function than the ITO electrode (4 to 4.7 eV) may be used. For example, a thin film of platinum (Pt), gold (Au), palladium (Pd), or the like, or an alloy thin film in which two or more of these metals are combined may be used.
また、実施形態では、支持基板として（０００１）面サファイア基板１１を用いたが、バッファ層１２を適切に選択すれば、（１１１）面Ｓｉ基板、または（０００１）面ＳｉＣ基板を用いることもできる。 In the embodiment, the (0001) plane sapphire substrate 11 is used as the support substrate. However, if the buffer layer 12 is appropriately selected, a (111) plane Si substrate or a (0001) plane SiC substrate can also be used. .
また、実施形態では、ＬＥＤ素子単体について説明したが、サファイア基板１１に複数のＬＥＤ素子１０を二次元配列して、表示装置とすることができる。 Moreover, although LED element single-piece | unit was demonstrated in embodiment, the some LED element 10 can be two-dimensionally arranged on the sapphire substrate 11, and it can be set as a display apparatus.
１０ ＬＥＤ素子（半導体発光素子）
１１ サファイア基板
１２ バッファ層
１３ ｎ−ＧａＮクラッド層
１４ ＭＱＷ発光層
１５Ａ ｐ−ＡｌＧａＮ層
１５Ｂ ｐ−ＩｎＧａＮ層
１７ レジストマスク
１８Ａ ニッケル（Ｎｉ）薄膜（金属薄膜層）
１８Ｂ ＩＴＯ電極
１９ 窒化膜（ＳｉＮ）
２０ ＳｉＮ開口
２１ アノード電極
２２ カソード電極
１１０ ＬＥＤ素子
１１５Ｂ ｐ−ＧａＮ層
10 LED elements (semiconductor light-emitting elements)
DESCRIPTION OF SYMBOLS 11 Sapphire substrate 12 Buffer layer 13 n-GaN clad layer 14 MQW light emitting layer 15A p-AlGaN layer 15B p-InGaN layer 17 Resist mask 18A Nickel (Ni) thin film (metal thin film layer)
18B ITO electrode 19 Nitride film (SiN)
20 SiN opening 21 Anode electrode 22 Cathode electrode 110 LED element 115B p-GaN layer
Claims (12)
前記窒化物層は、ＩｎＧａＮ層であり、
前記低温成長により、前記ＩｎＧａＮ層の基板反対側表面がテクスチャ構造となったその凹凸の表面に、仕事関数の高い金属薄膜層が形成される工程と、
前記金属薄膜層の基板反対側表面にＩＴＯ電極が積層される工程と
を備え、
前記金属薄膜層の金属は、前記ＩＴＯ電極よりも高い仕事関数を有することを特徴とする半導体発光素子の製造方法。 A method of manufacturing a semiconductor light emitting device, in which a nitride layer is grown at a low temperature of 900 ° C. or lower and laminated on the opposite side of the light emitting layer to the substrate,
The nitride layer is an InGaN layer;
A step of forming a metal thin film layer having a high work function on the uneven surface where the surface opposite to the substrate of the InGaN layer has a textured structure by the low temperature growth;
A step of laminating an ITO electrode on the surface opposite to the substrate of the metal thin film layer,
The metal of the metal thin film layer has a work function higher than that of the ITO electrode.
前記発光層は、前記テクスチャ構造にする工程と同じ条件かつ同じＭＯＶＰＥ法で結晶成長させて形成されることを特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体発光素子の製造方法。 The step of growing the InGaN layer at the low temperature and forming the textured structure on the surface opposite to the substrate of the InGaN layer is performed by crystal growth at a temperature of 900 ° C. or less using a metal organic chemical vapor deposition method (MOVPE method),
5. The semiconductor light emitting element according to claim 1, wherein the light emitting layer is formed by crystal growth under the same conditions and the same MOVPE method as in the step of forming the texture structure. 6. Production method.
前記ＩｎＧａＮ層と前記発光層とがエッチング処理される工程とをさらに備え、
その後、前記金属薄膜層が形成される工程が行われることを特徴とする請求項１ないし請求項６のいずれか一項に記載の半導体発光素子の製造方法。 Following the step of making the texture structure,
A step of etching the InGaN layer and the light emitting layer,
7. The method for manufacturing a semiconductor light emitting element according to claim 1, further comprising a step of forming the metal thin film layer. 8.
前記発光層と前記ＩｎＧａＮ層との間に前記ＡｌＧａＮ層が形成されることを特徴とする請求項５に記載の半導体発光素子の製造方法。 The AlGaN layer further includes a step of crystal growth using a metal organic vapor phase epitaxy method (MOVPE method) on the opposite side of the light emitting layer from the substrate under the same conditions as the step of making the texture structure,
6. The method of manufacturing a semiconductor light emitting element according to claim 5, wherein the AlGaN layer is formed between the light emitting layer and the InGaN layer.
前記ＩｎＧａＮ層は、基板反対側表面にテクスチャ構造を有し、
前記テクスチャ構造の表面に形成された仕事関数の高い金属薄膜層と、
前記金属薄膜層の基板反対側表面に形成されたＩＴＯ電極と
を備え、
前記金属薄膜層の金属は、前記ＩＴＯ電極よりも高い仕事関数を有することを特徴とする半導体発光素子。 A semiconductor light emitting device in which an InGaN layer is stacked on the opposite side of the light emitting layer from the substrate,
The InGaN layer has a texture structure on the surface opposite to the substrate,
A metal thin film layer having a high work function formed on the surface of the texture structure;
An ITO electrode formed on the surface of the metal thin film layer opposite to the substrate;
The metal of the metal thin film layer has a higher work function than the ITO electrode.
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