JP2014175666A - 選択ゲートに熱酸化物選択ゲート絶縁体を使用し、ロジックに部分置換ゲートを使用する一体化のための製法 - Google Patents
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Abstract
【解決手段】不揮発性メモリ領域内の制御ゲートの上に熱成長酸素含有層を形成し、論理領域内に高kゲート絶縁体層及びバリア層を形成する。酸素含有層及びバリア層の上にポリシリコン層を形成し、平坦化する。制御ゲートに隣接した選択ゲートの位置を画定する第1のマスキング層を、ポリシリコン層及び制御ゲートの上に形成する。論理ゲートの位置を画定する第2のマスキング層を形成する。選択ゲートを選択ゲートの位置、ポリシリコン部分を論理ゲートの位置に留めるように、ポリシリコン層の露出部分を除去する。選択ゲート及び制御ゲートならびにポリシリコン部分の周囲に絶縁体層を形成する。論理ゲートの位置にバリア層を露出させる開口をもたらすためにポリシリコン部分を除去する。
【選択図】図18
Description
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高kゲート絶縁体層を形成するステップと、
前記論理領域内の前記高kゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第1のマスキング層を形成するステップであって、前記第1のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第2のマスキング層を形成するステップであって、該第2のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用するステップであって、前記ポリシリコン層の第1の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第1のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップであって、前記ポリシリコン層の第2の部分は前記論理ゲートの位置に留まる、前記第2のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第2の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第2の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第2の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法を要旨とする。
Claims (20)
- 基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するために方法において、
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高kゲート絶縁体層を形成するステップと、
前記論理領域内の前記高kゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第1のマスキング層を形成するステップであって、前記第1のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第2のマスキング層を形成するステップであって、該第2のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用するステップであって、前記ポリシリコン層の第1の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第1のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップであって、前記ポリシリコン層の第2の部分は前記論理ゲートの位置に留まる、前記第2のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第2の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第2の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第2の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法。 - 前記第1のマスキング層を形成する前記ステップは、
前記第1のマスキング層が前記制御ゲートの直接の上方にあり、
側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために前記第1のマスキング層の第1の端部が前記ポリシリコン層上にて前記制御ゲートから側方に伸張するように実行される、請求項1に記載の方法。 - 前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップをさらに備え、前記保護層は前記論理領域を露出させる、請求項1に記載の方法。
- 前記熱成長酸素含有絶縁体層を形成するステップよりも前に、前記制御ゲートの側壁に酸化物スペーサを形成するステップをさらに備える、請求項1に記載の方法。
- 前記第1のマスキング層及び前記第2のマスキング層は同一のパターン化マスキング層の一部であり、前記不揮発性メモリ領域内の前記ポリシリコンの露出部分を除去するために前記第1のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップは同時に実行される、請求項1に記載の方法。
- 前記バリア層は仕事関数設定金属を含んでなる、請求項1に記載の方法。
- 前記不揮発性メモリ領域内の前記基板の上の前記電荷蓄積層に上に重なった前記制御ゲートを形成するステップは、
前記不揮発性メモリ領域及び前記論理領域内の前記基板の上に前記電荷蓄積層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記電荷蓄積層の上に第2のポリシリコン層を形成するステップと、
前記不揮発性メモリ領域内に前記制御ゲートを形成し、前記論理領域から前記第2のポリシリコン層及び前記電荷蓄積層を除去するために前記第2のポリシリコン層及び前記電荷蓄積層をパターニングするステップとを備える、請求項1に記載の方法。 - 前記選択ゲートが形成された後、前記熱成長酸素含有絶縁体層の一部分は前記選択ゲートと前記制御ゲートとの間に位置する、請求項1に記載の方法。
- 前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップよりも後に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第1のソース/ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第2のソース/ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第2の部分の第1の側壁に隣接した前記基板内の第3のソース/ドレイン領域、及び、側方で前記ポリシリコン層の前記第2の部分の第2の側壁に隣接した前記基板内の第4のソース/ドレイン領域を形成するステップとをさらに備える、請求項1に記載の方法。 - 前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用し、前記論理領域内のポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップよりも後に、前記方法は、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第1の側壁スペーサ、ならびに、前記ポリシリコン層の前記第2の部分を包囲する第2の側壁スペーサを形成するステップをさらに備える、請求項9に記載の方法。 - 前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップよりも前に、前記熱成長酸素含有絶縁体層の上に第2のポリシリコン層を形成するステップをさらに備え、前記ポリシリコン層は前記第2のポリシリコン層の上に形成され、
前記熱成長酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第2のポリシリコン層を除去するステップをさらに備える、請求項1に記載の方法。 - 前記高kゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第2のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高kゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高kゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高kゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項11に記載の方法。 - 前記電荷蓄積層はナノ結晶または窒化物の少なくとも1つを含んでなる、請求項1に記載の方法。
- 前記結果として前記論理ゲートの位置に前記開口をもたらすために前記ポリシリコン層の前記第2の部分を除去するステップよりも後に、前記方法は、
前記不揮発性メモリ領域内の前記保護層の上、ならびに前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとをさらに備える、請求項3に記載の方法。 - 基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法において、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、前記制御ゲートはポリシリコンを含んでなる、形成するステップと、
前記制御ゲートの側壁上に酸化物スペーサを形成するステップと、
前記不揮発性メモリ領域内の前記基板上、前記制御ゲート上、及び前記論理領域内の前記基板上に酸素含有絶縁体層を熱成長させるステップと、
前記論理領域から前記酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高kゲート絶縁体層を形成するステップと、
前記論理領域内の前記高kゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップであって、前記酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第1のマスキング層を形成するステップであって、該第1のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第1のマスキング層は前記制御ゲートの直上にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第1のマスキング層の第1の端部は前記ポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第2のマスキング層を形成するステップであって、該第2のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用するステップであって、前記ポリシリコン層の第1の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップであって、前記ポリシリコン層の第2の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、前記絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第2の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第2の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、前記保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第2の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。 - 前記論理領域から前記酸素含有絶縁体層を除去する前記ステップよりも前に、前記熱成長酸素含有絶縁体層の上に第2のポリシリコン層を形成するステップをさらに備え、
前記酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第2のポリシリコン層を除去するステップをさらに備える、請求項15に記載の方法。 - 前記高kゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第2のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高kゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高kゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高kゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項16に記載の方法。 - 前記ポリシリコン層の露出部分を除去するために前記パターン化マスキング層を使用する前記ステップよりも後で、前記不揮発性メモリ領域及び前記論理領域内に前記保護層を形成する前記ステップよりも前に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第1のソース/ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第2のソース/ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第1のソース/ドレイン領域と第2のソース/ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第2の部分の第1の側壁に隣接した前記基板内の第3のソース/ドレイン領域、及び、側方で前記ポリシリコン層の前記第2の部分の第2の側壁に隣接した前記基板内の第4のソース/ドレイン領域を形成するステップと、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第1の側壁スペーサを形成するステップとをさらに備える、請求項15に記載の方法。 - 前記バリア層は仕事関数設定金属を含んでなる、請求項15に記載の方法。
- 基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法であって、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、該制御ゲートはポリシリコンを含んでなり、前記電荷蓄積層はナノ結晶または窒化物の少なくとも1つを含んでなる、形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記熱成長酸素含有絶縁体層の上に第1のポリシリコン層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層及び前記第1のポリシリコン層を除去するステップと、
前記不揮発性メモリ領域内の前記第1のポリシリコン層の上及び前記論理領域内の前記基板の上に高kゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高kゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域から前記高kゲート絶縁体層及び前記バリア層を除去するステップと、
前記不揮発性メモリ領域内の前記第1のポリシリコン層の上及び前記論理領域内の前記バリア層の上に第2のポリシリコン層を形成するステップと、
前記第2のポリシリコン層を平坦化するステップであって、前記熱成長酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第1のマスキング層を形成するステップであって、該第1のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第1のマスキング層は前記制御ゲートの直接の上方にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第1のマスキング層の第1の端部は前記第2のポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記第2のポリシリコン層の上に第2のマスキング層を形成するステップであって、該第2のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記第2のポリシリコン層の露出部分を除去するために前記第1のマスキング層を使用するステップであって、前記第2のポリシリコン層の第1の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記第2のポリシリコン層の露出部分を除去するために前記第2のマスキング層を使用するステップであって、前記第2のポリシリコン層の第2の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記第2のポリシリコン層の前記第2の部分の上に形成される、形成するステップと、
前記第2のポリシリコン層の前記第2の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、該保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記第2のポリシリコン層の前記第2の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。
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