JP2014175666A - Process for integration using thermal oxide select gate dielectric for select gate and partial replacement gate for logic - Google Patents

Process for integration using thermal oxide select gate dielectric for select gate and partial replacement gate for logic Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a method of making a logic transistor in a logic region and a non-volatile memory cell in a non-volatile memory region of the same substrate.SOLUTION: A thermally-grown oxygen-containing layer is formed over a control gate in a non-volatile memory region, and a high-k gate dielectric layer and barrier layer are formed in a logic region. A polysilicon layer is formed over the oxygen-containing layer and barrier layer and is planarized. A first masking layer is formed over the polysilicon layer and control gate defining a select gate location adjacent to the control gate. A second masking layer is formed defining a logic gate location. Exposed portions of the polysilicon layer are removed such that a select gate remains at the select gate location and a polysilicon portion remains at the logic gate location. A dielectric layer is formed around the select and control gates and polysilicon portion. The polysilicon portion is removed to result in an opening at the logic gate location which exposes the barrier layer.

Description

本発明は、不揮発性メモリ一般に関し、より詳細には、同一の集積回路上で不揮発性メモリを論理トランジスタと統合することに関する。   The present invention relates generally to non-volatile memories, and more particularly to integrating non-volatile memories with logic transistors on the same integrated circuit.

多くの半導体デバイスは、同じ集積回路（ＩＣ）上で不揮発性メモリ（ＮＶＭ）トランジスタを他のトランジスタタイプとともに含むか、または組み込む。種々のトランジスタタイプのための製造工程は同じでない場合があり、これらの工程が統合される必要がある。たとえば、不揮発性メモリをＣＭＯＳ（相補型金属酸化膜半導体）と統合するために、ＣＭＯＳ工程は、不揮発性メモリメモリセル及び支持デバイスを作製するのに必要な工程ステップを含むように変更され得る。   Many semiconductor devices include or incorporate non-volatile memory (NVM) transistors along with other transistor types on the same integrated circuit (IC). The manufacturing process for different transistor types may not be the same and these processes need to be integrated. For example, in order to integrate non-volatile memory with CMOS (complementary metal oxide semiconductor), the CMOS process can be modified to include the process steps necessary to fabricate non-volatile memory memory cells and support devices.

米国特許第６７７７７６１号明細書US Pat. No. 6,777,761

不揮発性フラッシュメモリは、一般的に、たとえば、ＣＭＯＳ論理回路を有するシステム・オン・チップ（ＳｏＣ）集積回路内に組み込まれる。不揮発性フラッシュメモリは、ポリシリコンからなるフローティングゲートを有するか、またはナノ結晶からなる電荷蓄積層もしくはＯＮＯ（酸化物−窒化物−酸化物）層を使用する場合がある。メモリセルは、ポリシリコン、金属、またはその両方を含む制御ゲートをも有する場合がある。加えて、論理トランジスタ内に高ｋ（ｋは材料の誘電率を指す）ゲート絶縁体を使用することが望ましい場合がある。不揮発性メモリセルを、金属ゲート及び高ｋゲート絶縁体を有する論理トランジスタと同一の集積回路上で一体化することは、多くの追加の工程ステップを必要とする場合がある。   Non-volatile flash memory is typically incorporated, for example, in a system-on-chip (SoC) integrated circuit having CMOS logic circuitry. The nonvolatile flash memory may have a floating gate made of polysilicon, or may use a charge storage layer or ONO (oxide-nitride-oxide) layer made of nanocrystals. The memory cell may also have a control gate that includes polysilicon, metal, or both. In addition, it may be desirable to use high-k gate insulators in logic transistors, where k refers to the dielectric constant of the material. Integrating a non-volatile memory cell on the same integrated circuit as a logic transistor having a metal gate and a high-k gate insulator may require many additional process steps.

不揮発性メモリセルアレイを、金属ゲート／高ｋ絶縁体論理トランジスタとともに効率的に組み込む工程統合方法論が必要とされる。   There is a need for a process integration methodology that efficiently incorporates non-volatile memory cell arrays with metal gate / high-k insulator logic transistors.

本発明の一実施形態によると、基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するために方法において、
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、前記第１のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第１のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、前記第２のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法を要旨とする。 According to one embodiment of the present invention, in a method for manufacturing a logic transistor in a logic region of a substrate and a nonvolatile memory cell in a nonvolatile memory region of the substrate,
Forming a control gate overlying a charge storage layer on the substrate in the non-volatile memory region;
Forming a thermally grown oxygen-containing insulator layer on the substrate and the control gate in the non-volatile memory region and on the substrate in the logic region;
Removing the thermally grown oxygen-containing insulator layer from the logic region;
Forming a high-k gate insulator layer on the substrate in the logic region;
Forming a barrier layer over the high-k gate insulator layer in the logic region;
Forming a polysilicon layer on the thermally grown oxygen-containing insulator layer in the non-volatile memory region and on the barrier layer in the logic region;
Planarizing the polysilicon layer;
Forming a first masking layer on the polysilicon layer and the control gate in the non-volatile memory region, the first masking layer being in the non-volatile memory region, the control gate; Defining a position of a select gate laterally adjacent to
Forming a second masking layer on the polysilicon layer in the logic region, the second masking layer defining a position of a logic gate in the logic region; and ,
Using the first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region, wherein the first portion of the polysilicon layer forms a select gate; Using the first masking layer that remains at the location of the select gate;
Using the second masking layer to remove an exposed portion of the polysilicon layer in the logic region, the second portion of the polysilicon layer remaining at the location of the logic gate; Using a second masking layer;
Forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer being formed on the select gate, the control gate, and the second portion of the polysilicon layer; Forming, and
Planarizing the insulator layer to expose the second portion of the polysilicon layer;
The method comprises removing the second portion of the polysilicon layer to provide an opening at the location of the logic gate, the opening exposing and removing the barrier layer. To do.

一実施形態に応じた処理の一段階における半導体デバイスの断面図。1 is a cross-sectional view of a semiconductor device at one stage of processing according to an embodiment. 図１の処理の後続の工程における半導体デバイスの断面図。FIG. 2 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 1. 図２の処理の後続の工程における半導体デバイスの断面図。FIG. 3 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 2. 図３に示す半導体デバイスの一部分をより詳細に示す図。FIG. 4 is a diagram showing a part of the semiconductor device shown in FIG. 3 in more detail. 図３の処理の後続の工程における半導体デバイスの断面図。FIG. 4 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 3. 図５の処理の後続の工程における半導体デバイスの断面図。FIG. 6 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 5. 図６の処理の後続の工程における半導体デバイスの断面図。FIG. 7 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 6. 図７の処理の後続の工程における半導体デバイスの断面図。FIG. 8 is a cross-sectional view of a semiconductor device in a process subsequent to the process of FIG. 7. 図８の処理の後続の工程における半導体デバイスの断面図。FIG. 9 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 8. 図９の処理の後続の工程における半導体デバイスの断面図。FIG. 10 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 9. 図１０の処理の後続の工程における半導体デバイスの断面図。FIG. 11 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 10. 図１１の処理の後続の工程における半導体デバイスの断面図。FIG. 12 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 11. 図１２の処理の後続の工程における半導体デバイスの断面図。FIG. 13 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 12. 図１３の処理の後続の工程における半導体デバイスの断面図。FIG. 14 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 13. 図１４の処理の後続の工程における半導体デバイスの断面図。FIG. 15 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 14. 図１５の処理の後続の工程における半導体デバイスの断面図。FIG. 16 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 15. 図１６の処理の後続の工程における半導体デバイスの断面図。FIG. 17 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 16. 図１７の処理の後続の工程における半導体デバイスの断面図。FIG. 18 is a cross-sectional view of the semiconductor device in a step subsequent to the processing of FIG. 17.

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。   The present invention is illustrated by way of example and is not limited by the accompanying drawings. In the drawings, like reference numbers indicate like elements. Elements in the drawings are shown for simplicity and clarity and have not necessarily been drawn to scale.

一態様において、不揮発性メモリ（ＮＶＭ）セル及び論理トランジスタの統合は、不揮発性メモリ及びロジックを単一の集積回路上で効率的に一体化する。この一体化は、選択ゲートのゲート絶縁体に熱酸化物を利用し、ロジックの金属ゲートを得るために部分置換ゲートを利用する。これは、図面及び以下の記載を参照することによってより良好に理解される。   In one aspect, the integration of non-volatile memory (NVM) cells and logic transistors efficiently integrates non-volatile memory and logic on a single integrated circuit. This integration utilizes a thermal oxide for the gate insulator of the select gate and a partial replacement gate to obtain a logic metal gate. This is better understood with reference to the drawings and the following description.

本明細書に記載の半導体基板は、熱酸化可能な上面を有する任意の半導体基板であることができる。   The semiconductor substrate described herein can be any semiconductor substrate having a thermally oxidizable top surface.

図１には、半導体基板１６と、基板１６の一部分の内部及び上方の不揮発性メモリ領域１２と、基板１６の一部分の内部及び上方の論理領域１４と、基板１６の上のハードマスク層１８とを有する半導体デバイス１０が示されている。同じ基板１６の内部及び上方に、他の領域が存在してもよい。単一の論理トランジスタ及び単一の不揮発性メモリセルを形成するための工程が、後続の図面に示され、これはこれらの領域に形成されることになる他のトランジスタ及びメモリセルの例示である。ハードマスク層１８は窒化物であってもよく、約１００オングストローム厚であってもよい。他の材料及び厚さも使用されてもよい。   1 includes a semiconductor substrate 16, a non-volatile memory region 12 within and above a portion of the substrate 16, a logic region 14 within and above a portion of the substrate 16, and a hard mask layer 18 on the substrate 16. A semiconductor device 10 is shown having Other regions may exist within and above the same substrate 16. The steps for forming a single logic transistor and a single non-volatile memory cell are shown in subsequent figures, which are examples of other transistors and memory cells that will be formed in these regions. . Hard mask layer 18 may be nitride and may be approximately 100 angstroms thick. Other materials and thicknesses may also be used.

図２には、不揮発性メモリ領域１２からハードマスク層１８を除去した後の半導体デバイス１０が示されている。図示されていないマスクが、このエッチングに使用される。   FIG. 2 shows the semiconductor device 10 after removing the hard mask layer 18 from the nonvolatile memory region 12. A mask not shown is used for this etching.

図３には、基板１６上の不揮発性メモリ領域１２の上、及びハードマスク層１８上の論理領域１４の上に電荷蓄積層２０を堆積した後の半導体デバイス１０が示されている。   FIG. 3 shows the semiconductor device 10 after depositing a charge storage layer 20 on the non-volatile memory region 12 on the substrate 16 and on the logic region 14 on the hard mask layer 18.

図４には、電荷蓄積層２０がより詳細に示されている。電荷蓄積層２０は、基板１６上の絶縁体層２２と、例示的なナノ結晶２８を含む、絶縁体層２２上の複数のナノ結晶２４と、ナノ結晶２４の上及び周囲にある、絶縁体層２２上の絶縁体層２６とを有する。絶縁体層２２，２６は好適には酸化物である。絶縁体層２２は、それを通じて電荷がナノ結晶２４へプログラムのために流れる絶縁体層、及び、ナノ結晶２４とチャネルとの間のゲート絶縁体である。絶縁体層２６は、それを通じて電荷がナノ結晶２４から消去のために流れる絶縁体層である。ナノ結晶２４は、後続の熱酸化ステップに耐えることを可能にするために、好適にはシリコンである。   FIG. 4 shows the charge storage layer 20 in more detail. The charge storage layer 20 includes an insulator layer 22 on the substrate 16, a plurality of nanocrystals 24 on the insulator layer 22 including exemplary nanocrystals 28, and an insulator on and around the nanocrystals 24. And an insulator layer 26 on the layer 22. Insulator layers 22 and 26 are preferably oxides. The insulator layer 22 is an insulator layer through which charge flows for programming to the nanocrystal 24 and a gate insulator between the nanocrystal 24 and the channel. The insulator layer 26 is an insulator layer through which charge flows from the nanocrystal 24 for erasure. The nanocrystal 24 is preferably silicon in order to be able to withstand subsequent thermal oxidation steps.

図５には、不揮発性メモリ領域１２及び論理領域１４内の電荷蓄積層２０上にゲート材料３０を形成した後の半導体デバイスが示されている。ゲート材料３０は、約８００〜１０００オングストロームの厚さを有してもよい。ゲート材料３０は、ポリシリコンを上回る利点を提供することができる金属であってもよい。ポリシリコンも使用されてもよい。ゲート材料３０はまた、金属及びポリシリコンなどからなる複数の導電性材料から形成される積層、すなわちスタックであってもよい。   FIG. 5 shows the semiconductor device after the gate material 30 is formed on the charge storage layer 20 in the nonvolatile memory region 12 and the logic region 14. The gate material 30 may have a thickness of about 800 to 1000 angstroms. The gate material 30 may be a metal that can provide advantages over polysilicon. Polysilicon may also be used. The gate material 30 may also be a stack or stack formed of a plurality of conductive materials such as metal and polysilicon.

図６には、ゲート材料３０及び電荷蓄積層２０をエッチングした後の半導体デバイス１０が示されている。ゲート材料３０にはパターニングする以外に何ら変更する必要はないが、結果として不揮発性メモリ領域１２における機能的構造、すなわち制御ゲート３２として使用されることになるものになる。ゲート材料３０、電荷蓄積層２０、及びハードマスク層１８は論理領域１４から除去され、それによって、論理領域１４において基板１６の上面が露出される。不揮発性メモリ領域１２における基板１６の上部も、制御ゲート３２が存在する場所を除いて露出される。   FIG. 6 shows the semiconductor device 10 after etching the gate material 30 and the charge storage layer 20. The gate material 30 does not need to be changed except for patterning, but as a result, it is used as a functional structure in the nonvolatile memory region 12, that is, a control gate 32. Gate material 30, charge storage layer 20, and hard mask layer 18 are removed from logic region 14, thereby exposing the top surface of substrate 16 in logic region 14. The upper portion of the substrate 16 in the nonvolatile memory region 12 is also exposed except where the control gate 32 is present.

図７には、不揮発性メモリ領域１２及び論理領域１４の露出部上ならびに制御ゲート３２上に絶縁体層２１を形成した後の半導体デバイス１０が示されている。基板１６上の絶縁体層２１は熱成長し、堆積される酸化物層ではなく、熱を使用して成長される酸化物層である、熱酸化物層と称される場合がある。制御ゲート上の絶縁体層２１も酸化物であるが、主に堆積された酸化物である。したがって、絶縁体層２１は酸化物層２１とし称される場合がある。制御ゲート３２上の酸化物層２１は一致する酸化物層を最初に堆積して、その後、制御ゲート３２の周囲に側壁スペーサを形成し基板１６から一致する酸化物層を除去する異方性エッチングを行うことによって形成される。その後、熱酸化ステップが実行されて、結果として酸化物層２１が基板１６上に成長される。この基板１６上の酸化物層２１の成長は相対的に高温であり、金属層が以前に形成されている場合に金属層に対する損傷を引き起こし得る温度よりも高い。結果として、基板１６上の酸化物層２１は形成されることになる選択ゲートのゲート絶縁体として高品質かつ効率的になる。酸化物層２１は、ほぼすべてが堆積されわずかにのみ成長される制御ゲート３２上で、成長のみが行われ得る基板１６上よりも厚くなってもよい。不揮発性メモリ領域１２及び論理領域１４内で酸化物層２１上にポリシリコンの層２３が形成される。ポリシリコン２３は酸化物層２１よりも厚いが、制御ゲート３２の高さよりも大幅に薄い。層２３は、論理領域１４の処理の間ハードマスクとして機能し、酸化物層２１の保護において特に重要であり、当該酸化物層は基板１６上にあって形成されることになる選択ゲートのゲート絶縁体として機能することになる。   FIG. 7 shows the semiconductor device 10 after the insulator layer 21 is formed on the exposed portions of the nonvolatile memory region 12 and the logic region 14 and on the control gate 32. The insulator layer 21 on the substrate 16 may be referred to as a thermal oxide layer, which is an oxide layer that is thermally grown and grown using heat, rather than an oxide layer that is deposited. The insulator layer 21 on the control gate is also an oxide, but is mainly a deposited oxide. Therefore, the insulator layer 21 may be referred to as an oxide layer 21. The oxide layer 21 on the control gate 32 first deposits a matching oxide layer and then forms an sidewall spacer around the control gate 32 to remove the matching oxide layer from the substrate 16. It is formed by doing. Thereafter, a thermal oxidation step is performed, resulting in an oxide layer 21 being grown on the substrate 16. The growth of the oxide layer 21 on the substrate 16 is relatively high and is higher than a temperature that can cause damage to the metal layer if the metal layer has been previously formed. As a result, the oxide layer 21 on the substrate 16 becomes high quality and efficient as the gate insulator of the select gate to be formed. The oxide layer 21 may be thicker on the control gate 32 where almost everything is deposited and only slightly grown than on the substrate 16 where only growth can take place. A polysilicon layer 23 is formed on the oxide layer 21 in the non-volatile memory region 12 and the logic region 14. Polysilicon 23 is thicker than oxide layer 21, but much thinner than the height of control gate 32. Layer 23 functions as a hard mask during processing of logic region 14 and is particularly important in protecting oxide layer 21, which is the gate of the select gate that will be formed on substrate 16. It will function as an insulator.

図８には、論理領域１４から酸化物層２１及びポリシリコン層２３を除去し、高ｋ絶縁体層３４、及び、形成されることになる論理トランジスタの仕事関数設定層として機能することになる金属層３５を堆積した後の半導体デバイス１０が示されている。   In FIG. 8, the oxide layer 21 and the polysilicon layer 23 are removed from the logic region 14 to function as a high-k insulator layer 34 and a work function setting layer for the logic transistor to be formed. The semiconductor device 10 is shown after depositing a metal layer 35.

図９には、不揮発性メモリ領域１２から高ｋ絶縁体層３４及び金属層３５を除去した後の半導体デバイス１０が示されている。   FIG. 9 shows the semiconductor device 10 after removal of the high-k insulator layer 34 and the metal layer 35 from the non-volatile memory region 12.

図１０には、不揮発性メモリ領域１２においてはポリシリコン層２３と同一の層を形成するが、論理領域１４においては単純に金属層３５の上に堆積するポリシリコン層を堆積することから生じる、ポリシリコン層３６を形成した後の半導体デバイス１０が示されている。その結果、ポリシリコン層３６は不揮発性メモリ領域１２において、論理領域１４の上よりも厚くなる。   In FIG. 10, the same layer as the polysilicon layer 23 is formed in the non-volatile memory region 12, but the logic region 14 results from simply depositing a polysilicon layer deposited on the metal layer 35. The semiconductor device 10 is shown after the polysilicon layer 36 has been formed. As a result, the polysilicon layer 36 is thicker in the nonvolatile memory area 12 than on the logic area 14.

図１１には、制御ゲート３２とおおよそ同じ高さを有する平坦な形態の層３６を残すように、層３６に対して化学機械研磨（ＣＭＰ）のような平坦化工程を実行した後の、ポリシリコン層２３及び３６が融合して単一の層になった半導体デバイス１０が示されている。ＣＭＰ工程の前に、突出部を支持するための犠牲層が最初に堆積されてもよく、それによって、突出部がある場所での欠陥の可能性が低減する。   In FIG. 11, after the planarization process, such as chemical mechanical polishing (CMP), is performed on the layer 36 to leave a planar form layer 36 having approximately the same height as the control gate 32, the poly A semiconductor device 10 is shown in which the silicon layers 23 and 36 are merged into a single layer. Prior to the CMP process, a sacrificial layer for supporting the protrusions may be deposited first, thereby reducing the possibility of defects where the protrusions are.

図１２には、選択ゲートを画定するための、制御ゲート３２の第１の側壁面３３から外方に延在する第１の側壁３９を有する、不揮発性メモリ領域１２内の、制御ゲート３２の上の第１の部分を有するパターン化フォトレジスト３８を形成した後の半導体デバイス１０が示されている。パターン化フォトレジスト３８の、不揮発性メモリ領域１２内の第１の部分は、酸化物層２１に実質的に位置整合されている第２の側壁４１を有し、酸化物層２１は制御ゲート３２の第２の側壁面３７に沿っている。制御ゲート３２の第２の側壁面３７は制御ゲート３２の第１の側壁面３３の反対側にある。酸化物層２１の制御ゲート３２の側壁面に沿った水平厚さは好適には、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１が制御ゲート３２の上にもポリシリコン層３６の上にもなく、制御ゲート３２の第２の側壁面３７に沿った酸化物層２１の上のみにあるように、不揮発性メモリ領域１２内のフォトレジスト３８の第２の側壁４１の位置整合許容範囲の少なくとも２倍である。パターン化フォトレジスト３８は、論理トランジスタのゲートを画定するのに使用されることになる、論理領域１４内の第２の部分を有する。   FIG. 12 shows the control gate 32 in the non-volatile memory region 12 having a first sidewall 39 extending outwardly from the first sidewall surface 33 of the control gate 32 to define a select gate. The semiconductor device 10 is shown after forming a patterned photoresist 38 having a first portion thereon. A first portion of the patterned photoresist 38 in the non-volatile memory region 12 has a second sidewall 41 that is substantially aligned with the oxide layer 21, which is the control gate 32. Along the second side wall surface 37. The second side wall surface 37 of the control gate 32 is on the opposite side of the first side wall surface 33 of the control gate 32. The horizontal thickness of the oxide layer 21 along the sidewall surface of the control gate 32 is preferably such that the second sidewall 41 of the photoresist 38 in the non-volatile memory region 12 is also over the control gate 32 and the polysilicon layer 36. Alignment of the second sidewall 41 of the photoresist 38 in the non-volatile memory region 12 so that it is only on the oxide layer 21 along the second sidewall surface 37 of the control gate 32. At least twice the acceptable range. The patterned photoresist 38 has a second portion in the logic region 14 that will be used to define the gate of the logic transistor.

図１３には、パターン化フォトレジスト３８を、選択ゲートであり、選択ゲート６１と称される場合がある、ポリシリコン層３６の、不揮発性メモリ領域１２内の制御ゲート３２に隣接する不揮発性メモリ領域１２内の第１の部分、及び、ダミーゲート６３と称される場合がある、ポリシリコン層３６の、論理領域１４内の第２の部分を残すマスクとして使用してエッチングを実行した後の半導体デバイス１０が示されている。酸化物層２１の、パターン化フォトレジスト３８によって被覆されていなかった部分も除去される。酸化物層２１は制御ゲート３２の上に留まってもよい。ダミーゲート６３は、後続の処理の間に充填金属に置換されることになる。代替の実施形態において、選択ゲート及びダミー論理ゲートをパターニングするステップは別個のステップにおいて行われてもよい。   In FIG. 13, the patterned photoresist 38 is a select gate and may be referred to as select gate 61, a non-volatile memory adjacent to the control gate 32 in the non-volatile memory region 12 of the polysilicon layer 36. After performing an etch using the first portion in region 12 and a mask that may leave the second portion in logic region 14 of polysilicon layer 36, sometimes referred to as dummy gate 63. A semiconductor device 10 is shown. The portion of oxide layer 21 that was not covered by patterned photoresist 38 is also removed. The oxide layer 21 may remain on the control gate 32. The dummy gate 63 will be replaced with filler metal during subsequent processing. In an alternative embodiment, the step of patterning the select gate and the dummy logic gate may be performed in separate steps.

図１４には、トランジスタを形成するために側壁スペーサを形成し、一般的な様式でインプラントを実行した後の半導体デバイス１０が示されている。結果として、ポリシリコン層３６の第１の部分及び制御ゲート３２の周囲の側壁スペーサ４０、選択ゲート６１の第１の側壁に実質的に位置整合されている、基板１６内のソース／ドレイン領域４４、制御ゲート３２の第２の側壁に実質的に位置整合されているソース／ドレイン領域４６、ダミーゲート６３の周囲の側壁スペーサ４２、ダミーゲート６３の第１の側壁に実質的に位置整合されているソース／ドレイン領域４８、ダミーゲート６３の第２の側壁に実質的に位置整合されているソース／ドレイン領域５０がもたらされている。ソース／ドレイン形成に続いて、ゲート及びソース／ドレイン領域が従来の処理を使用してシリサイド化されてもよい。側壁スペーサ４０，４２は付加的に、ゲートとスペーサとの間にライナ層を有してもよい。代替の実施形態において、ソース／ドレイン領域４４，４６は、ソース／ドレイン領域４８，５０とは別個に形成されてもよい。   FIG. 14 shows semiconductor device 10 after sidewall spacers have been formed to form transistors and implants have been performed in a general manner. As a result, source / drain regions 44 in the substrate 16 that are substantially aligned with the first portion of the polysilicon layer 36 and the sidewall spacer 40 around the control gate 32, the first sidewall of the select gate 61. Source / drain regions 46 that are substantially aligned with the second sidewall of control gate 32, sidewall spacers 42 around dummy gate 63, and substantially aligned with the first sidewall of dummy gate 63. Source / drain regions 48, source / drain regions 50 that are substantially aligned with the second sidewalls of the dummy gate 63 are provided. Following source / drain formation, the gate and source / drain regions may be silicided using conventional processing. Sidewall spacers 40 and 42 may additionally have a liner layer between the gate and the spacer. In alternative embodiments, the source / drain regions 44, 46 may be formed separately from the source / drain regions 48, 50.

図１５には、層間絶縁体５２を堆積によって形成し、その後、化学的機械研磨（ＣＭＰ）を行った後の半導体デバイス１０が示されている。したがって、図１５は、側壁スペーサ４０，４２の周囲の部分を有する層間絶縁体５２を示している。ＣＭＰの結果として、選択ゲート６１、制御ゲート３２及びダミーゲート６３が露出される。ＣＭＰは、側壁スペーサ４０，４２の形成の間に選択ゲート６１及び制御ゲート３２の上部の間に形成する場合がある小さい間隙領域を除去する。   FIG. 15 shows the semiconductor device 10 after the interlayer insulator 52 is formed by deposition and then chemical mechanical polishing (CMP) is performed. Accordingly, FIG. 15 shows an interlayer insulator 52 having portions around the sidewall spacers 40, 42. As a result of CMP, the selection gate 61, the control gate 32, and the dummy gate 63 are exposed. CMP removes small gap regions that may form between the select gate 61 and the top of the control gate 32 during the formation of the sidewall spacers 40, 42.

図１６には、不揮発性メモリ部分１２の上にハードマスク層４３を形成し、その後ダミーゲート６３を除去した後の半導体デバイス１０が示されている。ハードマスク層４３は窒化ケイ素を含んでもよい。ダミーゲート６３の除去はマスクを用いずに達成されてもよい。ハードマスク層４３は、ブランケット堆積を行い、その後、ブランケット堆積の論理領域の上の部分を除去することによって形成されてもよい。ダミーゲート６３を除去することによって、側壁スペーサ４２の内部に開口４５が残り、仕事関数設定層である金属層３５の上面が露出される。   FIG. 16 shows the semiconductor device 10 after the hard mask layer 43 is formed on the nonvolatile memory portion 12 and then the dummy gate 63 is removed. The hard mask layer 43 may include silicon nitride. The removal of the dummy gate 63 may be achieved without using a mask. The hard mask layer 43 may be formed by performing a blanket deposition and then removing the upper portion of the blanket deposition logic area. By removing the dummy gate 63, the opening 45 remains inside the sidewall spacer 42, and the upper surface of the metal layer 35 which is a work function setting layer is exposed.

図１７には、図１６に示すようにダミーゲート６３を除去することによって形成された開口４５を充填するゲート材料５６を形成した後の半導体デバイス１０が示されている。ゲート材料５６は、金属または金属及びポリシリコンの何らかの組合せであってもよい。   FIG. 17 shows the semiconductor device 10 after forming the gate material 56 that fills the opening 45 formed by removing the dummy gate 63 as shown in FIG. The gate material 56 may be metal or some combination of metal and polysilicon.

図１８には、ＣＭＰを実行した後の半導体デバイス１０が示されている。その結果、不揮発性メモリ領域１２においてはハードマスク層４３及びゲート材料５６が除去され、論理領域１４においては層間絶縁体５２の上のゲート材料５６が除去される。これによって、側壁スペーサ４２の内部にある、図１６に示す開口４５内に含まれる、論理領域１４内の論理ゲート５６が残る。この結果、不揮発性メモリ領域１２内の不揮発性メモリセルが完成し、論理領域１４内の論理トランジスタが完成する。   FIG. 18 shows the semiconductor device 10 after performing CMP. As a result, the hard mask layer 43 and the gate material 56 are removed in the nonvolatile memory region 12, and the gate material 56 on the interlayer insulator 52 is removed in the logic region 14. This leaves the logic gate 56 in the logic region 14 contained within the opening 45 shown in FIG. As a result, the nonvolatile memory cell in the nonvolatile memory area 12 is completed, and the logic transistor in the logic area 14 is completed.

このように、不揮発性メモリメモリセル及び論理トランジスタを効率的に形成する様式が達成され、ゲート絶縁体は熱成長されるかまたは高ｋであることができ、ゲートはポリシリコンまたは金属であることができ、蓄積層はポリシリコンまたは金属ナノ結晶であることができる。代替の実施形態において、蓄積層は窒化物であることができる。   In this way, a manner of efficiently forming non-volatile memory memory cells and logic transistors is achieved, the gate insulator can be thermally grown or high k, and the gate can be polysilicon or metal. And the storage layer can be polysilicon or metal nanocrystals. In an alternative embodiment, the storage layer can be nitride.

これまでで、基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法が開示されたことを諒解されたい。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含む。方法は、不揮発性メモリ領域内の基板及び制御ゲート上ならびに論理領域内の基板上に熱成長酸素含有絶縁体層を形成するステップをさらに含む。方法は、論理領域から熱成長酸素含有絶縁体層を除去するステップをさらに含む。方法は、論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内の熱成長酸素含有絶縁体層の上及び論理領域内のバリア層の上にポリシリコン層を形成するステップをさらに含む。方法は、ポリシリコン層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定する。方法は、論理領域内のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、ポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、ポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及びポリシリコン層の第２の部分の上に形成される。方法は、ポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、第１のマスキング層を形成するステップが、第１のマスキング層が制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部が前記ポリシリコン層上にて制御ゲートから側方に伸張するように実行されることをさらに特徴としてもよい。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含んでもよく、保護層は論理領域を露出させる。方法は、熱成長酸素含有絶縁体層を形成するステップよりも前に、制御ゲートの側壁上に酸化物スペーサを形成するステップをさらに含んでもよい。方法は、第１のマスキング層及び第２のマスキング層が同じパターン化マスキング層の部分であり、不揮発性メモリ領域内のポリシリコンの露出部分を除去するために第１のマスキング層を使用するステップ、及び、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップが同時に実行されることをさらに特徴としてもよい。方法は、バリア層が仕事関数設定金属を備えることをさらに特徴としてもよい。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層に上に重なった制御ゲートを形成するステップが、不揮発性メモリ領域及び論理領域内の基板の上に電荷蓄積層を形成するステップと、不揮発性メモリ領域及び論理領域内の電荷蓄積層の上に第２のポリシリコン層を形成するステップと、不揮発性メモリ領域内に制御ゲートを形成し、論理領域から第２のポリシリコン層及び電荷蓄積層を除去するために第２のポリシリコン層及び電荷蓄積層をパターニングするステップとを含むことをさらに特徴としてもよい。方法は、選択ゲートが形成された後、熱成長酸素含有絶縁体層の一部分が選択ゲートと制御ゲートとの間に位置することをさらに特徴としてもよい。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップ、及び、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップよりも後に、当該方法が、側方で選択ゲートに隣接した基板内の第１のソース／ドレイン領域、及び、側方で制御ゲートに隣接した基板内の第２のソース／ドレイン領域を、選択ゲート及び制御ゲートが当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、側方でポリシリコン層の第２の部分の第１の側壁に隣接した基板内の第３のソース／ドレイン領域、及び、側方でポリシリコン層の第２の部分の第２の側壁に隣接した基板内の第４のソース／ドレイン領域を形成するステップとをさらに含むことをさらに特徴としてもよい。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用し、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップよりも後に、当該方法が、選択ゲート及び制御ゲートの外側側壁を包囲する第１の側壁スペーサ、ならびに、ポリシリコン層の第２の部分を包囲する第２の側壁スペーサを形成するステップをさらに含むことをさらに特徴としてもよい。方法は、論理領域から熱成長酸素含有絶縁体層を除去するステップよりも前に、熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに含んでもよく、上記ポリシリコン層は第２のポリシリコン層の上に形成され、熱成長酸素含有絶縁体層を除去するステップは、論理領域から第２のポリシリコン層を除去するステップをさらに備える。方法は、高ｋゲート絶縁体層及びバリア層を形成するステップが、不揮発性メモリ領域内の第２のポリシリコン層の上、及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップと、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップと、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップとを含むことをさらに特徴としてもよい。方法は、電荷蓄積層がナノ結晶または窒化物の少なくとも１つを備えることをさらに特徴としてもよい。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップよりも後に、当該方法が、不揮発性メモリ領域内の保護層の上、ならびに論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップと、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップであって、当該平坦化によって不揮発性メモリ領域から保護層が除去される、平坦化するステップとをさらに含むことをさらに特徴としてもよい。   It should be appreciated that thus far a method for making a logic transistor in a logic region of a substrate and a nonvolatile memory cell in a nonvolatile memory region of a substrate has been disclosed. The method includes forming a control gate overlying a charge storage layer on a substrate in a non-volatile memory region. The method further includes forming a thermally grown oxygen-containing insulator layer on the substrate in the non-volatile memory region and the control gate and on the substrate in the logic region. The method further includes removing the thermally grown oxygen-containing insulator layer from the logic region. The method further includes forming a high-k gate insulator layer over the substrate in the logic region. The method further includes forming a barrier layer over the high k gate insulator layer in the logic region. The method further includes forming a polysilicon layer over the thermally grown oxygen-containing insulator layer in the non-volatile memory region and over the barrier layer in the logic region. The method further includes planarizing the polysilicon layer. The method further includes forming a first masking layer over the polysilicon layer and the control gate in the non-volatile memory region, the first masking layer laterally facing the control gate in the non-volatile memory region. Defines the position of the select gate adjacent to. The method further includes forming a second masking layer over the polysilicon layer in the logic region, the second masking layer defining a logic gate location in the logic region. The method further includes using a first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region, the first portion of the polysilicon layer being selected to form a select gate. Stay in the gate position. The method further includes using a second masking layer to remove an exposed portion of the polysilicon layer within the logic region, the second portion of the polysilicon layer remaining at the logic gate location. The method further includes forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer being formed over the select gate, the control gate, and the second portion of the polysilicon layer. The method further includes planarizing the insulator layer to expose the second portion of the polysilicon layer. The method further includes removing the second portion of the polysilicon layer to result in an opening at the location of the logic gate, the opening exposing the barrier layer. The method includes forming the first masking layer so that the first masking layer is directly over the control gate and laterally defines the location of the select gate adjacent to the control gate in the non-volatile memory region. It may be further characterized in that the first end of the first masking layer is implemented to extend laterally from the control gate on the polysilicon layer. The method may further include forming a protective layer over the select gate and the control gate in the non-volatile memory region, the protective layer exposing the logic region. The method may further include forming oxide spacers on the sidewalls of the control gate prior to forming the thermally grown oxygen-containing insulator layer. The method includes using the first masking layer to remove the exposed portion of polysilicon in the non-volatile memory region, wherein the first masking layer and the second masking layer are part of the same patterned masking layer. And using the second masking layer to remove exposed portions of the polysilicon layer in the logic region may be further performed simultaneously. The method may be further characterized in that the barrier layer comprises a work function setting metal. The method includes forming a control gate overlying a charge storage layer on a substrate in a non-volatile memory region, forming a charge storage layer on the substrate in the non-volatile memory region and the logic region; Forming a second polysilicon layer on the non-volatile memory region and the charge storage layer in the logic region, forming a control gate in the non-volatile memory region, and from the logic region to the second polysilicon layer and Patterning the second polysilicon layer and the charge storage layer to remove the charge storage layer. The method may be further characterized in that after the select gate is formed, a portion of the thermally grown oxygen-containing insulator layer is located between the select gate and the control gate. The method uses a first masking layer to remove the exposed portion of the polysilicon layer in the non-volatile memory region, and a second to remove the exposed portion of the polysilicon layer in the logic region. After the step of using the masking layer, the method includes a first source / drain region in the substrate laterally adjacent to the select gate and a second source in the substrate laterally adjacent to the control gate. Forming the / drain region such that the select gate and the control gate are located between the first source / drain region and the second source / drain region; and a second side of the polysilicon layer A third source / drain region in the substrate adjacent to the first sidewall of the portion, and a fourth source / drain in the substrate laterally adjacent to the second sidewall of the second portion of the polysilicon layer. Territory It may be further characterized in that further including the step of forming a. The method uses a first masking layer to remove the exposed portion of the polysilicon layer in the non-volatile memory region and uses a second masking layer to remove the exposed portion of the polysilicon layer in the logic region. Subsequent to the step of using, the method forms a first sidewall spacer that surrounds the outer sidewalls of the select and control gates, and a second sidewall spacer that surrounds the second portion of the polysilicon layer. It may be further characterized in that it is further included. The method may further include the step of forming a second polysilicon layer over the thermally grown oxygen-containing insulator layer prior to removing the thermally grown oxygen-containing insulator layer from the logic region. A silicon layer is formed over the second polysilicon layer, and removing the thermally grown oxygen-containing insulator layer further comprises removing the second polysilicon layer from the logic region. The method includes forming a high-k gate insulator layer and a barrier layer, forming a high-k gate insulator layer on the second polysilicon layer in the non-volatile memory region and on the substrate in the logic region. Forming a barrier layer on the high-k gate insulator layer in the nonvolatile memory region and in the logic region; removing the high-k gate insulator layer and the barrier layer from the nonvolatile memory region; It may be further characterized by including. The method may be further characterized in that the charge storage layer comprises at least one of nanocrystals or nitrides. After the step of removing the second portion of the polysilicon layer to result in an opening at the location of the logic gate, the method can be applied over the protective layer in the non-volatile memory region as well as in the logic region. Forming a logic gate layer in the opening on the barrier layer of the semiconductor substrate and, as a result, planarizing the logic gate layer to provide a logic gate at the location of the logic gate, the non-volatile memory by the planarization. The method may further include a planarization step in which the protective layer is removed from the region.

基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法も記載されている。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含み、制御ゲートはポリシリコンを備える。方法は、制御ゲートの側壁上に酸化物スペーサを形成するステップをさらに含む。方法は、不揮発性メモリ領域内の基板上、制御ゲート上、及び論理領域内の基板上に酸素含有絶縁体層を熱成長させるステップをさらに含む。方法は、論理領域から酸素含有絶縁体層を除去するステップをさらに含む。方法は、論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内の酸素含有絶縁体層の上及び論理領域内のバリア層の上にポリシリコン層を形成するステップをさらに含む。方法は、ポリシリコン層を平坦化するステップをさらに含み、酸素含有絶縁体層は制御ゲートの側壁に沿って位置する側壁部分を備える。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定し、第１のマスキング層は制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部は前記ポリシリコン層上にて制御ゲートから側方に伸張する。方法は、論理領域内のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、ポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、ポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及びポリシリコン層の第２の部分の上に形成される。方法は、ポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含み、保護層は論理領域を露出させる。方法は、結果として論理ゲートの位置に開口をもたらすためにポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、不揮発性メモリ領域内の保護層の上及び論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップをさらに含む。方法は、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップをさらに含み、当該平坦化によって、不揮発性メモリ領域から保護層が除去される。方法は、論理領域から酸素含有絶縁体層を除去するステップよりも前に、熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに含んでもよく、酸素含有絶縁体層を除去するステップは、論理領域から第２のポリシリコン層を除去するステップをさらに含む。方法は、高ｋゲート絶縁体層及びバリア層を形成するステップが、不揮発性メモリ領域内の第２のポリシリコン層の上、及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップと、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップと、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップとを含むことをさらに特徴としてもよい。方法は、ポリシリコン層の露出部分を除去するためにパターン化マスキング層を使用するステップよりも後で、不揮発性メモリ領域及び論理領域内に保護層を形成するステップよりも前に、当該方法が、側方で選択ゲートに隣接した基板内の第１のソース／ドレイン領域、及び、側方で制御ゲートに隣接した基板内の第２のソース／ドレイン領域を、選択ゲート及び制御ゲートが当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、側方でポリシリコン層の第２の部分の第１の側壁に隣接した基板内の第３のソース／ドレイン領域、及び、側方でポリシリコン層の第２の部分の第２の側壁に隣接した基板内の第４のソース／ドレイン領域を形成するステップと、選択ゲート及び制御ゲートの外側側壁を包囲する第１の側壁スペーサを形成するステップとをさらに含むことをさらに特徴としてもよい。方法は、バリア層が仕事関数設定金属を備えることをさらに特徴としてもよい。   A method of creating a logic transistor in the logic region of the substrate and a nonvolatile memory cell in the nonvolatile memory region of the substrate is also described. The method includes forming a control gate overlying a charge storage layer on a substrate in a non-volatile memory region, the control gate comprising polysilicon. The method further includes forming oxide spacers on the sidewalls of the control gate. The method further includes thermally growing an oxygen-containing insulator layer on the substrate in the non-volatile memory region, on the control gate, and on the substrate in the logic region. The method further includes removing the oxygen-containing insulator layer from the logic region. The method further includes forming a high-k gate insulator layer over the substrate in the logic region. The method further includes forming a barrier layer over the high k gate insulator layer in the logic region. The method further includes forming a polysilicon layer over the oxygen-containing insulator layer in the non-volatile memory region and over the barrier layer in the logic region. The method further includes planarizing the polysilicon layer, the oxygen-containing insulator layer comprising a sidewall portion located along the sidewall of the control gate. The method further includes forming a first masking layer over the polysilicon layer and the control gate in the non-volatile memory region, the first masking layer laterally facing the control gate in the non-volatile memory region. The first masking layer is directly over the control gate and laterally the first masking layer to define the position of the select gate adjacent to the control gate in the non-volatile memory region. A first end of the masking layer extends laterally from the control gate on the polysilicon layer. The method further includes forming a second masking layer over the polysilicon layer in the logic region, the second masking layer defining a logic gate location in the logic region. The method further includes using a first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region, the first portion of the polysilicon layer being selected to form a select gate. Stay in the gate position. The method further includes using a second masking layer to remove an exposed portion of the polysilicon layer within the logic region, the second portion of the polysilicon layer remaining at the logic gate location. The method further includes forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer being formed over the select gate, the control gate, and the second portion of the polysilicon layer. The method further includes planarizing the insulator layer to expose the second portion of the polysilicon layer. The method further includes forming a protective layer over the select gate and the control gate in the non-volatile memory region, the protective layer exposing the logic region. The method further includes removing the second portion of the polysilicon layer to result in an opening at the location of the logic gate, the opening exposing the barrier layer. The method further includes forming a logic gate layer in the opening on the protective layer in the non-volatile memory region and on the barrier layer in the logic region. The method further includes planarizing the logic gate layer to result in a logic gate at the location of the logic gate, the planarization removing the protective layer from the non-volatile memory region. The method may further include forming a second polysilicon layer over the thermally grown oxygen-containing insulator layer prior to removing the oxygen-containing insulator layer from the logic region. The step of removing the layer further includes removing the second polysilicon layer from the logic region. The method includes forming a high-k gate insulator layer and a barrier layer, forming a high-k gate insulator layer on the second polysilicon layer in the non-volatile memory region and on the substrate in the logic region. Forming a barrier layer on the high-k gate insulator layer in the nonvolatile memory region and in the logic region; removing the high-k gate insulator layer and the barrier layer from the nonvolatile memory region; It may be further characterized by including. The method includes a step after the step of using the patterned masking layer to remove the exposed portion of the polysilicon layer and before the step of forming a protective layer in the non-volatile memory and logic regions. A first source / drain region in the substrate laterally adjacent to the select gate, and a second source / drain region in the substrate laterally adjacent to the control gate, the select gate and the control gate Forming between the first source / drain region and the second source / drain region, and laterally adjacent to the first sidewall of the second portion of the polysilicon layer. Forming a third source / drain region and a fourth source / drain region in the substrate laterally adjacent to the second sidewall of the second portion of the polysilicon layer; It may be further characterized in that it further comprises the steps of forming a first sidewall spacer surrounding the outer side wall of the bets. The method may be further characterized in that the barrier layer comprises a work function setting metal.

基板の論理領域内の論理トランジスタ及び基板の不揮発性メモリ領域内の不揮発性メモリセルを作成する方法も開示される。方法は、不揮発性メモリ領域内の基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップを含み、制御ゲートはポリシリコンを備え、電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含む。方法は、さらに含む。方法は、不揮発性メモリ領域内の基板及び制御ゲート上ならびに論理領域内の基板上に熱成長酸素含有絶縁体層を形成するステップをさらに含む。方法は、不揮発性メモリ領域及び論理領域内の熱成長酸素含有絶縁体層の上に第１のポリシリコン層を形成するステップをさらに含む。方法は、論理領域から熱成長酸素含有絶縁体層及び第１のポリシリコン層を除去するステップをさらに含む。方法は、不揮発性メモリ領域内の第１のポリシリコン層の上及び論理領域内の基板の上に高ｋゲート絶縁体層を形成するステップをさらに含む。方法は、不揮発性メモリ領域内及び論理領域内の高ｋゲート絶縁体層の上にバリア層を形成するステップをさらに含む。方法は、不揮発性メモリ領域から高ｋゲート絶縁体層及びバリア層を除去するステップと、不揮発性メモリ領域内の第１のポリシリコン層の上及び論理領域内のバリア層の上に第２のポリシリコン層を形成するステップとをさらに含む。方法は、第２のポリシリコン層を平坦化するステップをさらに含み、熱成長酸素含有絶縁体層は制御ゲートの側壁に沿って位置する側壁部分を備える。方法は、不揮発性メモリ領域内のポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップをさらに含み、第１のマスキング層は、不揮発性メモリ領域内に、制御ゲートに側方に隣接する選択ゲートの位置を画定し、第１のマスキング層は制御ゲートの直上にあり、側方で不揮発性メモリ領域内の制御ゲートに隣接する選択ゲートの位置を画定するために第１のマスキング層の第１の端部は第２のポリシリコン層上にて制御ゲートから側方に伸張する。方法は、論理領域内の第２のポリシリコン層の上に第２のマスキング層を形成するステップをさらに含み、第２のマスキング層は、論理領域内に論理ゲートの位置を画定する。方法は、不揮発性メモリ領域内の第２のポリシリコン層の露出部分を除去するために第１のマスキング層を使用するステップをさらに含み、第２のポリシリコン層の第１の部分は選択ゲートを形成するために選択ゲートの位置に留まる。方法は、論理領域内の第２のポリシリコン層の露出部分を除去するために第２のマスキング層を使用するステップをさらに含み、第２のポリシリコン層の第２の部分は論理ゲートの位置に留まる。方法は、不揮発性メモリ領域及び論理領域内に絶縁体層を形成するステップをさらに含み、絶縁体層は選択ゲート、制御ゲート、及び第２のポリシリコン層の第２の部分の上に形成される。方法は、第２のポリシリコン層の第２の部分を露出させるために絶縁体層を平坦化するステップをさらに含む。方法は、不揮発性メモリ領域内の選択ゲート及び制御ゲートの上に保護層を形成するステップをさらに含み、保護層は論理領域を露出させる。方法は、結果として論理ゲートの位置に開口をもたらすために第２のポリシリコン層の第２の部分を除去するステップをさらに含み、開口はバリア層を露出させる。方法は、不揮発性メモリ領域内の保護層の上及び論理領域内のバリア層上の開口の中に論理ゲート層を形成するステップをさらに含む。方法は、結果として論理ゲートの位置に論理ゲートをもたらすために論理ゲート層を平坦化するステップをさらに含み、当該平坦化によって、不揮発性メモリ領域から保護層が除去される。   A method of making a logic transistor in the logic region of the substrate and a non-volatile memory cell in the non-volatile memory region of the substrate is also disclosed. The method includes forming a control gate overlying a charge storage layer on a substrate in a non-volatile memory region, the control gate comprising polysilicon, and the charge storage layer is at least one of nanocrystal or nitride. Including one. The method further includes. The method further includes forming a thermally grown oxygen-containing insulator layer on the substrate in the non-volatile memory region and the control gate and on the substrate in the logic region. The method further includes forming a first polysilicon layer over the thermally grown oxygen-containing insulator layer in the non-volatile memory region and the logic region. The method further includes removing the thermally grown oxygen-containing insulator layer and the first polysilicon layer from the logic region. The method further includes forming a high-k gate insulator layer on the first polysilicon layer in the non-volatile memory region and on the substrate in the logic region. The method further includes forming a barrier layer over the high-k gate insulator layer in the non-volatile memory region and the logic region. The method includes removing the high-k gate insulator layer and the barrier layer from the non-volatile memory region, and a second over the first polysilicon layer in the non-volatile memory region and the barrier layer in the logic region. Forming a polysilicon layer. The method further includes planarizing the second polysilicon layer, the thermally grown oxygen-containing insulator layer comprising a sidewall portion located along the sidewall of the control gate. The method further includes forming a first masking layer over the polysilicon layer and the control gate in the non-volatile memory region, the first masking layer laterally facing the control gate in the non-volatile memory region. The first masking layer is directly over the control gate and laterally the first masking layer to define the position of the select gate adjacent to the control gate in the non-volatile memory region. The first end of the masking layer extends laterally from the control gate on the second polysilicon layer. The method further includes forming a second masking layer over the second polysilicon layer in the logic region, the second masking layer defining a logic gate location in the logic region. The method further includes using a first masking layer to remove an exposed portion of the second polysilicon layer in the non-volatile memory region, the first portion of the second polysilicon layer being a select gate. Stay in the position of the select gate to form. The method further includes using a second masking layer to remove an exposed portion of the second polysilicon layer in the logic region, wherein the second portion of the second polysilicon layer is a logic gate location. Stay on. The method further includes forming an insulator layer in the non-volatile memory region and the logic region, wherein the insulator layer is formed over the select gate, the control gate, and the second portion of the second polysilicon layer. The The method further includes planarizing the insulator layer to expose the second portion of the second polysilicon layer. The method further includes forming a protective layer over the select gate and the control gate in the non-volatile memory region, the protective layer exposing the logic region. The method further includes removing a second portion of the second polysilicon layer to result in an opening at the location of the logic gate, the opening exposing the barrier layer. The method further includes forming a logic gate layer in the opening on the protective layer in the non-volatile memory region and on the barrier layer in the logic region. The method further includes planarizing the logic gate layer to result in a logic gate at the location of the logic gate, the planarization removing the protective layer from the non-volatile memory region.

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変及び変更を為すことができる。たとえば、さまざまな寸法は記載されているものとは異なってもよい。したがって、本明細書及び図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。   Although the invention has been described herein with reference to specific embodiments, various modifications and changes can be made without departing from the scope of the invention as set forth in the appended claims. be able to. For example, the various dimensions may differ from those described. Accordingly, the specification and drawings are to be regarded in an illustrative rather than a restrictive sense, and all such modifications are intended to be included within the scope of the present invention. Any benefit, advantage, or solution to a problem described herein with respect to a particular embodiment is considered as an important, required, or basic feature or element of any or all claims. It is not intended to be interpreted.

別途記載されない限り、「第１の」及び「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。   Unless stated otherwise, terms such as “first” and “second” are used to appropriately distinguish between the elements such terms describe. Thus, these terms are not necessarily intended to indicate temporal or other prioritization of such elements.

１２…不揮発性メモリ領域、１４…論理領域、１６…基板、２０…電荷蓄積層、２１…絶縁体層、２３，３６…ポリシリコン層、３２…制御ゲート、３４…高ｋ絶縁体層、３５…金属層、３８…フォトレジスト。 DESCRIPTION OF SYMBOLS 12 ... Nonvolatile memory area | region, 14 ... Logic area | region, 16 ... Substrate, 20 ... Charge storage layer, 21 ... Insulator layer, 23, 36 ... Polysilicon layer, 32 ... Control gate, 34 ... High-k insulator layer, 35 ... metal layer, 38 ... photoresist.

Claims (20)

基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するために方法において、
前記不揮発性メモリ領域内において前記基板上の電荷蓄積層の上に重なった制御ゲートを形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記熱成長酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、前記第１のマスキング層は、前記不揮発性メモリ領域内にて、前記制御ゲートに側方に隣接する選択ゲートの位置を画定する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、前記第１のマスキング層を使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、前記第２のマスキング層を使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップとを備える、方法。 In a method for manufacturing a logic transistor in a logic region of a substrate and a nonvolatile memory cell in a nonvolatile memory region of the substrate,
Forming a control gate overlying a charge storage layer on the substrate in the non-volatile memory region;
Forming a thermally grown oxygen-containing insulator layer on the substrate and the control gate in the non-volatile memory region and on the substrate in the logic region;
Removing the thermally grown oxygen-containing insulator layer from the logic region;
Forming a high-k gate insulator layer on the substrate in the logic region;
Forming a barrier layer over the high-k gate insulator layer in the logic region;
Forming a polysilicon layer on the thermally grown oxygen-containing insulator layer in the non-volatile memory region and on the barrier layer in the logic region;
Planarizing the polysilicon layer;
Forming a first masking layer on the polysilicon layer and the control gate in the non-volatile memory region, the first masking layer being in the non-volatile memory region, the control gate; Defining a position of a select gate laterally adjacent to
Forming a second masking layer on the polysilicon layer in the logic region, the second masking layer defining a position of a logic gate in the logic region; and ,
Using the first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region, wherein the first portion of the polysilicon layer forms a select gate; Using the first masking layer that remains at the location of the select gate;
Using the second masking layer to remove an exposed portion of the polysilicon layer in the logic region, the second portion of the polysilicon layer remaining at the location of the logic gate; Using a second masking layer;
Forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer being formed on the select gate, the control gate, and the second portion of the polysilicon layer; Forming, and
Planarizing the insulator layer to expose the second portion of the polysilicon layer;
Removing the second portion of the polysilicon layer to provide an opening at the location of the logic gate, the opening exposing and removing the barrier layer. 前記第１のマスキング層を形成する前記ステップは、
前記第１のマスキング層が前記制御ゲートの直接の上方にあり、
側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために前記第１のマスキング層の第１の端部が前記ポリシリコン層上にて前記制御ゲートから側方に伸張するように実行される、請求項１に記載の方法。 The step of forming the first masking layer comprises:
The first masking layer is directly above the control gate;
A first end of the first masking layer is on the polysilicon layer from the control gate to laterally define the position of the select gate adjacent to the control gate in the non-volatile memory region. The method of claim 1, wherein the method is performed to extend laterally. 前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップをさらに備え、前記保護層は前記論理領域を露出させる、請求項１に記載の方法。   The method of claim 1, further comprising forming a protective layer over the select gate and the control gate in the non-volatile memory region, the protective layer exposing the logic region. 前記熱成長酸素含有絶縁体層を形成するステップよりも前に、前記制御ゲートの側壁に酸化物スペーサを形成するステップをさらに備える、請求項１に記載の方法。   The method of claim 1, further comprising forming an oxide spacer on a sidewall of the control gate prior to forming the thermally grown oxygen-containing insulator layer. 前記第１のマスキング層及び前記第２のマスキング層は同一のパターン化マスキング層の一部であり、前記不揮発性メモリ領域内の前記ポリシリコンの露出部分を除去するために前記第１のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップは同時に実行される、請求項１に記載の方法。   The first masking layer and the second masking layer are part of the same patterned masking layer, and the first masking layer is used to remove the exposed portion of the polysilicon in the nonvolatile memory region. The method of claim 1, wherein using and second step of using the second masking layer to remove exposed portions of the polysilicon layer in the logic region are performed simultaneously. 前記バリア層は仕事関数設定金属を含んでなる、請求項１に記載の方法。   The method of claim 1, wherein the barrier layer comprises a work function setting metal. 前記不揮発性メモリ領域内の前記基板の上の前記電荷蓄積層に上に重なった前記制御ゲートを形成するステップは、
前記不揮発性メモリ領域及び前記論理領域内の前記基板の上に前記電荷蓄積層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記電荷蓄積層の上に第２のポリシリコン層を形成するステップと、
前記不揮発性メモリ領域内に前記制御ゲートを形成し、前記論理領域から前記第２のポリシリコン層及び前記電荷蓄積層を除去するために前記第２のポリシリコン層及び前記電荷蓄積層をパターニングするステップとを備える、請求項１に記載の方法。 Forming the control gate overlying the charge storage layer on the substrate in the non-volatile memory region,
Forming the charge storage layer on the substrate in the non-volatile memory region and the logic region;
Forming a second polysilicon layer over the charge storage layer in the non-volatile memory region and the logic region;
Forming the control gate in the non-volatile memory region and patterning the second polysilicon layer and the charge storage layer to remove the second polysilicon layer and the charge storage layer from the logic region; The method of claim 1 comprising the steps of: 前記選択ゲートが形成された後、前記熱成長酸素含有絶縁体層の一部分は前記選択ゲートと前記制御ゲートとの間に位置する、請求項１に記載の方法。   The method of claim 1, wherein after the selection gate is formed, a portion of the thermally grown oxygen-containing insulator layer is located between the selection gate and the control gate. 前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップ、及び、前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップよりも後に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第１のソース／ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第２のソース／ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第２の部分の第１の側壁に隣接した前記基板内の第３のソース／ドレイン領域、及び、側方で前記ポリシリコン層の前記第２の部分の第２の側壁に隣接した前記基板内の第４のソース／ドレイン領域を形成するステップとをさらに備える、請求項１に記載の方法。 Using the first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region; and removing the exposed portion of the polysilicon layer in the logic region. After the step of using the second masking layer, the method comprises:
A first source / drain region in the substrate that is laterally adjacent to the select gate, and a second source / drain region in the substrate that is laterally adjacent to the control gate are the select gate and the Forming a control gate between the first source / drain region and the second source / drain region;
A third source / drain region in the substrate adjacent to the first sidewall of the second portion of the polysilicon layer laterally, and a second of the second portion of the polysilicon layer laterally. Forming a fourth source / drain region in the substrate adjacent to two sidewalls. 前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用し、前記論理領域内のポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップよりも後に、前記方法は、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第１の側壁スペーサ、ならびに、前記ポリシリコン層の前記第２の部分を包囲する第２の側壁スペーサを形成するステップをさらに備える、請求項９に記載の方法。 The first masking layer is used to remove the exposed portion of the polysilicon layer in the non-volatile memory region, and the second masking is used to remove the exposed portion of the polysilicon layer in the logic region. After the step of using the layer, the method
The method of claim 9, further comprising forming a first sidewall spacer that surrounds an outer sidewall of the select gate and the control gate, and a second sidewall spacer that surrounds the second portion of the polysilicon layer. The method described in 1. 前記論理領域から前記熱成長酸素含有絶縁体層を除去するステップよりも前に、前記熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに備え、前記ポリシリコン層は前記第２のポリシリコン層の上に形成され、
前記熱成長酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第２のポリシリコン層を除去するステップをさらに備える、請求項１に記載の方法。 Forming a second polysilicon layer on the thermally grown oxygen-containing insulator layer prior to removing the thermally grown oxygen-containing insulator layer from the logic region; Is formed on the second polysilicon layer;
The method of claim 1, wherein the step of removing the thermally grown oxygen-containing insulator layer further comprises removing the second polysilicon layer from the logic region. 前記高ｋゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項１１に記載の方法。 The step of forming the high-k gate insulator layer and the barrier layer comprises:
Forming the high-k gate insulator layer on the second polysilicon layer in the non-volatile memory region and on the substrate in the logic region;
Forming the barrier layer on the high-k gate insulator layer in the non-volatile memory region and in the logic region;
The method of claim 11, comprising removing the high-k gate insulator layer and the barrier layer from the non-volatile memory region. 前記電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含んでなる、請求項１に記載の方法。   The method of claim 1, wherein the charge storage layer comprises at least one of nanocrystals or nitrides. 前記結果として前記論理ゲートの位置に前記開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップよりも後に、前記方法は、
前記不揮発性メモリ領域内の前記保護層の上、ならびに前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとをさらに備える、請求項３に記載の方法。 After the step of removing the second portion of the polysilicon layer to provide the opening at the location of the logic gate as a result, the method comprises:
Forming a logic gate layer in the opening on the protective layer in the non-volatile memory region and on the barrier layer in the logic region;
Planarizing the logic gate layer to provide a logic gate at the location of the logic gate, wherein the planarization removes the protective layer from the non-volatile memory region by the planarization. The method of claim 3 comprising. 基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法において、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、前記制御ゲートはポリシリコンを含んでなる、形成するステップと、
前記制御ゲートの側壁上に酸化物スペーサを形成するステップと、
前記不揮発性メモリ領域内の前記基板上、前記制御ゲート上、及び前記論理領域内の前記基板上に酸素含有絶縁体層を熱成長させるステップと、
前記論理領域から前記酸素含有絶縁体層を除去するステップと、
前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域内の前記酸素含有絶縁体層の上及び前記論理領域内の前記バリア層の上にポリシリコン層を形成するステップと、
前記ポリシリコン層を平坦化するステップであって、前記酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、該第１のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第１のマスキング層は前記制御ゲートの直上にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第１のマスキング層の第１の端部は前記ポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記ポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記ポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記ポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記ポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、前記絶縁体層は前記選択ゲート、前記制御ゲート、及び前記ポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記ポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、前記保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記ポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。 In a method for manufacturing a logic transistor in a logic region of a substrate and a nonvolatile memory cell in a nonvolatile memory region of the substrate,
Forming a control gate overlying a charge storage layer on the substrate in the non-volatile memory region, the control gate comprising polysilicon; and
Forming an oxide spacer on a sidewall of the control gate;
Thermally growing an oxygen-containing insulator layer on the substrate in the non-volatile memory region, on the control gate, and on the substrate in the logic region;
Removing the oxygen-containing insulator layer from the logic region;
Forming a high-k gate insulator layer on the substrate in the logic region;
Forming a barrier layer over the high-k gate insulator layer in the logic region;
Forming a polysilicon layer on the oxygen-containing insulator layer in the non-volatile memory region and on the barrier layer in the logic region;
Planarizing the polysilicon layer, wherein the oxygen-containing insulator layer comprises a sidewall portion located along a sidewall of the control gate; and
Forming a first masking layer on the polysilicon layer and the control gate in the non-volatile memory region, wherein the first masking layer is formed in the non-volatile memory region and in the control gate; Define the position of the selection gate adjacent to the side,
The first masking layer is directly over the control gate and laterally defines a first of the first masking layer to define the position of the select gate adjacent to the control gate in the non-volatile memory region. Extending from the control gate laterally above the polysilicon layer and forming,
Forming a second masking layer on the polysilicon layer in the logic region, the second masking layer defining a position of a logic gate in the logic region; and ,
Using the first masking layer to remove an exposed portion of the polysilicon layer in the non-volatile memory region, wherein the first portion of the polysilicon layer forms a select gate; Staying at the position of the selection gate;
Using the second masking layer to remove an exposed portion of the polysilicon layer in the logic region, wherein the second portion of the polysilicon layer remains at the location of the logic gate. And steps to
Forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer being formed on the select gate, the control gate, and the second portion of the polysilicon layer; Forming, and
Planarizing the insulator layer to expose the second portion of the polysilicon layer;
Forming a protective layer on the select gate and the control gate in the non-volatile memory region, wherein the protective layer exposes the logic region; and
Removing the second portion of the polysilicon layer to result in an opening at the location of the logic gate, the opening exposing and removing the barrier layer;
Forming a logic gate layer in the opening on the protective layer in the non-volatile memory region and on the barrier layer in the logic region;
As a result, planarizing the logic gate layer to provide a logic gate at the location of the logic gate, the planarization removing the protective layer from the non-volatile memory region by the planarization. A method comprising: 前記論理領域から前記酸素含有絶縁体層を除去する前記ステップよりも前に、前記熱成長酸素含有絶縁体層の上に第２のポリシリコン層を形成するステップをさらに備え、
前記酸素含有絶縁体層を除去する前記ステップは、前記論理領域から前記第２のポリシリコン層を除去するステップをさらに備える、請求項１５に記載の方法。 Forming a second polysilicon layer on the thermally grown oxygen-containing insulator layer prior to the step of removing the oxygen-containing insulator layer from the logic region;
The method of claim 15, wherein the step of removing the oxygen-containing insulator layer further comprises removing the second polysilicon layer from the logic region. 前記高ｋゲート絶縁体層及び前記バリア層を形成する前記ステップは、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の上、及び前記論理領域内の前記基板の上に前記高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上に前記バリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップとを備える、請求項１６に記載の方法。 The step of forming the high-k gate insulator layer and the barrier layer comprises:
Forming the high-k gate insulator layer on the second polysilicon layer in the non-volatile memory region and on the substrate in the logic region;
Forming the barrier layer on the high-k gate insulator layer in the non-volatile memory region and in the logic region;
17. The method of claim 16, comprising removing the high-k gate insulator layer and the barrier layer from the non-volatile memory region. 前記ポリシリコン層の露出部分を除去するために前記パターン化マスキング層を使用する前記ステップよりも後で、前記不揮発性メモリ領域及び前記論理領域内に前記保護層を形成する前記ステップよりも前に、前記方法は、
側方で前記選択ゲートに隣接した前記基板内の第１のソース／ドレイン領域、及び、側方で前記制御ゲートに隣接した前記基板内の第２のソース／ドレイン領域を、前記選択ゲート及び前記制御ゲートが該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に位置するように形成するステップと、
側方で前記ポリシリコン層の前記第２の部分の第１の側壁に隣接した前記基板内の第３のソース／ドレイン領域、及び、側方で前記ポリシリコン層の前記第２の部分の第２の側壁に隣接した前記基板内の第４のソース／ドレイン領域を形成するステップと、
前記選択ゲート及び前記制御ゲートの外側側壁を包囲する第１の側壁スペーサを形成するステップとをさらに備える、請求項１５に記載の方法。 After the step of using the patterned masking layer to remove exposed portions of the polysilicon layer, and before the step of forming the protective layer in the non-volatile memory region and the logic region. The method
A first source / drain region in the substrate that is laterally adjacent to the select gate, and a second source / drain region in the substrate that is laterally adjacent to the control gate are the select gate and the Forming a control gate between the first source / drain region and the second source / drain region;
A third source / drain region in the substrate adjacent to the first sidewall of the second portion of the polysilicon layer laterally, and a second of the second portion of the polysilicon layer laterally. Forming a fourth source / drain region in the substrate adjacent to two sidewalls;
The method of claim 15, further comprising forming a first sidewall spacer surrounding an outer sidewall of the select gate and the control gate. 前記バリア層は仕事関数設定金属を含んでなる、請求項１５に記載の方法。   The method of claim 15, wherein the barrier layer comprises a work function setting metal. 基板の論理領域内の論理トランジスタ及び前記基板の不揮発性メモリ領域内の不揮発性メモリセルを製造するための方法であって、
前記不揮発性メモリ領域内の前記基板の上の電荷蓄積層の上に重なった制御ゲートを形成するステップであって、該制御ゲートはポリシリコンを含んでなり、前記電荷蓄積層はナノ結晶または窒化物の少なくとも１つを含んでなる、形成するステップと、
前記不揮発性メモリ領域内の前記基板及び前記制御ゲート上ならびに前記論理領域内の前記基板上に熱成長酸素含有絶縁体層を形成するステップと、
前記不揮発性メモリ領域及び前記論理領域内の前記熱成長酸素含有絶縁体層の上に第１のポリシリコン層を形成するステップと、
前記論理領域から前記熱成長酸素含有絶縁体層及び前記第１のポリシリコン層を除去するステップと、
前記不揮発性メモリ領域内の前記第１のポリシリコン層の上及び前記論理領域内の前記基板の上に高ｋゲート絶縁体層を形成するステップと、
前記不揮発性メモリ領域内及び前記論理領域内の前記高ｋゲート絶縁体層の上にバリア層を形成するステップと、
前記不揮発性メモリ領域から前記高ｋゲート絶縁体層及び前記バリア層を除去するステップと、
前記不揮発性メモリ領域内の前記第１のポリシリコン層の上及び前記論理領域内の前記バリア層の上に第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層を平坦化するステップであって、前記熱成長酸素含有絶縁体層は前記制御ゲートの側壁に沿って位置する側壁部分を備える、平坦化するステップと、
前記不揮発性メモリ領域内の前記ポリシリコン層及び制御ゲートの上に第１のマスキング層を形成するステップであって、該第１のマスキング層は、前記不揮発性メモリ領域内に、前記制御ゲートに側方に隣接する選択ゲートの位置を画定し、
該第１のマスキング層は前記制御ゲートの直接の上方にあり、側方で前記不揮発性メモリ領域内の前記制御ゲートに隣接する前記選択ゲートの位置を画定するために該第１のマスキング層の第１の端部は前記第２のポリシリコン層の上方にて前記制御ゲートから側方に伸張する、形成するステップと、
前記論理領域内の前記第２のポリシリコン層の上に第２のマスキング層を形成するステップであって、該第２のマスキング層は、前記論理領域内に論理ゲートの位置を画定する、形成するステップと、
前記不揮発性メモリ領域内の前記第２のポリシリコン層の露出部分を除去するために前記第１のマスキング層を使用するステップであって、前記第２のポリシリコン層の第１の部分は選択ゲートを形成するために前記選択ゲートの位置に留まる、使用するステップと、
前記論理領域内の前記第２のポリシリコン層の露出部分を除去するために前記第２のマスキング層を使用するステップであって、前記第２のポリシリコン層の第２の部分は前記論理ゲートの位置に留まる、使用するステップと、
前記不揮発性メモリ領域及び前記論理領域内に絶縁体層を形成するステップであって、該絶縁体層は前記選択ゲート、前記制御ゲート、及び前記第２のポリシリコン層の前記第２の部分の上に形成される、形成するステップと、
前記第２のポリシリコン層の前記第２の部分を露出させるために前記絶縁体層を平坦化するステップと、
前記不揮発性メモリ領域内の前記選択ゲート及び前記制御ゲートの上に保護層を形成するステップであって、該保護層は前記論理領域を露出させる、形成するステップと、
結果として前記論理ゲートの位置に開口をもたらすために前記第２のポリシリコン層の前記第２の部分を除去するステップであって、前記開口は前記バリア層を露出させる、除去するステップと、
前記不揮発性メモリ領域内の前記保護層の上及び前記論理領域内の前記バリア層上の前記開口の中に論理ゲート層を形成するステップと、
結果として前記論理ゲートの位置に論理ゲートをもたらすために前記論理ゲート層を平坦化するステップであって、該平坦化によって、前記不揮発性メモリ領域から前記保護層が除去される、平坦化するステップとを備える、方法。 A method for manufacturing a logic transistor in a logic region of a substrate and a nonvolatile memory cell in a nonvolatile memory region of the substrate, comprising:
Forming a control gate overlying a charge storage layer on the substrate in the non-volatile memory region, the control gate comprising polysilicon, wherein the charge storage layer is nanocrystalline or nitrided Forming comprising at least one of the objects;
Forming a thermally grown oxygen-containing insulator layer on the substrate and the control gate in the non-volatile memory region and on the substrate in the logic region;
Forming a first polysilicon layer on the thermally grown oxygen-containing insulator layer in the non-volatile memory region and the logic region;
Removing the thermally grown oxygen-containing insulator layer and the first polysilicon layer from the logic region;
Forming a high-k gate insulator layer on the first polysilicon layer in the non-volatile memory region and on the substrate in the logic region;
Forming a barrier layer over the high-k gate insulator layer in the non-volatile memory region and in the logic region;
Removing the high-k gate insulator layer and the barrier layer from the non-volatile memory region;
Forming a second polysilicon layer on the first polysilicon layer in the non-volatile memory region and on the barrier layer in the logic region;
Planarizing the second polysilicon layer, wherein the thermally grown oxygen-containing insulator layer comprises a sidewall portion located along a sidewall of the control gate; and
Forming a first masking layer on the polysilicon layer and the control gate in the non-volatile memory region, wherein the first masking layer is formed in the non-volatile memory region and in the control gate; Define the position of the selection gate adjacent to the side,
The first masking layer is directly above the control gate and laterally defines the first masking layer to define the location of the select gate adjacent to the control gate in the non-volatile memory region. Forming a first end extending laterally from the control gate above the second polysilicon layer;
Forming a second masking layer on the second polysilicon layer in the logic region, the second masking layer defining a position of a logic gate in the logic region; And steps to
Using the first masking layer to remove an exposed portion of the second polysilicon layer in the non-volatile memory region, wherein the first portion of the second polysilicon layer is selected Using at the location of the select gate to form a gate;
Using the second masking layer to remove an exposed portion of the second polysilicon layer in the logic region, wherein the second portion of the second polysilicon layer is the logic gate. Step to use, staying in position
Forming an insulator layer in the non-volatile memory region and the logic region, the insulator layer comprising: the select gate; the control gate; and the second portion of the second polysilicon layer. Forming steps formed thereon;
Planarizing the insulator layer to expose the second portion of the second polysilicon layer;
Forming a protective layer on the select gate and the control gate in the non-volatile memory region, the protective layer exposing the logic region; and
Removing the second portion of the second polysilicon layer to result in an opening at the location of the logic gate, the opening exposing the barrier layer;
Forming a logic gate layer in the opening on the protective layer in the non-volatile memory region and on the barrier layer in the logic region;
As a result, planarizing the logic gate layer to provide a logic gate at the location of the logic gate, the planarization removing the protective layer from the non-volatile memory region by the planarization. A method comprising:
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