JP2014160534A - 部分参照電圧を利用するメモリアクセス - Google Patents

Abstract

【課題】部分参照電圧を利用してメモリアクセスするデバイス、システム、方法を提供する。
【解決手段】装置５００は比較ロジック５２０を含む。比較ロジックは、メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較して、比較結果を生成する。装置は、比較結果に少なくとも部分的に基づいて、メモリセルのビット値を求める読み出しロジック５３０を含む。前記比較ロジックは、第１参照電圧および第２参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、前記ビット値は、第１値または第２値のいずれかに対応しており、第１閾値電圧範囲にある閾値電圧は、前記第１値に関連付けられ、第２閾値電圧範囲にある閾値電圧は、前記第２値に関連付けられ、前記第１閾値電圧範囲と前記第２閾値電圧範囲とは重複しない。
【選択図】図５

Description

本願は、２００８年８月８日出願の米国仮特許出願番号第６１／０８７，４１７の恩恵享受しており、この内容の全体をここに、参照として組み込む。

デジタルデータは頻繁にメモリへの記憶、またはメモリからの取得が行われる。メモリはシリコンによる作製が可能である。シリコンにエッチングされた半導体材料により、多くのトランジスタがシリコンに実装されて、高密度のメモリが作製される。論理ゲート、インバータ、およびメモリを実装するのに用いられる他の機能を形成するよう、トランジスタが構成されてよい。

メモリ密度を増やす目的から現在では、単一のメモリセルに、２以上のデータビットを含ませている。例えば、コンデンサとして機能するフローティングゲートトランジスタを利用して、２データビットを表すセル電圧を格納させてよい。セル電圧は、電子をトランジスタのフローティングゲートに注入することでプログラミング可能である。２以上のビットをメモリセルに書き込むと、そのメモリセルに格納できるデータ密度が増える。

しかし、２以上のデータビットを読み出すのは、１データビットを読み出すのより難しい。例えば、メモリセルは、セル電圧が第１レベルである場合、００というビット値を格納する、とする。セル電圧が第２、第３、または第４電圧レベルである場合、メモリセルで表されるビット値はそれぞれ０１、１０、および１１である、とする。セル電圧が表すビット値を求めるのに、今日では４以上の電圧の比較が必要となっている、というのもセル電圧が今日では４つの電圧レベルのいずれかを表しているからである。このように、メモリアクセスについては改善が望まれている。

一実施形態は装置を含む。装置は比較ロジックを含む。比較ロジックは、メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較して、比較結果を生成する。装置は、比較結果に少なくとも部分的に基づいて、メモリセルのビット値を求める読み出しロジックを含む。

一実施形態では、比較ロジックは、第１参照電圧および第２参照電圧を含む前記少なくとも一対の部分参照電圧を生成する。ビット値は、第１値または第２値のいずれかに対応する。第１閾値電圧範囲にある閾値電圧は、第１値に関連付けられる。第２閾値電圧範囲にある閾値電圧は、第２値に関連付けられる。第１閾値電圧範囲と第２閾値電圧範囲とは重複しない。

別の実施形態は方法を含む。方法は、メモリセル閾値電圧を、一対の部分参照電圧と比較して、比較結果を生成する。方法は、比較結果に少なくとも部分的に基づいて、前記メモリセルで表されるビット値を求める。

一実施形態では、方法は、ビット値が関連付けられた１メモリページを生成する。方法は、１メモリページを、前記１メモリページからデータを要求した要求ロジックへ転送する。

別の実施形態は装置を含む。装置は、一対の部分参照電圧を生成する部分電圧生成器と、フラッシュメモリに関連付けられたメモリで表される電圧値を、メモリの電圧レベルを一対の部分参照電圧と比較することによって求め、ログ尤度比（ＬＬＲ）を電圧値に応じて生成するアクセスロジックと、ログ尤度比（ＬＬＲ）に少なくとも部分的に基づいて、ビット値を生成する結果生成ロジックと、を備える。

一実施形態では、メモリセルのビット値間の境界は、全体参照電圧に対応している。一対の部分参照電圧の電圧値それぞれは、全体参照電圧とは異なる電圧値である。

添付図面は、明細書の一部として組み込まれているが、様々な例示的なシステム、方法、および本発明の様々な側面における他の例示的な実施形態を示している。図面に示されている部材（例えばボックス、ボックス群、または他の形状）の境界は、境界の一例を示すに過ぎない。当業者であれば、例によっては、１つの部材が複数の部材を表すこともあり、反対に複数の部材が１つの部材を表すこともあることを理解しよう。例によっては、別の部材の内部にあるコンポーネントとして示されている部材を、外部のコンポーネントとして実装してもよく、その反対も可能である場合がある。さらに、部材は必ずしも実寸に比例して描かれていない場合がある。

メモリセルに関する全体参照電圧の一実施形態を示す。

メモリセルに関する部分参照電圧の一実施形態を示す。

メモリアクセスに関するメモリマップの一実施形態を示す。

メモリアクセスに関するメモリシステムの一実施形態を示す。

メモリセル内の２以上のビットへアクセスする装置の一実施形態を示す。

メモリセル内の２以上のビットへアクセスする装置の別の実施形態を示す。

メモリセル内の２以上のビットへのアクセス方法の一実施形態を示す。

メモリセル内の２以上のビットへのアクセス方法の別の実施形態を示す。

メモリセル内の２以上のビットへアクセスする例示的なシステムおよび方法、およびその均等物が動作しうるコンピューティング環境の一実施形態を示す。

以下で記載するのは、メモリセル内の２以上のビットへアクセスする例示的なシステム、方法、および他の実施形態である。一実施形態では、装置は、フラッシュメモリのマルチレベルセル（ＭＬＣ）のアクセスを制御する。ＭＬＣは、最上位ビット（ＭＳＢ）および最下位ビット（ＬＳＢ）を表す電圧を含みうる。ＭＳＢとＬＳＢとはトランジスタのフローティングゲートの単一セルの閾値電圧レベルとして表されてよい。

装置は、ＭＬＣセルにセル電圧を部分参照電圧（fractional reference voltage）と比較させることで、２ビット値を読み出す制御をするよう構成される。ビット値は、全体参照電圧（integral reference voltage）を用いることなく求められる。部分参照電圧と全体参照電圧とは、図１および２を参照しながら以下で定義する。ＭＳＢおよびＬＳＢは連続して決定される。まずセル電圧を最初の部分参照電圧対と比較して、ＭＳＢを求める。ＭＳＢを決定した後で、セル電圧を２以上の第２の部分参照電圧対と比較することで、ＬＳＢを求める。一実施形態においては、以下で説明するように、ＭＳＢの値に基づいて第２の部分参照電圧対を決定する。

一実施形態においては、装置は、ＭＬＣ、第１ビット検出ロジック、比較ロジック、制御ロジック、および第２ビット検出ロジックで実装される。装置は、第１ビット検出ロジックに、ＭＬＣに格納されている第１ビットの値を求めさせる。第１ビット検出ロジックは、ビット値を表すＭＬＣの電圧レベルを、最初の部分参照電圧値の対と比較することで、第１ビットの値を求める。比較ロジックは、少なくとも１つの第２の部分参照電圧対の電圧レベルを、ＭＬＣの電圧レベルと比較して比較結果を生成することで、第２ビットを決定し始める。制御ロジックは、第１ビットが分かってから電圧レベルを比較するように、比較ロジックを制御する。第２ビット検出ロジックは、少なくとも部分的に比較結果に基づいて第２ビットを求める。値を閾値と比較する際に、様々な方法で、閾値がトリガされるところで、または、閾値が満たされるところで装置を実装してよい。例えば、比較値は、閾値より大きくても、閾値と同じでも、閾値以下でも、大きくても、未満でも、単に等しくてもよい。実装形態は、閾値として選択される値、および所望の比較の種類に応じて変化してよい。もちろん、他の実装形態を採用することもできる。

以下は、ここで利用する用語の定義である。定義は、用語の範囲内であり、実装例に利用することのできる様々なコンポーネントの例および／または形態を含む。例示は制限的であることを意図しない。用語の単数形および複数形はどちらも定義に含まれうる。

「一実施形態」、「一例」、「１つの例」等の言い回しは、記載されている実施形態または例が、特定の特徴、構造、特性、性質、部材、または限定を含みうるが、全ての実施形態または例がその特定の特徴、構造、特性、性質、部材、または限定を必ずしも含まなくてよい。さらに、「一実施形態では」といった言い回しを多用しているが、これは、必ずしも同じ実施形態を表す場合ばかりではないが、その場合もある。

記載される「コンピュータ可読媒体」という用語は、信号、命令、および／またはデータを格納する媒体のことを示す。コンピュータ可読媒体は、不揮発性媒体、および揮発性媒体を含む形態をとってよいが、それらに限定されない。不揮発性媒体は、例えば、光学ディスク、磁気ディスク、フラッシュメモリ等を含みうる。揮発性媒体は、例えば、半導体メモリ、動的メモリ等を含みうる。コンピュータ可読媒体の通常の形態は、フロッピディスク、フレキシブルディスク、ハードディスク、磁気テープ、他の磁気媒体、特定用途向けＩＣ（ＡＳＩＣ）、プログラマブルロジックデバイス、コンパクトディスク（ＣＤ）、他の光学媒体、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、メモリチップまたはカード、メモリスティック、および、コンピュータ、プロセッサ、または他の電子デバイスが読み出すことのできる他の媒体を含みうるが、これらに限定されない。

利用される「ロジック」といった用語は、機能（１または複数）または動作（１または複数）を行う、および／または、別のロジック、方法、および／またはシステムからの機能または動作を引き起こす、機械に格納されるまたは機械で実行されているハードウェア、ファームウェア、ソフトウェア、および／または各々の組み合わせを含むが、それらに限定されない。ロジックは、ソフトウェア制御マイクロプロセッサ、離散的ロジック（例えばＡＳＩＣ）、アナログ回路、デジタル回路、プログラムロジックデバイス、命令を含むメモリデバイス等を含みうる。ロジックは、１以上のゲート、ゲートの組み合わせ、または他の回路コンポーネントを含みうる。複数の論理ロジックを記載している場合、それら論理ロジックを１つの物理ロジックに組み込むことができる。同様に、単一の論理ロジックを記載している場合、その論理ロジックを複数の物理ロジックに分散することができる。

利用される「メモリアクセス」という用語は、書き込み、読み出し、コンテンツアドレス可能メモリ（ＣＡＭ）整合、およびメモリセルまたはメモリ位置群のプログラミングを含むが、それらに限定されない。メモリアクセスは、同じメモリに対して２つの読み出しポートを用いたデュアル読み出しを含んでもよい。メモリアクセスは、当業者が理解するメモリとの他の種類の相互作用であってもよい。

図１は、マルチレベルセル（ＭＬＣ）に関する全体参照電圧の一実施形態を示す。ＭＬＣはフラッシュメモリに関してよい。図１は、ＭＬＣのセル電圧１００が０からＺボルトの範囲であることを示している。セル電圧１００の範囲とは異なる電圧範囲は、異なるビット値を表す。ＭＬＣに与えられるセル電圧は、ＭＬＣに格納されているＭＳＢおよびＬＳＢの値を表す。電子をトランジスタのフローティングゲートに注入して、セル電圧を生成する。

セル電圧は、互いに重複しない電圧帯域に分割される。電圧帯域は、１以上のビット値に関する。例えば、図１のＭＬＣにおいては、４つの電圧帯域１−４がある。電圧帯域１−４は、ＭＳＢおよびＬＳＢの値に関するセル電圧１００の範囲を表す。電圧帯域１は、「１１」というビット値を表し、電圧帯域２−４は、それぞれ、「１０」、「００」、および「０１」というビット値を表す。

セル電圧は、ＭＬＣに格納されているビットに対応する電圧帯域１−４のいずれかの中央電圧値に設定されているのが理想である。例えば、セル電圧は、ＭＬＣに「１１」というＭＬＣ値が格納されている際にＶ_１１に設定されている。ＭＬＣに格納されている「１０」、「００」、および「０１」という値に対しては、それぞれ、セル電圧がＶ_１０、Ｖ_００、およびＶ_０１に設定されている。全体参照電圧ＩＲＶ０−３は、電圧帯域１−４の間の電圧値である。図１は２ビットの例を示しているが、電圧帯域１−４、全体参照電圧ＩＲＶ０−３、電圧範囲１００、理想的な中央電圧値、ビット値等に関しては他の数が利用されてよい。

図２は、図１のＭＬＣに関する部分参照電圧の一実施形態を示す。図２は、図１のセル電圧範囲１００と類似したセル電圧範囲２００を示す。セル電圧範囲２００は、０からＺボルトの範囲で取りうるセル電圧値を表す。セル電圧は、ＬＳＢおよびＭＳＢという２ビットを表す。当業者であれば、他のＭＬＣを異なる数のビットで格納してよく、セル電圧が異なる電圧範囲を表してもよいことを理解しよう。

部分参照電圧は、図１に示す電圧帯域０−３のいずれかの参照電圧である。例えば、図２の部分参照電圧Ｖ'_１−ｘは、図１の電圧帯域２にある。図２の部分参照電圧Ｖ''_ｘは、図１の電圧帯域３にある。部分参照電圧Ｖ'_ｘおよびＶ'_１−ｘは、１対の部分参照電圧を形成する。対にされた部分参照電圧を利用して、セル電圧が電圧帯域の境界付近にあることを検出する。部分参照電圧対Ｖ'_ｘおよびＶ'_１−ｘを利用して、セル電圧が電圧帯域１と電圧帯域２との境界付近にあることを検出することができる。セル電圧が電圧帯域の境界付近にあるときにはセル電圧の値は確かな値ではないことがある。

セル電圧が境界付近にあることは、そのセル電圧を部分参照電圧対で表される電圧と比較することで判断される。例えば、部分参照電圧対Ｖ'_ｘおよびＶ'_１−ｘの間にあるとして求められたセル電圧は、電圧帯域１と２との間の境界付近にある。電圧帯域間の境界付近のセル電圧は、セル電圧がいずれの帯域に属しているかについて高い信頼度で分からない場合があるので不確実でありえる。不確実なセル電圧にはフラグを立て、ソフト復号器へ送り、不確実なセル電圧に基づきＭＬＣに格納されている実際のビット値を求めてよい。以下で説明するように、不確実なセル電圧は、量子化して、ソフト復号器へ送ることで、正確なビット値を求める可能性を高めることができる。ソフト復号器は、誤り訂正ロジックを備えて、不確実なセル電圧に関して正確なビット値を求めることができる。

一実施形態では、部分参照電圧対Ｖ_ｘおよびＶ_１−ｘ（図２に示す）を利用して、ＭＬＣが表す２ビットのＭＳＢを求める。セル電圧を比較してＭＳＢを求めるには１対の部分参照電圧が必要である。１対のみが必要な理由は、セル電圧範囲２００の左半分では、ビット値は、「１」であるＭＳＢとグレイコード化されるからである。セル電圧範囲２００の右半分では、ＭＳＢは「０」である。セル電圧がＶ_ｘの左にある場合、ＭＳＢは「１」であり、セル電圧がＶ_１−ｘを超える場合には「０」である。セル電圧がＶ_ｘとＶ_１−ｘとの間にあるときには、セル電圧は不確実である。

他の部分参照電圧対を利用することで他のビットを求めることができる。ＬＳＢを求めるには、セル電圧は、１を越える数の部分参照電圧対と比較される必要がありうる。図２のＬＳＢを求めるには、Ｖ'_ｘ、Ｖ'_１−ｘおよびＶ''_ｘ、Ｖ''_１−ｘという部分参照電圧対を利用することができる。セル電圧がＶ'_ｘより小さい場合、またはＶ''_１−ｘより大きい場合、ＬＳＢは「１」である。セル電圧がＶ'_１−ｘとＶ''_ｘとの間にある場合、ＬＳＢは「０」である。セル電圧がＶ'_ｘとＶ'_１−ｘとの間にある、または、Ｖ''_ｘとＶ''_１−ｘとの間にある場合には、セル電圧は不確実であるので上述の処理がなされる。

２ビットを格納するＭＬＣと比べると、１ビットのメモリセルは１ビットを格納する。１ビットのメモリセルに格納される１ビットに対応する１ビットのソフト値を求めてよい。１ビットのソフト値は、部分参照電圧を、１ビットのメモリセルのセル電圧と比較することで求めてよい。ソフト値は、１ビットが対応する値の確率を表す。

例えば、１ビットのメモリセルのＶ_ｔｈで表されるセル電圧を、図２の最初の参照電圧値対Ｖ_ｘ、Ｖ_１−ｘと比較して、１ビットのソフト値を求める。１ビットのソフト値は、Ｖ_ｔｈがＶ_ｘより小さい場合、０として求められる。Ｖ_ｔｈがＶ_ｘとＶ_１−ｘとの間にある場合、１ビットのソフト値は、（Ｖ_ｘ＋Ｖ_１−ｘ）／２として求められる。Ｖ_ｔｈがＶ_１−ｘより大きい場合、１ビットのソフト値は、値Ｚとして求められる。以下で説明するように、ソフト値をソフト復号器に入力して、メモリに格納されているビットを表す値を生成することができる。

ログ尤度比（ＬＬＲ）は、１ビットのメモリセルのセル電圧に応じて生成することができる。ＬＬＲは、ある値がメモリに第１の値として格納されている確率であってよい。例えば、メモリセル参照電圧がＶ_ｘ未満の場合、１ビットのメモリセルのＬＬＲは以下のように表すことができる。

電圧分布の分散値は、Ｓ_１およびＳ_２で表される。値ｍ_１およびｍ_２は、ガウス分布平均値を表す。メモリセル参照電圧がＶ_ｘとＶ_１−ｘの間にある場合、１ビットのメモリセルのＬＬＲは以下のように表すことができる。

メモリセル参照電圧がＶ_１−ｘより大きい場合、１ビットのメモリセルのＬＬＲは以下のように表すことができる。

以下で説明するように、ＬＬＲをソフト復号器に入力して、メモリに格納されているビットを表す値を生成することができる。

一実施形態においては、ｖ'_ｘおよびｖ''_１−ｘを用いて、ＭＬＣのＬＳＢを求める。これは、（ＭＳＢまたはＬＳＢページに対応する）１ワードラインの一部であるＭＬＣの全てのセルが、一度の単一の参照電圧（例えばｖ'_ｘ）を適用することができるからである。最初の比較が終わった後で、次の参照電圧（例えばｖ''_１−ｘ）を適用してよい。ＬＳＢは比較結果に基づいて求めることができる。ＬＳＢを求めるのに利用される部分参照電圧は、ＭＳＢを求めるのに利用された部分参照を比較することなく、比較することができる。これは、ＮＡＮＤデバイスのＭＬＣが「ランダム」な読み出しをサポートしているからである。ランダムな読み出しにより、ホストは、ＭＳＢページを要求することなく、ＬＳＢページを要求することができるようになる。ＭＳＢは、ＭＳＢの要求を伴わずにＬＳＢページが読み出される際、未知数として残る。

２ビットのＭＬＣの例に戻ると、部分参照電圧Ｖ'_ｘ／Ｖ'_１−ｘ、Ｖ_ｘ／Ｖ_１−ｘ、およびＶ''_ｘ／Ｖ''_１−ｘ３対は、図２に示すように、セル電圧のラインを７つの領域Ｒ１−７に分割する。概して、ＭＳＢを先ず決めてから、ＭＳＢの値に基づいてＬＳＢを求めるといった条件付きの比較は、ＮＡＮＤデバイスであるＭＬＣでは不可能である。しかし、面白いのは、ＭＳＢが１である場合にＬＳＢを求めるには、部分参照電圧対Ｖ'_ｘ、Ｖ'_１−ｘで十分である、というのは、ＭＳＢが「１」である場合、ＬＳＢは領域１、２、または３にあるからである。ＬＳＢを求めるにはセル電圧を部分参照電圧対Ｖ'_ｘ、Ｖ'_１−ｘと比較することで十分である、というのは、ＭＳＢが「１」である場合ＬＳＢは領域Ｒ５−７にはないはずだからである。ＭＳＢが「０」のときにはＬＳＢを求めるには、部分参照電圧対Ｖ''_ｘ、Ｖ''_１−ｘで十分である、というのは、ＭＳＢが「０」の場合、ＬＳＢは領域５、６、または７にあるからである。ＭＳＢが「０」の場合、ＬＳＢは領域Ｒ１−３にはないはずである。

図３は、メモリアクセスに関するメモリマップ３００の一実施形態を示す。メモリマップ３００は、ＭＬＣに実装されるフラッシュメモリ用のメモリマップを示してよい。図３は、ＭＳＢおよびＬＳＢを表す値を格納する４０９６個のＭＬＣからなる１アレイを示す。４０９６個のセルはワードラインと称される。異なるＭＬＣからなるＬＳＢ群が組み合わせられて、メモリの第１ページ（ページ０）を形成する。ＭＳＢ同士を組み合わせて、メモリの第２ページ（ページ１）を形成する。メモリにおける複数のページは、同時にアクセスされるセルの複数の群を表す（セル番号０から４０９５）。セル群は、シリコンで構成され、アレイとされて、セル群を単一のクロックサイクルでアクセスするのが理想である。第１ページ（ページ０）の４０９６ビットは、１クロックサイクルにおいて並行してアクセスされる。

ＬＳＢの値を求めるには、ＭＳＢの値を求めるよりも長い時間がかかることがある。例えば、図２を参照して述べたように、ＬＳＢまたはＭＳＢの値を求める際には、ＭＬＣのセル電圧と、幾らかの部分参照電圧対との間で電圧比較を行う。場合によっては、ＬＳＢページは、２対の部分電圧の比較が要求されうる。ＬＳＢ比較が追加されることにより、ＬＳＢのアクセス時間は、ＭＳＢのアクセス時間より長くかかる。こうして、図１の「ページ０」のＬＳＢワードラインに関するアクセス時間は、「ページ１」のアクセス時間より長くかかる。

図４は、１メモリセルの２以上のビットへのアクセスに関するメモリシステム４００の一実施形態を示す。システム４００は、フラッシュデバイス１−Ｎへのページ要求を予定することで、メモリアクセスを制御するコントローラ４１０を含む。フラッシュデバイス１−Ｎは、１を超える数のデータビットを表すＭＬＣと共に実装される。コントローラ４１０は、セル電圧を部分参照電圧対と比較して、ビット値を表すセル電圧を求めるよう、フラッシュデバイス１−Ｎに指示する。コントローラ４１０は、セル電圧を部分参照電圧と比較するようフラッシュデバイス１−Ｎを制御することで、フラッシュデバイス１−Ｎをより効率的に制御する。コントローラ４１０は、フラッシュデバイス１−Ｎに、セル電圧を全体参照電圧と比較させないようにする。コントローラ４１０の詳細および実施形態を、装置５００、および他の図形を示している図５を参照して記載する。

図５は、メモリセル５１０のビット値を求める装置５００の一実施形態を示す。装置５００は、メモリセル５１０が部分参照電圧を利用してメモリセル５１０のデータにアクセスするようメモリセル５１０を制御する。メモリセル５１０のアレイとともに実装されたフラッシュメモリチップ内のフラッシュメモリのページにアクセスするよう、装置５００を実装してよい。メモリセル５１０は、ＭＬＣ格納セルであってよい。格納セルはＮＡＮＤ ＭＬＣであってよい。一実施形態においては、装置５００は、チップ内のメモリコントローラとして実装される。チップは、半導体材料上に作製された１式の微細小型電子回路であってよい。

一実施形態においては、装置５００は、比較ロジック５２０および読み出しロジック５３０とともに実装される。比較ロジック５１０は、メモリセル５１０のビット値を求める。図２を参照して上述したようにセル電圧を１対の部分参照電圧と比較して、比較結果を生成することで、ビット値を求めてよい。読み出しロジック５３０は、比較結果に基づいてビット値を求める。

ビット値は、メモリセル５１０に格納されている２ビットのＭＳＢである第１ビットを表してよい。第１ビットおよび第２ビットは、バイナリグレイコードによりＭＬＣに格納される。第２ビットはＬＳＢである。グレイコードは二進値に対して、隣接する二進値間の１つのビットの値を変更するよう命令する。

ＬＳＢを求めるべく、比較ロジック５２０は、ＭＬＣのセル電圧を、他の部分参照電圧対と比較して、比較結果を生成するよう構成される。比較結果は、ログ尤度比（ＬＬＲ）で表されてよい。ＬＬＲは、あるセル値がメモリセル５１０に格納されている確率である。以下で説明するように、復号器は、ＬＬＲ、隣接するビット同士の値、および誤り訂正アルゴリズムに基づいて実際のセル値を求める。

一実施形態においては、第２ビットを求めやすくするべく、比較ロジック５２０は、第１参照電圧および第２参照電圧を含む別の部分参照電圧対を生成するよう構成される。第１および第２参照電圧は、互いに重複しない異なるＭＬＣ閾値電圧範囲内の異なる電圧値である。重複しないＭＬＣ閾値電圧範囲はそれぞれ、異なる第２ビット値に対応する。第１参照電圧および第２参照電圧は、互いに異なるＭＬＣ閾値電圧範囲内の異なる電圧値であるので図２を参照して上述した部分参照電圧対の定義に当てはまり、１つの部分参照電圧対を形成する。

比較ロジック５２０は、第２ビットを格納するＭＬＣのトランジスタのゲートに、第１参照電圧を加えることで、メモリセル５１０の電圧レベルと第１参照電圧とを比較するよう構成される。読み出しロジック５３０は、トランジスタに電流の流れがあるか否かを判断するよう構成される。読み出しロジック５３０は、トランジスタでドレインからソースへ電流が流れる場合に、電圧レベルが第１参照電圧より低いと判断する。メモリセル５１０は、セル電圧を格納するトランジスタゲートに電子を注入することで、予めプログラミングしておいてもよい。

読み出しロジック５３０は、第２ビットの値を、比較結果に応じて求める。第２ビットの値は、図２を参照して説明したように、セル電圧が部分参照電圧対より大きいか小さいか比較することで求められる。第１ビットおよび第２ビットは任意の順序で読み出されてよく、第２ビットは第１ビットの読み出しを伴わず読み出されてもよく、その逆であってもよい。

一実施形態においては、比較ロジック５２０は、２対の部分参照電圧を利用して第２ビット値を求める。図２を参照して上述したように部分参照電圧対をセル電圧と比較する。別の例においては、比較ロジック５２０は、１対の部分参照電圧を利用して、２ビットを格納するメモリセル５１０の第２ビット値を求める。

１実装例においては、第１ビットおよび第２ビットは、ＭＬＣ閾値電圧値に対応し、ここで、ＭＬＣ閾値電圧値はそれぞれ、異なっており互いに重複しないＭＬＣ閾値電圧範囲に対応している。閾値電圧範囲はそれぞれ、図１の電圧帯域１−４に対応している。例えば、閾値電圧範囲が図１の電圧帯域１または電圧帯域２にあるとき、ＭＳＢは「１」である。

部分参照電圧対は、図２に示す互いに異なる電圧領域Ｒ１−７にある第１参照電圧および第２参照電圧を含む。異なる電圧領域同士は互いに重複しない。他の実施形態においては、電圧範囲数が異なっていてよく、また、部分参照電圧対の数も異なっていてよい。

１つの構成においては、ＭＬＣ閾値電圧範囲間の境界は、全体参照電圧に対応している。第１参照電圧は、全体参照電圧の電圧値と異なっている。第２参照電圧は、全体参照電圧の電圧値と異なっている。

一実施形態においては、比較ロジック５２０は、ソフトビット値を表す電圧比較結果をソフト復号器に提供してよい。ソフトビット値は、ソフトビット値が特定のビット値に対応する確率である。ソフト復号器は、関連ビットのソフト値同士を比較して、他の隣接する５１０個のメモリセルにおけるソフトビット値を分析してよい。ソフト復号器は、実際の第１ビット値と実際の第２ビット値とを、関連するソフト値の分析および比較に基づいて求める。ソフト復号器は、ビット値が誤りを含む場合、誤り訂正ロジックを用いてビット値を訂正してよい。例えば、ソフト復号器は、低密度パリティチェック（ＬＤＰＣ）復号器またはターボ復号器であってよく、第１ビットおよび第２ビットに関連するパリティチェックビットを利用してビット誤りを訂正してよい。

一例においては、比較ロジック５２０は、メモリセル５１０のセル電圧Ｖ_ｔｈを参照電圧対Ｖ_ｘ、Ｖ_１−ｘと比較することで、第１ビットのソフト値（２ビットのメモリセルのＭＳＢ）を求める。参照電圧対を図２に示す。可能性ある比較の結果を以下の表１に示す。表１の出力Ｙは、３つの有効な比較結果に対応するソフト値である。１つの比較結果は現実に可能ではない、というのも、Ｖ_ｔｈが、Ｖ_ｘより小さくＶ_１−ｘより大きいという条件を同時に満たすことができないからである。

出力Ｙは閾値電圧のソフト値である。Ｖ_００、Ｖ_０１、Ｖ_１０、およびＶ_１１は、図２に示す理想的な二進ビット値００、０１、１０、および１１を表す電圧であってよい。閾値電圧が閾値参照電圧対の間にあるとき、ソフト値は（Ｖ_ｘ＋Ｖ_１−ｘ）／２である。閾値参照電圧対の間の閾値電圧は、低い信頼度のソフト値を示しうる。ソフト復号器は、信頼度が低い場合、より注意を払って関連する隣接ソフトビット値を観察する。ソフト復号器は、低い信頼度のソフトビット値に隣接するソフトビット値に対して、より大きな重きを置いてよい。

比較ロジック５２０は、第２部分参照電圧と閾値電圧との間で同様な比較を行い、第２ビットに関連するソフトビット値（例えば、２ビットのメモリセルのＬＳＢ）を求めるよう構成される。読み出しロジック５３０は、少なくとも部分的に第２部分参照電圧の比較結果に基づくソフト値であってよい第２ビット値を求める。比較結果および比較結果から求められた第２ビット値を以下の表２に示す。

図６は、メモリセル内のデータビットへアクセスする装置６００の一実施形態を示す。装置６００は、メモリセルのビット値を、全体参照電圧の利用によるのではなく、部分参照電圧を利用することにより求める。メモリセルは、２以上のビット値を格納するマルチレベルセル（ＭＬＣ）であってよい。装置６００は、ＭＬＣの他のビット値を求めるのではなく、部分参照電圧を利用することでＭＬＣの１ビット値を求めることができる。部分参照電圧および全体参照電圧は、図１および２を参照しながら上述した。装置６００は、フラッシュメモリに実装されているＭＬＣにアクセスするよう実装されてよい。装置６００は、フラッシュメモリを制御するコントローラに実装されうる。

一実施形態においては、装置６００は、部分電圧生成器６１０、アクセスロジック６２０、および結果生成ロジック６３０とともに実装される。装置６００は、メモリアクセス命令を受信してよい。メモリアクセス命令は、フラッシュメモリの第１ページおよび第２ページへのアクセスを要求してよい。一実施形態においては、命令復号ロジックを、受信されたメモリアクセス命令を復号するよう構成してよい。命令は、組合せ論理で実装される命令復号ロジックにより復号してよい。

部分電圧生成器６１０は、部分参照電圧対を生成する。部分参照電圧対は、アクセスロジック６２０がメモリ６４０に表される電圧値を求めることのできるよう、生成される。電圧値は、フラッシュメモリの第１ページのビット値を表してよく、メモリ６４０はフラッシュメモリセルであってよい。アクセスロジック６２０は、メモリ６４０の電圧レベルを、部分参照電圧対と比較して比較結果を生成することで電圧値を求める。

例えば、部分参照電圧対は、図２に示す部分参照電圧対Ｖ_ｘ、Ｖ_ｘ−１であってよい。結果生成ロジック６３０は、比較結果に基づき、電圧値を表１の出力Ｙの値に設定する。例えば、結果生成ロジック６３０は、メモリセル６４０電圧レベルがＶ_ｘとＶ_ｘ−１との間にある場合、電圧値を適切な値（Ｖ_ｘ＋Ｖ_ｘ−１）／２に設定する。適切な値は後に、復号器に対して、適切な値が低信頼度の値であり、第１値を高い信頼度で求めるには誤り訂正を行う必要がありえることを示してよい。

一実施形態においては、ビット値は、ＭＬＣのＭＳＢを表しうる。結果生成ロジック６３０は、ＭＳＢのログ尤度比（ＬＬＲ）を、比較結果に応じて生成するよう構成される。ＬＬＲは、ある値がメモリセル６４０に電圧値として格納されている確率であってよい。例えば、ＭＳＢのＬＬＲは以下のように表されうる。

第２ビットＭＬＣの第２ビット（ＬＳＢ）のＬＬＲは以下のように表されうる。

変数ｙは読み出されたセル電圧である。変数ｖ_１１、ｖ_１０、ｖ_０１、およびｖ_１０は、それぞれ、図１および２のセル電圧範囲１００および２００に示されている電圧Ｖ_１１、Ｖ_１０、Ｖ_００、およびＶ_１０である。変数σ_１１、σ_１０、σ_０１、およびσ_００は、それぞれ、電圧Ｖ_１１、Ｖ_１０、Ｖ_００、およびＶ_１０の分布関数の標準偏差である。

結果生成ロジック６３０はＭＳＢを量子化する。量子化は、メモリセル６４０の電圧レベル等の連続する値の範囲を、１式の離散シンボルまたは離散値に近似する処理である。デジタル信号処理においては、多次元信号は、連続する値の範囲を離散シンボルまたは整数値に近似することで量子化される。これに対して、離散的信号は量子化される必要がない。

一実施形態においては、アクセスロジック６１０は、メモリセル６４０の電圧レベルを読み出す。結果生成ロジック６３０は、電圧レベルを量子化値に量子化することで、量子化値を生成する。そして、結果生成ロジック６３０は、ログ尤度比（ＬＬＲ）を、量子化値に応じて生成する。結果生成ロジック６３０は、ＬＬＲ値を特定のビットに変換する復号器とともに実装される。

別の実施形態においては、結果生成ロジック６３０は、ビット値を非二進数に量子化してよい。装置６００は、非二進量子化値であるビット値を二進値に復号するビット復号ロジックとともに実装されよい。

例えば、サンプリング回路は、メモリ６４０の電圧のアナログサンプルを採ってよい。ビット復号ロジックは、アナログ電圧サンプルを二進値に量子化してよい。ビット復号ロジックは、１を超える数のビットを一度に復号する低密度パリティチェック（ＬＤＰＣ）復号器またはターボ復号器であってよい。例えば、８個の異なるメモリ６４０からの８個のデータビットが一緒に復号されてよい。ＬＤＰＣ復号器は、ＬＤＰＣアルゴリズムを利用して、８データビットのビット誤りを訂正してよい。ビット復号ロジックは、他の誤り訂正方法で誤りを訂正してもよく、誤り訂正にパリティビットを利用してもよい。

一実施形態においては、制御ロジックは、メモリページの１データ値ページを決定するよう結果生成ロジック６３０を制御するよう構成される。ビット値は、該データ値ページの１ビットを表す。該ページは、フラッシュメモリセルのバンクから読み出されたビット列であってよい。該ビット列は、１ワードラインのラインに関するビット列に対応してよい。例えば、第１ページは４０９６（４Ｋ）データビットを含んでよい。ビット値は、第１ページの４０９６ビットのうちいずれかを表す。他の４０９６ビットは、装置６００がビット値を決定したのと同様に並行して決定されてよい。

一実施形態において、装置６００は、互いに異なる部分参照電圧対を生成する部分電圧生成器６１０によってＭＬＣの他のビット値から独立して第２ビットを決定してよい。アクセスロジック６２０は、互いに異なる部分参照電圧対を、メモリセル６４０の閾値電圧と比較する。一例においては、第２の部分参照電圧対は、図２の部分参照電圧対Ｖ'_ｘ、Ｖ'_ｘ−１およびＶ''_ｘ、Ｖ''_ｘ−１に対応していてよい。メモリセル６４０の電圧レベルを、異なる部分参照電圧対と比較することで、第２ページに対応する第２値をメモリセル６４０から読み出す。結果生成ロジック６３０は、第２値を量子化して、第２量子化ビット値を生成するよう構成されてよい。結果生成ロジック６３０は、第２量子化ビット値に基づいて第２ＬＬＲ値を生成してよい。第２ＬＬＲ値は、上述のソフト復号器で実際のビット値に変換されてよい。

図７は、メモリセル内のデータビットへのアクセス方法７００の一実施形態を示す。方法７００は、部分参照電圧同士を比較して、全体参照電圧同士の比較を行わずビット値を求めることで、複数のビットを有するメモリセルを読み出す方法を改良している。メモリセルはマルチレベルセル（ＭＬＣ）であってよい。部分参照電圧対は、図２、５、および６を参照して上述した。方法７００は、フラッシュメモリチップに実装されてよい。方法は、ハードウェア（例えばチップ）、ソフトウェア、またはハードウェアとソフトウェアとの組み合わせで実装されうる。

方法７００は、７１０で、メモリセル閾値電圧を１対の部分参照電圧と比較して、比較結果を生成する。メモリセルは、１以上のビット値を、メモリセル閾値電圧として格納する。比較はコンパレータを用いて行われてよい。コンパレータは、部分参照電圧を、メモリセルのトランジスタのゲートに供給することで、電圧レベルを第１参照電圧と比較する。トランジスタでドレインからソースへ電流が流れる場合、電圧レベルは部分参照電圧より低い。他の部分参照電圧をメモリセルに供給して、他の比較結果を生成してもよい。

７２０で、メモリセルに表されるビット値を生成する決定がなされる。７２０の決定は、少なくとも部分的に、全体参照電圧を利用しない比較結果に基づく。ビット値は、先ず上述の表１および表２により量子化ビット値を生成することで求められてよい。後述するように、量子化ビット値はログ尤度比（ＬＬＲ）に変換されて、ソフト復号器に送られてよい。ソフト復号器は、少なくとも部分的に量子化値に基づいてメモリセル閾値電圧で表されるビット値を求める。

図８は、メモリセル内のデータビットへのアクセス方法８００の一実施形態を示す。方法８００は、部分参照電圧同士を比較して、全体参照電圧同士の比較を行わずビット値を求めることで、ビットを格納するメモリセルを読み出す方法を改良している。方法８００は、ハードウェア（例えばチップ）、メモリに格納されている実行可能な命令、またはハードウェアと命令との組み合わせを用いて実装されうる。

方法８００は、８１０で、メモリセル閾値電圧を一対の部分参照電圧と比較して、比較結果を生成する。ビット値の量子化値を生成する（８２０）。一実施形態においては、ビット値は、（Ｖ_１１＋Ｖ_１０）／２、（Ｖ_ｘ＋Ｖ_１−ｘ）／２、および（Ｖ_００＋Ｖ_０１）／２という３つの値の１つに量子化される。値Ｖ_ｘとＶ_１−ｘとは、部分参照電圧対の電圧値である。セル電圧は、上述の表１により量子化されてよい。ビット値は、メモリセルが２ビットマルチレベルセル（ＭＬＣ）である場合、上述の表２により量子化されてよい。ビット値は他の方法での量子化も可能であることは当業者が理解するところである。

８３０で、量子化されたビット値がログ尤度比（ＬＬＲ）に変換されうる。ＬＬＲは、メモリセル閾値電圧に対応していて、ビット値と関連付けられている。ＬＬＲは、ある値がメモリセルに第１の値として格納されている確率であってよい。１セルにつき２データビットを格納するメモリセルにおいては、１つのメモリ電圧がＭＳＢおよびＬＳＢを表す。ＬＳＢおよびＭＳＢのＬＬＲは、以下のように計算される。

値ＬＬＲ_ＭＳＢおよびＬＬＲ_ＬＳＢは、それぞれ、第１ビット値および第２ビット値のＬＬＲ値である。変数ｙはセル電圧である。変数ｖ_１１、ｖ_１０、ｖ_０１、およびｖ_１０は、それぞれ、図１および２のセル電圧範囲１００および２００に示されている中央電圧Ｖ_１１、Ｖ_１０、Ｖ_００、およびＶ_１０である。変数σ_１１、σ_１０、σ_０１、およびσ_００は、それぞれ、電圧Ｖ_１１、Ｖ_１０、Ｖ_００、およびＶ_１０の分布関数の標準偏差である。

方法８００は、８４０で、ＬＬＲをソフト復号器に送る。ソフト復号器は、実際の第１ビット値をＬＬＲに応じて求める。ソフト復号器は、少なくとも部分的にＬＬＲに基づいて第１ビット値を求める低密度パリティチェック（ＬＤＰＣ）復号器またはターボ復号器であってよい。上述のように、ソフト復号器は、少なくとも部分的にＬＬＲ、他のＭＬＣビット値、および誤り訂正アルゴリズムに基づいて、実際の第１ビット値を求める。

別の実施形態においては、１メモリページを生成する（８５０）。ビット値は、該メモリページのビットのうちいずれかを表す。１メモリページは、４０９６個のデータビットであってよく、フラッシュメモリアレイのデータの１ビットラインに対応していてよい。該メモリページの他のビットは、他のＭＬＣの他のビット値に対応していてよい。他のビット値は、ビット値同様に求められてよい。該メモリページは、４０９６ビットとは異なる数のビット数である他のサイズであってよい。該メモリページのサイズは、他の規格同様にメモリセルアレイのアーキテクチャによって変わる。

一実施形態では、本方法は、コンピュータ可読媒体に具体化および格納されるコンピュータ実行可能な命令として実装されうる。機械（プロセッサ、デバイス）により実行されると、命令は、機械に、本方法およびその均等物を行わせる。方法はさらに、回路とともに実装されることもできる。

図９は、ここで記載される例示的なシステム、方法および均等物が実装される例示的なコンピュータ９００を示す。例示的なコンピュータ９００は、プロセッサ９１０、メモリ９２０、およびバス９４０により接続された入出力ポート９３０を含む。一例においては、コンピュータ９００は、メモリセルの１以上のビットにアクセスするメモリアクセスロジック９５０を含む。メモリアクセスロジック９５０は、メモリセル電圧を部分参照電圧と比較することで、メモリセル内の１以上のビットを求めるよう構成される。メモリアクセスロジック９５０は、メモリセルの１ビットに、該メモリセルに格納されうる他のビットとは独立して、アクセスするよう構成される。

メモリアクセスロジック９５０は、フラッシュメモリ、固体メモリ、メモリ９２０、および別のメモリのメモリセルのデータに選択的にアクセスする手段（例えばハードウェア、格納されているソフトウェア、およびファームウェア）を提供する。メモリアクセスロジック９５０は、装置５００および６００、および／またはこれらフィーチャの組み合わせと同様の実装が可能である。メモリアクセスロジック９５０は、例えば、ＡＳＩＣまたは他の種類の回路として実装されたロジックを含みうる。

コンピュータ９００の例示的な構成を概説すると、プロセッサ９１０は、デュアルマイクロプロセッサおよび他のマルチプロセッサアーキテクチャを含む様々な種類のプロセッサであってよい。メモリ９２０は、揮発性メモリおよび／または不揮発性メモリを含みうる。不揮発性メモリは、例えば、読み出し専用メモリ（ＲＯＭ）、書き込み可能ＲＯＭ（ＰＲＯＭ）、消去可能書き込み可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能書き込み可能ＲＯＭ（ＥＥＰＲＯＭ（登録商標））等を含みうる。揮発性メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）等を含みうる。

ディスク９６０は、例えば入出力インタフェース（例えばカード、デバイス）９７０および入出力ポート９３０を介して、コンピュータ９００に接続されうる。ディスク９６０は、例えば、磁気ディスクドライブ、固体ディスクドライブ、フロッピーディスクドライブ、テープドライブ、ジップドライブ、フラッシュメモリカード、メモリスティック等であってよい。さらに、ディスク９６０は、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）ドライブ、コンパクトディスク書き込み可能な（ＣＤ−Ｒ）ドライブ、書き換え可能なコンパクトディスク（ＣＤ−ＲＷ）ドライブ、デジタルビデオディスク読み取り専用メモリ（ＤＶＤ ＲＯＭ）等であってよい。メモリ９２０は、例えば、処理９８０および／または９９０を格納してよい。ディスク９６０および／またはメモリ９２０は、コンピュータ９００のリソースを制御し、割り当てるオペレーティングシステムを格納してよい。

バス９４０は、単一の内部バスインターコネクトアーキテクチャ（single internal bus interconnect architecture）および／または他のバスまたはメッシュアーキテクチャであってよい。単一のバスを例示してはいるが、コンピュータ９００は、他のバス（例えば、ＰＣＩＥ（ＰＣＩ Ｅｘｐｒｅｓｓ）、１３９４、ユニバーサルシリアルバス（ＵＳＢ）、イサーネット）を利用して、様々なデバイス、ロジック、および周辺装置と通信してよい。バス９４０は、例えば、メモリバス、メモリコントローラ、周辺バス、外部バス、クロスバースイッチ、および／または、ローカルバスを含む種類であってよい。

コンピュータ９００は、メモリアクセスロジック９５０と入出力ポート９３０とを含む入出力（Ｉ／Ｏ）インタフェース９７０を介して、入出力デバイスと相互作用してよい。入出力デバイスは、例えば、キーボード、マイクロフォン、ポインティングデバイスおよび選択デバイス、カメラ、ビデオカード、ディスプレイ、ディスク９６０、ネットワークデバイス９９９、等であってよい。入出力ポート９３０は、例えば、シリアルポート、パラレルポート、およびＵＳＢポートを含みうる。

コンピュータ９００は、ネットワーク環境下で動作しうるので、入出力インタフェース９７０、および／または、入出力ポート９３０を介してネットワークデバイス９９９に接続されることができる。ネットワークデバイス９９９を介して、コンピュータ９００はネットワークと相互作用する。ネットワークを介して、コンピュータ９００は遠隔のコンピュータと論理接続しうる。コンピュータ９００が相互作用しうるネットワークは、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、および他のネットワークを含むが、これらに限定されない。

例示的なシステム、方法等をかなり詳細な例示により説明してきたが、出願人は、そのような詳細に添付請求項の範囲を限定する意図はない。もちろん、ここでシステム、方法等を示す目的から全ての想到可能なコンポーネントまたは方法を記載するのは不可能である。故に、本発明は特定の詳細に限定されず、代表的な装置および例示を示し、説明した。故に、本願は、添付請求個の範囲内にある全ての代替例、変更例、および変形例を含むことを意図する。

例示的なシステム、方法等をかなり詳細な例示により説明してきたが、出願人は、そのような詳細に添付請求項の範囲を限定する意図はない。もちろん、ここでシステム、方法等を示す目的から全ての想到可能なコンポーネントまたは方法を記載するのは不可能である。故に、本発明は特定の詳細に限定されず、代表的な装置および例示を示し、説明した。故に、本願は、添付請求個の範囲内にある全ての代替例、変更例、および変形例を含むことを意図する。
［項目１］
メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
を備え、
前記読み出しロジックは、低密度パリティチェック（ＬＤＰＣ）復号器またはターボ復号器のいずれかである軟判定復号器と関連付けられた誤り訂正符号（ＥＣＣ）復号器で復号されうる１ワードラインのデータの一部である前記メモリセルのビット値を求める、装置。
［項目２］
メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
を備え、
グレイコード化されたビット値を格納する前記メモリセルを読み出す、装置。
［項目３］
前記読み出しロジックは、前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にある場合に、軟判定復号器によって前記ビット値を復号する、項目２に記載の装置。
［項目４］
前記比較ロジックは、第１参照電圧および第２参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
前記ビット値は、第１値または第２値のいずれかに対応しており、
第１閾値電圧範囲にある閾値電圧は、前記第１値に関連付けられ、
第２閾値電圧範囲にある閾値電圧は、前記第２値に関連付けられ、
前記第１閾値電圧範囲と前記第２閾値電圧範囲とは重複しない、項目１から３のいずれか一項に記載の装置。
［項目５］
前記比較ロジックは、第１参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
前記比較ロジックは、前記第１参照電圧を前記メモリセル内のトランジスタのゲートに供給して前記トランジスタで電流が流れるか否かを判断することで、前記メモリセルの前記閾値電圧を前記第１参照電圧と比較し、
前記比較ロジックは、前記トランジスタで電流がドレインからソースへ流れている場合、前記閾値電圧が前記第１参照電圧より低いと判断する、項目１から３のいずれか一項に記載の装置。
［項目６］
前記メモリセルは、同時にアクセスされる１ワードラインのメモリセルのなかの１つのセルであり、
前記１ワードラインのメモリセルは、１ワードラインのデータを読み出すべくアクセスされ、
前記１ワードラインのデータは、誤り訂正符号（ＥＣＣ）で符号化されている、項目１から５のいずれか一項に記載の装置。
［項目７］
前記少なくとも一対の部分参照電圧は、第２参照電圧より低い第１参照電圧を含む、項目１から６のいずれか一項に記載の装置。
［項目８］
前記少なくとも一対の部分参照電圧は、前記セル全体の閾値電圧範囲を、複数の互いに重複しない電圧範囲に分割し、
前記読み出しロジックは、前記比較結果に基づいて量子化値を求める、項目１から７のいずれか一項に記載の装置。
［項目９］
前記メモリセルは、シングルレベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれかであり、
前記シングルレベルセル（ＳＬＣ）は１データビットを格納し、
前記マルチレベルセル（ＭＬＣ）は２以上のデータビットを格納する、項目１から８のいずれか一項に記載の装置。
［項目１０］
前記比較ロジックは更に、前記メモリセルの前記閾値電圧を少なくとも一対の第２部分参照電圧と比較し、
前記読み出しロジックは更に、前記メモリセルの前記閾値電圧と前記少なくとも一対の第２部分参照電圧との第２の比較結果に少なくとも部分的に基づいて、前記メモリセルの第２のビット値を求める、項目１から８のいずれか一項に記載の装置。
［項目１１］
前記比較ロジックは更に、前記メモリセルの第２のビット値を求めるための第１の一対の第２部分参照電圧および第２の一対の第２部分参照電圧の中から、前記比較結果に少なくとも部分的に基づき求められた前記ビット値に基づいて選択された１つの一対の第２部分参照電圧と、前記メモリセルの前記閾値電圧を比較し、
前記読み出しロジックは更に、前記メモリセルの前記閾値電圧と前記選択された前記１つの前記一対の第２部分参照電圧との比較結果に少なくとも部分的に基づいて、前記メモリセルの第２のビット値を求める、項目１から８のいずれか一項に記載の装置。
［項目１２］
メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
を備え、
前記読み出しロジックは、少なくとも部分的に、前記メモリセルの前記閾値電圧に対応するログ尤度比（ＬＬＲ）に応じて前記ビット値を求める、装置。
［項目１３］
方法であって、
メモリセルの閾値電圧を、一対の部分参照電圧と比較することによって、前記一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、前記メモリセルの前記閾値電圧を全体参照電圧と比較することなく比較結果を生成する段階と、
前記比較結果に少なくとも部分的に基づいて、前記メモリセルで表されるビット値を求める段階と、
を備え、
前記方法は、
前記メモリセルの前記閾値電圧に対応し、前記ビット値に関連付けられたログ尤度比（ＬＬＲ）を生成する段階
をさらに備える、方法。
［項目１４］
前記ビット値が関連付けられた１メモリページを生成する段階と、
前記１メモリページを、前記１メモリページからデータを要求した要求ロジックへ転送する段階と、
をさらに備える、項目１３に記載の方法。
［項目１５］
互いに異なるメモリ値同士は、互いに異なり重複しないメモリセル閾値電圧範囲に対応しており、
前記一対の部分参照電圧は、互いに異なるメモリセル閾値電圧範囲にある互いに異なる電圧値である第１参照電圧と第２参照電圧とを含み、
前記互いに異なるメモリセル閾値電圧範囲に少なくとも部分的に基づいて前記ビット値を求める、項目１３または１４に記載の方法。
［項目１６］
前記ビット値を求める段階は、
前記ログ尤度比を軟判定復号器へ送る段階を有し、
前記軟判定復号器は、少なくとも部分的に、前記ビット値を前記ログ尤度比に応じて求める、項目１３から１５のいずれか一項に記載の方法。
［項目１７］
前記ビット値を求める段階は、前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にある場合に、軟判定復号器によって前記ビット値を復号する、項目１３から１５のいずれか一項に記載の方法。
［項目１８］
前記メモリセルの前記閾値電圧を少なくとも一対の第２の部分参照電圧と比較して、前記メモリセルで表される第２のビット値を求めるよう、前記メモリセルを制御する段階
をさらに備え、
前記ビット値はメモリの第１ページ内のビットの値を表し、前記第２のビット値は前記メモリの第２ページ内のビットの値を表す、項目１３から１７のいずれか一項に記載の方法。
［項目１９］
前記メモリセルの第２のビット値を求めるための第１の一対の第２部分参照電圧および第２の一対の第２部分参照電圧の中から、前記比較結果に少なくとも部分的に基づき求められた前記ビット値に基づいて、１つの一対の第２部分参照電圧を選択する段階と、
前記メモリセルの前記閾値電圧を、前記選択された前記１つの一対の第２部分参照電圧と比較する段階と、
前記メモリセルの前記閾値電圧と前記選択された前記１つの前記一対の第２部分参照電圧との比較結果に少なくとも部分的に基づいて、前記メモリセルで表される第２のビット値を求める段階と、
をさらに備える項目１３から１７のいずれか一項に記載の方法。
［項目２０］
一対の部分参照電圧を生成する部分電圧生成器と、
フラッシュメモリに関連付けられたメモリセルの電圧レベルを前記一対の部分参照電圧と比較することによって、前記一対の部分参照電圧を利用して前記メモリセルの電圧レベルがビット値間の境界を含む電圧範囲内にあるか否かを検出するとともに、前記メモリセルの前記電圧レベルと全体参照電圧とを比較することなく、前記メモリセルで表される電圧値を求め、ログ尤度比（ＬＬＲ）を前記電圧値に応じて生成するアクセスロジックと、
前記ログ尤度比（ＬＬＲ）に少なくとも部分的に基づいて、ビット値を生成する結果生成ロジックと、
を備える、装置。
［項目２１］
前記メモリセルの前記ビット値間の境界は、前記全体参照電圧に対応しており、
前記一対の部分参照電圧の電圧値は、前記全体参照電圧とは異なる電圧値である、項目２０に記載の装置。
［項目２２］
前記結果生成ロジックは、前記メモリセルの前記電圧レベルを量子化して、量子化電圧を生成し、前記量子化電圧に少なくとも部分的に基づいて前記ビット値を生成する、項目２０または２１に記載の装置。
［項目２３］
前記結果生成ロジックは、前記メモリセルの前記電圧レベルがビット境界に対応する電圧範囲内にある場合に、軟判定復号器で誤り訂正により前記ビット値を求める、項目２０から２２のいずれか一項に記載の装置。
［項目２４］
前記メモリセルは、シングルレベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれかであるフラッシュメモリセルであり、
前記シングルレベルセル（ＳＬＣ）は１データビットを格納し、
前記マルチレベルセル（ＭＬＣ）は２以上のデータビットを格納する、項目２０から２３のいずれか一項に記載の装置。
［項目２５］
前記部分電圧生成器は更に、一対の第２部分参照電圧を生成し、
前記アクセスロジックは、前記メモリセルの前記電圧レベルを前記少なくとも一対の第２部分参照電圧と更に比較することによって、前記メモリセルで表される電圧値を求め、第２のログ尤度比（ＬＬＲ）を前記電圧値に応じて生成し、
前記結果生成ロジックは更に、前記第２のログ尤度比（ＬＬＲ）に少なくとも部分的に基づいて、第２のビット値を生成する、項目２０から２３のいずれか一項に記載の装置。

Claims (25)

1. メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
   前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
   を備え、
   前記読み出しロジックは、低密度パリティチェック（ＬＤＰＣ）復号器またはターボ復号器のいずれかである軟判定復号器と関連付けられた誤り訂正符号（ＥＣＣ）復号器で復号されうる１ワードラインのデータの一部である前記メモリセルのビット値を求める、装置。
2. メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
   前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
   を備え、
   グレイコード化されたビット値を格納する前記メモリセルを読み出す、装置。
3. 前記読み出しロジックは、前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にある場合に、軟判定復号器によって前記ビット値を復号する、請求項２に記載の装置。
4. 前記比較ロジックは、第１参照電圧および第２参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
   前記ビット値は、第１値または第２値のいずれかに対応しており、
   第１閾値電圧範囲にある閾値電圧は、前記第１値に関連付けられ、
   第２閾値電圧範囲にある閾値電圧は、前記第２値に関連付けられ、
   前記第１閾値電圧範囲と前記第２閾値電圧範囲とは重複しない、請求項１から３のいずれか一項に記載の装置。
5. 前記比較ロジックは、第１参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、
   前記比較ロジックは、前記第１参照電圧を前記メモリセル内のトランジスタのゲートに供給して前記トランジスタで電流が流れるか否かを判断することで、前記メモリセルの前記閾値電圧を前記第１参照電圧と比較し、
   前記比較ロジックは、前記トランジスタで電流がドレインからソースへ流れている場合、前記閾値電圧が前記第１参照電圧より低いと判断する、請求項１から３のいずれか一項に記載の装置。
6. 前記メモリセルは、同時にアクセスされる１ワードラインのメモリセルのなかの１つのセルであり、
   前記１ワードラインのメモリセルは、１ワードラインのデータを読み出すべくアクセスされ、
   前記１ワードラインのデータは、誤り訂正符号（ＥＣＣ）で符号化されている、請求項１から５のいずれか一項に記載の装置。
7. 前記少なくとも一対の部分参照電圧は、第２参照電圧より低い第１参照電圧を含む、請求項１から６のいずれか一項に記載の装置。
8. 前記少なくとも一対の部分参照電圧は、前記セル全体の閾値電圧範囲を、複数の互いに重複しない電圧範囲に分割し、
   前記読み出しロジックは、前記比較結果に基づいて量子化値を求める、請求項１から７のいずれか一項に記載の装置。
9. 前記メモリセルは、シングルレベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれかであり、
   前記シングルレベルセル（ＳＬＣ）は１データビットを格納し、
   前記マルチレベルセル（ＭＬＣ）は２以上のデータビットを格納する、請求項１から８のいずれか一項に記載の装置。
10. 前記比較ロジックは更に、前記メモリセルの前記閾値電圧を少なくとも一対の第２部分参照電圧と比較し、
    前記読み出しロジックは更に、前記メモリセルの前記閾値電圧と前記少なくとも一対の第２部分参照電圧との第２の比較結果に少なくとも部分的に基づいて、前記メモリセルの第２のビット値を求める、請求項１から８のいずれか一項に記載の装置。
11. 前記比較ロジックは更に、前記メモリセルの第２のビット値を求めるための第１の一対の第２部分参照電圧および第２の一対の第２部分参照電圧の中から、前記比較結果に少なくとも部分的に基づき求められた前記ビット値に基づいて選択された１つの一対の第２部分参照電圧と、前記メモリセルの前記閾値電圧を比較し、
    前記読み出しロジックは更に、前記メモリセルの前記閾値電圧と前記選択された前記１つの前記一対の第２部分参照電圧との比較結果に少なくとも部分的に基づいて、前記メモリセルの第２のビット値を求める、請求項１から８のいずれか一項に記載の装置。
12. メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較することによって、前記少なくとも一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、全体参照電圧を利用せずに比較結果を生成する比較ロジックと、
    前記比較結果に少なくとも部分的に基づいて、前記メモリセルのビット値を求める読み出しロジックと、
    を備え、
    前記読み出しロジックは、少なくとも部分的に、前記メモリセルの前記閾値電圧に対応するログ尤度比（ＬＬＲ）に応じて前記ビット値を求める、装置。
13. 方法であって、
    メモリセルの閾値電圧を、一対の部分参照電圧と比較することによって、前記一対の部分参照電圧を利用して前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にあるか否かを検出し、前記メモリセルの前記閾値電圧を全体参照電圧と比較することなく比較結果を生成する段階と、
    前記比較結果に少なくとも部分的に基づいて、前記メモリセルで表されるビット値を求める段階と、
    を備え、
    前記方法は、
    前記メモリセルの前記閾値電圧に対応し、前記ビット値に関連付けられたログ尤度比（ＬＬＲ）を生成する段階
    をさらに備える、方法。
14. 前記ビット値が関連付けられた１メモリページを生成する段階と、
    前記１メモリページを、前記１メモリページからデータを要求した要求ロジックへ転送する段階と、
    をさらに備える、請求項１３に記載の方法。
15. 互いに異なるメモリ値同士は、互いに異なり重複しないメモリセル閾値電圧範囲に対応しており、
    前記一対の部分参照電圧は、互いに異なるメモリセル閾値電圧範囲にある互いに異なる電圧値である第１参照電圧と第２参照電圧とを含み、
    前記互いに異なるメモリセル閾値電圧範囲に少なくとも部分的に基づいて前記ビット値を求める、請求項１３または１４に記載の方法。
16. 前記ビット値を求める段階は、
    前記ログ尤度比を軟判定復号器へ送る段階を有し、
    前記軟判定復号器は、少なくとも部分的に、前記ビット値を前記ログ尤度比に応じて求める、請求項１３から１５のいずれか一項に記載の方法。
17. 前記ビット値を求める段階は、前記メモリセルの前記閾値電圧がビット境界に対応する電圧範囲内にある場合に、軟判定復号器によって前記ビット値を復号する、請求項１３から１５のいずれか一項に記載の方法。
18. 前記メモリセルの前記閾値電圧を少なくとも一対の第２の部分参照電圧と比較して、前記メモリセルで表される第２のビット値を求めるよう、前記メモリセルを制御する段階
    をさらに備え、
    前記ビット値はメモリの第１ページ内のビットの値を表し、前記第２のビット値は前記メモリの第２ページ内のビットの値を表す、請求項１３から１７のいずれか一項に記載の方法。
19. 前記メモリセルの第２のビット値を求めるための第１の一対の第２部分参照電圧および第２の一対の第２部分参照電圧の中から、前記比較結果に少なくとも部分的に基づき求められた前記ビット値に基づいて、１つの一対の第２部分参照電圧を選択する段階と、
    前記メモリセルの前記閾値電圧を、前記選択された前記１つの一対の第２部分参照電圧と比較する段階と、
    前記メモリセルの前記閾値電圧と前記選択された前記１つの前記一対の第２部分参照電圧との比較結果に少なくとも部分的に基づいて、前記メモリセルで表される第２のビット値を求める段階と、
    をさらに備える請求項１３から１７のいずれか一項に記載の方法。
20. 一対の部分参照電圧を生成する部分電圧生成器と、
    フラッシュメモリに関連付けられたメモリセルの電圧レベルを前記一対の部分参照電圧と比較することによって、前記一対の部分参照電圧を利用して前記メモリセルの電圧レベルがビット値間の境界を含む電圧範囲内にあるか否かを検出するとともに、前記メモリセルの前記電圧レベルと全体参照電圧とを比較することなく、前記メモリセルで表される電圧値を求め、ログ尤度比（ＬＬＲ）を前記電圧値に応じて生成するアクセスロジックと、
    前記ログ尤度比（ＬＬＲ）に少なくとも部分的に基づいて、ビット値を生成する結果生成ロジックと、
    を備える、装置。
21. 前記メモリセルの前記ビット値間の境界は、前記全体参照電圧に対応しており、
    前記一対の部分参照電圧の電圧値は、前記全体参照電圧とは異なる電圧値である、請求項２０に記載の装置。
22. 前記結果生成ロジックは、前記メモリセルの前記電圧レベルを量子化して、量子化電圧を生成し、前記量子化電圧に少なくとも部分的に基づいて前記ビット値を生成する、請求項２０または２１に記載の装置。
23. 前記結果生成ロジックは、前記メモリセルの前記電圧レベルがビット境界に対応する電圧範囲内にある場合に、軟判定復号器で誤り訂正により前記ビット値を求める、請求項２０から２２のいずれか一項に記載の装置。
24. 前記メモリセルは、シングルレベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれかであるフラッシュメモリセルであり、
    前記シングルレベルセル（ＳＬＣ）は１データビットを格納し、
    前記マルチレベルセル（ＭＬＣ）は２以上のデータビットを格納する、請求項２０から２３のいずれか一項に記載の装置。
25. 前記部分電圧生成器は更に、一対の第２部分参照電圧を生成し、
    前記アクセスロジックは、前記メモリセルの前記電圧レベルを前記少なくとも一対の第２部分参照電圧と更に比較することによって、前記メモリセルで表される電圧値を求め、第２のログ尤度比（ＬＬＲ）を前記電圧値に応じて生成し、
    前記結果生成ロジックは更に、前記第２のログ尤度比（ＬＬＲ）に少なくとも部分的に基づいて、第２のビット値を生成する、請求項２０から２３のいずれか一項に記載の装置。

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