JP2014155142A - Amplitude detection circuit - Google Patents
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Abstract
Description
本発明は、例えば広帯域のベースバンド信号を扱う光通信、無線通信、ワイヤード通信において、入力される信号の振幅を検出してこのアナログ振幅に応じたアナログ電圧を出力する振幅検出回路に関するものである。 The present invention relates to an amplitude detection circuit that detects the amplitude of an input signal and outputs an analog voltage corresponding to the analog amplitude in, for example, optical communication, wireless communication, and wired communication that handle a broadband baseband signal. .
図13に振幅検出回路の従来例を示す。この振幅検出回路は、特許文献1に開示されているものである。振幅検出回路には差動信号PIT,PICが入力される。ピーク検出回路100は、差動信号の一方PITを入力とし、この信号PITのピーク電圧PKIを検出して出力する。一方、差動中心値検出回路101は、差動信号PIT,PICの両信号の平均電圧CIを検出して出力する。ピーク検出回路100の出力PKIと、差動中心値検出回路101の出力CIとの差を取り、この差を必要に応じて2倍することにより、入力される差動信号PIT,PICの振幅(振幅の最大レベルと振幅の最小レベルとの差)を検出することができる。なお、特許文献1では、ピーク検出回路100の出力PKIと差動中心値検出回路101の出力CIとの差分を取る回路である差分検出回路102については明示されていない。
FIG. 13 shows a conventional example of an amplitude detection circuit. This amplitude detection circuit is disclosed in Patent Document 1. Differential signals PIT and PIC are input to the amplitude detection circuit. The
図14に振幅検出回路の従来例のトランジスタレベルの回路を示す。ピーク検出回路100は、トランジスタQ100と、容量C100とから構成される。差動中心値検出回路101は、トランジスタQ101と、抵抗R100,R101と、容量C101とから構成される。ピーク検出回路100は、コレクタ接地(エミッタフォロア)の増幅器を基本とし、トランジスタQ100のベースに信号PITが入力され、エミッタに容量C100が接続されており、この容量C100の値を、検出したい入力信号周波数に対して十分に大きい値に選ぶことにより、信号PITのピーク電圧の検出が実現できるようになっている。
FIG. 14 shows a conventional transistor level circuit of the amplitude detection circuit. The
差動中心値検出回路101は、コレクタ接地(エミッタフォロア)の増幅器を基本とし、差動信号PIT,PIC間に同一の値の抵抗R100,R101が直列に接続され、抵抗R100,R101の接続点の電圧がトランジスタQ101のベースに入力され、エミッタに容量C101が接続されており、この容量C101の値を、検出したい入力信号周波数に対して十分に大きい値に選ぶことにより、差動信号PIT,PICの平均電圧の検出が実現できるようになっている。
The differential center
図15に差分検出回路102の考え得る一般的な回路を示す。差分検出回路102は、差動増幅器で実現することができる。差動増幅器は、2つのエミッタ接地トランジスタQ102,Q103と、トランジスタQ102,Q103のコレクタに接続される抵抗R102,R103と、トランジスタQ102,Q103のエミッタに接続される抵抗R104,R105,R106とから構成される。この抵抗R104,R105,R106の値を適切に設計することにより、2つの信号PKI,CIの電圧差に比例した出力信号AMPを出力することができる。
FIG. 15 shows a possible general circuit of the
従来の振幅検出回路では、ピーク検出回路100と、差動中心値検出回路101とを同じ回路のコピーで対称的に実現することにより、ピーク検出回路100の出力PKIと、差動中心値検出回路101の出力CIとが電源電圧変動、温度変動に対して同様にシフトするようになっている。したがって、PKI,CI両信号の差信号を演算すれば、電源電圧変動、温度変動を低く抑えられるという利点がある。
In the conventional amplitude detection circuit, the
しかしながら、差動信号PKI,CIの差信号を取る差分検出回路102の特性が電源電圧変動、温度変動に応じて変動する場合、差分検出回路102の出力AMP(すなわち、振幅検出回路の出力)が電源電圧変動、温度変動に応じて変動することになる。差分検出回路102として差動増幅器を用いた場合には、出力AMPを取りだす負荷抵抗R103の両端電圧が電源電圧の影響を受けるのに加えて、一般にトランジスタQ102,Q103のベース−エミッタ電圧や抵抗R102〜R106の値がそれぞれ温度係数を持つので、差分検出回路102の出力AMPは電源電圧変動、温度変動に応じて変動することになる。
However, when the characteristic of the
本発明は、上記課題を解決するためになされたもので、電源電圧変動、温度変動による振幅検出回路の出力変動を実用レベルに抑えることができる振幅検出回路を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an amplitude detection circuit that can suppress output fluctuation of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation to a practical level.
本発明の振幅検出回路は、入力される差動信号の最大電圧を保持して出力する差動ピーク検出回路と、前記差動信号の平均電圧を検出して出力する差動中心値検出回路と、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差分検出回路とを備え、前記差分検出回路は、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差動増幅回路と、前記差動増幅回路の出力の電圧レベルをシフトさせて出力するレベルシフト回路とから構成され、前記差動増幅回路と前記レベルシフト回路の各々の出力の温度依存性が逆特性であることを特徴とするものである。
また、本発明の振幅検出回路の1構成例において、前記差動増幅回路は、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力とを入力とする差動構成の第1のエミッタ接地トランジスタと、第1の電源電圧と前記差動構成の第1のエミッタ接地トランジスタのコレクタとの間に設けられた2つの負荷抵抗と、前記差動構成の第1のエミッタ接地トランジスタに電流を供給する電流源とを少なくとも備え、前記レベルシフト回路は、前記差動増幅回路の差動出力を入力とする差動構成のコレクタ接地トランジスタと、この差動構成のコレクタ接地トランジスタのエミッタと第2の電源電圧との間に設けられた2つのエミッタ抵抗とを少なくとも備えることを特徴とするものである。
また、本発明の振幅検出回路の1構成例は、さらに、前記レベルシフト回路の出力を前記差動増幅回路の入力に負の利得係数で帰還させる帰還回路を備えることを特徴とするものである。
An amplitude detection circuit according to the present invention includes a differential peak detection circuit that holds and outputs a maximum voltage of an input differential signal, and a differential center value detection circuit that detects and outputs an average voltage of the differential signal. A differential detection circuit that outputs a signal proportional to the difference between the output of the differential peak detection circuit and the output of the differential center value detection circuit, and the differential detection circuit outputs an output of the differential peak detection circuit And a differential amplifier circuit that outputs a signal proportional to the difference between the output of the differential center value detection circuit and a level shift circuit that shifts and outputs the voltage level of the output of the differential amplifier circuit, The temperature dependence of the outputs of the differential amplifier circuit and the level shift circuit is an inverse characteristic.
Further, in one configuration example of the amplitude detection circuit of the present invention, the differential amplifier circuit has a first differential configuration in which the output of the differential peak detection circuit and the output of the differential center value detection circuit are input. A common emitter transistor, two load resistors provided between a first power supply voltage and a collector of the first common emitter transistor of the differential configuration, and a first common emitter transistor of the differential configuration. A current source for supplying current, and the level shift circuit includes a differential collector grounded transistor that receives the differential output of the differential amplifier circuit, and an emitter of the differential collector grounded transistor. It comprises at least two emitter resistors provided between the second power supply voltage.
In addition, one configuration example of the amplitude detection circuit of the present invention is further provided with a feedback circuit that feeds back the output of the level shift circuit to the input of the differential amplifier circuit with a negative gain coefficient. .
また、本発明の振幅検出回路の1構成例は、さらに、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動を補償するように、前記差動増幅回路の負荷抵抗から電流を引き抜く補償回路を備えることを特徴とするものである。
また、本発明の振幅検出回路の1構成例において、前記補償回路は、コレクタが前記差動増幅回路の負荷抵抗に接続された差動構成の第2のエミッタ接地トランジスタと、この差動構成の第2のエミッタ接地トランジスタに電流を供給する電流源と、前記差動構成の第2のエミッタ接地トランジスタのうち一方のトランジスタのベースにバイアス電圧を与える第1のバイアス回路と、前記差動構成の第2のエミッタ接地トランジスタのうち他方のトランジスタのベースにバイアス電圧を与える第2のバイアス回路とを少なくとも備え、前記第1のバイアス回路が出力するバイアス電圧と前記第2のバイアス回路が出力するバイアス電圧の電源電圧依存性および温度依存性が異なることを特徴とするものである。
また、本発明の振幅検出回路の1構成例において、前記第1のバイアス回路と前記第2のバイアス回路のうち一方は、第1の電源電圧と前記第2のエミッタ接地トランジスタのベースとの間、前記第2のエミッタ接地トランジスタのベースと第2の電源電圧との間のどちらか一方にレベルシフトトランジスタまたはレベルシフトダイオードを備えることを特徴とするものである。
In addition, one configuration example of the amplitude detection circuit according to the present invention further includes a compensation for drawing a current from the load resistance of the differential amplifier circuit so as to compensate for the level fluctuation of the output of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation. A circuit is provided.
Further, in one configuration example of the amplitude detection circuit of the present invention, the compensation circuit includes a differential second emitter-grounded transistor having a collector connected to a load resistance of the differential amplifier circuit, A current source that supplies current to the second grounded-emitter transistor; a first bias circuit that applies a bias voltage to the base of one of the second-grounded emitter transistors of the differential configuration; At least a second bias circuit for applying a bias voltage to the base of the other transistor of the second common-emitter transistor, and a bias voltage output from the first bias circuit and a bias output from the second bias circuit. The power supply voltage dependency and the temperature dependency of the voltage are different.
In one configuration example of the amplitude detection circuit of the present invention, one of the first bias circuit and the second bias circuit is between the first power supply voltage and the base of the second emitter grounded transistor. A level shift transistor or a level shift diode is provided at one of the base of the second grounded-emitter transistor and the second power supply voltage.
また、本発明の振幅検出回路の1構成例は、前記差動増幅回路の負荷抵抗の代わりに、前記負荷抵抗に印加される電圧を分圧する分圧回路を備え、前記分圧回路は、2つの直列接続された抵抗からなり、前記補償回路は、前記分圧回路の2つの抵抗の接続点から電流を引き抜くことを特徴とするものである。 Further, one configuration example of the amplitude detection circuit of the present invention includes a voltage dividing circuit that divides a voltage applied to the load resistance instead of the load resistance of the differential amplifier circuit. The compensation circuit is configured to draw current from a connection point of two resistors of the voltage dividing circuit.
本発明によれば、差動ピーク検出回路の出力と差動中心値検出回路の出力との差に比例する信号を出力する差分検出回路を、差動増幅回路とレベルシフト回路とから構成し、差動増幅回路とレベルシフト回路の各々の出力の温度依存性を逆特性とすることにより、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動を低く抑えることができる。 According to the present invention, the differential detection circuit that outputs a signal proportional to the difference between the output of the differential peak detection circuit and the output of the differential center value detection circuit is configured by the differential amplifier circuit and the level shift circuit, By making the temperature dependence of the outputs of the differential amplifier circuit and the level shift circuit opposite to each other, the output level fluctuation of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation can be kept low.
また、本発明では、差動増幅回路を、差動構成の第1のエミッタ接地トランジスタから構成し、レベルシフト回路を、差動構成のコレクタ接地トランジスタから構成することにより、差動増幅回路とレベルシフト回路の各々の出力の温度依存性を逆特性とすることができる。 Further, in the present invention, the differential amplifier circuit is constituted by a first emitter-grounded transistor having a differential configuration, and the level shift circuit is constituted by a collector-grounded transistor having a differential configuration. The temperature dependence of each output of the shift circuit can be reversed.
また、本発明では、レベルシフト回路の出力を差動増幅回路の入力に負の利得係数で帰還させる帰還回路を設けることにより、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動をより低く抑えることができる。 Also, in the present invention, by providing a feedback circuit that feeds back the output of the level shift circuit to the input of the differential amplifier circuit with a negative gain coefficient, the level fluctuation of the output of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation can be further improved. It can be kept low.
また、本発明では、差動増幅回路の負荷抵抗から電流を引き抜く補償回路を設けることにより、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動をより低く抑えることができる。 Furthermore, in the present invention, by providing a compensation circuit that draws current from the load resistance of the differential amplifier circuit, it is possible to further suppress the level fluctuation of the output of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation.
また、本発明では、差動増幅回路の負荷抵抗の代わりに、負荷抵抗に印加される電圧を分圧する分圧回路を設け、補償回路が、分圧回路の2つの抵抗の接続点から電流を引き抜くようにすることにより、振幅検出回路の性能設計を容易にすることができる。 In the present invention, a voltage dividing circuit that divides the voltage applied to the load resistance is provided instead of the load resistance of the differential amplifier circuit, and the compensation circuit draws a current from the connection point of the two resistors of the voltage dividing circuit. By pulling out, the performance design of the amplitude detection circuit can be facilitated.
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3とから構成される。差分検出回路3は、さらに差動増幅回路4と、レベルシフト回路5とから構成される。
[First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an amplitude detection circuit according to the first embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
振幅検出回路には差動信号PIT,PICが入力される。差動ピーク検出回路1は、入力される差動信号PIT,PICの両信号を入力とし、これらの差動信号PIT,PICのピーク電圧PKI(最大値)を検出して出力する。一方、差動中心値検出回路2は、差動信号PIT,PICの両信号の平均電圧CIを検出して出力する。差分検出回路3は、差動ピーク検出回路1の出力PKIと差動中心値検出回路2の出力CIとの差に比例する信号AMPを出力する。以上により、入力される差動信号PIT,PICの振幅(振幅の最大レベルと振幅の最小レベルとの差)を検出することができる。
Differential signals PIT and PIC are input to the amplitude detection circuit. The differential peak detection circuit 1 receives both of the input differential signals PIT and PIC, and detects and outputs the peak voltage PKI (maximum value) of these differential signals PIT and PIC. On the other hand, the differential center
図2に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1は、ベースに信号PITが入力され、コレクタが電源電圧VCCに接続され、エミッタが差分検出回路3(差動増幅回路4)の非反転入力端子に接続されたトランジスタQ1と、ベースに信号PICが入力され、コレクタが電源電圧VCCに接続され、エミッタが差分検出回路3(差動増幅回路4)の非反転入力端子に接続されたトランジスタQ2と、一端がトランジスタQ1,Q2のエミッタ(差動ピーク検出回路1の出力端子)に接続され、他端が電源電圧VEEに接続された容量C1とから構成される。 FIG. 2 shows a transistor level circuit of the amplitude detection circuit of the present embodiment. The differential peak detection circuit 1 includes a transistor Q1 having a base that receives the signal PIT, a collector connected to the power supply voltage VCC, and an emitter connected to the non-inverting input terminal of the differential detection circuit 3 (differential amplifier circuit 4). , A signal PIC is input to the base, a collector is connected to the power supply voltage VCC, an emitter is connected to the non-inverting input terminal of the differential detection circuit 3 (differential amplifier circuit 4), and one end is a transistor Q1, Q2. And a capacitor C1 whose other end is connected to the power supply voltage VEE.
差動中心値検出回路2は、コレクタが電源電圧VCCに接続され、エミッタ(差動中心値検出回路2の出力端子)が差分検出回路3(差動増幅回路4)の反転入力端子に接続されたトランジスタQ3と、一端に信号PITが入力され、他端がトランジスタQ3のベースに接続された抵抗R1と、一端に信号PICが入力され、他端がトランジスタQ3のベースに接続された抵抗R2と、一端がトランジスタQ3のベースに接続され、他端が電源電圧VEEに接続された容量C2とから構成される。
The differential center
差動増幅回路4は、ベースが差動ピーク検出回路1の出力端子(トランジスタQ1,Q2のエミッタ)に接続され、コレクタ(差動増幅回路4の反転出力端子)がレベルシフト回路5の反転入力端子に接続されたトランジスタQ4と、ベースが差動中心値検出回路2の出力端子(トランジスタQ3のエミッタ)に接続され、コレクタ(差動増幅回路4の非反転出力端子)がレベルシフト回路5の非反転入力端子に接続されたトランジスタQ5と、一端が電源電圧VCCに接続され、他端がトランジスタQ4のコレクタに接続された抵抗R3と、一端が電源電圧VCCに接続され、他端がトランジスタQ5のコレクタに接続された抵抗R4と、一端がトランジスタQ4のエミッタに接続され、他端がトランジスタQ5のエミッタに接続された抵抗R5と、一端がトランジスタQ4のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R6と、一端がトランジスタQ5のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R7とから構成される。抵抗R5〜R7は、トランジスタQ4,Q5に一定の電流を供給する電流源を構成している。
The differential amplifier circuit 4 has a base connected to the output terminal of the differential peak detection circuit 1 (emitters of the transistors Q1 and Q2), and a collector (an inverting output terminal of the differential amplifier circuit 4) that is an inverting input of the
レベルシフト回路5は、ベース(レベルシフト回路5の非反転入力端子)が差動増幅回路4の非反転出力端子(トランジスタQ5のコレクタ)に接続され、コレクタが電源電圧VCCに接続されたトランジスタQ6と、ベースおよびコレクタがトランジスタQ6のエミッタに接続され、エミッタがレベルシフト回路5の出力端子(振幅検出回路の出力端子)に接続されたトランジスタQ7と、ベース(レベルシフト回路5の反転入力端子)が差動増幅回路4の反転出力端子(トランジスタQ4のコレクタ)に接続され、コレクタが電源電圧VCCに接続されたトランジスタQ8と、ベースおよびコレクタがトランジスタQ8のエミッタに接続されたトランジスタQ9と、一端がトランジスタQ7のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R8と、一端がトランジスタQ9のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R9とから構成される。
The
差動ピーク検出回路1は、2つのコレクタ接地(エミッタフォロア)の増幅器を基本とし、一方の増幅器であるトランジスタQ1のベースに信号PITが入力され、他方の増幅器であるトランジスタQ2のベースに信号PICが入力され、トランジスタQ1,Q2のエミッタにシャント容量C1が接続されている。この差動ピーク検出回路1では、容量C1の値を、検出したい入力信号周波数に対して十分に大きい値に選ぶことにより、入力信号PIT,PICのピーク電圧の検出が実現できるようになっている。 The differential peak detection circuit 1 is based on two collector-grounded (emitter follower) amplifiers, and the signal PIT is input to the base of the transistor Q1, which is one amplifier, and the signal PIC is input to the base of the transistor Q2, which is the other amplifier. Is input, and a shunt capacitor C1 is connected to the emitters of the transistors Q1 and Q2. In the differential peak detection circuit 1, the peak voltage of the input signals PIT and PIC can be detected by selecting the value of the capacitor C1 to a value sufficiently large with respect to the input signal frequency to be detected. .
差動中心値検出回路2は、コレクタ接地(エミッタフォロア)の増幅器を基本とし、差動信号PIT,PIC間に同一の値の抵抗R1,R2が直列に接続され、抵抗R1,R2の接続点の電圧が増幅器であるトランジスタQ3のベースに入力され、エミッタに容量C2が接続されている。この差動中心値検出回路2では、容量C2の値を、検出したい入力信号周波数に対して十分に大きい値に選ぶことにより、入力信号PIT,PICの平均電圧の検出が実現できるようになっている。
The differential center
差動増幅回路4は、2つのエミッタ接地トランジスタQ4,Q5から構成される。この差動増幅回路4では、トランジスタQ4,Q5のエミッタに接続される3つの抵抗R5〜R7の値を適切に設計することにより、2つの信号PKI,CIの電圧差に比例した信号を出力できるようになっている。 The differential amplifier circuit 4 includes two common emitter transistors Q4 and Q5. The differential amplifier circuit 4 can output a signal proportional to the voltage difference between the two signals PKI and CI by appropriately designing the values of the three resistors R5 to R7 connected to the emitters of the transistors Q4 and Q5. It is like that.
レベルシフト回路5は、差動増幅回路4の出力電圧レベルをシフトさせて出力する機能を持ち、2つのコレクタ接地トランジスタQ6,Q8(エミッタフォロア)から構成される。図2に記載しているように、必要に応じてトランジスタQ6,Q8のエミッタと電源電圧VEEとの間に、レベルシフトトランジスタQ7,Q9またはレベルシフトダイオードを挿入してもよい。
The
このように差分検出回路3を差動増幅回路4とレベルシフト回路5の組合せで実現することにより、エミッタ接地回路とコレクタ接地回路の縦続接続を実現している。一般にトランジスタのベース−エミッタ電圧は負の温度係数を持つので、エミッタ接地トランジスタのコレクタ出力は負の温度係数を持つのに対して、コレクタ接地トランジスタのエミッタ出力は正の温度係数を持つ。したがって、本実施の形態では、コレクタ接地回路(レベルシフト回路5)の温度係数とエミッタ接地回路(差動増幅回路4)の温度係数が相殺するため、図13〜図15に示した従来の振幅検出回路と比較して、温度変動による差分検出回路3の出力変動を減少させることができるという利点がある。
As described above, the differential detection circuit 3 is realized by a combination of the differential amplifier circuit 4 and the
図3(A)〜図3(E)に本実施の形態の振幅検出回路の各部の信号波形を示す。入力信号PIT,PICは差動信号であればどのような信号でもよいが、図3(A)〜図3(E)では簡単のために入力信号PIT,PICとして正弦波(または1/0交番信号)を入力した場合を記載している。差動ピーク検出回路1は、図3(C)に示すように入力信号PIT,PICの両者の電圧のピーク(最大値)を保持して出力する。差動ピーク検出回路1の出力PKIは理想的には一定となる。なお、容量C1から後段の差動増幅回路4に僅かに電流が流れ出るために、厳密にはPKIには電圧の低下が生じるが、容量C1の値を十分に大きく設計することにより、PKIの電圧低下を実用上問題ない程度に抑圧することができる。 3A to 3E show signal waveforms of respective portions of the amplitude detection circuit of this embodiment. The input signals PIT and PIC may be any signals as long as they are differential signals, but in FIGS. 3A to 3E, the input signals PIT and PIC are sinusoidal waves (or 1/0 alternating) for simplicity. Signal) is entered. As shown in FIG. 3C, the differential peak detection circuit 1 holds and outputs the peak (maximum value) of both voltages of the input signals PIT and PIC. The output PKI of the differential peak detection circuit 1 is ideally constant. Although a slight current flows from the capacitor C1 to the differential amplifier circuit 4 at the subsequent stage, strictly speaking, a voltage drop occurs in the PKI. However, by designing the value of the capacitor C1 to be sufficiently large, the voltage of the PKI can be reduced. The decrease can be suppressed to an extent that there is no practical problem.
差動中心値検出回路2は、図3(D)に示すように入力信号PIT,PICを時間平均した電圧CIを出力する。差分検出回路3は、図3(E)に示すように差動ピーク検出回路1の出力PKIと差動中心値検出回路2の出力CIとの電圧差に比例した出力AMPを出力する。PKIとCIとの電圧差は、入力信号PIT,PICの片振幅に相当するので、差分検出回路3の出力AMPは、入力信号PIT,PICの全振幅を反映した電圧となる。
The differential center
図4に入力信号振幅と振幅検出回路の出力AMPとの関係を示す。図4における40は図13〜図15に示した従来の振幅検出回路の出力AMPを示し、41は本実施の形態の振幅検出回路の出力AMPを示している。従来の振幅検出回路では、差分検出回路102として差動増幅回路を用いたので、振幅検出回路の出力AMPの電圧レベルは電源電圧VCCに近いレベルであった。これに対して、本実施の形態では、差分検出回路3に差動増幅回路4とレベルシフト回路5の組合せを用いたので、振幅検出回路の出力AMPの電圧レベルは電源電圧VCCとVEEの中間的なレベルまたはVEEに近いレベルとなる。
FIG. 4 shows the relationship between the input signal amplitude and the output AMP of the amplitude detection circuit. 4,
一般に通信用のICやモジュールでは正電源での動作が好まれることが多く、この場合には、VEEをGNDとし、VCCを電源とすることが好まれる。この場合、振幅検出回路の出力AMPはGNDに対する電圧レベルとして検出されることになるため、出力AMPがGND(=VEE)に近い電圧レベルである方が、電源ノイズに強く、電源電圧変動に強い。本実施の形態の振幅検出回路は、従来例と比較してVEEに近いレベルの出力AMPを出力するので、電源ノイズに強く、電源電圧変動に強いという利点がある。
以上のように、本実施の形態では、図13〜図15に示した従来の振幅検出回路と比較して、電源電圧変動、温度変動による出力AMPのレベル変動を低く抑えることができる。
In general, communication ICs and modules are often preferred to operate with a positive power supply. In this case, it is preferable to use VEE as GND and VCC as a power supply. In this case, since the output AMP of the amplitude detection circuit is detected as a voltage level with respect to GND, the output AMP having a voltage level close to GND (= VEE) is more resistant to power supply noise and more resistant to power supply voltage fluctuations. . The amplitude detection circuit according to the present embodiment outputs an output AMP having a level close to VEE as compared with the conventional example, and thus has an advantage of being resistant to power supply noise and resistant to power supply voltage fluctuation.
As described above, in this embodiment, the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be suppressed as compared with the conventional amplitude detection circuit shown in FIGS.
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図5は本発明の第2の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3aとから構成される。差分検出回路3aは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6とから構成される。
[Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing a configuration of an amplitude detection circuit according to the second embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
第1の実施の形態との差分は、第1の実施の形態で説明した差分検出回路3に帰還回路6を付加したことにある。すなわち、レベルシフト回路5の適切なノードの出力を、帰還回路6を経由して差動増幅回路4の適切なノードに負の利得係数で帰還させる。帰還回路6の付加により差分検出回路3aの内部で負帰還がかかるので、第1の実施の形態と比較して、電源電圧変動、温度変動による差分検出回路3aの出力レベルの変動をさらに抑圧することができる。
The difference from the first embodiment is that a
図6に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5の構成は第1の実施の形態で説明したとおりである。
FIG. 6 shows a transistor level circuit of the amplitude detection circuit of this embodiment. The configurations of the differential peak detection circuit 1, the differential center
帰還回路6は、一端がトランジスタQ4のベースに接続され、他端がトランジスタQ8のエミッタに接続された抵抗R11と、一端がトランジスタQ5のベースに接続され、他端がトランジスタQ6のエミッタに接続された抵抗R12と、一端がトランジスタQ4のベースに接続され、他端が電源電圧VEEに接続された抵抗R13と、一端がトランジスタQ5のベースに接続され、他端が電源電圧VEEに接続された抵抗R14とから構成される。すなわち、帰還回路6は、レベルシフト回路5を実現するコレクタ接地トランジスタQ6,Q8のエミッタ出力と、差動増幅回路4のエミッタ接地トランジスタQ4,Q5のベース入力との間を接続している。
The
このとき、差動信号の選択は、変動を打ち消し合う向き、すなわち負帰還となる向きを選択する。すなわち、差動増幅回路4の正相側のエミッタ接地トランジスタQ4のベース入力とレベルシフト回路5の逆相側のコレクタ接地トランジスタQ8のエミッタ出力とを接続し、差動増幅回路4の逆相側のエミッタ接地トランジスタQ5のベース入力とレベルシフト回路5の正相側のコレクタ接地トランジスタQ6のエミッタ出力とを接続する。
こうして、本実施の形態では、第1の実施の形態と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。
At this time, the differential signal is selected by selecting a direction in which fluctuations cancel each other, that is, a direction for negative feedback. In other words, the base input of the common emitter transistor Q4 on the positive phase side of the differential amplifier circuit 4 and the emitter output of the common collector transistor Q8 on the negative phase side of the
Thus, in the present embodiment, the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be further suppressed as compared with the first embodiment.
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図7は本発明の第3の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3bとから構成される。差分検出回路3bは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6と、VT変動補償回路7とから構成される。
[Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 7 is a block diagram showing a configuration of an amplitude detection circuit according to the third embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
第2の実施の形態との差分は、第2の実施の形態の差分検出回路3aにさらにVT変動補償回路7を付加したことにある。本実施の形態では、図13〜図15に示した従来例と第1、第2の実施の形態で残留していた電源電圧変動、温度変動による出力AMPのレベル変動をVT変動補償回路7で積極的に補償することにより、第1、第2の実施の形態と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をさらに抑圧することができる。
The difference from the second embodiment is that a VT
なお、差動増幅回路4の出力とVT変動補償回路7の出力とを加算してレベルシフト回路5に送出する加算機能を、図7では「+」印で表している。このような加算機能を実現する手段として、電流による加算を利用することもでき、この場合には、単純に接続するだけで加算機能を実現できる。
Note that the addition function of adding the output of the differential amplifier circuit 4 and the output of the VT
図8に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5と帰還回路6の構成は第1、第2の実施の形態で説明したとおりである。
FIG. 8 shows a transistor level circuit of the amplitude detection circuit of this embodiment. The configurations of the differential peak detection circuit 1, the differential center
VT変動補償回路7は、コレクタ(VT変動補償回路7の非反転入力端子)がトランジスタQ5のコレクタ(差動増幅回路4の非反転出力端子)およびトランジスタQ6のベース(レベルシフト回路5の非反転入力端子)に接続されたトランジスタQ10と、コレクタ(VT変動補償回路7の反転入力端子)がトランジスタQ4のコレクタ(差動増幅回路4の反転出力端子)およびトランジスタQ8のベース(レベルシフト回路5の反転入力端子)に接続されたトランジスタQ11と、ベースおよびコレクタが電源電圧VCCに接続されたトランジスタQ12と、一端がトランジスタQ10,Q11のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R15と、一端がトランジスタQ10のベースに接続され、他端が電源電圧VEEに接続された抵抗R16と、一端がトランジスタQ11のベースに接続され、他端が電源電圧VEEに接続された抵抗R17と、一端がトランジスタQ12のエミッタに接続され、他端がトランジスタQ10のベースに接続された抵抗R18と、一端が電源電圧VCCに接続され、他端がトランジスタQ11のベースに接続された抵抗R19とから構成される。抵抗R15は、トランジスタQ10,Q11に一定の電流を供給する電流源を構成している。
In the VT
VT変動補償回路7は、差動のエミッタ接地トランジスタQ10,Q11を基本として、それぞれのトランジスタQ10,Q11の入力に異なる電源電圧係数、温度係数を有するバイアスを与えることにより、電源電圧変動、温度変動により任意の電流を差動増幅器回路4の負荷抵抗R3,R4から引き抜く構成としている。
The VT
レベルシフトトランジスタQ12と抵抗R18と抵抗R16との直列回路は、差動のエミッタ接地トランジスタQ10,Q11のうち正相側のトランジスタQ10のベースにバイアスを与える正相側のバイアス回路を構成している。抵抗R18と抵抗R16との接続点の電圧がトランジスタQ10のバイアスとして与えられる。 The series circuit of the level shift transistor Q12, the resistor R18, and the resistor R16 constitutes a positive-phase side bias circuit that applies a bias to the base of the positive-phase side transistor Q10 among the differential grounded emitter transistors Q10 and Q11. . The voltage at the connection point between the resistor R18 and the resistor R16 is given as the bias of the transistor Q10.
また、抵抗R19と抵抗R17との直列回路は、差動のエミッタ接地トランジスタQ10,Q11のうち逆相側のトランジスタQ11のベースにバイアスを与える逆相側のバイアス回路を構成している。抵抗R19と抵抗R17との接続点の電圧がトランジスタQ11のバイアスとして与えられる。なお、レベルシフトトランジスタQ12の代わりにレベルシフトダイオードを用いてもよいし、レベルシフトトランジスタまたはレベルシフトダイオードを直列に複数接続してもよい。 The series circuit of the resistor R19 and the resistor R17 constitutes a negative-phase side bias circuit that applies a bias to the base of the negative-phase side transistor Q11 among the differential grounded emitter transistors Q10 and Q11. The voltage at the connection point between the resistor R19 and the resistor R17 is given as the bias of the transistor Q11. A level shift diode may be used instead of the level shift transistor Q12, or a plurality of level shift transistors or level shift diodes may be connected in series.
例として、振幅検出回路の出力AMPの電位が温度上昇に伴って上昇するケースを考える。仮定として、トランジスタQ10〜Q12のベース−エミッタ間電圧が負の温度係数を有し、抵抗R15〜R19がこれよりも小さい温度係数を有する場合もしくは正の温度係数を有する場合を考える。温度が上昇すると、トランジスタQ12のベース−エミッタ間電圧が下がるので、トランジスタQ11のベースのバイアス電圧に対してトランジスタQ10のベースのバイアス電圧が上昇し、トランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量と比較して、トランジスタQ10がより多くの電流を差動増幅回路4の負荷抵抗R4から引き抜くことになる。結果として、レベルシフト回路5のトランジスタQ6への入力電位が下がり、最終的に振幅検出回路の出力AMPの電位が下がることになる。すなわち、温度変動による出力AMPのレベル変動が補償される。
As an example, let us consider a case where the potential of the output AMP of the amplitude detection circuit increases as the temperature increases. Assuming that the base-emitter voltage of the transistors Q10 to Q12 has a negative temperature coefficient and the resistors R15 to R19 have a smaller temperature coefficient or a positive temperature coefficient. When the temperature rises, the base-emitter voltage of the transistor Q12 falls, so that the base bias voltage of the transistor Q10 rises relative to the base bias voltage of the transistor Q11, and the transistor Q11 becomes a load resistor R3 of the differential amplifier circuit 4. As compared with the amount of current drawn from the transistor Q10, the transistor Q10 draws more current from the load resistor R4 of the differential amplifier circuit 4. As a result, the input potential to the transistor Q6 of the
反対に、振幅検出回路の出力AMPの電位が温度低下に伴って低下するケースを考える。温度が低下すると、トランジスタQ12のベース−エミッタ間電圧が上がるので、トランジスタQ10のベースのバイアス電圧に対してトランジスタQ11のベースのバイアス電圧が上昇し、トランジスタQ10が差動増幅回路4の負荷抵抗R4から引き抜く電流量と比較して、トランジスタQ11がより多くの電流を差動増幅回路4の負荷抵抗R3から引き抜くことになる。結果として、レベルシフト回路5のトランジスタQ8への入力電位が下がり、最終的に振幅検出回路の出力AMPの電位が上がることになる。すなわち、温度変動による出力AMPのレベル変動が補償される。
Conversely, consider a case where the potential of the output AMP of the amplitude detection circuit decreases as the temperature decreases. When the temperature decreases, the base-emitter voltage of the transistor Q12 increases, so that the base bias voltage of the transistor Q11 increases with respect to the base bias voltage of the transistor Q10, and the transistor Q10 has a load resistance R4 of the differential amplifier circuit 4. Compared with the amount of current drawn from the transistor Q11, the transistor Q11 draws more current from the load resistor R3 of the differential amplifier circuit 4. As a result, the input potential to the transistor Q8 of the
また、別の例として、振幅検出回路の出力AMPの電位が電源電圧上昇に伴って上昇するケースを考える。正相側のバイアス回路と逆相側のバイアス回路を比較すると、正相側にはトランジスタQ12が挿入されているため、例えばR18<R19、R16=R17といった関係に設定されている。このため、電源電圧VCCが上昇すると、トランジスタQ11のベースのバイアス電圧に対してトランジスタQ10のベースのバイアス電圧が上昇するので、トランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量と比較して、トランジスタQ10がより多くの電流を差動増幅回路4の負荷抵抗R4から引き抜くことになる。結果として、レベルシフト回路5のトランジスタQ6への入力電位が下がり、最終的に振幅検出回路の出力AMPの電位が下がることになる。すなわち、電源電圧変動による出力AMPのレベル変動が補償される。
As another example, consider a case where the potential of the output AMP of the amplitude detection circuit increases as the power supply voltage increases. Comparing the bias circuit on the positive phase side and the bias circuit on the negative phase side, the transistor Q12 is inserted on the positive phase side, and therefore, for example, R18 <R19 and R16 = R17 are set. For this reason, when the power supply voltage VCC rises, the base bias voltage of the transistor Q10 rises with respect to the base bias voltage of the transistor Q11, so that the transistor Q11 compares with the amount of current drawn from the load resistor R3 of the differential amplifier circuit 4. Then, the transistor Q10 draws more current from the load resistor R4 of the differential amplifier circuit 4. As a result, the input potential to the transistor Q6 of the
反対に、振幅検出回路の出力AMPの電位が電源電圧低下に伴って低下するケースを考える。電源電圧VCCが低下すると、トランジスタQ10のベースのバイアス電圧に対してトランジスタQ11のベースのバイアス電圧が上昇するので、トランジスタQ10が差動増幅回路4の負荷抵抗R4から引き抜く電流量と比較して、トランジスタQ11がより多くの電流を差動増幅回路4の負荷抵抗R3から引き抜くことになる。結果として、レベルシフト回路5のトランジスタQ8への入力電位が下がり、最終的に振幅検出回路の出力AMPの電位が上がることになる。すなわち、電源電圧変動による出力AMPのレベル変動が補償される。
Conversely, consider the case where the potential of the output AMP of the amplitude detection circuit decreases as the power supply voltage decreases. When the power supply voltage VCC decreases, the bias voltage at the base of the transistor Q11 increases with respect to the bias voltage at the base of the transistor Q10. Therefore, compared with the amount of current that the transistor Q10 draws from the load resistor R4 of the differential amplifier circuit 4, The transistor Q11 draws more current from the load resistor R3 of the differential amplifier circuit 4. As a result, the input potential to the transistor Q8 of the
図9は、VT変動補償回路7の引き抜き電流と電源電圧VCCとの関係をシミュレーションした結果を示す図である。図9において、90はトランジスタQ10が差動増幅回路4の負荷抵抗R4から引き抜く電流量を示し、91はトランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量を示している。図9から明らかなように、電源電圧が変動すると、引き抜き電流が変化することが分かる。なお、引き抜き電流変化の電源電圧に対する係数は、差動のエミッタトランジスタQ10,Q11の電流源(図8の例では抵抗R15)の電流値の設計によって変更することができる。
FIG. 9 is a diagram showing a result of simulating the relationship between the extraction current of the VT
以上のように、本実施の形態では、差動のエミッタ接地トランジスタQ10,Q11のベースにそれぞれ異なる電源電圧係数および温度係数を有するバイアス電圧を与えることにより、電源電圧変動、温度変動に応じて差動増幅器回路4の負荷抵抗R3,R4から引き抜く電流量を正相側のトランジスタQ10と逆相側のトランジスタQ11で変えることができ、電源電圧変動、温度変動による振幅検出回路の出力AMPのレベル変動を積極的に補償することができる。その結果、本実施の形態では、第1、第2の実施の形態と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。 As described above, in the present embodiment, by applying bias voltages having different power supply voltage coefficients and temperature coefficients to the bases of the differential grounded emitter transistors Q10 and Q11, the difference according to the power supply voltage fluctuation and the temperature fluctuation is obtained. The amount of current drawn from the load resistors R3 and R4 of the dynamic amplifier circuit 4 can be changed between the positive-phase transistor Q10 and the negative-phase transistor Q11, and the level fluctuation of the output AMP of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation Can be actively compensated for. As a result, in the present embodiment, the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be further suppressed as compared with the first and second embodiments.
[第4の実施の形態]
次に、本発明の第4の実施の形態について説明する。図10は本発明の第4の実施の形態に係る振幅検出回路の構成を示す回路図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3cとから構成される。差分検出回路3cは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6と、VT変動補償回路7cとから構成される。
[Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 10 is a circuit diagram showing a configuration of an amplitude detection circuit according to the fourth embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
本実施の形態は、第3の実施の形態におけるVT変動補償回路をトランジスタレベル回路で実現する際の別の構成例である。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5と帰還回路6の構成は第1、第2の実施の形態で説明したとおりである。
This embodiment is another configuration example when the VT fluctuation compensation circuit in the third embodiment is realized by a transistor level circuit. The configurations of the differential peak detection circuit 1, the differential center
VT変動補償回路7cは、コレクタ(VT変動補償回路7cの非反転入力端子)がトランジスタQ5のコレクタ(差動増幅回路4の非反転出力端子)およびトランジスタQ6のベース(レベルシフト回路5の非反転入力端子)に接続されたトランジスタQ10と、コレクタ(VT変動補償回路7cの反転入力端子)がトランジスタQ4のコレクタ(差動増幅回路4の反転出力端子)およびトランジスタQ8のベース(レベルシフト回路5の反転入力端子)に接続されたトランジスタQ11と、ベースおよびコレクタがトランジスタQ11のベースに接続されたトランジスタQ13と、一端がトランジスタQ10,Q11のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R15と、一端がトランジスタQ10のベースに接続され、他端が電源電圧VEEに接続された抵抗R16と、一端がトランジスタQ13のエミッタに接続され、他端が電源電圧VEEに接続された抵抗R17と、一端が電源電圧VCCに接続され、他端がトランジスタQ10のベースに接続された抵抗R18と、一端が電源電圧VCCに接続され、他端がトランジスタQ11のベースに接続された抵抗R19とから構成される。 In the VT fluctuation compensating circuit 7c, the collector (non-inverting input terminal of the VT fluctuation compensating circuit 7c) is the collector of the transistor Q5 (non-inverting output terminal of the differential amplifier circuit 4) and the base of the transistor Q6 (non-inverting of the level shift circuit 5). The transistor Q10 connected to the input terminal), the collector (the inverting input terminal of the VT fluctuation compensation circuit 7c) is the collector of the transistor Q4 (the inverting output terminal of the differential amplifier circuit 4), and the base of the transistor Q8 (the level shift circuit 5). The transistor Q11 connected to the inverting input terminal), the transistor Q13 whose base and collector are connected to the base of the transistor Q11, one end connected to the emitters of the transistors Q10 and Q11, and the other end connected to the power supply voltage VEE. Resistor R15 and one end connected to the base of transistor Q10 The other end is connected to the power supply voltage VEE, the other end is connected to the emitter of the transistor Q13, the other end is connected to the power supply voltage VEE, the other end is connected to the power supply voltage VCC, and the other end is connected The resistor R18 is connected to the base of the transistor Q10, and the resistor R19 has one end connected to the power supply voltage VCC and the other end connected to the base of the transistor Q11.
本実施の形態では、抵抗R18と抵抗R16との直列回路が、差動のエミッタ接地トランジスタQ10,Q11のうち正相側のトランジスタQ10のベースにバイアスを与える正相側のバイアス回路を構成している。抵抗R18と抵抗R16との接続点の電圧がトランジスタQ10のバイアスとして与えられる。 In the present embodiment, a series circuit of a resistor R18 and a resistor R16 constitutes a positive-phase side bias circuit that applies a bias to the base of the positive-phase side transistor Q10 among the differential grounded emitter transistors Q10 and Q11. Yes. The voltage at the connection point between the resistor R18 and the resistor R16 is given as the bias of the transistor Q10.
また、抵抗R19とレベルシフトトランジスタQ13と抵抗R17との直列回路は、差動のエミッタ接地トランジスタQ10,Q11のうち逆相側のトランジスタQ11のベースにバイアスを与える逆相側のバイアス回路を構成している。抵抗R19とレベルシフトトランジスタQ13との接続点の電圧がトランジスタQ11のバイアスとして与えられる。なお、レベルシフトトランジスタQ13の代わりにレベルシフトダイオードを用いてもよいし、レベルシフトトランジスタまたはレベルシフトダイオードを直列に複数接続してもよい。 The series circuit of the resistor R19, the level shift transistor Q13, and the resistor R17 constitutes a negative-phase side bias circuit that applies a bias to the base of the negative-phase transistor Q11 among the differential emitter grounded transistors Q10 and Q11. ing. A voltage at a connection point between the resistor R19 and the level shift transistor Q13 is given as a bias of the transistor Q11. A level shift diode may be used instead of the level shift transistor Q13, or a plurality of level shift transistors or level shift diodes may be connected in series.
例として、振幅検出回路の出力AMPの電位が温度上昇に伴って上昇するケースを考える。仮定として、第3の実施の形態と同様に、トランジスタQ10〜Q12のベース−エミッタ間電圧が負の温度係数を有し、抵抗R15〜R19がこれよりも小さい温度係数を有する場合もしくは正の温度係数を有する場合を考える。温度が上昇すると、トランジスタQ13のベース−エミッタ間電圧が下がるので、トランジスタQ11のベースのバイアス電圧に対してトランジスタQ10のベースのバイアス電圧が上昇し、トランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量と比較して、トランジスタQ10がより多くの電流を差動増幅回路4の負荷抵抗R4から引き抜くことになる。その結果として、振幅検出回路の出力AMPの電位を下げるようにレベル補償が行われる。 As an example, let us consider a case where the potential of the output AMP of the amplitude detection circuit increases as the temperature increases. Assuming that the base-emitter voltages of the transistors Q10 to Q12 have a negative temperature coefficient and the resistors R15 to R19 have a temperature coefficient smaller than this as in the third embodiment, or a positive temperature. Consider the case with coefficients. When the temperature rises, the base-emitter voltage of the transistor Q13 decreases, so that the base bias voltage of the transistor Q10 rises with respect to the base bias voltage of the transistor Q11, and the transistor Q11 becomes a load resistor R3 of the differential amplifier circuit 4. As compared with the amount of current drawn from the transistor Q10, the transistor Q10 draws more current from the load resistor R4 of the differential amplifier circuit 4. As a result, level compensation is performed so as to lower the potential of the output AMP of the amplitude detection circuit.
反対に、振幅検出回路の出力AMPの電位が温度低下に伴って低下するケースを考える。温度が低下すると、トランジスタQ13のベース−エミッタ間電圧が上がるので、トランジスタQ10のベースのバイアス電圧に対してトランジスタQ11のベースのバイアス電圧が上昇し、トランジスタQ10が差動増幅回路4の負荷抵抗R4から引き抜く電流量と比較して、トランジスタQ11がより多くの電流を差動増幅回路4の負荷抵抗R3から引き抜くことになる。その結果として、振幅検出回路の出力AMPの電位を上げるようにレベル補償が行われる。 Conversely, consider a case where the potential of the output AMP of the amplitude detection circuit decreases as the temperature decreases. When the temperature decreases, the base-emitter voltage of the transistor Q13 increases, so that the base bias voltage of the transistor Q11 increases with respect to the base bias voltage of the transistor Q10, and the transistor Q10 becomes a load resistor R4 of the differential amplifier circuit 4. Compared with the amount of current drawn from the transistor Q11, the transistor Q11 draws more current from the load resistor R3 of the differential amplifier circuit 4. As a result, level compensation is performed so as to increase the potential of the output AMP of the amplitude detection circuit.
また、別の例として、振幅検出回路の出力AMPの電位が電源電圧上昇に伴って上昇するケースを考える。正相側のバイアス回路と逆相側のバイアス回路を比較すると、逆相側にはトランジスタQ13が挿入されているため、例えばR18=R19、R16>R17といった関係に設定されている。このため、電源電圧VCCが上昇すると、トランジスタQ11のベースのバイアス電圧に対してトランジスタQ10のベースのバイアス電圧が上昇するので、トランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量と比較して、トランジスタQ10がより多くの電流を差動増幅回路4の負荷抵抗R4から引き抜くことになる。その結果として、振幅検出回路の出力AMPの電位を下げるようにレベル補償が行われる。 As another example, consider a case where the potential of the output AMP of the amplitude detection circuit increases as the power supply voltage increases. Comparing the bias circuit on the positive phase side and the bias circuit on the negative phase side, the transistor Q13 is inserted on the negative phase side, and therefore, for example, the relationship R18 = R19, R16> R17 is set. For this reason, when the power supply voltage VCC rises, the base bias voltage of the transistor Q10 rises with respect to the base bias voltage of the transistor Q11, so that the transistor Q11 compares with the amount of current drawn from the load resistor R3 of the differential amplifier circuit 4. Then, the transistor Q10 draws more current from the load resistor R4 of the differential amplifier circuit 4. As a result, level compensation is performed so as to lower the potential of the output AMP of the amplitude detection circuit.
反対に、振幅検出回路の出力AMPの電位が電源電圧低下に伴って低下するケースを考える。電源電圧VCCが低下すると、トランジスタQ10のベースのバイアス電圧に対してトランジスタQ11のベースのバイアス電圧が上昇するので、トランジスタQ10が差動増幅回路4の負荷抵抗R4から引き抜く電流量と比較して、トランジスタQ11がより多くの電流を差動増幅回路4の負荷抵抗R3から引き抜くことになる。その結果として、振幅検出回路の出力AMPの電位を上げるようにレベル補償が行われる。 Conversely, consider the case where the potential of the output AMP of the amplitude detection circuit decreases as the power supply voltage decreases. When the power supply voltage VCC decreases, the bias voltage at the base of the transistor Q11 increases with respect to the bias voltage at the base of the transistor Q10. Therefore, compared with the amount of current that the transistor Q10 draws from the load resistor R4 of the differential amplifier circuit 4, The transistor Q11 draws more current from the load resistor R3 of the differential amplifier circuit 4. As a result, level compensation is performed so as to increase the potential of the output AMP of the amplitude detection circuit.
第3の実施の形態では、電源電圧VCCと抵抗R18との間にレベルシフトトランジスタQ12を挿入していたのに対し、本実施の形態では、トランジスタQ11のベースと抵抗R17との間にレベルシフトトランジスタQ13を挿入している。第3の実施の形態とVT変動補償回路7cの構成は異なるが、トランジスタQ10のベース電圧とトランジスタQ11のベース電圧との差分に着目すると、電源電圧変動、温度変動による差分のレベル変動は、第3の実施の形態と同一方向になる。 In the third embodiment, the level shift transistor Q12 is inserted between the power supply voltage VCC and the resistor R18, whereas in this embodiment, the level shift is performed between the base of the transistor Q11 and the resistor R17. Transistor Q13 is inserted. Although the configuration of the VT fluctuation compensation circuit 7c is different from that of the third embodiment, paying attention to the difference between the base voltage of the transistor Q10 and the base voltage of the transistor Q11, the level fluctuation of the difference due to power supply voltage fluctuation and temperature fluctuation is This is the same direction as the third embodiment.
したがって、本実施の形態では、第3の実施の形態と同様に、電源電圧変動、温度変動による振幅検出回路の出力AMPのレベル変動を積極的に補償することができるので、第1、第2の実施の形態と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。 Therefore, in the present embodiment, as in the third embodiment, the level variation of the output AMP of the amplitude detection circuit due to the power supply voltage variation and the temperature variation can be positively compensated. Compared with the first embodiment, the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be further suppressed.
[第5の実施の形態]
次に、本発明の第5の実施の形態について説明する。図11は本発明の第5の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3dとから構成される。差分検出回路3dは、さらに差動増幅回路4dと、レベルシフト回路5と、帰還回路6と、VT変動補償回路7と、分圧回路8とから構成される。
[Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described. FIG. 11 is a block diagram showing a configuration of an amplitude detection circuit according to the fifth embodiment of the present invention. The amplitude detection circuit of the present embodiment includes a differential peak detection circuit 1, a differential center
本実施の形態は、第3、第4の実施の形態のVT変動補償回路7,7cに対して、分圧回路8を付加することが異なる。
第3、第4の実施の形態のVT変動補償回路7,7cでは、差動増幅回路4の負荷抵抗R3,R4から引き抜く電流の値を変更しようとする場合、VT変動補償回路7,7c内の電流値を変更する必要があった。しかしながら、T変動補償回路7,7cを流れる電流の値を極端に小さく(例えば0.1mA以下)絞ると、本来のトランジスタの使用電流範囲から大きく逸脱するので、シミュレーション等による性能設計が難しくなるという課題がある。
The present embodiment is different in that a voltage dividing circuit 8 is added to the VT
In the VT
そこで、本実施の形態では、差動増幅回路4の負荷抵抗R3,R4の代わりに分圧回路8を設け、VT変動補償回路7,7cからの電流の引き抜きを分圧回路8の抵抗による分圧点から行うことにより、差動増幅回路4dの負荷抵抗(分圧回路8の抵抗)から引き抜く電流の値を、VT変動補償回路7,7c内の電流値と独立に調整できる構成としている。機能的には、第3の実施の形態で説明した加算機能について、差動増幅回路4dとVT変動補償回路7,7cの寄与の重み付けを可変にしていると言える。
Therefore, in the present embodiment, a voltage dividing circuit 8 is provided in place of the load resistors R3 and R4 of the differential amplifier circuit 4, and current drawing from the VT
図12に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2とレベルシフト回路5と帰還回路6の構成は第1、第2の実施の形態で説明したとおりである。また、VT変動補償回路7の構成は第3の実施の形態で説明したとおりである。差動増幅回路4dの構成は、第1の実施の形態の差動増幅回路4と同様であるが、負荷抵抗R3,R4の代わりに分圧回路8が使用されている点が異なる。
FIG. 12 shows a transistor level circuit of the amplitude detection circuit of this embodiment. The configurations of the differential peak detection circuit 1, the differential center
分圧回路8は、一端が電源電圧VCCに接続された抵抗R20と、一端が抵抗R20の他端に接続され、他端がトランジスタQ4のコレクタおよびトランジスタQ8のベースに接続された抵抗R21と、一端が電源電圧VCCに接続された抵抗R22と、一端が抵抗R22の他端に接続され、他端がトランジスタQ5のコレクタおよびトランジスタQ6のベースに接続された抵抗R23とから構成される。本実施の形態では、抵抗R20と抵抗R21との接続点がトランジスタQ11のコレクタに接続され、抵抗R22と抵抗R23との接続点がトランジスタQ10のコレクタに接続されるようになっている。抵抗R20〜R23の値は、例えばR3=R20+R21、R4=R22+R23のように設定される。 The voltage dividing circuit 8 has a resistor R20 having one end connected to the power supply voltage VCC, a resistor R21 having one end connected to the other end of the resistor R20, and the other end connected to the collector of the transistor Q4 and the base of the transistor Q8, The resistor R22 has one end connected to the power supply voltage VCC, the other end connected to the other end of the resistor R22, and the other end connected to the collector of the transistor Q5 and the resistor R23 connected to the base of the transistor Q6. In the present embodiment, the connection point between the resistor R20 and the resistor R21 is connected to the collector of the transistor Q11, and the connection point between the resistor R22 and the resistor R23 is connected to the collector of the transistor Q10. The values of the resistors R20 to R23 are set as R3 = R20 + R21, R4 = R22 + R23, for example.
このように、本実施の形態では、差動増幅回路4の負荷抵抗R3,R4の代わりに分圧回路8を設け、VT変動補償回路7からの電流引き抜きを抵抗R20と抵抗R21との接続点および抵抗R22と抵抗R23との接続点から行っている。これにより、差動増幅回路4dの負荷抵抗R20〜R23から引き抜く電流の値を、VT変動補償回路7,7c内の電流値と独立に調整できるため、VT変動補償回路7,7c内に流れる電流を極端に小さく(例えば0.1mA以下に)設計する必要がない。
As described above, in the present embodiment, the voltage dividing circuit 8 is provided instead of the load resistors R3 and R4 of the differential amplifier circuit 4, and the current drawing from the VT
以上により、本実施の形態では、第3、第4の実施の形態と同様の特性を、設計性よく実現することができる。
なお、図12の例では、第3の実施の形態のVT変動補償回路7を用いているが、VT変動補償回路7の代わりに第4の実施の形態のVT変動補償回路7cを設けてもよいことは言うまでもない。
As described above, in the present embodiment, the same characteristics as those of the third and fourth embodiments can be realized with good design.
In the example of FIG. 12, the VT
本発明は、振幅検出回路に適用することができる。 The present invention can be applied to an amplitude detection circuit.
1…差動ピーク検出回路、2…差動中心値検出回路、3,3a,3b,3c,3d…差分検出回路、4,4d…差動増幅回路、5…レベルシフト回路、6…帰還回路、7,7c…VT変動補償回路、8…分圧回路、Q1〜Q13…トランジスタ、R1〜R23…抵抗、C1,C2…容量。
DESCRIPTION OF SYMBOLS 1 ... Differential peak detection circuit, 2 ... Differential center value detection circuit, 3, 3a, 3b, 3c, 3d ... Difference detection circuit, 4, 4d ... Differential amplification circuit, 5 ... Level shift circuit, 6 ...
本発明の振幅検出回路は、入力される差動信号の最大電圧を保持して出力する差動ピーク検出回路と、前記差動信号の平均電圧を検出して出力する差動中心値検出回路と、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差分検出回路とを備え、前記差分検出回路は、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差動増幅回路と、前記差動増幅回路の出力の電圧レベルをシフトさせて出力するレベルシフト回路と、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動を補償するように、前記差動増幅回路の負荷抵抗から電流を引き抜く補償回路とから構成され、前記差動増幅回路と前記レベルシフト回路の各々の出力の温度依存性が逆特性であり、前記補償回路は、コレクタが前記差動増幅回路の負荷抵抗に接続された差動構成の第2のエミッタ接地トランジスタと、この差動構成の第2のエミッタ接地トランジスタに電流を供給する電流源と、前記差動構成の第2のエミッタ接地トランジスタのうち一方のトランジスタのベースにバイアス電圧を与える第1のバイアス回路と、前記差動構成の第2のエミッタ接地トランジスタのうち他方のトランジスタのベースにバイアス電圧を与える第2のバイアス回路とを少なくとも備え、前記第1のバイアス回路が出力するバイアス電圧と前記第2のバイアス回路が出力するバイアス電圧の電源電圧依存性および温度依存性が異なることを特徴とするものである。
また、本発明の振幅検出回路の1構成例において、前記差動増幅回路は、前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力とを入力とする差動構成の第1のエミッタ接地トランジスタと、第1の電源電圧と前記差動構成の第1のエミッタ接地トランジスタのコレクタとの間に設けられた2つの負荷抵抗と、前記差動構成の第1のエミッタ接地トランジスタに電流を供給する電流源とを少なくとも備え、前記レベルシフト回路は、前記差動増幅回路の差動出力を入力とする差動構成のコレクタ接地トランジスタと、この差動構成のコレクタ接地トランジスタのエミッタと第2の電源電圧との間に設けられた2つのエミッタ抵抗とを少なくとも備えることを特徴とするものである。
また、本発明の振幅検出回路の1構成例は、さらに、前記レベルシフト回路の出力を前記差動増幅回路の入力に負の利得係数で帰還させる帰還回路を備えることを特徴とするものである。
An amplitude detection circuit according to the present invention includes a differential peak detection circuit that holds and outputs a maximum voltage of an input differential signal, and a differential center value detection circuit that detects and outputs an average voltage of the differential signal. A differential detection circuit that outputs a signal proportional to the difference between the output of the differential peak detection circuit and the output of the differential center value detection circuit, and the differential detection circuit outputs an output of the differential peak detection circuit And a differential amplifier circuit that outputs a signal proportional to the difference between the output of the differential center value detection circuit, a level shift circuit that shifts and outputs a voltage level of the output of the differential amplifier circuit, and a power supply voltage fluctuation A compensation circuit that draws a current from a load resistance of the differential amplifier circuit so as to compensate for level fluctuations in the output of the amplitude detection circuit due to temperature fluctuations , and each of the differential amplifier circuit and the level shift circuit. Temperature dependence of output Sex Ri is inverse characteristic der, the compensation circuit includes a second emitter transistor of a differential configuration having a collector connected to the load resistor of the differential amplifier circuit, a second emitter transistor of the differential configuration A current source for supplying a current to a first bias circuit, a first bias circuit for applying a bias voltage to the base of one of the differential second emitter-grounded transistors, and a second grounded-emitter transistor having the differential configuration And at least a second bias circuit that applies a bias voltage to the base of the other transistor, and the power supply voltage dependence of the bias voltage output from the first bias circuit and the bias voltage output from the second bias circuit Further, the temperature dependency is different .
Further, in one configuration example of the amplitude detection circuit of the present invention, the differential amplifier circuit has a first differential configuration in which the output of the differential peak detection circuit and the output of the differential center value detection circuit are input. A common emitter transistor, two load resistors provided between a first power supply voltage and a collector of the first common emitter transistor of the differential configuration, and a first common emitter transistor of the differential configuration. A current source for supplying current, and the level shift circuit includes a differential collector grounded transistor that receives the differential output of the differential amplifier circuit, and an emitter of the differential collector grounded transistor. It comprises at least two emitter resistors provided between the second power supply voltage.
In addition, one configuration example of the amplitude detection circuit of the present invention is further provided with a feedback circuit that feeds back the output of the level shift circuit to the input of the differential amplifier circuit with a negative gain coefficient. .
また、本発明の振幅検出回路の1構成例において、前記第1のバイアス回路と前記第2のバイアス回路のうち一方は、第1の電源電圧と前記第2のエミッタ接地トランジスタのベースとの間、前記第2のエミッタ接地トランジスタのベースと第2の電源電圧との間のどちらか一方にレベルシフトトランジスタまたはレベルシフトダイオードを備えることを特徴とするものである。 In one configuration example of the amplitude detection circuit of the present invention, one of the first bias circuit and the second bias circuit is between the first power supply voltage and the base of the second emitter grounded transistor. A level shift transistor or a level shift diode is provided at one of the base of the second grounded-emitter transistor and the second power supply voltage.
[第1の参考例]
以下、本発明の参考例について図面を参照して説明する。図1は本発明の第1の参考例に係る振幅検出回路の構成を示すブロック図である。本参考例の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3とから構成される。差分検出回路3は、さらに差動増幅回路4と、レベルシフト回路5とから構成される。
[ First Reference Example ]
Hereinafter, reference examples of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of an amplitude detection circuit according to a first reference example of the present invention. The amplitude detection circuit of this reference example includes a differential peak detection circuit 1, a differential center
振幅検出回路には差動信号PIT,PICが入力される。差動ピーク検出回路1は、入力される差動信号PIT,PICの両信号を入力とし、これらの差動信号PIT,PICのピーク電圧PKI(最大値)を検出して出力する。一方、差動中心値検出回路2は、差動信号PIT,PICの両信号の平均電圧CIを検出して出力する。差分検出回路3は、差動ピーク検出回路1の出力PKIと差動中心値検出回路2の出力CIとの差に比例する信号AMPを出力する。以上により、入力される差動信号PIT,PICの振幅(振幅の最大レベルと振幅の最小レベルとの差)を検出することができる。
Differential signals PIT and PIC are input to the amplitude detection circuit. The differential peak detection circuit 1 receives both of the input differential signals PIT and PIC, and detects and outputs the peak voltage PKI (maximum value) of these differential signals PIT and PIC. On the other hand, the differential center
図2に本参考例の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1は、ベースに信号PITが入力され、コレクタが電源電圧VCCに接続され、エミッタが差分検出回路3(差動増幅回路4)の非反転入力端子に接続されたトランジスタQ1と、ベースに信号PICが入力され、コレクタが電源電圧VCCに接続され、エミッタが差分検出回路3(差動増幅回路4)の非反転入力端子に接続されたトランジスタQ2と、一端がトランジスタQ1,Q2のエミッタ(差動ピーク検出回路1の出力端子)に接続され、他端が電源電圧VEEに接続された容量C1とから構成される。 FIG. 2 shows a transistor level circuit of the amplitude detection circuit of this reference example . The differential peak detection circuit 1 includes a transistor Q1 having a base that receives the signal PIT, a collector connected to the power supply voltage VCC, and an emitter connected to the non-inverting input terminal of the differential detection circuit 3 (differential amplifier circuit 4). , A signal PIC is input to the base, a collector is connected to the power supply voltage VCC, an emitter is connected to the non-inverting input terminal of the differential detection circuit 3 (differential amplifier circuit 4), and one end is a transistor Q1, Q2. And a capacitor C1 whose other end is connected to the power supply voltage VEE.
このように差分検出回路3を差動増幅回路4とレベルシフト回路5の組合せで実現することにより、エミッタ接地回路とコレクタ接地回路の縦続接続を実現している。一般にトランジスタのベース−エミッタ電圧は負の温度係数を持つので、エミッタ接地トランジスタのコレクタ出力は負の温度係数を持つのに対して、コレクタ接地トランジスタのエミッタ出力は正の温度係数を持つ。したがって、本参考例では、コレクタ接地回路(レベルシフト回路5)の温度係数とエミッタ接地回路(差動増幅回路4)の温度係数が相殺するため、図13〜図15に示した従来の振幅検出回路と比較して、温度変動による差分検出回路3の出力変動を減少させることができるという利点がある。
As described above, the differential detection circuit 3 is realized by a combination of the differential amplifier circuit 4 and the
図3(A)〜図3(E)に本参考例の振幅検出回路の各部の信号波形を示す。入力信号PIT,PICは差動信号であればどのような信号でもよいが、図3(A)〜図3(E)では簡単のために入力信号PIT,PICとして正弦波(または1/0交番信号)を入力した場合を記載している。差動ピーク検出回路1は、図3(C)に示すように入力信号PIT,PICの両者の電圧のピーク(最大値)を保持して出力する。差動ピーク検出回路1の出力PKIは理想的には一定となる。なお、容量C1から後段の差動増幅回路4に僅かに電流が流れ出るために、厳密にはPKIには電圧の低下が生じるが、容量C1の値を十分に大きく設計することにより、PKIの電圧低下を実用上問題ない程度に抑圧することができる。 FIG. 3A to FIG. 3E show signal waveforms of respective parts of the amplitude detection circuit of this reference example . The input signals PIT and PIC may be any signals as long as they are differential signals, but in FIGS. 3A to 3E, the input signals PIT and PIC are sinusoidal waves (or 1/0 alternating) for simplicity. Signal) is entered. As shown in FIG. 3C, the differential peak detection circuit 1 holds and outputs the peak (maximum value) of both voltages of the input signals PIT and PIC. The output PKI of the differential peak detection circuit 1 is ideally constant. Although a slight current flows from the capacitor C1 to the differential amplifier circuit 4 at the subsequent stage, strictly speaking, a voltage drop occurs in the PKI. However, by designing the value of the capacitor C1 to be sufficiently large, the voltage of the PKI can be reduced. The decrease can be suppressed to an extent that there is no practical problem.
図4に入力信号振幅と振幅検出回路の出力AMPとの関係を示す。図4における40は図13〜図15に示した従来の振幅検出回路の出力AMPを示し、41は本参考例の振幅検出回路の出力AMPを示している。従来の振幅検出回路では、差分検出回路102として差動増幅回路を用いたので、振幅検出回路の出力AMPの電圧レベルは電源電圧VCCに近いレベルであった。これに対して、本参考例では、差分検出回路3に差動増幅回路4とレベルシフト回路5の組合せを用いたので、振幅検出回路の出力AMPの電圧レベルは電源電圧VCCとVEEの中間的なレベルまたはVEEに近いレベルとなる。
FIG. 4 shows the relationship between the input signal amplitude and the output AMP of the amplitude detection circuit. 4,
一般に通信用のICやモジュールでは正電源での動作が好まれることが多く、この場合には、VEEをGNDとし、VCCを電源とすることが好まれる。この場合、振幅検出回路の出力AMPはGNDに対する電圧レベルとして検出されることになるため、出力AMPがGND(=VEE)に近い電圧レベルである方が、電源ノイズに強く、電源電圧変動に強い。本参考例の振幅検出回路は、従来例と比較してVEEに近いレベルの出力AMPを出力するので、電源ノイズに強く、電源電圧変動に強いという利点がある。
以上のように、本参考例では、図13〜図15に示した従来の振幅検出回路と比較して、電源電圧変動、温度変動による出力AMPのレベル変動を低く抑えることができる。
In general, communication ICs and modules are often preferred to operate with a positive power supply. In this case, it is preferable to use VEE as GND and VCC as a power supply. In this case, since the output AMP of the amplitude detection circuit is detected as a voltage level with respect to GND, the output AMP having a voltage level close to GND (= VEE) is more resistant to power supply noise and more resistant to power supply voltage fluctuations. . Since the amplitude detection circuit of this reference example outputs an output AMP having a level close to VEE as compared with the conventional example, there is an advantage that it is resistant to power supply noise and resistant to power supply voltage fluctuations.
As described above, in this reference example , the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be suppressed as compared with the conventional amplitude detection circuit shown in FIGS.
[第2の参考例]
次に、本発明の第2の参考例について説明する。図5は本発明の第2の参考例に係る振幅検出回路の構成を示すブロック図である。本参考例の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3aとから構成される。差分検出回路3aは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6とから構成される。
[ Second Reference Example ]
Next, a second reference example of the present invention will be described. FIG. 5 is a block diagram showing a configuration of an amplitude detection circuit according to a second reference example of the present invention. The amplitude detection circuit of this reference example includes a differential peak detection circuit 1, a differential center
第1の参考例との差分は、第1の参考例で説明した差分検出回路3に帰還回路6を付加したことにある。すなわち、レベルシフト回路5の適切なノードの出力を、帰還回路6を経由して差動増幅回路4の適切なノードに負の利得係数で帰還させる。帰還回路6の付加により差分検出回路3aの内部で負帰還がかかるので、第1の参考例と比較して、電源電圧変動、温度変動による差分検出回路3aの出力レベルの変動をさらに抑圧することができる。
The difference from the first reference example is that a
図6に本参考例の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5の構成は第1の参考例で説明したとおりである。
FIG. 6 shows a transistor level circuit of the amplitude detection circuit of this reference example . The configurations of the differential peak detection circuit 1, the differential center
このとき、差動信号の選択は、変動を打ち消し合う向き、すなわち負帰還となる向きを選択する。すなわち、差動増幅回路4の正相側のエミッタ接地トランジスタQ4のベース入力とレベルシフト回路5の逆相側のコレクタ接地トランジスタQ8のエミッタ出力とを接続し、差動増幅回路4の逆相側のエミッタ接地トランジスタQ5のベース入力とレベルシフト回路5の正相側のコレクタ接地トランジスタQ6のエミッタ出力とを接続する。
こうして、本参考例では、第1の参考例と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。
At this time, the differential signal is selected by selecting a direction in which fluctuations cancel each other, that is, a direction for negative feedback. In other words, the base input of the common emitter transistor Q4 on the positive phase side of the differential amplifier circuit 4 and the emitter output of the common collector transistor Q8 on the negative phase side of the
Thus, in the present reference example , the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be further suppressed as compared with the first reference example .
[第1の実施の形態]
次に、本発明の第1の実施の形態について説明する。図7は本発明の第1の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3bとから構成される。差分検出回路3bは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6と、VT変動補償回路7とから構成される。
[ First Embodiment ]
Next, a first embodiment of the present invention will be described. FIG. 7 is a block diagram showing the configuration of the amplitude detection circuit according to the first embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
第2の参考例との差分は、第2の参考例の差分検出回路3aにさらにVT変動補償回路7を付加したことにある。本実施の形態では、図13〜図15に示した従来例と第1、第2の参考例で残留していた電源電圧変動、温度変動による出力AMPのレベル変動をVT変動補償回路7で積極的に補償することにより、第1、第2の参考例と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をさらに抑圧することができる。
The difference from the second reference example is that a VT
図8に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5と帰還回路6の構成は第1、第2の参考例で説明したとおりである。
FIG. 8 shows a transistor level circuit of the amplitude detection circuit of this embodiment. The configurations of the differential peak detection circuit 1, the differential center
以上のように、本実施の形態では、差動のエミッタ接地トランジスタQ10,Q11のベースにそれぞれ異なる電源電圧係数および温度係数を有するバイアス電圧を与えることにより、電源電圧変動、温度変動に応じて差動増幅器回路4の負荷抵抗R3,R4から引き抜く電流量を正相側のトランジスタQ10と逆相側のトランジスタQ11で変えることができ、電源電圧変動、温度変動による振幅検出回路の出力AMPのレベル変動を積極的に補償することができる。その結果、本実施の形態では、第1、第2の参考例と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。 As described above, in the present embodiment, by applying bias voltages having different power supply voltage coefficients and temperature coefficients to the bases of the differential grounded emitter transistors Q10 and Q11, the difference according to the power supply voltage fluctuation and the temperature fluctuation is obtained. The amount of current drawn from the load resistors R3 and R4 of the dynamic amplifier circuit 4 can be changed between the positive-phase transistor Q10 and the negative-phase transistor Q11, and the level fluctuation of the output AMP of the amplitude detection circuit due to power supply voltage fluctuation and temperature fluctuation Can be actively compensated for. As a result, in this embodiment, the level fluctuation of the output AMP due to the power supply voltage fluctuation and the temperature fluctuation can be further suppressed as compared with the first and second reference examples .
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。図10は本発明の第2の実施の形態に係る振幅検出回路の構成を示す回路図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3cとから構成される。差分検出回路3cは、さらに差動増幅回路4と、レベルシフト回路5と、帰還回路6と、VT変動補償回路7cとから構成される。
[ Second Embodiment ]
Next, a second embodiment of the present invention will be described. FIG. 10 is a circuit diagram showing a configuration of an amplitude detection circuit according to the second embodiment of the present invention. The amplitude detection circuit according to the present embodiment includes a differential peak detection circuit 1, a differential center
本実施の形態は、第1の実施の形態におけるVT変動補償回路をトランジスタレベル回路で実現する際の別の構成例である。差動ピーク検出回路1と差動中心値検出回路2と差動増幅回路4とレベルシフト回路5と帰還回路6の構成は第1、第2の参考例で説明したとおりである。
This embodiment is another configuration example when the VT fluctuation compensation circuit in the first embodiment is realized by a transistor level circuit. The configurations of the differential peak detection circuit 1, the differential center
例として、振幅検出回路の出力AMPの電位が温度上昇に伴って上昇するケースを考える。仮定として、第1の実施の形態と同様に、トランジスタQ10〜Q12のベース−エミッタ間電圧が負の温度係数を有し、抵抗R15〜R19がこれよりも小さい温度係数を有する場合もしくは正の温度係数を有する場合を考える。温度が上昇すると、トランジスタQ13のベース−エミッタ間電圧が下がるので、トランジスタQ11のベースのバイアス電圧に対してトランジスタQ10のベースのバイアス電圧が上昇し、トランジスタQ11が差動増幅回路4の負荷抵抗R3から引き抜く電流量と比較して、トランジスタQ10がより多くの電流を差動増幅回路4の負荷抵抗R4から引き抜くことになる。その結果として、振幅検出回路の出力AMPの電位を下げるようにレベル補償が行われる。 As an example, let us consider a case where the potential of the output AMP of the amplitude detection circuit increases as the temperature increases. Assuming that the base-emitter voltages of the transistors Q10 to Q12 have a negative temperature coefficient and the resistors R15 to R19 have a temperature coefficient smaller than this as in the first embodiment, or a positive temperature. Consider the case with coefficients. When the temperature rises, the base-emitter voltage of the transistor Q13 decreases, so that the base bias voltage of the transistor Q10 rises with respect to the base bias voltage of the transistor Q11, and the transistor Q11 becomes a load resistor R3 of the differential amplifier circuit 4. As compared with the amount of current drawn from the transistor Q10, the transistor Q10 draws more current from the load resistor R4 of the differential amplifier circuit 4. As a result, level compensation is performed so as to lower the potential of the output AMP of the amplitude detection circuit.
第1の実施の形態では、電源電圧VCCと抵抗R18との間にレベルシフトトランジスタQ12を挿入していたのに対し、本実施の形態では、トランジスタQ11のベースと抵抗R17との間にレベルシフトトランジスタQ13を挿入している。第1の実施の形態とVT変動補償回路7cの構成は異なるが、トランジスタQ10のベース電圧とトランジスタQ11のベース電圧との差分に着目すると、電源電圧変動、温度変動による差分のレベル変動は、第1の実施の形態と同一方向になる。 In the first embodiment , the level shift transistor Q12 is inserted between the power supply voltage VCC and the resistor R18, whereas in this embodiment, the level shift is performed between the base of the transistor Q11 and the resistor R17. Transistor Q13 is inserted. Although the configuration of the first embodiment and the VT variation compensating circuit 7c different, focusing on the difference between the base voltage of the base voltage of the transistor Q11 of the transistors Q10, power supply voltage fluctuation, the level variation of the difference due to temperature variations, the The direction is the same as in the first embodiment .
したがって、本実施の形態では、第1の実施の形態と同様に、電源電圧変動、温度変動による振幅検出回路の出力AMPのレベル変動を積極的に補償することができるので、第1、第2の参考例と比較して、電源電圧変動、温度変動による出力AMPのレベル変動をより低く抑えることができる。 Accordingly, in the present embodiment, as in the first embodiment, the level variation of the output AMP of the amplitude detection circuit due to the power supply voltage variation and the temperature variation can be positively compensated . Compared with the reference example , the level fluctuation of the output AMP due to power supply voltage fluctuation and temperature fluctuation can be further suppressed.
[第3の実施の形態]
次に、本発明の第3の実施の形態について説明する。図11は本発明の第3の実施の形態に係る振幅検出回路の構成を示すブロック図である。本実施の形態の振幅検出回路は、差動ピーク検出回路1と、差動中心値検出回路2と、差分検出回路3dとから構成される。差分検出回路3dは、さらに差動増幅回路4dと、レベルシフト回路5と、帰還回路6と、VT変動補償回路7と、分圧回路8とから構成される。
[ Third Embodiment ]
Next, a third embodiment of the present invention will be described. FIG. 11 is a block diagram showing a configuration of an amplitude detection circuit according to the third embodiment of the present invention. The amplitude detection circuit of the present embodiment includes a differential peak detection circuit 1, a differential center
本実施の形態は、第1、第2の実施の形態のVT変動補償回路7,7cに対して、分圧回路8を付加することが異なる。
第1、第2の実施の形態のVT変動補償回路7,7cでは、差動増幅回路4の負荷抵抗R3,R4から引き抜く電流の値を変更しようとする場合、VT変動補償回路7,7c内の電流値を変更する必要があった。しかしながら、T変動補償回路7,7cを流れる電流の値を極端に小さく(例えば0.1mA以下)絞ると、本来のトランジスタの使用電流範囲から大きく逸脱するので、シミュレーション等による性能設計が難しくなるという課題がある。
This embodiment is different from the first and second embodiments in that a voltage dividing circuit 8 is added to the VT
In the VT
そこで、本実施の形態では、差動増幅回路4の負荷抵抗R3,R4の代わりに分圧回路8を設け、VT変動補償回路7,7cからの電流の引き抜きを分圧回路8の抵抗による分圧点から行うことにより、差動増幅回路4dの負荷抵抗(分圧回路8の抵抗)から引き抜く電流の値を、VT変動補償回路7,7c内の電流値と独立に調整できる構成としている。機能的には、第1の実施の形態で説明した加算機能について、差動増幅回路4dとVT変動補償回路7,7cの寄与の重み付けを可変にしていると言える。
Therefore, in the present embodiment, a voltage dividing circuit 8 is provided in place of the load resistors R3 and R4 of the differential amplifier circuit 4, and current drawing from the VT
図12に本実施の形態の振幅検出回路のトランジスタレベルの回路を示す。差動ピーク検出回路1と差動中心値検出回路2とレベルシフト回路5と帰還回路6の構成は第1、第2の参考例で説明したとおりである。また、VT変動補償回路7の構成は第1の実施の形態で説明したとおりである。差動増幅回路4dの構成は、第1の参考例の差動増幅回路4と同様であるが、負荷抵抗R3,R4の代わりに分圧回路8が使用されている点が異なる。
FIG. 12 shows a transistor level circuit of the amplitude detection circuit of this embodiment. The configurations of the differential peak detection circuit 1, the differential center
以上により、本実施の形態では、第1、第2の実施の形態と同様の特性を、設計性よく実現することができる。
なお、図12の例では、第1の実施の形態のVT変動補償回路7を用いているが、VT変動補償回路7の代わりに第2の実施の形態のVT変動補償回路7cを設けてもよいことは言うまでもない。
As described above, in this embodiment, the same characteristics as those in the first and second embodiments can be realized with good design.
In the example of FIG. 12, the VT
Claims (7)
前記差動信号の平均電圧を検出して出力する差動中心値検出回路と、
前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差分検出回路とを備え、
前記差分検出回路は、
前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力との差に比例する信号を出力する差動増幅回路と、
前記差動増幅回路の出力の電圧レベルをシフトさせて出力するレベルシフト回路とから構成され、
前記差動増幅回路と前記レベルシフト回路の各々の出力の温度依存性が逆特性であることを特徴とする振幅検出回路。 A differential peak detection circuit that holds and outputs the maximum voltage of the input differential signal; and
A differential center value detection circuit for detecting and outputting an average voltage of the differential signal;
A difference detection circuit that outputs a signal proportional to the difference between the output of the differential peak detection circuit and the output of the differential center value detection circuit;
The difference detection circuit includes:
A differential amplifier circuit that outputs a signal proportional to the difference between the output of the differential peak detection circuit and the output of the differential center value detection circuit;
A level shift circuit configured to shift and output the voltage level of the output of the differential amplifier circuit;
An amplitude detection circuit characterized in that the temperature dependence of the outputs of the differential amplifier circuit and the level shift circuit has opposite characteristics.
前記差動増幅回路は、
前記差動ピーク検出回路の出力と前記差動中心値検出回路の出力とを入力とする差動構成の第1のエミッタ接地トランジスタと、
第1の電源電圧と前記差動構成の第1のエミッタ接地トランジスタのコレクタとの間に設けられた2つの負荷抵抗と、
前記差動構成の第1のエミッタ接地トランジスタに電流を供給する電流源とを少なくとも備え、
前記レベルシフト回路は、
前記差動増幅回路の差動出力を入力とする差動構成のコレクタ接地トランジスタと、
この差動構成のコレクタ接地トランジスタのエミッタと第2の電源電圧との間に設けられた2つのエミッタ抵抗とを少なくとも備えることを特徴とする振幅検出回路。 The amplitude detection circuit according to claim 1,
The differential amplifier circuit is:
A first common-emitter transistor having a differential configuration that receives the output of the differential peak detection circuit and the output of the differential center value detection circuit;
Two load resistors provided between a first power supply voltage and a collector of the first common-emitter transistor of the differential configuration;
A current source for supplying a current to the first common-emitter transistor having the differential configuration;
The level shift circuit includes:
A differential collector grounded transistor having the differential output of the differential amplifier circuit as an input, and
An amplitude detection circuit comprising at least two emitter resistors provided between the emitter of the differential collector grounded transistor and the second power supply voltage.
さらに、前記レベルシフト回路の出力を前記差動増幅回路の入力に負の利得係数で帰還させる帰還回路を備えることを特徴とする振幅検出回路。 The amplitude detection circuit according to claim 1 or 2,
The amplitude detection circuit further comprises a feedback circuit that feeds back the output of the level shift circuit to the input of the differential amplifier circuit with a negative gain coefficient.
さらに、電源電圧変動、温度変動による振幅検出回路の出力のレベル変動を補償するように、前記差動増幅回路の負荷抵抗から電流を引き抜く補償回路を備えることを特徴とする振幅検出回路。 The amplitude detection circuit according to any one of claims 1 to 3,
The amplitude detection circuit further comprises a compensation circuit that draws a current from a load resistance of the differential amplifier circuit so as to compensate for a level fluctuation of the output of the amplitude detection circuit due to a power supply voltage fluctuation and a temperature fluctuation.
前記補償回路は、
コレクタが前記差動増幅回路の負荷抵抗に接続された差動構成の第2のエミッタ接地トランジスタと、
この差動構成の第2のエミッタ接地トランジスタに電流を供給する電流源と、
前記差動構成の第2のエミッタ接地トランジスタのうち一方のトランジスタのベースにバイアス電圧を与える第1のバイアス回路と、
前記差動構成の第2のエミッタ接地トランジスタのうち他方のトランジスタのベースにバイアス電圧を与える第2のバイアス回路とを少なくとも備え、
前記第1のバイアス回路が出力するバイアス電圧と前記第2のバイアス回路が出力するバイアス電圧の電源電圧依存性および温度依存性が異なることを特徴とする振幅検出回路。 The amplitude detection circuit according to claim 4.
The compensation circuit includes:
A differential second emitter-grounded transistor having a collector connected to a load resistor of the differential amplifier circuit;
A current source for supplying a current to the second emitter-grounded transistor of the differential configuration;
A first bias circuit that applies a bias voltage to the base of one of the differential-emitter-grounded second emitter transistors;
A second bias circuit that applies a bias voltage to the base of the other transistor of the differential grounded second emitter transistors,
An amplitude detection circuit, wherein the bias voltage output from the first bias circuit and the bias voltage output from the second bias circuit have different power supply voltage dependence and temperature dependence.
前記第1のバイアス回路と前記第2のバイアス回路のうち一方は、第1の電源電圧と前記第2のエミッタ接地トランジスタのベースとの間、前記第2のエミッタ接地トランジスタのベースと第2の電源電圧との間のどちらか一方にレベルシフトトランジスタまたはレベルシフトダイオードを備えることを特徴とする振幅検出回路。 The amplitude detection circuit according to claim 5.
One of the first bias circuit and the second bias circuit is between the first power supply voltage and the base of the second grounded emitter transistor, between the base of the second grounded emitter transistor and the second bias circuit. An amplitude detection circuit comprising a level shift transistor or a level shift diode at either side of a power supply voltage.
前記差動増幅回路の負荷抵抗の代わりに、前記負荷抵抗に印加される電圧を分圧する分圧回路を備え、
前記分圧回路は、2つの直列接続された抵抗からなり、
前記補償回路は、前記分圧回路の2つの抵抗の接続点から電流を引き抜くことを特徴とする振幅検出回路。 The amplitude detection circuit according to any one of claims 4 to 6,
In place of the load resistance of the differential amplifier circuit, a voltage dividing circuit that divides the voltage applied to the load resistance is provided,
The voltage divider circuit consists of two resistors connected in series,
The amplitude detection circuit, wherein the compensation circuit draws a current from a connection point of two resistors of the voltage dividing circuit.
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JP2014155142A true JP2014155142A (en) | 2014-08-25 |
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