JP2014155125A - Integrated circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent an inappropriate parameter value from being set in an internal circuit in a normal time, and to make the parameter value settable in the internal circuit in the case of analyzing a failure in an integrated circuit.SOLUTION: An integrated circuit 1 includes: an SSCG(Spread Spectrum Clock Generator) 12; one or more internal setting circuits 15 for respectively outputting a fixed parameter value to be set in the SSCG 12; an external setting circuit 16 for storing and outputting a parameter value to be supplied from the outside; a plurality of pins 21; and a selector 17 for selecting any of the outputs of the internal setting circuit 15 and the external setting circuit 16 in accordance with a control signal corresponding to the potential of the plurality of pins 21, and for setting the selected parameter value in the SSCG 12.

Description

本発明は、集積回路に関するものである。   The present invention relates to integrated circuits.

電子機器から放出される不要輻射を規制する規格がいくつか存在する。これらの規格を満たさない場合、人体にやさしくない製品として販売しにくくなる可能性がある。   There are several standards that regulate unwanted radiation emitted from electronic equipment. If these standards are not met, it may be difficult to sell as a product that is not friendly to the human body.

シールドのような方法で単純に外部への輻射エネルギーを抑制する方法は、外部への輻射の総エネルギーを抑制することができるので適切な対応と言える。しかしながら、コスト面から、スペクトラム拡散方式（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ）の発振回路を使用したほうがよい場合がある。スペクトラム拡散方式の発振回路を使用した場合、総エネルギーに大差はないが、特定の周波数に電力が集中しないことで規制に対して大きな余裕を持つことができる。   A method of simply suppressing the radiation energy to the outside by a method such as a shield can be said to be an appropriate response because the total energy of the radiation to the outside can be suppressed. However, there are cases where it is better to use a spread spectrum type oscillation circuit in terms of cost. When a spread spectrum oscillation circuit is used, there is no large difference in total energy, but there is a large margin for regulation by not concentrating power at a specific frequency.

このスペクトラム拡散技術が製品機能に与える影響を抑制するための多くの取り組みがされている（例えば特許文献１〜４参照）。   Many efforts have been made to suppress the influence of the spread spectrum technology on product functions (see, for example, Patent Documents 1 to 4).

特開２００９−０８１８４０号公報JP 2009-081840 A 特開２００２−１２４８６７号公報JP 2002-124867 A 特開２００１−２６８３２５号公報JP 2001-268325 A 特開２００１−０９４７３４号公報JP 2001-094734 A

上述の技術では、製品機能に影響を与える問題の解決に取り組んでいる。しかしながら、それ以外にも、製品機能に影響しないがコンプライアンス上問題のある故障や不具合を見逃さないようにすることも重要である。   The above-mentioned technology is working on solving problems affecting product functions. However, other than that, it is also important not to overlook failures and malfunctions that do not affect product functions but have compliance problems.

例えば、不要輻射のスペクトルによっては、製品の機能は正常であるが、上述の規格による規制値を超えてしまうことがある。   For example, depending on the spectrum of unwanted radiation, the function of the product is normal, but it may exceed the regulation value according to the above-mentioned standard.

そのような故障や不具合を軽減するために、電子機器の機構を単純にすれば、人為的な問題は解消されやすいが、ばらつきや製造不良の原因が掴みにくくなるという問題がある。   If the mechanism of the electronic device is simplified in order to reduce such failures and malfunctions, human problems can be easily solved, but there is a problem that it is difficult to grasp the causes of variations and manufacturing defects.

図２は、外部のＣＰＵ（Central Processing Unit）などにより、内部回路のパラメーター値を設定可能とした集積回路の構成例を示す回路図である。   FIG. 2 is a circuit diagram showing a configuration example of an integrated circuit in which parameter values of the internal circuit can be set by an external CPU (Central Processing Unit) or the like.

図３は、外部設定部で、内部回路のパラメーター値を選択可能とした集積回路の構成例を示す回路図である。   FIG. 3 is a circuit diagram showing a configuration example of an integrated circuit in which the parameter value of the internal circuit can be selected by the external setting unit.

集積回路１０１，２０１は、所定の機能を有する機能回路１１１，２１１を内蔵しており、さらに、機能回路１１１，２１１にクロックを供給するスペクトラム拡散クロックジェネレーター（ＳＳＣＧ）１１２，２１２を内蔵している。スペクトラム拡散クロックジェネレーター１１２，２１２は、外部から、単一周波数のクロックを供給され、ＰＬＬ（Phase Locked Loop）回路を有し、このＰＬＬ回路にセットされるパラメーター値に応じた特性のクロックを生成する。   The integrated circuits 101 and 201 include functional circuits 111 and 211 having predetermined functions, and further include spread spectrum clock generators (SSCGs) 112 and 212 that supply clocks to the functional circuits 111 and 211. . The spread spectrum clock generators 112 and 212 are supplied with a single frequency clock from the outside, have a PLL (Phase Locked Loop) circuit, and generate a clock having characteristics according to parameter values set in the PLL circuit. .

図２に示す集積回路１０１では、外部設定回路１１３が、外部のＣＰＵなどから外部設定信号で供給されるパラメーター値を内蔵レジスターに保存し、そのパラメーター値をＳＳＣＧ１１２にセットする。   In the integrated circuit 101 shown in FIG. 2, the external setting circuit 113 stores a parameter value supplied by an external setting signal from an external CPU or the like in an internal register, and sets the parameter value in the SSCG 112.

また、図３に示す集積回路２０１では、複数の内部設定回路２１４が、互いに異なる固定のパラメーター値を出力し、複数の内部設定回路２１４から出力されるパラメーター値のうち、セレクター２１５で選択されたものが、ＳＳＣＧ２１２にセットされる。外部設定部２０２によって、セレクター２１５に選択させたい内部設定回路２１４に応じて、各ピン２１６をプルダウンまたはプルアップするかが決定される。デコーダー２１７は、ピン２１６の電位をデコードし、セレクター２１５の制御信号を生成し、セレクター２１５に供給する。このように、図３に示す集積回路２０１では、予め決定されている複数のパラメーター値のうち、外部設定部２０２によって選択されたものがＳＳＣＧ２１２にセットされる。   In the integrated circuit 201 shown in FIG. 3, the plurality of internal setting circuits 214 output different fixed parameter values, and the parameter values output from the plurality of internal setting circuits 214 are selected by the selector 215. Is set in the SSCG 212. The external setting unit 202 determines whether to pull down or pull up each pin 216 according to the internal setting circuit 214 to be selected by the selector 215. The decoder 217 decodes the potential of the pin 216, generates a control signal for the selector 215, and supplies the control signal to the selector 215. As described above, in the integrated circuit 201 shown in FIG. 3, the parameter selected by the external setting unit 202 among the predetermined parameter values is set in the SSCG 212.

図２に示す集積回路２０１では、ＳＳＣＧ１１２のパラメーター値を任意に設定できるので、ＣＰＵにおけるソフトウェアの実装不具合などで、適切ではないパラメーター値がセットされた場合、それを発見することが難しく、そのような事態が稀に起きる場合には、さらに発見が難しくなる。   In the integrated circuit 201 shown in FIG. 2, the parameter value of the SSCG 112 can be arbitrarily set. Therefore, when an inappropriate parameter value is set due to software implementation failure in the CPU, it is difficult to find it. If something unusual happens, it ’s harder to find.

図３に示す集積回路１０１では、予めパラメーター値が決定されているため、適切ではないパラメーター値がセットされにくいが、例えば不良品においてＳＳＣＧの不具合が疑われる場合に、原因分析を行なうためにＳＳＣＧのパラメーター値を変えて、不具合部分を特定することができない。   In the integrated circuit 101 shown in FIG. 3, since parameter values are determined in advance, it is difficult to set inappropriate parameter values. However, for example, when a defective product is suspected to be defective, the SSCG is used to analyze the cause. It is not possible to identify the defective part by changing the parameter value.

このように、集積回路内の回路のパラメーター値（上述の例では、スペクトラム拡散クロックジェネレーターのパラメーター値）を図２に示すように外部から設定可能とした場合でも、図３に示すように複数の固定値から選択するようにした場合でも、上述のような問題が生じる。   Thus, even when the parameter value of the circuit in the integrated circuit (in the above example, the parameter value of the spread spectrum clock generator) can be set from the outside as shown in FIG. 2, a plurality of parameters as shown in FIG. Even when a fixed value is selected, the above-described problem occurs.

本発明は、上記の問題に鑑みてなされたものであり、通常時には、適切ではないパラメーター値が内部回路に設定されないようにしつつ、不具合解析時には、外部からパラメーター値を内部回路に設定可能とした集積回路を得ることを目的とする。   The present invention has been made in view of the above problems, and in the normal time, parameter values that are not appropriate are not set in the internal circuit, while parameter values can be set in the internal circuit from the outside during failure analysis. The object is to obtain an integrated circuit.

本発明に係る集積回路は、内部回路と、前記内部回路にセットされる固定のパラメーター値をそれぞれ出力する１または複数の内部設定回路と、外部から供給されるパラメーター値を保持し出力する外部設定回路と、複数のピンと、前記複数のピンの電位に応じた制御信号に従って前記内部設定回路および前記外部設定回路の出力のいずれかを選択し、選択したパラメーター値を前記内部回路にセットするセレクターとを備える。   An integrated circuit according to the present invention includes an internal circuit, one or a plurality of internal setting circuits that output fixed parameter values set in the internal circuit, and an external setting that holds and outputs parameter values supplied from the outside. A circuit, a plurality of pins, and a selector that selects one of the outputs of the internal setting circuit and the external setting circuit according to a control signal corresponding to the potentials of the plurality of pins, and sets the selected parameter value in the internal circuit; Is provided.

本発明によれば、通常時には、適切ではないパラメーター値が内部回路に設定されないようにしつつ、不具合解析時には、外部からパラメーター値を内部回路に設定可能とした集積回路を得ることができる。   According to the present invention, it is possible to obtain an integrated circuit in which parameter values that are not appropriate can be set in the internal circuit in a normal state while parameter values can be set in the internal circuit from the outside during failure analysis.

図１は、本発明の実施の形態に係る集積回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an integrated circuit according to an embodiment of the present invention. 図２は、外部のＣＰＵなどにより、内部回路のパラメーター値を設定可能とした集積回路の構成例を示す回路図である。FIG. 2 is a circuit diagram showing a configuration example of an integrated circuit in which parameter values of the internal circuit can be set by an external CPU or the like. 図３は、外部設定部で、内部回路のパラメーター値を選択可能とした集積回路の構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of an integrated circuit in which the parameter value of the internal circuit can be selected by the external setting unit.

以下、図に基づいて本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態に係る集積回路の構成を示す回路図である。   FIG. 1 is a circuit diagram showing a configuration of an integrated circuit according to an embodiment of the present invention.

図１に示す集積回路１は、所定の機能を有する機能回路１１と、機能回路１にクロックを供給するスペクトル拡散クロックジェネレーター（ＳＳＣＧ）１２と、外部から入力ピン１３に供給されるクロック（単一周波数のクロック）をＳＳＣＧ１２に供給する入力バッファー１４とを有する。ＳＳＣＧ１２は、ＰＬＬ回路を内蔵しており、セットされたパラメーター値に応じた特性でスペクトル拡散されたクロック信号を生成する。   An integrated circuit 1 shown in FIG. 1 includes a functional circuit 11 having a predetermined function, a spread spectrum clock generator (SSCG) 12 that supplies a clock to the functional circuit 1, and a clock (single unit) that is supplied to an input pin 13 from the outside. And an input buffer 14 for supplying a frequency clock) to the SSCG 12. The SSCG 12 incorporates a PLL circuit and generates a clock signal that has been subjected to spectrum spread with characteristics corresponding to the set parameter value.

また、集積回路１は、１または複数の内部設定回路１５と、外部設定回路１６と、セレクター１７とを有する。   Further, the integrated circuit 1 includes one or a plurality of internal setting circuits 15, an external setting circuit 16, and a selector 17.

１または複数の内部設定回路１５は、ＳＳＣＧ１２にセットされる固定のパラメーター値(拡散幅、拡散周波数など）をそれぞれ出力する。各内部設定回路１５は、１または複数のパラメーター値のセットを出力する。   One or a plurality of internal setting circuits 15 each output a fixed parameter value (spreading width, spreading frequency, etc.) set in the SSCG 12. Each internal setting circuit 15 outputs a set of one or more parameter values.

外部設定回路１７は、外部（ＣＰＵなど）から入力ピン１８に供給されるパラメーター値を保持し出力する。   The external setting circuit 17 holds and outputs a parameter value supplied from the outside (CPU or the like) to the input pin 18.

セレクター１８は、１または複数の内部設定回路１５および外部設定回路１６の出力のいずれかを選択し、選択したパラメーター値をＳＳＣＧ１２にセットする。   The selector 18 selects one of the outputs of the one or more internal setting circuits 15 and the external setting circuit 16 and sets the selected parameter value in the SSCG 12.

さらに、集積回路１では、出力バッファー１９および入力バッファー２０が、複数の入出力ピン２１のそれぞれに接続されている。   Further, in the integrated circuit 1, the output buffer 19 and the input buffer 20 are connected to each of the plurality of input / output pins 21.

外部から入力ピン２２に供給されるＲＥＳＥＴＮ信号が入力バッファー２３を介して出力バッファー１９の出力イネーブルおよびラッチ回路２４のゲートに供給される。   A RESETN signal supplied from the outside to the input pin 22 is supplied to the output enable of the output buffer 19 and the gate of the latch circuit 24 via the input buffer 23.

ＲＥＳＥＴＮ信号が所定のレベルであるとき、出力バッファー１９は、機能回路１１の出力を入出力ピン２１に印加する。つまり、このとき、入出力ピン２１は、出力ピンとして機能する。   When the RESETN signal is at a predetermined level, the output buffer 19 applies the output of the functional circuit 11 to the input / output pin 21. That is, at this time, the input / output pin 21 functions as an output pin.

ＲＥＳＥＴＮ信号が別の所定のレベルであるとき、出力バッファー１９は、機能回路１１の出力を入出力ピン２１に印加せず、入力バッファー２０が、入出力ピン２１の電位をラッチ回路２４に出力する。つまり、このとき、入出力ピン２１は、入力ピンとして機能する。   When the RESETN signal is at another predetermined level, the output buffer 19 does not apply the output of the functional circuit 11 to the input / output pin 21, and the input buffer 20 outputs the potential of the input / output pin 21 to the latch circuit 24. . That is, at this time, the input / output pin 21 functions as an input pin.

ラッチ回路２４は、ＲＥＳＥＴＮ信号のレベル変化に基づいて、出力バッファー１９が機能回路１１の出力を入出力ピン２１に印加する直前の、入力バッファー２０の出力（つまり、入出力ピン２１の電位）をラッチし、デコーダー２５に出力する。   Based on the level change of the RESETN signal, the latch circuit 24 outputs the output of the input buffer 20 (that is, the potential of the input / output pin 21) immediately before the output buffer 19 applies the output of the functional circuit 11 to the input / output pin 21. Latch and output to the decoder 25.

デコーダー２５は、複数の入出力ピン２１の電位を、内部設定回路１５または外部設定回路１６の識別値にデコードし、その識別値を制御信号としてセレクター１７に供給する。セレクター１７は、その識別値により指定された内部設定回路１５または外部設定回路１６の出力を選択する。   The decoder 25 decodes the potentials of the plurality of input / output pins 21 into the identification value of the internal setting circuit 15 or the external setting circuit 16, and supplies the identification value to the selector 17 as a control signal. The selector 17 selects the output of the internal setting circuit 15 or the external setting circuit 16 specified by the identification value.

この実施の形態では、デコーダー２５は、入出力ピン２１が出力に使用されていないときの電位をラッチ回路２４から取得し、その電位に応じた制御信号を生成する。   In this embodiment, the decoder 25 acquires a potential when the input / output pin 21 is not used for output from the latch circuit 24 and generates a control signal corresponding to the potential.

また、セレクター１７の出力側が出力バッファー２６を介して出力ピン２７に接続されており、セレクター１７からＳＳＣＧ１２へセットされるパラメーター値が、出力ピンから設定モニター信号として出力される。したがって、図示せぬＣＰＵなどでこの設定モニター信号を読み取ることで、実際にＳＳＣＧ１２に設定されたパラメーター値を特定することができ、不具合の特定などに役立つ。   The output side of the selector 17 is connected to the output pin 27 via the output buffer 26, and the parameter value set from the selector 17 to the SSCG 12 is output from the output pin as a setting monitor signal. Therefore, the parameter value actually set in the SSCG 12 can be specified by reading this setting monitor signal with a CPU (not shown) or the like, which is useful for specifying a defect.

次に、上記集積回路１の動作について説明する。   Next, the operation of the integrated circuit 1 will be described.

この集積回路１は、ＩＣチップとなっており、上述のピン１３，１８，２１，２３，２７が回路基板に接続されている。そして、通常時では、その回路基板上において、外部設定部２としてプルダウン抵抗またはプルアップ抵抗を入出力ピン２１に接続することで、内部設定回路１５を選択可能となっている。   The integrated circuit 1 is an IC chip, and the pins 13, 18, 21, 23, and 27 are connected to a circuit board. In a normal state, the internal setting circuit 15 can be selected by connecting a pull-down resistor or a pull-up resistor as the external setting unit 2 to the input / output pin 21 on the circuit board.

この状態で、ＲＥＳＥＴＮ信号によって、機能回路１１から入出力ピン２１への出力を遮断し、外部設定部２により設定された入出力ピン２１の電位をラッチ回路２４にラッチさせ、デコーダー２５に出力させる。これにより、所望の内部設定回路１５が選択され、その出力がＳＳＣＧ１２にセットされる。その後、ＲＥＳＥＴＮ信号のレベルを変更することで、入出力ピン２１は、出力ピンとして機能する。   In this state, the output from the functional circuit 11 to the input / output pin 21 is blocked by the RESETN signal, the potential of the input / output pin 21 set by the external setting unit 2 is latched in the latch circuit 24 and output to the decoder 25. . As a result, a desired internal setting circuit 15 is selected and its output is set in the SSCG 12. Thereafter, by changing the level of the RESETN signal, the input / output pin 21 functions as an output pin.

したがって、この状態では、外部設定信号によって外部設定回路１６にパラメーター値を供給しても、そのパラメーター値がセレクター１７によってＳＳＣＧ１２にセットされることはない。   Therefore, in this state, even if a parameter value is supplied to the external setting circuit 16 by the external setting signal, the parameter value is not set in the SSCG 12 by the selector 17.

他方、不具合解析時には、回路基板上の外部設定部２におけるプルダウン抵抗またはプルアップ抵抗の構成を変更して、セレクター１７で外部設定回路１６の出力が選択されるようにし、ＲＥＳＥＴＮ信号によって、機能回路１１から入出力ピン２１への出力を遮断し、外部設定部２により設定された入出力ピン２１の電位をラッチ回路２４にラッチさせ、デコーダー２５に出力させる。   On the other hand, at the time of failure analysis, the configuration of the pull-down resistor or pull-up resistor in the external setting unit 2 on the circuit board is changed so that the output of the external setting circuit 16 is selected by the selector 17, and the functional circuit is selected by the RESETN signal. 11, the output to the input / output pin 21 is cut off, and the potential of the input / output pin 21 set by the external setting unit 2 is latched in the latch circuit 24 and output to the decoder 25.

このように、回路基板上のプルダウン抵抗またはプルアップ抵抗の構成を物理的に変更した上で所定レベルのＲＥＳＥＴＮ信号を供給することで、外部から外部設定回路１６に供給したパラメーター値が、セレクター１７によってＳＳＣＧ１２にセットされる。   In this way, by physically changing the configuration of the pull-down resistor or pull-up resistor on the circuit board and supplying the RESETN signal at a predetermined level, the parameter value supplied from the outside to the external setting circuit 16 is changed to the selector 17. To set SSCG12.

また、セレクター１７によってＳＳＣＧ１２にセットされたパラメーター値を、設定モニター信号によって外部のＣＰＵなどで監視することで、何らかの不具合で、意図したパラメーター値がＳＳＣＧ１２へセットされていないことを発見することが可能となる。   In addition, by monitoring the parameter value set in the SSCG 12 by the selector 17 with an external CPU or the like by a setting monitor signal, it is possible to discover that the intended parameter value is not set in the SSCG 12 due to some trouble. It becomes.

したがって、通常時には、外部設定信号によるパラメーター値をＳＳＣＧ１２にセットすることは不可能であり、一方、不具合解析時には、ＳＳＣＧ１２のパラメーター値を任意にセットできるため、集積回路１の動作を検証しやすくなり、不具合の解消をしやすくなる。   Therefore, it is impossible to set the parameter value based on the external setting signal in the SSCG 12 in the normal state. On the other hand, the parameter value of the SSCG 12 can be arbitrarily set in the failure analysis, so that the operation of the integrated circuit 1 can be easily verified. , It will be easier to solve the problem.

以上のように、上記実施の形態によれば、集積回路１において、通常時には、外部からの適切ではないパラメーター値がＳＳＣＧ１２に設定されないようにしつつ、不具合解析時には、外部からパラメーター値をＳＳＣＧ１２に設定可能である。   As described above, according to the embodiment described above, in the integrated circuit 1, parameter values that are not appropriate from the outside are not set in the SSCG 12 in the normal state, and parameter values are set in the SSCG 12 from the outside during failure analysis. Is possible.

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。   The above-described embodiments are preferred examples of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. is there.

例えば、上記実施の形態では、集積回路１のＳＳＣＧ１２にパラメーター値をセットしているが、ＳＳＣＧ１２とは異なる種類の内部回路にパラメーター値をセットする場合にも、上述の構成を適用することができる。   For example, in the above embodiment, the parameter value is set in the SSCG 12 of the integrated circuit 1, but the above-described configuration can also be applied when setting the parameter value in an internal circuit of a different type from the SSCG 12. .

本発明は、例えば、ＳＳＣＧを内蔵する集積回路に適用可能である。   The present invention can be applied to, for example, an integrated circuit incorporating an SSCG.

１ 集積回路
１２ ＳＳＣＧ（内部回路の一例）
１５ 内部設定回路
１６ 外部設定回路
１７ セレクター
２１ 入出力ピン（複数のピンの一例）
２５ デコーダー
２７ 出力ピン 1 Integrated circuit 12 SSCG (an example of an internal circuit)
15 Internal Setting Circuit 16 External Setting Circuit 17 Selector 21 Input / Output Pin (Example of Multiple Pins)
25 Decoder 27 Output pin

Claims (6)

内部回路と、
前記内部回路にセットされる固定のパラメーター値をそれぞれ出力する１または複数の内部設定回路と、
外部から供給されるパラメーター値を保持し出力する外部設定回路と、
複数のピンと、
前記複数のピンの電位に応じた制御信号に従って前記内部設定回路および前記外部設定回路の出力のいずれかを選択し、選択したパラメーター値を前記内部回路にセットするセレクターと、
を備えることを特徴とする集積回路。 Internal circuitry,
One or a plurality of internal setting circuits that respectively output fixed parameter values set in the internal circuit;
An external setting circuit that holds and outputs parameter values supplied from outside,
Multiple pins,
A selector that selects one of the outputs of the internal setting circuit and the external setting circuit according to a control signal corresponding to the potentials of the plurality of pins, and sets the selected parameter value in the internal circuit;
An integrated circuit comprising: 前記複数のピンの電位を、前記内部設定回路または前記外部設定回路の識別値にデコードし、その識別値を前記制御信号として前記セレクターに供給するデコーダーをさらに備え、
前記セレクターは、その識別値により指定された前記内部設定回路または前記外部設定回路の出力を選択すること、
を特徴とする請求項１記載の集積回路。 A decoder that decodes the potentials of the plurality of pins into identification values of the internal setting circuit or the external setting circuit, and supplies the identification values to the selector as the control signal;
The selector selects the output of the internal setting circuit or the external setting circuit designated by the identification value;
The integrated circuit according to claim 1. 前記ピンは、入出力ピンであって、
前記デコーダーは、前記ピンが出力に使用されていないときの電位を取得し、その電位に応じた前記制御信号を生成すること、
を特徴とする請求項１または請求項２記載の集積回路。 The pin is an input / output pin,
The decoder acquires a potential when the pin is not used for output, and generates the control signal according to the potential;
The integrated circuit according to claim 1, wherein: 前記セレクターから前記内部回路へセットされる前記パラメーター値を出力する出力ピンをさらに備えることを特徴とする請求項１から請求項３のうちのいずれか１項記載の集積回路。   4. The integrated circuit according to claim 1, further comprising an output pin that outputs the parameter value set from the selector to the internal circuit. 5. 前記複数のピンは、回路基板に接続され、
前記複数のピンの電位は、前記回路基板に設けられたプルアップ抵抗またはプルダウン抵抗で設定されること、
を特徴とする請求項１から請求項４のうちのいずれか１項記載の集積回路。 The plurality of pins are connected to a circuit board,
The potentials of the plurality of pins are set by pull-up resistors or pull-down resistors provided on the circuit board;
The integrated circuit according to any one of claims 1 to 4, wherein: 前記内部回路は、スペクトル拡散クロックジェネレーターであることを特徴とする請求項１から請求項５のうちのいずれか１項記載の集積回路。   The integrated circuit according to claim 1, wherein the internal circuit is a spread spectrum clock generator.
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