JP2014135435A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】自己組織化を用いてアスペクト比の高いパターンを形成する。
【解決手段】本実施形態によれば、半導体装置の製造方法は、半導体基板上にシリコン膜を形成し、前記シリコン膜上にシリコン酸化膜又はシリコン窒化膜を有する絶縁膜を形成し、前記絶縁膜上に凹凸を有する物理ガイドを形成し、前記物理ガイドの凹部に、第１ポリマー及び第２ポリマーを含む自己組織化材料層を形成し、前記自己組織化材料層を、前記第１ポリマーを含む第１領域と前記第２ポリマーを含む第２領域とに相分離し、前記第２領域を除去し、前記物理ガイド及び前記第１領域をマスクに用いて前記絶縁膜を加工し、前記絶縁膜に前記第２領域に対応したパターンを転写する。そして、前記パターンが転写された前記絶縁膜、前記物理ガイド、及び前記第１領域をマスクに用いて前記シリコン膜を加工する。
【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体素子の製造工程中のリソグラフィ技術として、ＡｒＦ液浸露光によるダブルパターニング技術、ＥＵＶリソグラフィ、ナノインプリント等が知られている。従来のリソグラフィ技術は、パターンの微細化に伴い、コストの増加、位置合わせ精度の低下、スループットの低下など、様々な問題を含んでいた。
このような状況下で、リソグラフィ技術への自己組織化（DSA: Directed Self-assembly）現象の適用が期待されている。自己組織化相は、エネルギー安定という自発的な挙動によって発生することから、寸法精度の高いパターンを形成できる。特に、高分子ブロック共重合体のミクロ相分離を利用する技術は、簡便な塗布とアニールプロセスで、数〜数百ｎｍの種々の形状の周期構造を形成できる。高分子ブロック共重合体のブロックの組成比によって球状、柱状、層状等にミクロドメインの構造を変え、分子量によってサイズを変えることにより、様々な寸法のホール、ピラー、ラインパターンを形成することができる。
しかし、従来の自己組織化を用いたパターン形成方法は、アスペクト比の高いパターンを形成し難く、多層積層された膜の一括加工に利用することが困難であった。
特開２０１２−６４７８３号公報
本発明は、自己組織化を用いてアスペクト比の高いパターンを形成することの可能な半導体装置の製造方法を提供することを目的とする。
本実施形態によれば、半導体装置の製造方法は、 半導体基板上にシリコン膜を形成し、前記シリコン膜上にシリコン酸化膜又はシリコン窒化膜を有する絶縁膜を形成し、前記絶縁膜上に凹凸を有する物理ガイドを形成し、前記物理ガイドの凹部に、第１ポリマー及び第２ポリマーを含む自己組織化材料層を形成し、前記自己組織化材料層を、前記第１ポリマーを含む第１領域と前記第２ポリマーを含む第２領域とに相分離し、前記第２領域を除去し、前記物理ガイド及び前記第１領域をマスクに用いて前記絶縁膜を加工し、前記絶縁膜に前記第２領域に対応したパターンを転写する。そして、前記パターンが転写された前記絶縁膜、前記物理ガイド、及び前記第１領域をマスクに用いて前記シリコン膜を加工する。
本実施形態による半導体装置の製造方法を説明する工程断面図である。 図１に続く工程断面図である。 図２に続く工程断面図である。 図３に続く工程断面図である。 図４に続く工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 比較例による半導体装置の製造方法を説明する工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 図１１に続く工程断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１〜図８は本実施形態による半導体装置の製造方法を説明する工程断面図である。なお、下記の実施形態では、交互に積層した電極層と層間絶縁膜、及びそれらを貫通する円柱電極を有するＢｉＣＳ（Bit Cost Scalable）構造メモリを作製する。
まず、図１に示すように、シリコン基板１００上にＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４を交互に積層する。例えば、ＴＥＯＳ膜１０２の膜厚は３５ｎｍであり、チャンバ内で、プラズマＣＶＤ（化学気相成長）により形成する。また、例えばアモルファスシリコン膜１０４の膜厚は５０ｎｍであり、プラズマＣＶＤにより形成する。また、例えばＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４は交互に２４層積層される。
次に、積層されたＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４の上に、有機膜１０６を形成する。例えば、有機膜１０６の膜厚は１μｍであり、ＣＶＤにより形成する。この有機膜１０６は、後の工程で、積層されたＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４を加工する際のマスクとして用いられるものであり、十分大きな膜厚（例えば５００ｎｍ以上）を有していることが好ましい。有機膜１０６には例えば炭素膜を用いることができる。
次に、有機膜１０６上に、例えばＣＶＤにより膜厚６０ｎｍのシリコン膜１０８を形成する。シリコン膜１０８は、後の工程で、厚い有機膜１０６を加工する際のマスクとして用いられるため、十分大きな膜厚（例えば５０ｎｍ以上）を有していることが好ましい。
その後、シリコン膜１０８が形成されたシリコン基板１００をチャンバから搬出し、大気に曝すと、シリコン膜１０８の表面部に、膜厚１〜２ｎｍ程度の自然酸化膜１１０が形成される。
続いて、自然酸化膜１１０上に有機膜１１２を形成する。例えば、自然酸化膜１１０上にＳＯＣ（Spin-On Carbon）を塗布してベーク処理を行い、膜厚１００ｎｍのＳＯＣ膜からなる有機膜１１２を形成する。
次に、有機膜１１２上にＳＯＧ（Spin-On Glass）を塗布してベーク処理を行い、膜厚３０ｎｍのＳＯＧ膜１１４を形成する。
次に、ＳＯＧ膜１１４上にレジスト１１６を塗布し、ＡｒＦエキシマーレーザにより露光・現像して、所望のホールパターン１１８を形成する。ホールパターン１１８の平面形状は、後の工程で形成されるブロックコポリマーのミクロ相分離に対応したものであり、矩形や円形、楕円等である。本実施形態では、平面形状が楕円のホールパターン１１８を形成する。
次に、図２に示すように、レジスト１１６をマスクにＲＩＥ（反応性イオンエッチング）を行い、ホールパターン１１８をＳＯＧ膜１１４に転写する。さらに、ホールパターン１１８が転写されたＳＯＧ膜１１４をマスクにＲＩＥを行い、ホールパターン１１８を有機膜１１２に転写する。これにより、有機膜１１２及びＳＯＧ膜１１４を有する物理ガイドが形成される。
続いて、ブロックコポリマー（ＤＳＡ材料）を塗布する。例えば、ポリスチレン（ＰＳ）とポリメチルメタクリレート（ＰＭＭＡ）のブロック共重合体（ＰＳ−ｂ−ＰＭＭＡ）を２．０ｗｔ％の濃度で含有するポリエチレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）溶液を回転数１５００ｒｐｍで回転塗布する。
塗布されたブロックコポリマーは、物理ガイドの凹部（ホールパターン１１８）内に流れ込み、ブロックコポリマー層が形成される。そして、シリコン基板１００をホットプレート（図示せず）上において１１０℃で９０秒間加熱し、さらに窒素雰囲気において２２０℃で３分間加熱する。これにより、ブロックコポリマー層は相分離し、ＰＭＭＡを含むシリンダー状の第１ポリマー部１２０Ａと、ＰＳを含み第１ポリマー部１２０Ａを囲むように設けられた第２ポリマー部１２０Ｂとを有するミクロ相分離パターン１２０を形成する。シリンダー状の第１ポリマー部１２０Ａの側面及び底面は第２ポリマー部１２０Ｂに囲まれている。
次に、図３に示すように、ウェット現像処理によりミクロ相分離パターン１２０における第１ポリマー部１２０Ａを選択的に除去する。さらに、ＲＩＥによるエッチバックを行い、第１ポリマー部１２０Ａの下方に位置していた第２ポリマー部１２０Ｂを除去し、自然酸化膜１１０の上面を露出させる。このエッチバック後、残存する第２ポリマー部１２０Ｂの膜厚は例えば４０ｎｍ程度になる。
次に、図４に示すように、物理ガイド及び第２ポリマー部１２０Ｂをマスクに自然酸化膜１１０をＲＩＥにより加工する。このとき、第２ポリマー部１２０Ｂの膜厚は例えば３０ｎｍ程度に減少する。自然酸化膜１１０の加工には、誘導結合プラズマを用いるＲＩＥ装置を使用することが好ましく、例えば、ＣＦ４などのフルオロカーボンを主とするガスを用いる。
次に、図５、図６に示すように、物理ガイド、第２ポリマー部１２０Ｂ、及び自然酸化膜１１０をマスクにシリコン膜１０８をＲＩＥにより加工する。このとき、シリコン酸化膜に対して選択比が高くなる条件でＲＩＥを行う。例えば、誘導結合プラズマを用いるＲＩＥ装置が使用され、ＨＢｒとＨＢｒの１０ｖｏｌ％以下のＯ２を混合したガスを使用し、圧力を１５ｍＴ以下、イオンエネルギーを３００ｅＶ以下にする。
図５に示すように、第２ポリマー部１２０Ｂはシリコン膜１０８を２０〜３０ｎｍ程度加工すると肩落ちが大きくなり、マスクとして有効ではなくなるが、シリコン膜１０８の選択比が高い条件で加工を行っているため、図６に示すように、自然酸化膜１１０がマスクとして機能し、シリコン膜１０８に形成されるホールパターン１２２の寸法が拡大することを防止できる。ホールパターン１２２の寸法は第１ポリマー部１２０Ａの寸法と同程度である。
次に、図７に示すように、パターニングされたシリコン膜１０８をマスクとしてＲＩＥにより有機膜１０６を加工する。
次に、図８に示すように、パターニングされた有機膜１０６をマスクとして、交互に積層されたＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４からなる積層膜を加工する。積層膜の加工後、残存した有機膜１０６は灰化（アッシング）により除去される。
このようにして、積層膜にメモリホール１２４を形成することができる。
その後、メモリホール１２４の側壁にＯＮＯ膜を形成し、中心部にアモルファスシリコンを埋め込むことで、ＢｉＣＳ構造のメモリセルを作製することができる。
このように、本実施形態では、ミクロ相分離パターン１２０とシリコン膜１０８との間に自然酸化膜１１０を設け、第１ポリマー部１２０Ａのパターン形状を自然酸化膜１１０に転写している。そのため、第２ポリマー部１２０Ｂがシリコン膜１０８加工のマスクとして有効でなくなった後、自然酸化膜１１０がシリコン膜１０８加工のマスクとして機能し、シリコン膜１０８に形成されるホールパターン１２２の寸法が拡大することを防止して、アスペクト比の高いホールパターン１２２を形成できる。
ホールパターン１２２は有機膜１０６に転写され（図７参照）、その後、ＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４の積層膜に転写される（図８参照）。そのため、ＴＥＯＳ膜１０２及びアモルファスシリコン膜１０４の積層膜には、第１ポリマー部１２０Ａと同程度の寸法を有する微細なメモリホール１２４を形成することができる。
（比較例）比較例による半導体装置の製造方法を図９〜図１２を用いて説明する。
図９に示すように、シリコン基板２００上にＴＥＯＳ膜２０２及びアモルファスシリコン膜２０４を交互に２４層積層する。次に、積層されたＴＥＯＳ膜２０２及びアモルファスシリコン膜２０４の上に、有機膜２０６及びシリコン酸化膜２１０を形成する。
続いて、シリコン酸化膜２１０上にＳＯＣを塗布してベーク処理を行い、有機膜２１２を形成する。次に、有機膜２１２上にＳＯＧを塗布してベーク処理を行い、ＳＯＧ膜２１４を形成する。ＴＥＯＳ膜２０２、アモルファスシリコン膜２０４、有機膜２０６、有機膜２１２、ＳＯＧ膜２１４の形成方法は上記実施形態と同様である。また、例えば、シリコン酸化膜２１０はＣＶＤにより形成され、膜厚は６０ｎｍ程度である。
次に、ＳＯＧ膜２１４上にレジスト２１６を塗布し、リソグラフィ処理により平面形状が楕円のホールパターン２１８を形成する。
次に、図１０に示すように、レジスト２１６をマスクにＲＩＥを行い、ホールパターン２１８をＳＯＧ膜２１４に転写する。さらに、ホールパターン２１８が転写されたＳＯＧ膜２１４をマスクにＲＩＥを行い、ホールパターン２１８を有機膜２１２に転写する。これにより、有機膜２１２及びＳＯＧ膜２１４を有する物理ガイドが形成される。
続いて、ＰＳとＰＭＭＡのブロック共重合体を含むブロックコポリマーを２．０ｗｔ％の濃度で含有するＰＧＭＥＡ溶液を回転数１５００ｒｐｍで回転塗布する。
塗布されたブロックコポリマーは、物理ガイドの凹部（ホールパターン２１８）内に流れ込み、ブロックコポリマー層が形成される。そして、シリコン基板２００を加熱し、ＰＭＭＡを含むシリンダー状の第１ポリマー部２２０Ａと、ＰＳを含み第１ポリマー部２２０Ａを囲むように設けられた第２ポリマー部２２０Ｂとを有するミクロ相分離パターン２２０を形成する。シリンダー状の第１ポリマー部２２０Ａの側面及び底面は第２ポリマー部２２０Ｂに囲まれている。
次に、図１１に示すように、ウェット現像処理によりミクロ相分離パターン２２０における第１ポリマー部２２０Ａを選択的に除去する。さらに、ＲＩＥによるエッチバックを行い、第１ポリマー部２２０Ａの下方に位置していた第２ポリマー部２２０Ｂを除去し、シリコン酸化膜２１０の上面を露出させる。このエッチバック後、残存する第２ポリマー部２２０Ｂの膜厚は例えば４０ｎｍ程度になる。
次に、図１２に示すように、物理ガイド及び第２ポリマー部２２０Ｂをマスクにシリコン酸化膜２１０をＲＩＥにより加工する。シリコン酸化膜２１０は、有機膜２０６を加工する際のマスクとなるため、膜厚が大きい。そのため、第２ポリマー部２２０Ｂは、シリコン酸化膜２１０の加工途中でマスクとして有効ではなくなり、シリコン酸化膜２１０に形成されるホールパターン２２２の寸法が拡大する。ホールパターン２２２の寸法Ｄ２は、第１ポリマー部２２０Ａの寸法Ｄ１（図１０、図１１参照）よりも大きい。
比較例による方法では、寸法が拡大したホールパターン２２２の形状が、有機膜２０６に転写されるため、ＴＥＯＳ膜２０２及びアモルファスシリコン膜２０４の積層膜には、微細なメモリホールを形成できない。
これに対し、上記実施形態では、ミクロ相分離パターン１２０とシリコン膜１０８との間に自然酸化膜１１０を設け、第２ポリマー部１２０Ｂがシリコン膜１０８加工のマスクとして有効でなくなった後、自然酸化膜１１０がシリコン膜１０８加工のマスクとして機能する。そのため、膜厚の大きいシリコン膜１０８に形成されるホールパターン１２２の寸法が拡大することを防止して、アスペクト比の高いホールパターン１２２を形成できる。また、自然酸化膜１１０は、シリコン膜１０８が形成された基板１００をチャンバから搬出し、大気に曝すことで形成されるため、工程数や製造コストの増加を抑制できる。
上記実施形態では、ＴＥＯＳ膜及びアモルファスシリコン膜の積層膜にホールを形成する例について説明をしたが、金属膜とシリコン酸化膜の積層膜、シリコンの積層膜、膜厚の大きい単層のシリコン酸化膜などに高アスペクトのホールを形成する場合にも適用することができる。
また、上記実施形態では、シリコン膜１０８を大気に曝して、シリコン膜１０８の表面部に自然酸化膜１１０を形成する例について説明したが、シリコン膜１０８の形成後、熱酸化によりシリコン膜１０８表面に膜厚１０ｎｍ程度のシリコン酸化膜を形成してもよい。これにより、加工できるシリコン膜１０８の膜厚が大きくなり、よりアスペクト比の高い構造を加工することができる。あるいはまた、シリコン膜１０８上に熱窒化によりシリコン窒化膜を形成し、シリコン膜１０８加工のマスクに用いてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００ 基板
１０２ ＴＥＯＳ膜
１０４ アモルファスシリコン膜
１０６ 有機膜
１０８ シリコン膜
１１０ 自然酸化膜
１１２ 有機膜
１１４ ＳＯＧ膜
１１６ レジスト
１２０ ミクロ相分離パターン

Claims (5)

  1. 半導体基板上に複数の第１膜及び第２膜が交互に積層された積層膜を形成し、
    前記積層膜上に有機膜を形成し、
    チャンバ内で前記有機膜上にシリコン膜を形成し、
    前記チャンバから前記半導体基板を搬出し、前記シリコン膜を大気に曝して前記シリコン膜上にシリコン酸化膜を形成し、
    前記シリコン酸化膜上に凹凸を有する物理ガイドを形成し、
    前記物理ガイドの凹部に、第１ポリマー及び第２ポリマーを含む自己組織化材料層を形成し、
    前記自己組織化材料層を、前記第１ポリマーを含む第１領域と前記第２ポリマーを含む第２領域とに相分離し、
    前記第２領域を除去し、
    前記物理ガイド及び前記第１領域をマスクに用いて前記シリコン酸化膜を加工し、前記シリコン酸化膜に前記第２領域に対応したパターンを転写し、
    前記パターンが転写された前記シリコン酸化膜、前記物理ガイド、及び前記第１領域をマスクに用いて前記シリコン膜を反応性イオンエッチングにより加工し、
    前記シリコン膜の加工時に使用するガスはＨＢｒ及びＯ２を含み、圧力は１５ｍＴ以下、イオンエネルギーが３００ｅＶ以下であり、
    前記第２領域はシリンダー形状を有し、前記第１領域は前記第２領域の側面及び底面を囲むように設けられることを特徴とする半導体装置の製造方法。
  2. 半導体基板上にシリコン膜を形成し、
    前記シリコン膜上にシリコン酸化膜又はシリコン窒化膜を有する絶縁膜を形成し、
    前記絶縁膜上に凹凸を有する物理ガイドを形成し、
    前記物理ガイドの凹部に、第１ポリマー及び第２ポリマーを含む自己組織化材料層を形成し、
    前記自己組織化材料層を、前記第１ポリマーを含む第１領域と前記第２ポリマーを含む第２領域とに相分離し、
    前記第２領域を除去し、
    前記物理ガイド及び前記第１領域をマスクに用いて前記絶縁膜を加工し、前記絶縁膜に前記第２領域に対応したパターンを転写し、
    前記パターンが転写された前記絶縁膜、前記物理ガイド、及び前記第１領域をマスクに用いて前記シリコン膜を加工する半導体装置の製造方法。
  3. チャンバ内で前記シリコン膜を形成し、
    前記チャンバから前記半導体基板を搬出し、前記シリコン膜を大気に曝して前記シリコン酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記シリコン膜を反応性イオンエッチングにより加工し、加工時に使用するガスはＨＢｒ及びＯ２を含み、圧力は１５ｍＴ以下、イオンエネルギーが３００ｅＶ以下であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記第２領域はシリンダー形状を有し、
    前記第１領域は前記第２領域の側面及び底面を囲むように設けられることを特徴とする請求項２乃至４のいずれかに記載の半導体装置の製造方法。
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