JP2014124055A - ゲート駆動回路 - Google Patents

Abstract

【課題】インバータの不正動作を防止することが可能なゲート駆動回路を提供することにある。
【解決手段】実施形態によれば、接合型電界効果トランジスタと接続されるゲート駆動回路が提供される。実施形態に係るゲート駆動回路は、ドライバと、ブースター回路と、電圧降下防止用抵抗とを具備する。ドライバは、接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力する。ブースター回路は、接合型電界効果トランジスタのゲート端子とドライバとの間に接続され、第１及び第２のバイポーラトランジスタを有する。電圧降下防止用抵抗は、ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間に接続される。
【選択図】図１

Description

本発明の実施形態は、ゲート駆動回路に関する。

従来のハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてＳｉ（シリコン）を材料としたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）が用いられている。

一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にＳｉよりも薄型化することが可能であり、結果として導通損失が小さいＳｉＣ（シリコンカーバイド）を用いたノーマリオン型のトランジスタが実用化されつつある。

このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。

上記したノーマリオン型のトランジスタ（半導体スイッチ）が用いられる場合、ゲート駆動回路では、当該半導体スイッチのゲートに負バイアスを加えてゲートオフし、ゲートオン時には０Ｖとすることが知られている。なお、ドライバの電流容量増加のためには、ゲート駆動回路にブースター回路を備えることが一般的である。

特開平１０−３０４６５０号公報

ところで、ＳｉＣを用いたノーマリオン型のトランジスタを実際にインバータで動作させる場合においては、当該トランジスタのオンとオフの閾値は負の値であるが、例えば上下アームの使用の際には、下段スイッチのオフ状態において上段スイッチがオンするタイミングで当該下段スイッチのドレイン・ソース間の電圧が負バイアス電圧から急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させる。これにより、下段スイッチのゲート・ソース間の電圧がオフとオンの閾値を超過した場合には、当該下段スイッチが誤ってオン状態となる場合がある。

また、上記したようにブースター回路を備える場合、当該ブースター回路のトランジスタのベース・エミッタ間での電圧降下により、負バイアス電圧が上昇し、ノーマリオン型のトランジスタが誤ってオン状態となる事態が発生しやすい状況となってしまう。

即ち、上記したＳｉＣを用いたノーマリオン型のトランジスタをブースター回路を備えるゲート駆動回路で駆動させた場合には、インバータが不正動作する可能性がある。

そこで、本発明が解決しようとする課題は、インバータの不正動作を防止することが可能なゲート駆動回路を提供することにある。

実施形態によれば、接合型電界効果トランジスタと接続されるゲート駆動回路が提供される。

実施形態に係るゲート駆動回路は、ドライバと、ブースター回路と、電圧降下防止用抵抗とを具備する。

前記ドライバは、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力する。

前記ブースター回路は、前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続され、第１及び第２のバイポーラトランジスタを有する。

前記電圧降下防止用抵抗は、前記ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間に接続される。

第１の実施形態に係るゲート駆動回路について説明するための図。 第２の実施形態に係るゲート駆動回路について説明するための図。 第３の実施形態に係るゲート駆動回路について説明するための図。 第４の実施形態に係るゲート駆動回路について説明するための図。 第５の実施形態に係るゲート駆動回路について説明するための図。

以下、図面を参照して、各実施形態について説明する。

（第１の実施形態）
まず、図１を参照して、第１の実施形態に係るゲート駆動回路について説明する。図１に示すように、本実施形態に係るゲート駆動回路１０は、例えばシリコンカーバイド（ＳｉＣ）を用いたノーマリオン型の接合型電界効果トランジスタ（以下、ノーマリオン型ＪＦＥＴと表記）２０ａと接続される。

ゲート駆動回路１０及びノーマリオン型ＪＦＥＴ２０ａは、インバータを構成する。図１においては省略されているが、例えば三相インバータの場合、当該インバータのＵＶＷ各相は、図１に示すノーマリオン型ＪＦＥＴ２０ａ及び２０ｂのように、２つの直列接続されたスイッチング素子で構成される。なお、図１に示すノーマリオン型ＪＦＥＴ２０ａ及び２０ｂは、インバータにおける主回路を構成する。この直列接続されたノーマリオン型ＪＦＥＴ２０ａ及び２０ｂは、インバータにおいて交互にオン・オフされる。

また、図１においては省略されているが、上段のノーマリオン型ＪＦＥＴ２０ｂには、下段のノーマリオン型ＪＦＥＴ２０ａと同様に、ゲート駆動回路１０と同様のゲート駆動回路が接続される。

図１に示すゲート駆動回路１０は、ドライバ１１、負バイアス電圧源１２及びブースター回路を備える。

ドライバ１１は、ゲート駆動回路１０と接続されているインバータの制御回路（図示せず）からのゲート制御信号を受けて、ゲートオン・オフ信号（ノーマリオン型ＪＦＥＴ２０ａをオン状態またはオフ状態にする信号）を出力する。ドライバ１１は、ノーマリオン型ＪＦＥＴ２０ａのゲート端子に、当該ノーマリオン型ＪＦＥＴ２０ａ用のゲート抵抗１３及び当該ゲート抵抗１３に接続されたブースター回路（を含む経路）を介して接続される。

負バイアス電圧源１２は、ノーマリオン型ＪＦＥＴ２０ａのソース端子とドライバ１１との間に接続される。負バイアス電圧源１２は、ノーマリオン型ＪＦＥＴ２０ａをオフ状態とする際に負バイアスを供給する。なお、ノーマリオン型ＪＦＥＴ２０ａをオン状態とする場合には０Ｖとする（つまり、バイアスをかけない）。

ブースター回路は、ドライバ１１の電流容量を増加させるために用いられる回路であり、図１に示すトランジスタ１４及び１５（第１及び第２のバイポーラトランジスタ）、直流電源１６、キャパシタ１２及び抵抗１８を有する。

また、ブースター回路が有するトランジスタ１４及び１５の各々のエミッタ端子及びベース端子間には、抵抗（電圧降下防止用抵抗）１９が接続される。なお、この抵抗１９の抵抗値は、ノーマリオン型ＪＦＥＴ２０ａがオン状態またはオフ状態である場合におけるトランジスタ１４及び１５のベース・エミッタ間の電圧値に応じて定められる。具体的には、抵抗１９に流れる電流をＩ及び当該抵抗１９の抵抗値をＲとした場合、当該抵抗１９の抵抗値は、Ｉ及びＲの積がベース・エミッタ間の電圧（Ｖ_ＢＥ）より小さくなるような値とする。

本実施形態に係るゲート駆動回路１０においては、上記した抵抗１９が追加されていることにより、ノーマリオン型ＪＦＥＴ２０ａが定常オン状態またはオフ状態である場合におけるトランジスタ１４及び１５のベース・エミッタ間での電圧降下による当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の負バイアス電圧の上昇が抑制される。

上記したように本実施形態においては、ノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２０ａのゲート端子とドライバ１１との間に接続されたブースター回路が有するトランジスタ１４及び１５の各々のエミッタ端子及びベース端子間に抵抗（電圧降下防止用抵抗）１９を接続する構成により、当該トランジスタ１４及び１５のベース・エミッタ間での電圧降下の影響を緩和し、当該電圧降下によるノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の負バイアス電圧の上昇を抑制することができるため、当該負バイアス電圧の上昇によって当該ノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することが可能となる。

これにより、本実施形態においては、ゲート駆動回路１０及びノーマリオン型ＪＦＥＴ２０ａを備えるインバータの不正動作を防止することが可能となる。

（第２の実施形態）
次に、図２を参照して、第２の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図２に示すように、本実施形態に係るゲート駆動回路３０は、前述した第１の実施形態と同様に、ＳｉＣを用いたノーマリオン型ＪＦＥＴ２０ａと接続される。ゲート駆動回路３０及びノーマリオン型ＪＦＥＴ２０ａは、インバータを構成する。

また、図２においては省略されているが、上段のノーマリオン型ＪＦＥＴ２０ｂには、ノーマリオン型ＪＦＥＴ２０ａと同様に、ゲート駆動回路３０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路３０は、図２に示すように、キャパシタ３１を備える。このキャパシタ３１は、図２に示すようにノーマリオン型ＪＦＥＴ２０ａのゲート端子及びソース端子間（つまり、ゲート・ソース間）に接続される。

本実施形態に係るゲート駆動回路３０においては、例えば図２において直列上段に接続されたノーマリオン型ＪＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたノーマリオン型ＪＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間に接続されたキャパシタ３１により、ノーマリオン型ＪＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。

つまり、本実施形態に係るゲート駆動回路３０によれば、ノーマリオン型ＪＦＥＴ２０ａのゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ３１によるゲート・ソース間のキャパシタンスの増加により抑制する。

上記したように本実施形態においては、ノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２０ａのゲート端子及びソース端子間にキャパシタ３１を接続する構成により、当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することが可能となる。

これにより、本実施形態においては、ゲート駆動回路３０及びノーマリオン型ＪＦＥＴ２０ａを備えるインバータの不正動作を防止することが可能となる。

（第３の実施形態）
次に、図３を参照して、第３の実施形態に係るゲート駆動回路について説明する。なお、前述した図１及び図２と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１及び図２と異なる部分について主に述べる。

図３に示すように、本実施形態に係るゲート駆動回路４０は、前述した第１及び第２の実施形態と同様に、ＳｉＣを用いたノーマリオン型ＪＦＥＴ２０ａと接続される。ゲート駆動回路４０及びノーマリオン型ＪＦＥＴ２０ａは、インバータを構成する。

また、図３においては省略されているが、上段のノーマリオン型ＪＦＥＴ２０ｂには、ノーマリオン型ＪＦＥＴ２０ａと同様に、ゲート駆動回路４０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路４０は、図３に示すように、前述した第１の実施形態における抵抗（電圧降下防止用抵抗）１９及び前述した第２の実施形態におけるキャパシタ３１を備える。

具体的には、本実施形態に係るゲート駆動回路４０においては、ブースター回路が有するトランジスタ１４及び１５の各々のエミッタ端子及びベース端子間に抵抗１９が接続される。また、本実施形態に係るゲート駆動回路４０においては、ノーマリオン型ＪＦＥＴ２０ａのゲート端子及びソース端子間にキャパシタ３１が更に接続される。

すなわち、本実施形態に係るゲート駆動回路４０においては、抵抗１９が追加されていることにより、ノーマリオン型ＪＦＥＴ２０ａが定常オン状態またはオフ状態である場合におけるトランジスタ１４及び１５のベース・エミッタ間での電圧降下による当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の負バイアス電圧の上昇が抑制される。また、直列上段に接続されたノーマリオン型ＪＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたノーマリオン型ＪＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間に接続されたキャパシタ３１により、ノーマリオン型ＪＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。

上記したように本実施形態においては、ノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２０ａのゲート端子とドライバ１１との間に接続されたブースター回路が有する１４及び１５の各々のエミッタ端子及びベース端子間に抵抗（電圧降下防止用抵抗）１９を接続し、更に、当該ノーマリオン型ＪＦＥＴ２０ａのゲート端子及びソース端子間にキャパシタ３１を接続する構成により、当該トランジスタ１４及び１５のベース・エミッタ間での電圧降下によるノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の負バイアス電圧の上昇を抑制することができるとともに、直列上段のノーマリオン型ＪＦＥＴ２０ｂが高速にオフ状態からオン状態になることによって直列下段のノーマリオン型ＪＦＥＴ２０ａの両端に主回路直流電圧が印加された場合における当該ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の電圧の上昇を抑制することができるため、前述した第１及び第２の実施形態の各々と比較してより確実にノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することが可能となる。

これにより、本実施形態においては、ゲート駆動回路４０及びノーマリオン型ＪＦＥＴ２０ａを備えるインバータの不正動作を防止することが可能となる。

（第４の実施形態）
次に、図４を参照して、第４の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。

図４に示すように、本実施形態に係るゲート駆動回路５０は、前述した第１〜第３の実施形態と同様に、ＳｉＣを用いたノーマリオン型ＪＦＥＴ２０ａと接続される。ゲート駆動回路５０及びノーマリオン型ＪＦＥＴ２０ａは、インバータを構成する。

また、図４においては省略されているが、上段のノーマリオン型ＪＦＥＴ２０ｂには、ノーマリオン型ＪＦＥＴ２０ａと同様に、ゲート駆動回路５０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路５０は、図４に示すように、ゲートオフ用のゲート抵抗（第２のゲート抵抗）５１及びダイオード５２を備える。

本実施形態において、ドライバ１１は、ノーマリオン型ＪＦＥＴ２０ａのゲート端子に、当該ノーマリオン型ＪＦＥＴ２０ａ用のゲート抵抗（第１のゲート抵抗）１３及び当該ゲート抵抗１３に接続されたブースター回路を含む経路と、ゲート抵抗５１及びゲートオフ用のダイオード５２の直列接続を含む経路とを介して接続されている。

換言すれば、ノーマリオン型ＪＦＥＴ２０ａのゲート端子及びドライバ１１は、ゲート抵抗５１及びダイオード５２の直列接続に、ゲート抵抗１３及びブースター回路が並列に接続されている経路を介して接続される。

ここで、ゲート抵抗５１は、並列に接続されているゲート抵抗１３と比較して抵抗値が低い。また、ダイオード５２は、ノーマリオン型ＪＦＥＴ２０ａのゲート端子にアノードを接続し、ゲート抵抗５１にカソードを接続する。

なお、本実施形態においては、ゲートオン時にはゲート抵抗１３及びブースター回路側の経路が用いられ、ゲートオフ時にはゲート抵抗５１及びダイオード５２側の経路が用いられる。

本実施形態に係るゲート駆動回路５０においては、例えば図４において直列上段に接続されたノーマリオン型ＪＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたノーマリオン型ＪＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ゲート抵抗１３よりも抵抗値が低いゲート抵抗５１及び上記したようなダイオード５２の直列接続がゲート抵抗１３に対して並列に接続されていることにより、ノーマリオン型ＪＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲートソース間の電圧上昇が抑制される。

上記したように本実施形態においては、ドライバ１１及びノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２０ａのゲート端子が、ゲート抵抗１３及びブースター回路を含む経路と、当該ゲート抵抗１３より抵抗値が低いゲート抵抗５１及び当該ゲート端子にアノードを接続し、当該ゲート抵抗４１にカソードを接続したダイオード５２の直列接続を含む経路とを介して接続される構成により、ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間のゲートの低抵抗化によってゲート・ソース間の電圧の上昇を抑制することができる。

また、本実施形態においては、上記したゲートオフ用のゲート抵抗（低抵抗）５１及びダイオード５２により、定常オフ状態においてノイズ等の外乱によりゲート抵抗１３に電流が流れることによる電圧（ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の電圧）の上昇を抑制することができる。

すなわち、本実施形態においては、ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の電圧の上昇によってオフ状態のノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することが可能となる。

これにより、本実施形態においては、ゲート駆動回路５０及びノーマリオン型ＪＦＥＴ２０ａを備えるインバータの不正動作を防止することが可能となる。

なお、前述した第１の実施形態において説明した効果を有するため、ゲート駆動回路５０が図４に示すように抵抗（電圧降下防止用抵抗）１９を備えることが好ましいが、この抵抗１９を備えない構成とすることも可能である。

（第５の実施形態）
次に、図５を参照して、第５の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳し説明を省略する。ここでは、図１と異なる部分について主に述べる。

図５に示すように、本実施形態に係るゲート駆動回路６０は、前述した第１〜第４の実施形態と同様に、ＳｉＣを用いたノーマリオン型ＪＦＥＴ２０ａと接続される。ゲート駆動回路５０及びノーマリオン型ＪＦＥＴ２０ａは、インバータを構成する。

また、図５においては省略されているが、上段のノーマリオン型ＪＦＥＴ２０ｂには、ノーマリオン型ＪＦＥＴ２０ａと同様に、ゲート駆動回路６０と同様のゲート駆動回路が接続される。

本実施形態に係るゲート駆動回路６０は、図５に示すように、低インピーダンス経路を備える。

本実施形態において、ドライバ１１は、ノーマリオン型ＪＦＥＴ２０ａのゲート端子に、当該ノーマリオン型ＪＦＥＴ２０ａ用のゲート抵抗１３及び当該ゲート抵抗１３に接続されたブースター回路を含む経路と、当該経路とは異なる低インピーダンス経路６１を介して接続される。なお、本実施形態においては、ゲートオン時にはゲート抵抗１３及びブースター回路を含む経路が用いられ、ゲートオフ時には低インピーダンス経路６１が用いられる。

本実施形態に係るゲート駆動回路６０においては、例えば図５において直列上段に接続されたノーマリオン型ＪＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたノーマリオン型ＪＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ゲートオフ用の低インピーダンス経路６１により、当該ノーマリオン型ＪＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。

上記したように本実施形態においては、ドライバ１１及びノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２０ａのゲート端子が、ゲート抵抗１３及びブースター回路を含む経路と、当該経路とは異なる低インピーダンス経路６１とを介して接続される構成により、定常オフ状態においてノイズ等の外乱によりゲート抵抗１３に電流が流れることによる電圧（ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の電圧）の上昇を抑制することができる。

すなわち、本実施形態においては、ノーマリオン型ＪＦＥＴ２０ａのゲート・ソース間の電圧の上昇によってオフ状態のノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することが可能となる。

これにより、本実施形態においては、ゲート駆動回路６０及びノーマリオン型ＪＦＥＴ２０ａを備えるインバータの不正動作を防止することが可能となる。

なお、前述した第１の実施形態において説明した効果を有するため、ゲート駆動回路６０が図５に示すように抵抗（電圧降下防止用抵抗）１９を備えることが好ましいが、この抵抗１９を備えない構成とすることも可能である。

以上説明した実施形態に係るゲート駆動回路によれば、オフ状態のノーマリオン型ＪＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ゲート駆動回路及びノーマリオン型ＪＦＥＴ２０ａからなるインバータの不正動作を防止することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０，３０，４０，５０，６０…ゲート駆動回路、１１…ドライバ、１２…負バイアス電圧源、１３…ゲート抵抗（第１のゲート抵抗）、１４，１５…トランジスタ（第１及び第２のバイポーラトランジスタ）、１６…直流電源、１７…キャパシタ、１８…抵抗、１９…抵抗（電圧降下防止用抵抗）、２０ａ，２０ｂ…ノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）、３１…キャパシタ、５１…抵抗（第２のゲート抵抗）、５２…ダイオード、６１…低インピーダンス経路。

Claims (8)

1. 接合型電界効果トランジスタと接続されるゲート駆動回路において、
   前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
   前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続され、当該ドライバの電流容量を増加させるための第１及び第２のバイポーラトランジスタを有するブースター回路と、
   前記ブースター回路が有する第１及び第２のバイポーラトランジスタの各々のエミッタ端子及びベース端子間に接続された電圧降下防止用抵抗と
   を具備することを特徴とするゲート駆動回路。
2. 前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたキャパシタを更に具備することを特徴とする請求項１記載のゲート駆動回路。
3. 前記ドライバは、前記接合型電界効果トランジスタのゲート端子に、当該接合型電界効果トランジスタ用の第１のゲート抵抗及び当該第１のゲート抵抗に接続された前記ブースター回路を含む経路と、当該第１のゲート抵抗より抵抗値が低い第２のゲート抵抗及び前記ゲート端子にアノードを接続し、前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードの直列接続を含む経路とを介して接続されていることを特徴とする請求項１記載のゲート駆動回路。
4. 前記ドライバは、前記接合型電界効果トランジスタのゲート端子に、当該接合型電界効果トランジスタ用のゲート抵抗及び当該ゲート抵抗に接続された前記ブースター回路を含む経路と、当該経路とは異なる低インピーダンス経路を介して接続されていることを特徴とする請求項１記載のゲート駆動回路。
5. 前記電圧降下防止用抵抗の抵抗値は、前記接合型電界効果トランジスタがオン状態またはオフ状態である場合における前記ブースター回路が有する第１及び第２のバイポーラトランジスタのベース・エミッタ間の電圧値に応じて定められることを特徴とする請求項１〜４のいずれか１項に記載のゲート駆動回路。
6. 接合型電界効果トランジスタと接続されるゲート駆動回路において、
   前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
   前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続された、当該ドライバの電流容量を増加させるためのブースター回路と、
   前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたキャパシタと
   を具備することを特徴とするゲート駆動回路。
7. 接合型電界効果トランジスタと接続されるゲート駆動回路において、
   前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
   前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続された、当該ドライバの電流容量を増加させるためのブースター回路と
   を具備し、
   前記ドライバは、前記接合型電界効果トランジスタのゲート端子に、当該接合型電界効果トランジスタ用の第１のゲート抵抗及び当該第１のゲート抵抗に接続された前記ブースター回路を含む経路と、当該第１のゲート抵抗より抵抗値が低い第２のゲート抵抗及び前記ゲート端子にアノードを接続し、前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードの直列接続を含む経路とを介して接続されている
   ことを特徴とするゲート駆動回路。
8. 接合型電界効果トランジスタと接続されるゲート駆動回路において、
   前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
   前記接合型電界効果トランジスタのゲート端子と前記ドライバとの間に接続された、当該ドライバの電流容量を増加させるためのブースター回路と
   を具備し、
   前記ドライバは、前記接合型電界効果トランジスタのゲート端子に、当該接合型電界効果トランジスタ用のゲート抵抗及び当該ゲート抵抗に接続された前記ブースター回路を含む経路と、当該経路とは異なる低インピーダンス経路を介して接続されている
   ことを特徴とするゲート駆動回路。

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