JP2014108604A

JP2014108604A - Image formation apparatus

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Publication number: JP2014108604A
Application number: JP2012265173A
Authority: JP
Inventors: Katsuhiko Yanagawa; 勝彦柳川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-12-04
Filing date: 2012-12-04
Publication date: 2014-06-12
Anticipated expiration: 2032-12-04
Also published as: JP6168757B2

Abstract

PROBLEM TO BE SOLVED: To provide an image formation apparatus capable of facilitating keeping originality due to a small change range from an original image and reducing a change in image concentrations.SOLUTION: An image formation apparatus comprises: a shift register 302 that refers to a plurality of continuous pixels; a pattern detection unit 303 that detects pixels in a specific array from the continuous pixels referred to; a timing generation unit 301, a counter 304, and an inversion generation unit 305 that designate a part of partial pixels among the pixels in the specific array if the pixels in the specific array are detected; a partial inversion unit 306 that inverts logic of the designated part; and a F/F 307 that outputs an output signal from the partial inversion unit 306 synchronously with a clock of a frequency that is an integer multiple of a frequency corresponding to one pixel.

Description

本発明は、画像形成装置に関し、特に、入力した印刷データに基づく画像を記録媒体上に記録し、当該記録媒体を出力する画像形成装置に関する。 The present invention relates to an image forming apparatus, and more particularly to an image forming apparatus that records an image based on input print data on a recording medium and outputs the recording medium.

電子写真方式の画像形成装置では、一般的に半導体レーザから発光するレーザビームをＯＮ／ＯＦＦ制御しながら、このレーザビームを回転多面鏡（ポリゴンミラー）で偏向して感光体を主走査方向に繰り返し走査することによって、潜像形成が行われる。 In an electrophotographic image forming apparatus, a laser beam emitted from a semiconductor laser is generally controlled on / off, and this laser beam is deflected by a rotating polygon mirror (polygon mirror) to repeat the photosensitive member in the main scanning direction. By scanning, a latent image is formed.

このような画像形成装置においては、レーザビームのＯＮ／ＯＦＦ制御に一定周波数の画像クロックが用いられている。その理由は、この画像クロックの周波数が一定でないと、レーザビームのＯＮ／ＯＦＦタイミングが正規のタイミングからずれ、それにより感光体上に形成される静電潜像のドット形成位置がずれ、期待した印刷結果と異なるものとなってしまうからである。 In such an image forming apparatus, an image clock having a constant frequency is used for ON / OFF control of the laser beam. The reason is that if the frequency of the image clock is not constant, the ON / OFF timing of the laser beam is deviated from the normal timing, and the dot formation position of the electrostatic latent image formed on the photoconductor is thereby deviated. This is because the print result is different.

そして、画像クロックが常に一定周波数であることから、レーザビームのＯＮ／ＯＦＦを制御するためのＯＮ／ＯＦＦ信号を、その生成回路からレーザ駆動回路へ伝送する伝送路において不要輻射ノイズが発生する。特に、印刷する画像が１画素毎に黒画素と白画素が交互に連続するようなパターンである場合は、より大きな不要輻射ノイズが発生する。その不要輻射ノイズのレベルは、国際的な不要輻射ノイズ規格に規定されている値を超える場合が多い。 Since the image clock always has a constant frequency, unnecessary radiation noise is generated in a transmission path for transmitting an ON / OFF signal for controlling ON / OFF of the laser beam from the generation circuit to the laser drive circuit. In particular, when the image to be printed has a pattern in which black pixels and white pixels are alternately continued for each pixel, larger unnecessary radiation noise is generated. The level of the unnecessary radiation noise often exceeds the value specified in the international unnecessary radiation noise standard.

そこで、この不要輻射ノイズを軽減するために、１画素を整数値で分割した画素片を生成し、この画素片の追加と削除を所定の走査期間において部分的に行い、１画素の周期を変更する技術が提案されている（例えば、特許文献１参照）。 Therefore, in order to reduce this unnecessary radiation noise, a pixel piece obtained by dividing one pixel by an integer value is generated, and this pixel piece is partially added and deleted during a predetermined scanning period to change the cycle of one pixel. The technique which performs is proposed (for example, refer patent document 1).

特開２００９−１２６０９１号公報JP 2009-126091 A

しかしながら、上記従来技術では、画像領域の全体に対して画素片の挿入および削除を行うため、元画像に対する変更範囲が大きくなり、画像のオリジナル性が損なわれるおそれがある。 However, in the above prior art, since the pixel pieces are inserted and deleted from the entire image area, the range of change with respect to the original image becomes large, and the originality of the image may be impaired.

また、白画素、黒画素の区別なく任意に画素片の挿入および削除を行うため、挿入および削除がそれぞれの画素に集中してしまった場合には、画像の濃度が変化してしまうおそれがある。 In addition, since pixel pieces are arbitrarily inserted and deleted without distinguishing between white pixels and black pixels, if the insertion and deletion are concentrated on each pixel, the image density may change. .

本発明は、上記問題に鑑みて成されたものであり、元画像に対する変更範囲が小さくてオリジナル性を保ちやすく、また画像濃度の変化を少なくすることができる画像形成装置を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an image forming apparatus in which a change range with respect to an original image is small, originality can be easily maintained, and change in image density can be reduced. And

上記目的を達成するために、本発明の画像形成装置は、複数の連続する画素を参照する画素参照手段と、前記画素参照手段により参照された複数の連続する画素から、特定の配列の画素を検出する画素配列検出手段と、前記画素配列検出手段により特定の配列の画素が検出された場合に、当該特定の配列の画素のうちの一部画素の一部分を指定する部分指定手段と、前記部分指定手段により指定された部分を論理反転する部分反転手段と、１画素に相当する周波数の整数倍の周波数を生成するクロック生成手段と、前記部分反転手段の出力信号を前記クロック生成手段で生成されたクロックにて同期出力するクロック同期出力手段と、を有することを特徴とする。 In order to achieve the above object, an image forming apparatus according to the present invention includes a pixel reference unit that refers to a plurality of continuous pixels, and a pixel in a specific arrangement from a plurality of continuous pixels that are referred to by the pixel reference unit. A pixel arrangement detecting unit for detecting, a part designating unit for designating a part of a part of the pixels of the specific array when the pixels of the specific array are detected by the pixel array detecting unit; A partial inversion means for logically inverting the portion designated by the designation means, a clock generation means for generating an integer multiple of a frequency corresponding to one pixel, and an output signal of the partial inversion means are generated by the clock generation means. And a clock synchronous output means for synchronously outputting with the same clock.

本発明によれば、白画素と黒画素が１画素毎に交互に連続する場合にのみ画像変換を行うので、オリジナル画像に対する変更範囲が小さく済み、オリジナル性を保ちやすいという効果がある。また、隣接する白画素と黒画素の同じサイズの一部分をそれぞれ反転処理するため、画像濃度を保つことができる。 According to the present invention, since image conversion is performed only when white pixels and black pixels continue alternately for each pixel, the change range for the original image can be reduced, and the originality can be easily maintained. In addition, the image density can be maintained because each of the adjacent white and black pixels having the same size is inverted.

本発明の第１の実施形態に係る画像形成装置の概略構成を示す断面図である。1 is a cross-sectional view illustrating a schematic configuration of an image forming apparatus according to a first embodiment of the present invention. 図１におけるプリンタ制御ユニットの概略構成を示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of a printer control unit in FIG. 1. 本発明の第１の実施形態におけるビデオインターフェース部の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the video interface part in the 1st Embodiment of this invention. 図３のタイミング生成部の動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining the operation of the timing generation unit in FIG. 3. FIG. 図３のシフトレジスタの内部構成を示すブロック図である。FIG. 4 is a block diagram showing an internal configuration of the shift register of FIG. 3. （ａ）図３のパターン検出部によるマッチングパターン検出のアルゴリズムを説明するための真理値表を表した図、（ｂ）反転生成部における入出力のアルゴリズムを説明するための真理値表を表した図である。(A) A diagram showing a truth table for explaining an algorithm for detecting a matching pattern by the pattern detection unit of FIG. 3, and (b) showing a truth table for explaining an input / output algorithm in the inversion generation unit. FIG. 図３のカウンタの動作の流れを示すフローチャートである。It is a flowchart which shows the flow of operation | movement of the counter of FIG. 図３の部分反転部の内部構成例を示す図であり、（ａ）セレクタを含むもの、（ｂ）排他的論理和に置き換えられたものを示す。It is a figure which shows the example of an internal structure of the partial inversion part of FIG. 3, (a) The thing containing a selector and (b) The thing replaced by exclusive OR is shown. ビデオインターフェース部の動作を説明するためのタイミングチャートである（その１）。6 is a timing chart for explaining the operation of the video interface unit (No. 1). ビデオインターフェース部の動作を説明するためのタイミングチャートである（その２）。12 is a timing chart for explaining the operation of the video interface unit (part 2). （ａ）ビデオインターフェース部によって変換された出力画像と出力信号と出力信号の周波数の一例を示す図、（ｂ）変換されなかった出力画像と出力信号と出力信号の周波数の一例を示す図である。(A) It is a figure which shows an example of the frequency of the output image converted by the video interface part, an output signal, and an output signal, (b) It is a figure which shows an example of the frequency of the output image which was not converted, an output signal, and an output signal. . 本発明の第２の実施形態におけるビデオインターフェース部の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the video interface part in the 2nd Embodiment of this invention. 図１１のプログラマブルパターン検出部によるマッチングパターン検出のアルゴリズムを説明するための真理値表を表した図である。It is a figure showing the truth table for demonstrating the algorithm of the matching pattern detection by the programmable pattern detection part of FIG. 本発明の第３の実施形態におけるビデオインターフェース部の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the video interface part in the 3rd Embodiment of this invention. 図１３のライン別パターン検出部によるマッチングパターン検出のアルゴリズムを説明するための真理値表を表した図である。It is a figure showing the truth table for demonstrating the algorithm of the matching pattern detection by the pattern detection part according to line of FIG. ライン別パターン検出部によって変換された出力画像の一例を示す図であり、（ａ）市松模様の元の出力画像、（ｂ）第１の実施形態における変換後の出力画像、（ｃ）ライン別パターン検出部によって変換された出力画像を示す。It is a figure which shows an example of the output image converted by the pattern detection part according to line, (a) The original output image of a checkered pattern, (b) The output image after conversion in 1st Embodiment, (c) By line The output image converted by the pattern detection part is shown. 本発明の第４の実施形態におけるビデオインターフェース部の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the video interface part in the 4th Embodiment of this invention. 第４の実施形態におけるタイミング生成部の動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating operation | movement of the timing generation part in 4th Embodiment.

以下、本発明の実施の形態を図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施形態］
図１は、本発明の第１の実施形態に係る画像形成装置の概略構成を示す断面図である。 [First Embodiment]
FIG. 1 is a cross-sectional view illustrating a schematic configuration of an image forming apparatus according to a first embodiment of the present invention.

図１において、画像形成装置１００は、外部のホストコンピュータ（例えば、図２に示すホストコンピュータ９０）から不図示のネットワークやケーブル等を介して送信された印刷ジョブ（文字コードやイメージ情報等を含む印刷情報）を受信して記憶する。そして、受信した印刷ジョブに従って、対応する文字パターンなどを作成し、記録媒体である記録紙上に画像を形成する。画像形成装置１００は以下に説明する各部を備える。 In FIG. 1, an image forming apparatus 100 includes a print job (character code, image information, etc.) transmitted from an external host computer (for example, the host computer 90 shown in FIG. 2) via a network (not shown) or a cable. Print information) is received and stored. Then, according to the received print job, a corresponding character pattern or the like is created, and an image is formed on a recording sheet as a recording medium. The image forming apparatus 100 includes each unit described below.

操作部１３０は、操作のためのスイッチおよびＬＥＤ表示器などが配されている。プリンタ制御ユニット１０１は、画像形成装置１００全体の制御およびホストコンピュータから受信した印刷ジョブなどを解析する。このプリンタ制御ユニット１０１は、受信した印刷ジョブから画像データを作成し、作成した画像データを順次ビデオ信号に変換してレーザドライバ１０２に出力する。 The operation unit 130 is provided with switches for operation, an LED display, and the like. The printer control unit 101 controls the entire image forming apparatus 100 and analyzes a print job received from a host computer. The printer control unit 101 creates image data from the received print job, sequentially converts the created image data into a video signal, and outputs the video signal to the laser driver 102.

レーザドライバ１０２は、半導体レーザ１０３を駆動するための回路であり、入力されたビデオ信号に応じて半導体レーザ１０３から発射されるレーザ光１０４のＯＮ／ＯＦＦ切り換えを行う。 The laser driver 102 is a circuit for driving the semiconductor laser 103, and performs ON / OFF switching of the laser light 104 emitted from the semiconductor laser 103 in accordance with the input video signal.

レーザ光１０４は、回転多面鏡（ポリゴンミラー）１０５で左右方向に振らされて静電ドラム１０６上を走査露光する。これにより、静電ドラム１０６上には、文字パターンの静電潜像が形成される。この静電潜像は、静電ドラム１０６周囲に配設された現像ユニット１０７により現像された後、記録紙に現像剤（トナー）が転写される。そして、定着ユニット１１２により記録紙へのトナーの定着が行われる。この記録紙にはカットシートが用いられる。カットシート記録紙は、画像形成装置１００に装着された用紙カセット１０８に収納されており、給紙ローラ１０９、搬送ローラ１１０、及び搬送ローラ対１１１により、装置内に取り込まれて、静電ドラム１０６に供給される。 The laser beam 104 is swung left and right by a rotating polygon mirror (polygon mirror) 105 to scan and expose the electrostatic drum 106. Thereby, an electrostatic latent image of a character pattern is formed on the electrostatic drum 106. The electrostatic latent image is developed by a developing unit 107 disposed around the electrostatic drum 106, and then a developer (toner) is transferred to the recording paper. Then, the fixing unit 112 fixes the toner on the recording paper. A cut sheet is used as the recording paper. The cut sheet recording paper is stored in a paper cassette 108 mounted on the image forming apparatus 100, and is taken into the apparatus by a paper feed roller 109, a transport roller 110, and a transport roller pair 111, and the electrostatic drum 106. To be supplied.

図２は、図１におけるプリンタ制御ユニット１０１の概略構成を示すブロック図である。 FIG. 2 is a block diagram showing a schematic configuration of the printer control unit 101 in FIG.

ホストＩ／Ｆ部２０２は、ネットワーク８０を介してホストコンピュータ９０と通信を行うホストインターフェース部であり、ホストコンピュータ９０から送信される印刷ジョブ等を受信する。なお、本実施形態では、画像形成装置１００とホストコンピュータ９０等の外部装置との間をネットワークにより接続する形態について説明するが、これに限定されず、ＵＳＢケーブルやパラレルインターフェース等のローカル接続であってもよい。 The host I / F unit 202 is a host interface unit that communicates with the host computer 90 via the network 80, and receives a print job or the like transmitted from the host computer 90. In this embodiment, a mode in which the image forming apparatus 100 and an external device such as the host computer 90 are connected via a network will be described. However, the present invention is not limited to this, and a local connection such as a USB cable or a parallel interface is used. May be.

描画部２０３は、印刷ジョブ中のプリンタ記述言語（ＰＤＬ）のデータから画像データを生成するための描画部である。 A drawing unit 203 is a drawing unit for generating image data from printer description language (PDL) data in a print job.

ビデオＩ／Ｆ部２０４は、生成された画像データをシリアルのビデオ信号に変換し、それをレーザドライバ１０２に出力するためのビデオインターフェース部である。 The video I / F unit 204 is a video interface unit for converting the generated image data into a serial video signal and outputting it to the laser driver 102.

操作部Ｉ／Ｆ部２０５は、操作部１３０と通信を行う操作部インターフェース部である。 The operation unit I / F unit 205 is an operation unit interface unit that communicates with the operation unit 130.

ＣＰＵ２０７は、画像形成装置全体を滞りなく動作させるために、図示の２０２〜２０５の各ユニットを制御する演算装置（ＣＰＵ）である。 A CPU 207 is an arithmetic unit (CPU) that controls each of the units 202 to 205 shown in FIG.

ＲＯＭ２０８は、ＣＰＵ２０７が実行するプログラムを格納したフラッシュメモリ等の不揮発性メモリである。 The ROM 208 is a non-volatile memory such as a flash memory that stores a program executed by the CPU 207.

ＲＡＭ２０９は、ＣＰＵ２０７が動作するためのシステムワークメモリ、また、受信した印刷ジョブや描画部２０３によって生成された画像データ等を記憶するＤＲＡＭ等の揮発性メモリである。 A RAM 209 is a system work memory for the CPU 207 to operate, and a volatile memory such as a DRAM that stores a received print job, image data generated by the drawing unit 203, and the like.

システムバス２１０は、上述したホストＩ／Ｆ部２０２〜操作部Ｉ／Ｆ部２０５、ＣＰＵ２０７〜ＲＡＭ２０９の各ユニットを接続するシステムバスである。 A system bus 210 is a system bus that connects the above-described units of the host I / F unit 202 to the operation unit I / F unit 205 and the CPU 207 to the RAM 209.

次に、プリンタ制御ユニット１０１におけるデータの流れを説明する。 Next, a data flow in the printer control unit 101 will be described.

まず、ホストコンピュータ９０から送信された印刷ジョブは、ホストインターフェース部２０２にて受信し、ＲＡＭ２０９に格納される。 First, a print job transmitted from the host computer 90 is received by the host interface unit 202 and stored in the RAM 209.

次に、ＲＡＭ２０９に格納された印刷ジョブをＣＰＵ２０７が解析し、描画部２０３と連携して画像データを生成し、これをＲＡＭ２０９に格納する。そして、ビデオＩ／Ｆ部２０４は、ＲＡＭ２０９に格納された画像データを順次シリアルの画素データに変換してレーザドライバ１０２に出力する。 Next, the CPU 207 analyzes the print job stored in the RAM 209, generates image data in cooperation with the drawing unit 203, and stores this in the RAM 209. Then, the video I / F unit 204 sequentially converts the image data stored in the RAM 209 into serial pixel data and outputs the serial pixel data to the laser driver 102.

図３は、本発明の第１の実施形態におけるビデオＩ／Ｆ部２０４の概略構成を示すブロック図である。 FIG. 3 is a block diagram showing a schematic configuration of the video I / F unit 204 in the first embodiment of the present invention.

クロック生成部３００は、水晶発振器やクロックジェネレータＩＣ等から構成され、クロック生成手段としてクロック信号を生成する。ここで生成されるクロック信号は、画像データ１画素と同期出力するクロック信号の周波数の整数倍の周波数のクロック信号を生成する。本実施形態では、４倍の周波数とし、そのクロック信号を４ｘＶＣＬＫ３１１と表記する。 The clock generation unit 300 includes a crystal oscillator, a clock generator IC, and the like, and generates a clock signal as a clock generation unit. The clock signal generated here generates a clock signal having a frequency that is an integral multiple of the frequency of the clock signal that is output in synchronization with one pixel of the image data. In this embodiment, the frequency is four times and the clock signal is expressed as 4xVCLK311.

タイミング生成部３０１は、４ｘＶＣＬＫ３１１を４分周したビデオクロック（以下、「ＶＣＬＫ」と表記。）３３２を生成し、また、画素反転させるタイミングを示す画素反転タイミング信号（以下、「ＲＥＶＥＲＳＥ」と表記。）３１３を生成する。このＲＥＶＥＲＳＥ３１３は、ＶＣＬＫ３３２の１周期の間に４ｘＶＣＬＫ３１１の周期と同じ時間だけハイレベルになる。これら生成する２つの信号と４ｘＶＣＬＫ３１１との関係を図４のタイミングチャートに示す。 The timing generation unit 301 generates a video clock (hereinafter referred to as “VCLK”) 332 obtained by dividing 4 × VCLK 311 by four, and also a pixel inversion timing signal (hereinafter referred to as “REVERSE”) that indicates the pixel inversion timing. ) 313 is generated. This REVERSE 313 is at a high level during one cycle of VCLK 332 for the same time as the cycle of 4xVCLK 311. The relationship between these two generated signals and 4xVCLK 311 is shown in the timing chart of FIG.

シフトレジスタ３０２は、６ビット（ｂｉｔ）のシフトレジスタである。シフトレジスタ３０２には、描画部２０３によって生成され、ＲＡＭ２０９に格納された画像データから順次取り込み、シリアルデータに変換された画像信号（以下、「ＶＩＤＥＯ＿ＩＮ」と表記。）３１４がＶＣＬＫ３３２に同期して入力される。シフトレジスタ３０２の内部回路を図５に示す。 The shift register 302 is a 6-bit (bit) shift register. An image signal (hereinafter referred to as “VIDEO_IN”) 314 which is sequentially captured from image data generated by the drawing unit 203 and stored in the RAM 209 and converted into serial data is input to the shift register 302 in synchronization with the VCLK 332. Is done. An internal circuit of the shift register 302 is shown in FIG.

図５に示すように、シフトレジスタ３０２では、６個のフリップフロップが直列に接続された回路構成を有する。入力された画像信号ＶＩＤＥＯ＿ＩＮ３１４が順次シフトされ、それぞれのフリップフロップの出力がＳＦ１＿３２１〜ＳＦ６＿３２６として出力される。そして、この出力されるＳＦ１＿３２１〜ＳＦ６＿３２６は、連続する６画素である。このように、シフトレジスタ３０２は、例えば、画素参照手段として機能する。 As shown in FIG. 5, the shift register 302 has a circuit configuration in which six flip-flops are connected in series. The input image signal VIDEO_IN 314 is sequentially shifted, and the outputs of the respective flip-flops are output as SF1_321 to SF6_326. The output SF1_321 to SF6_326 are 6 continuous pixels. Thus, the shift register 302 functions as, for example, a pixel reference unit.

パターン検出部３０３には、シフトレジスタ３０２の出力である連続する６画素ＳＦ１＿３２１〜ＳＦ６＿３２６が入力される。パターン検出部３０３は、入力された６画素ＳＦ１＿３２１〜ＳＦ６＿３２６と、予め決められたマッチングパターンとを比較し、マッチングパターンと一致したときに検出信号（以下、「ＤＥＴＥＣＴ」と表記。）３２７をＨｉｇｈレベル（論理値“１”）として出力する。ここでは、ＳＦ１＿３２１〜ＳＦ６＿３２６に対応するマッチングパターンを“白画素”、“黒画素”、“白画素”、“黒画素”、“白画素”、“黒画素”とし、“白画素”を“０”、“黒画素”を“１”として真理値表に表わすと図６（ａ）のようになる。このように、パターン検出部３０３は、例えば、画素配列検出手段として機能し、画素が１画素毎に交互に論理反転している配列を検出する。 The pattern detection unit 303 is input with continuous six pixels SF1_321 to SF6_326 which are outputs of the shift register 302. The pattern detection unit 303 compares the input 6 pixels SF1 — 321 to SF6 — 326 with a predetermined matching pattern, and when the pattern detection unit 303 matches the matching pattern, the detection signal (hereinafter referred to as “DETECT”) 327 is set to a high level. (Logical value “1”) is output. Here, the matching patterns corresponding to SF1_321 to SF6_326 are “white pixel”, “black pixel”, “white pixel”, “black pixel”, “white pixel”, “black pixel”, and “white pixel” is “0”. When “1” and “black pixel” are represented in the truth table, the result is as shown in FIG. As described above, the pattern detection unit 303 functions as, for example, a pixel array detection unit, and detects an array in which pixels are logically inverted alternately for each pixel.

カウンタ３０４は、カウント値（以下、「ＣＮＴ［２：０］」と表記。）３２８を出力する。そして、このカウンタ３０４の動作を図７のフローチャートを用いて説明する。なお、カウンタ３０４は、ＶＣＬＫ３３２に同期して動作するものである。 The counter 304 outputs a count value (hereinafter referred to as “CNT [2: 0]”) 328. The operation of the counter 304 will be described with reference to the flowchart of FIG. The counter 304 operates in synchronization with VCLK 332.

図７において、まず、カウンタ３０４は、ＣＮＴ［２：０］３２８を“０”にしてクリアする（ステップＳ７０１）。 In FIG. 7, the counter 304 first clears CNT [2: 0] 328 by setting it to “0” (step S701).

次に、カウンタ３０４は、入力されるＤＥＴＥＣＴ３２７が“１”になるまで待つ（ステップＳ７０２）。ＤＥＴＥＣＴ３２７が“１”になった場合、カウンタ３０４は、ＣＮＴ［２：０］３２８に“１”を加えてカウントアップする（ステップＳ７０３）。 Next, the counter 304 waits until the input DETECT 327 becomes “1” (step S702). When DETECT 327 becomes “1”, the counter 304 adds “1” to CNT [2: 0] 328 and counts up (step S703).

次に、カウンタ３０４は、ＣＮＴ［２：０］３２８が“５”であるか否かを判定し（ステップＳ７０４）、“５”でない場合は、ステップＳ７０３に遷移し、ＣＮＴ［２：０］３２８に“１”を加えてカウントアップする。そして、ＣＮＴ［２：０］３２８が“５”になるまでカウントアップを続ける。 Next, the counter 304 determines whether or not CNT [2: 0] 328 is “5” (step S704). If it is not “5”, the process proceeds to step S703 and CNT [2: 0]. 328 is incremented by adding “1”. The count-up is continued until CNT [2: 0] 328 becomes “5”.

ステップＳ７０４でＣＮＴ［２：０］３２８が“５”である場合、カウンタ３０４は、ＣＮＴ［２：０］３２８を“０”にしてクリアして（ステップＳ７０５）、本処理を終了する。 If CNT [2: 0] 328 is “5” in step S704, the counter 304 sets CNT [2: 0] 328 to “0” and clears it (step S705), and ends this processing.

図３に戻り、反転生成部３０５は、カウンタ３０４の出力であるＣＮＴ［２：０］３２８とタイミング生成部３０１の出力であるＲＥＶＥＲＳＥ３１３の状態によって、反転有効信号（以下、「ＲＥＶ＿ＥＮＢ」と表記。）３２９をＨｉｇｈレベル（論理値“１”）にして出力する。真理値表に表わすと図６（ｂ）のようになる。ＣＮＴ［２：０］３２８が“１”または“２”で、ＲＥＶＥＲＳＥ３１３が“１”であるときに、ＲＥＶ＿ＥＮＢ３２９を“１”とするように作用する。このように、カウンタ３０４及び反転生成部３０５は、タイミング生成部３０１を含めて、例えば部分指定手段として機能する。すなわち、この部分指定手段は、特定の配列の画素が検出された場合に、当該特定の配列の画素のうちの一部画素の一部分を指定することが可能である。 Returning to FIG. 3, the inversion generation unit 305 is expressed as an inversion valid signal (hereinafter referred to as “REV_ENB”) depending on the state of CNT [2: 0] 328 that is the output of the counter 304 and the state of REVERSE 313 that is the output of the timing generation unit 301. ) 329 is set to High level (logical value “1”) and output. This is represented in the truth table as shown in FIG. When CNT [2: 0] 328 is “1” or “2” and REVERSE 313 is “1”, REV_ENB 329 is set to “1”. As described above, the counter 304 and the inversion generation unit 305 include the timing generation unit 301 and function as, for example, a partial designation unit. In other words, this partial designating means can designate a part of a part of the pixels in the specific array when the pixels in the specific array are detected.

部分反転部３０６は、例えば、図８（ａ）、図８（ｂ）に示す２つの内部構成のいずれかを有する。 The partial inversion unit 306 has, for example, one of the two internal configurations shown in FIGS. 8A and 8B.

図８（ａ）に示す部分反転部３０６は、シフトレジスタ３０２の出力の１つであるＳＦ４をインバータ９０１で反転したものと反転しないものをセレクタ９０２でどちらかを選択して、部分変換信号（以下、「ＣＨＧ＿ＶＤＯ」と表記。）３３０を出力する。セレクタ９０２の論理値は、ＲＥＶ＿ＥＮＢ３２９がＬｏｗレベル（論理値“０”）のときはＳＦ４を選択し、Ｈｉｇｈレベル（論理値“１”）のときはＳＦ４をインバータ９０１で反転した信号を選択するように作用する。このように、図８（ａ）に示す部分反転部３０６は、入力信号を反転変換したものとしないもののどちらかを選択する選択手段から構成される。 The partial inversion unit 306 shown in FIG. 8A selects one of the outputs of the shift register 302, SF4 inverted by the inverter 901, and the non-inverted one by the selector 902, and the partial conversion signal ( Hereinafter, it is expressed as “CHG_VDO”.) 330 is output. The logic value of the selector 902 is such that SF4 is selected when REV_ENB 329 is at a low level (logic value “0”), and a signal obtained by inverting SF4 with an inverter 901 is selected when the level is high (logic value “1”). Act on. As described above, the partial inverting unit 306 shown in FIG. 8A includes a selection unit that selects either one obtained by inverting the input signal or not.

図８（ｂ）に示す部分反転部３０６は、排他的論理和（ＥｘｃｌｕｓｉｖｅＯＲ）ロジックである。反転生成部３０５の出力であるＲＥＶ＿ＥＮＢ３２９がＨｉｇｈレベル（論理値“１”）のとき、シフトレジスタ３０２の出力の１つであるＳＦ４の論理値を反転させるように作用する。このように、図８（ｂ）に示す部分反転部３０６は、排他的論理和の論理変換手段で構成される。なお、部分反転部３０６の内部構成は図示例に限定されるものではない。 The partial inversion unit 306 shown in FIG. 8B is an exclusive OR logic. When REV_ENB 329, which is the output of the inversion generation unit 305, is at a high level (logic value “1”), the logic value of SF4, which is one of the outputs of the shift register 302, is inverted. In this way, the partial inversion unit 306 shown in FIG. 8B is configured by exclusive-OR logic conversion means. The internal configuration of the partial inversion unit 306 is not limited to the illustrated example.

フリップフロップ（Ｆ／Ｆ）３０７は、部分反転部３０６の出力であるＣＨＧ＿ＶＤＯ３３０を４ｘＶＣＬＫ３１１で同期させてビデオ出力信号（以下、「ＶＩＤＥＯ＿ＯＵＴ」と表記。）３３１を出力する。このようにＦ／Ｆ３０７は、例えばクロック同期出力手段として機能する。 The flip-flop (F / F) 307 outputs the video output signal (hereinafter referred to as “VIDEO_OUT”) 331 by synchronizing the CHG_VDO 330 output from the partial inversion unit 306 with 4 × VCLK 311. In this way, the F / F 307 functions as, for example, a clock synchronous output unit.

次に、上述したビデオＩ／Ｆ部２０４の動作を図９Ａ、図９Ｂに示すタイミングチャートを用いて説明する。なお、本実施形態では、白画素がしばらく連続したのちに黒画素と白画素が１画素ずつ交互に連続した場合を例に説明する。また、黒画素と白画素が交互に連続し始めたところからの画素をそれぞれＶ１，Ｖ２，Ｖ３，・・・と呼ぶこととする。 Next, the operation of the video I / F unit 204 will be described with reference to timing charts shown in FIGS. 9A and 9B. In the present embodiment, an example will be described in which black pixels and white pixels are alternately continued one by one after white pixels have continued for a while. In addition, the pixels from where the black pixels and the white pixels start to alternately alternate are referred to as V1, V2, V3,.

まず、ＶＩＤＥＯ＿ＩＮ信号としてＶ１（黒）、Ｖ２（白）、Ｖ３（黒）が順次シフトレジスタ３０２に入力される。そして、入力した画素は、ＳＦ１〜ＳＦ６（３２１〜３２６）へ順次シフトされ、パターン検出部３０３に出力されていく。 First, V1 (black), V2 (white), and V3 (black) are sequentially input to the shift register 302 as a VIDEO_IN signal. The input pixels are sequentially shifted to SF1 to SF6 (321 to 326) and output to the pattern detection unit 303.

シフトレジスタ３０２の出力のうちのＳＦ４は、部分反転部３０６に入力され（３２４）、ＲＥＶ＿ＥＮＢ３２９の状態に従って論理反転され、ＣＨＧ＿ＶＤＯ３３０としてＦ／Ｆ３０７に出力される。そして、ＣＨＧ＿ＶＤＯ３３０が、Ｆ／Ｆ３０７により４ｘＶＣＬＫ３１１と同期させて、ＶＩＤＥＯ＿ＯＵＴ３３１として出力される。図９Ａに示すＴ１は、最初の黒画素Ｖ１が出力されるタイミングである。 SF4 of the output of the shift register 302 is input to the partial inversion unit 306 (324), logically inverted according to the state of REV_ENB 329, and output to the F / F 307 as CHG_VDO330. Then, CHG_VDO 330 is output as VIDEO_OUT 331 in synchronization with 4xVCLK 311 by F / F 307. T1 shown in FIG. 9A is a timing at which the first black pixel V1 is output.

Ｔ２では、シフトレジスタ３０２にＶ１〜Ｖ６の６画素が取り込まれ、それらがＳＦ１〜ＳＦ６の信号としてパターン検出部３０３に入力されたところである。ここでパターン検出部３０３では、マッチングパターンとの比較が行われるが、このとき比較結果が一致するため、ＤＥＴＥＣＴ３２７がＨｉｇｈレベル（論理値“１”）となる。 At T2, six pixels V1 to V6 are taken into the shift register 302 and are input to the pattern detection unit 303 as signals SF1 to SF6. Here, the pattern detection unit 303 performs comparison with the matching pattern. At this time, since the comparison result matches, DETECT 327 becomes High level (logical value “1”).

Ｔ３では、ＤＥＴＥＣＴ３２７が“１”であるため、カウンタ３０４がカウントアップし、ＣＮＴ［２：０］３２８が“１”となる。 At T3, since DETECT 327 is “1”, the counter 304 counts up and CNT [2: 0] 328 becomes “1”.

Ｔ４では、ＣＮＴ［２：０］３２８が“１”で、ＲＥＶＥＲＳＥ３１３が“１”であるため、反転生成部３０５にてＲＥＶ＿ＥＮＢ３２９がＨｉｇｈレベル（論理値“１”）となる。すると白画素であったＶ４画素が後端の１／４期間だけ黒に変換される。 At T4, since CNT [2: 0] 328 is “1” and REVERSE 313 is “1”, REV_ENB 329 becomes High level (logical value “1”) in the inversion generation unit 305. Then, the V4 pixel, which was a white pixel, is converted to black for the ¼ period at the rear end.

Ｔ５では、Ｔ４で変換された黒が１／４期間だけＶＩＤＥＯ＿ＯＵＴ３３１として出力される。要するに白画素であったＶ４は、３／４画素分が白で１／４画素分が黒に変換されたことになる。また、このとき、ＲＥＶ＿ＥＮＢ３２９は、Ｌｏｗレベル（論理値“０”）となるため、Ｖ５の最初は黒のまま変換されない。 At T5, the black converted at T4 is output as VIDEO_OUT331 for a quarter period. In short, V4, which is a white pixel, is converted into white for 3/4 pixels and black for 1/4 pixels. At this time, since REV_ENB 329 is at a low level (logical value “0”), the initial value of V5 remains black and is not converted.

Ｔ６では、ＣＮＴ［２：０］３２８が“２”で、ＲＥＶＥＲＳＥ３１３が“１”であるため、反転生成部３０５にてＲＥＶ＿ＥＮＢ３２９がＨｉｇｈレベル（論理値“１”）となる。すると黒画素であったＶ５画素が後端の１／４期間だけ白に変換される。 At T6, since CNT [2: 0] 328 is “2” and REVERSE 313 is “1”, REV_ENB 329 becomes High level (logical value “1”) in the inversion generation unit 305. Then, the V5 pixel, which was a black pixel, is converted to white for the ¼ period at the rear end.

Ｔ７では、Ｔ６で変換された白が１／４期間だけＶＩＤＥＯ＿ＯＵＴ３３１として出力される。要するに黒画素であったＶ５は、３／４画素分が黒で１／４画素分が白に変換されたことになる。しかしながら、その前のＶ４の１／４画素分が黒に変換されているので、合わせると１画素分の黒が出力されることとなる。また、このとき、ＲＥＶ＿ＥＮＢ３２９は、Ｌｏｗレベル（論理値“０”）となるためＶ６は、白のまま変換されない。このように、部分指定手段は、隣接する２つの画素（白画素、黒画素）の各々同じ方向（図９Ａ、図９Ｂの右方向）の端部を指定する。 At T7, the white converted at T6 is output as VIDEO_OUT331 for a quarter period. In short, V5, which is a black pixel, means that 3/4 pixels are converted to black and 1/4 pixels are converted to white. However, since the previous ¼ pixel of V4 is converted to black, when combined, black for one pixel is output. At this time, since REV_ENB 329 is at a low level (logical value “0”), V6 remains white and is not converted. As described above, the partial designating unit designates an end portion in the same direction (right direction in FIGS. 9A and 9B) of two adjacent pixels (white pixel and black pixel).

Ｔ８では、変換されないＶ６が１画素分白のまま出力される。従って、その前のＶ５の１／４画素分が白に変換されているので、合わせると５／４画素分の黒が出力されることとなる。 At T8, unconverted V6 is output as white for one pixel. Accordingly, the previous 1/4 pixel of V5 is converted to white, and when combined, 5/4 pixels of black are output.

次に、Ｔ８からＴ９までの期間では、ＤＥＴＥＣＴ３２７がＨｉｇｈレベル（論理値“１”）となるが、ＣＮＴ［２：０］３２８が“１”と“２”以外となり、部分反転部３０６で反転変換されることはない。そして、Ｔ９では、ＣＮＴ［２：０］３２８が“５”となり、ＣＮＴ［２：０］３２８が“０”にクリアされる。 Next, in the period from T8 to T9, DETECT 327 is at a high level (logical value “1”), but CNT [2: 0] 328 is other than “1” and “2”, and is inverted by the partial inversion unit 306. There is no conversion. At T9, CNT [2: 0] 328 becomes “5” and CNT [2: 0] 328 is cleared to “0”.

Ｔ１０では、ＤＥＴＥＣＴ３２７がＨｉｇｈレベル（論理値“１”）となり、カウンタ３０４は再びカウントアップを開始する。以下、同様な動作が行われる。 At T10, DETECT 327 becomes High level (logical value “1”), and the counter 304 starts counting up again. Thereafter, a similar operation is performed.

ビデオＩ／Ｆ部２０４によって変換された出力画像と、出力信号と、出力信号の周波数の一例を図１０（ａ）に示す。また、変換されなかった場合の出力画像と、出力信号と、出力信号の周波数の一例を図１０（ｂ）に示す。 An example of the output image converted by the video I / F unit 204, the output signal, and the frequency of the output signal is shown in FIG. FIG. 10B shows an example of the output image, the output signal, and the frequency of the output signal when not converted.

図１０（ｂ）に示すように、上述した動作により変換されなかった場合、出力画像の黒画素と白画素が１画素ずつ交互に連続すると、その出力信号は、一定の周波数の矩形波となる。矩形波は、その周波数と、その周波数の整数倍の高調波成分を含んでいるので、それが不要輻射ノイズとして発生する。矩形波の周波数が１０ＭＨｚであるとすると、３０ＭＨｚ、５０ＭＨｚ、７０ＭＨｚ、・・・といった周波数に不要輻射ノイズが発生する（矩形波のデューティ比が５０％であるため、偶数倍の周波数の高調波は発生しにくい）。 As shown in FIG. 10B, when the conversion is not performed by the above-described operation, when the black pixels and the white pixels of the output image are alternately continued one by one, the output signal becomes a rectangular wave having a constant frequency. . Since the rectangular wave includes the frequency and a harmonic component that is an integral multiple of the frequency, it is generated as unnecessary radiation noise. If the frequency of the rectangular wave is 10 MHz, unnecessary radiation noise is generated at frequencies of 30 MHz, 50 MHz, 70 MHz,... (Because the duty ratio of the rectangular wave is 50%, the harmonics of the even multiple frequency are Hard to occur).

一方、本実施形態では、図１０（ａ）に示すように、出力画像の黒画素と白画素が１画素ずつ交互に連続した場合、白画素が３／４画素や５／４画素に変換される。すると出力信号の周波数も一定ではなく、分散する。具体的には、変換されなかったときの周波数が１０ＭＨｚであるとすると、１０ＭＨｚのほか１１．４ＭＨｚと８．９ＭＨｚになる。但し、変換しても矩形波には変わりなく、それぞれの周波数の整数倍の高調波成分は含んでいるため、その整数倍の周波数に不要輻射ノイズは発生する。しかしながら、矩形波の周波数が３つに分散し、それぞれの周波数で持つエネルギーが１／３となり、不要輻射ノイズの発生エネルギーも１／３となる。 On the other hand, in this embodiment, as shown in FIG. 10A, when black pixels and white pixels of the output image are alternately continued one by one, the white pixels are converted into 3/4 pixels or 5/4 pixels. The Then, the frequency of the output signal is not constant but is dispersed. Specifically, if the frequency when the conversion is not performed is 10 MHz, 11.4 MHz and 8.9 MHz are obtained in addition to 10 MHz. However, even if converted, it does not change to a rectangular wave, and includes harmonic components that are integral multiples of the respective frequencies. Therefore, unnecessary radiation noise is generated at frequencies that are integral multiples. However, the frequency of the rectangular wave is dispersed into three, the energy possessed by each frequency becomes 1/3, and the generation energy of unnecessary radiation noise also becomes 1/3.

また、黒画素は３画素に１画素の割合で１／４画素幅分位置がずれるが、画素幅は１画素幅のまま変化しない。一方、白画素は３画素中の２画素の画素幅は３／４画素、５／４画素の幅に変わるが平均の画素幅は１画素幅となる。このように、隣接する白画素と黒画素の同じサイズの一部分をそれぞれ反転処理するため、画像データの画像濃度を保つことが出来る。 Further, the black pixels are displaced by a 1/4 pixel width at a ratio of 1 pixel to 3 pixels, but the pixel width remains unchanged at 1 pixel width. On the other hand, for white pixels, the pixel width of two of the three pixels changes to a width of 3/4 pixels and 5/4 pixels, but the average pixel width is one pixel width. In this way, the image data of the image data can be maintained in the image data because each of the adjacent white and black pixels having the same size is inverted.

上記実施形態によれば、白画素と黒画素が１画素毎交互に連続する画像データを検出し、検出した場合にそのうちの隣接した２画素の一部を反転して出力する。これにより、元画像に対する変更範囲が小さくてオリジナル性を保ちやすく、また画像濃度の変化を少なくすることができる。 According to the above-described embodiment, image data in which white pixels and black pixels are alternately continuous is detected, and when detected, a part of two adjacent pixels is inverted and output. Thereby, the change range with respect to the original image is small, the originality can be easily maintained, and the change in the image density can be reduced.

［第２の実施形態］
本発明の第２の実施の形態では、図１、図２に示す構成が上記第１の実施の形態と同じであり、第１の実施の形態と同様の部分については、同一の符号を用いてその説明を省略する。以下に、上記第１の実施の形態と異なる点のみを説明する。 [Second Embodiment]
In the second embodiment of the present invention, the configuration shown in FIGS. 1 and 2 is the same as that of the first embodiment, and the same reference numerals are used for the same parts as in the first embodiment. The description is omitted. Only differences from the first embodiment will be described below.

図１１は、本発明の第２の実施形態におけるビデオＩ／Ｆ部２０４の概略構成を示すブロック図である。本図では、図３に示すビデオＩ／Ｆ部２０４と異なる部分を説明する。 FIG. 11 is a block diagram showing a schematic configuration of the video I / F unit 204 in the second embodiment of the present invention. In this figure, a different part from the video I / F part 204 shown in FIG. 3 is demonstrated.

図１１に示すビデオＩ／Ｆ部２０４は、図３に示すビデオＩ／Ｆ部２０４に対して、パターン検出部３０３がプログラマブルパターン検出部１３０３に変更されている。第１の実施形態では、パターン検出部３０３によりシフトレジスタ３０２の出力である連続する６画素ＳＦ１〜ＳＦ６と予め決められたマッチングパターンである“白画素”、“黒画素”、“白画素”、“黒画素”、“白画素”、“黒画素”の配列と比較した。第２の実施形態では、このマッチングパターンをＣＰＵ２０７から設定可能としたものであり、マッチングパターン信号ＭＣＰＴ［６：１］１３４１がＣＰＵ２０７からプログラマブルパターン検出部１３０３に入力されるマッチングパターン信号である。このように、本実施形態では、プログラマブルパターン検出部１３０３により、検出する画素配列を任意に設定することができる。 In the video I / F unit 204 shown in FIG. 11, the pattern detection unit 303 is changed to a programmable pattern detection unit 1303 with respect to the video I / F unit 204 shown in FIG. 3. In the first embodiment, six consecutive pixels SF1 to SF6 that are outputs of the shift register 302 by the pattern detection unit 303 and predetermined matching patterns “white pixel”, “black pixel”, “white pixel”, Comparison was made with the arrangement of “black pixels”, “white pixels”, and “black pixels”. In the second embodiment, the matching pattern can be set from the CPU 207, and the matching pattern signal MCPT [6: 1] 1341 is a matching pattern signal input from the CPU 207 to the programmable pattern detection unit 1303. Thus, in this embodiment, the programmable pattern detection unit 1303 can arbitrarily set the pixel array to be detected.

図１２は、図１１のプログラマブルパターン検出部１３０３によるマッチングパターン検出のアルゴリズムを説明するための真理値表を表した図である。 FIG. 12 is a diagram showing a truth table for explaining an algorithm of matching pattern detection by the programmable pattern detection unit 1303 of FIG.

プログラマブルパターン検出部１３０３は、図示の通り、連続する６画素ＳＦ１〜ＳＦ６がそれぞれＭＣＰＴ１〜ＭＣＰＴ６と一致したときにＤＥＴＥＣＴ３２７をＨｉｇｈレベル（論理値“１”）として出力する。例えば、マッチングパターンＭＣＰＴ１〜ＭＣＰＴ６を第１の実施形態とは逆の“黒画素”、“白画素”、“黒画素”、“白画素”、“黒画素”、“白画素”とすると、白画素ではなく、黒画素の画素幅が３／４や５／４になるような変換が行われる。 As shown in the figure, the programmable pattern detection unit 1303 outputs DETECT 327 as a high level (logical value “1”) when the continuous six pixels SF1 to SF6 coincide with MCPT1 to MCPT6, respectively. For example, if the matching patterns MCPT1 to MCPT6 are “black pixels”, “white pixels”, “black pixels”, “white pixels”, “black pixels”, and “white pixels” opposite to those in the first embodiment, Conversion is performed so that the pixel width of black pixels, not pixels, is 3/4 or 5/4.

このように画素幅を変更する画素を白画素か黒画素かを選択することができると、静電ドラム１０６や現像ユニット１０７、定着ユニット１１２の特性に応じて柔軟な対応が可能となる。 If the pixel whose pixel width is to be changed can be selected as a white pixel or a black pixel as described above, it is possible to flexibly cope with the characteristics of the electrostatic drum 106, the developing unit 107, and the fixing unit 112.

また、第２の実施形態においても、第１の実施形態と同様に、画像データの濃度を保持したまま、不要輻射ノイズの発生エネルギーも１／３に低減することが可能となる。 Also in the second embodiment, similarly to the first embodiment, it is possible to reduce the generation energy of unnecessary radiation noise to 1/3 while maintaining the density of the image data.

［第３の実施形態］
本発明の第３の実施の形態では、図１、図２に示す構成が上記第１の実施の形態と同じである。そして、第１及び第２の実施の形態と同様の部分については、同一の符号を用いてその説明を省略する。以下に、上記第１及び第２の実施の形態と異なる点のみを説明する。 [Third Embodiment]
In the third embodiment of the present invention, the configuration shown in FIGS. 1 and 2 is the same as that of the first embodiment. And about the part similar to 1st and 2nd embodiment, the description is abbreviate | omitted using the same code | symbol. Only the differences from the first and second embodiments will be described below.

図１３は、本発明の第３の実施形態におけるビデオＩ／Ｆ部２０４の概略構成を示すブロック図である。本図では、図１１に示すビデオＩ／Ｆ部２０４と異なる部分を説明する。 FIG. 13 is a block diagram showing a schematic configuration of the video I / F unit 204 in the third embodiment of the present invention. In this figure, a different part from the video I / F part 204 shown in FIG. 11 is demonstrated.

図１３に示すビデオＩ／Ｆ部２０４は、図３に示すビデオＩ／Ｆ部２０４に対して、パターン検出部３０３がライン別パターン検出部１５０３に変更されている。第２の実施形態では、プログラマブルパターン検出部１３０３により、全てのラインで同じマッチングパターンを用いて連続する６画素ＳＦ１〜ＳＦ６と比較した。第３の実施形態では、ライン別パターン検出部１５０３により、奇数ラインと偶数ラインでマッチングパターンを変更できるようにしたものである。 In the video I / F unit 204 shown in FIG. 13, the pattern detection unit 303 is changed to a line-by-line pattern detection unit 1503 compared to the video I / F unit 204 shown in FIG. 3. In the second embodiment, the programmable pattern detection unit 1303 compares the same matching pattern with 6 pixels SF1 to SF6 that are continuous in all lines. In the third embodiment, the line-by-line pattern detection unit 1503 can change the matching pattern between odd lines and even lines.

１５４１は奇数ラインであることを示す信号（以下、「ＯＤＤ＿ＬＩＮＥ」と表記。）であり、レーザビームをラインの先頭で検出した信号（図示しない）をトグル動作させて生成される。１５４２は偶数ライン用のマッチングパターン信号（以下、「Ｅ＿ＰＴ［６：１］」と表記。）、１５４３は奇数ライン用のマッチングパターン信号（以下、「Ｏ＿ＰＴ［６：１］」と表記。）であり、共にＣＰＵ２０７から設定される。 A signal 1541 (hereinafter referred to as “ODD_LINE”) indicating an odd line is generated by a toggle operation of a signal (not shown) in which the laser beam is detected at the head of the line. 1542 is a matching pattern signal for even lines (hereinafter referred to as “E_PT [6: 1]”), and 1543 is a matching pattern signal for odd lines (hereinafter referred to as “O_PT [6: 1]”). Yes, both are set by the CPU 207.

図１４は、図１３のライン別パターン検出部１５０３によるマッチングパターン検出のアルゴリズムを説明するための真理値表を表した図である。 FIG. 14 is a diagram showing a truth table for explaining an algorithm for detecting a matching pattern by the line-by-line pattern detection unit 1503 in FIG.

ライン別パターン検出部１５０３は、図示の通り、偶数ライン時には連続する６画素ＳＦ１〜ＳＦ６とＥ＿ＰＴ１〜Ｅ＿ＰＴ６と比較し、奇数ライン時にはＯ＿ＰＴ１〜Ｏ＿ＰＴ６と比較する。そして、それぞれのラインで一致したときにＤＥＴＥＣＴ３２７をＨｉｇｈレベル（論理値“１”）として出力する。例えば、偶数ライン用マッチングパターンＥ＿ＰＴ１〜Ｅ＿ＰＴ６を「“白画素”、“黒画素”、“白画素”、“黒画素”、“白画素”、“黒画素”」とする。また、奇数ライン用マッチングパターンＯ＿ＰＴ１〜Ｏ＿ＰＴ６を反対の「“黒画素”、“白画素”、“黒画素”、“白画素”、“黒画素”、“白画素”」とする。すると、偶数ラインで白画素の画素幅が３／４や５／４になるような変換が行われ、奇数ラインで黒画素の画素幅が３／４や５／４になるような変換が行われる。例えば、図１５（ａ）のような市松模様の画像データである場合、第１の実施形態での変換後は、縦方向に黒画素が重なることがある（図１５（ｂ）に示す矢印↑の部分）。そうすると、トナーが載りやすくなるため、印刷結果が違ってしまうことがある。 As shown in the figure, the line-by-line pattern detection unit 1503 compares the continuous six pixels SF1 to SF6 and E_PT1 to E_PT6 for even lines, and compares O_PT1 to O_PT6 for odd lines. When the lines match, DETECT 327 is output as a high level (logical value “1”). For example, the even-line matching patterns E_PT1 to E_PT6 are ““ white pixels ”,“ black pixels ”,“ white pixels ”,“ black pixels ”,“ white pixels ”, and“ black pixels ”. In addition, the odd line matching patterns O_PT1 to O_PT6 are opposite to ““ black pixels ”,“ white pixels ”,“ black pixels ”,“ white pixels ”,“ black pixels ”, and“ white pixels ”. Then, conversion is performed so that the pixel width of the white pixel is 3/4 or 5/4 in the even line, and conversion is performed so that the pixel width of the black pixel is 3/4 or 5/4 in the odd line. Is called. For example, in the case of image data having a checkered pattern as shown in FIG. 15A, black pixels may overlap in the vertical direction after the conversion in the first embodiment (arrow ↑ shown in FIG. 15B). Part). In this case, the toner may be easily loaded, and the printing result may be different.

第３の実施形態では、図１５（ｃ）に示すように、奇数ラインと偶数ラインで重なりがなくなるため、変換後の印刷結果を変換前の結果に近づけることが可能となる。また、本第３の実施形態においても、上記第１の実施形態や第２の実施形態と同様に、画像データの濃度を保持したまま、不要輻射ノイズの発生エネルギーも１／３に低減することが可能となる。 In the third embodiment, as shown in FIG. 15C, since there is no overlap between the odd lines and the even lines, the converted print result can be brought close to the result before conversion. Also in the third embodiment, as in the first embodiment and the second embodiment, the generation energy of unnecessary radiation noise is reduced to 1/3 while maintaining the density of the image data. Is possible.

［第４の実施形態］
本発明の第４の実施の形態では、図１、図２に示す構成が上記第１の実施の形態と同じであり、第１の実施の形態と同様の部分については、同一の符号を用いてその説明を省略する。以下に、上記第１の実施の形態と異なる点のみを説明する。 [Fourth Embodiment]
In the fourth embodiment of the present invention, the configuration shown in FIGS. 1 and 2 is the same as that of the first embodiment, and the same reference numerals are used for the same parts as in the first embodiment. The description is omitted. Only differences from the first embodiment will be described below.

図１６は、本発明の第４の実施形態におけるビデオＩ／Ｆ部２０４の概略構成を示すブロック図である。本図では、図３に示すビデオＩ／Ｆ部２０４と異なる部分を説明する。 FIG. 16 is a block diagram showing a schematic configuration of the video I / F unit 204 in the fourth embodiment of the present invention. In this figure, a different part from the video I / F part 204 shown in FIG. 3 is demonstrated.

１８００はクロック生成部である。第１の実施形態では、クロック生成部３００は４倍の周波数のクロック信号を生成したが、第４の実施形態では、クロック生成部１８００は１６倍の周波数のクロック信号を生成する。クロック生成部１８００から出力されるクロック信号を１６ｘＶＣＬＫ１８１１と表記する。なお、クロック信号の周波数は整数倍であればよく、これに限定されない。 Reference numeral 1800 denotes a clock generator. In the first embodiment, the clock generation unit 300 generates a clock signal having a quadruple frequency. However, in the fourth embodiment, the clock generation unit 1800 generates a clock signal having a frequency of 16 times. The clock signal output from the clock generation unit 1800 is expressed as 16xVCLK1811. The frequency of the clock signal only needs to be an integer multiple, and is not limited to this.

１８０１はタイミング生成部である。タイミング生成部１８０１は、１６ｘＶＣＬＫ１８１１を１６分周したビデオクロック（以下「ＶＣＬＫ」と表記。）３３２を生成し、また、画素反転させるタイミングを示す画素反転タイミング信号であるＲＥＶＥＲＳＥ３１３を生成する。第１の実施形態では、このＲＥＶＥＲＳＥ３１３をハイレベルにするタイミングを図４のタイミングチャートに示すように固定にした。一方、第４の実施形態では、このＲＥＶＥＲＳＥ３１３のタイミングをＣＰＵ２０７から設定可能としたものであり、反転位置指定信号（以下、「ＲＥＶ＿Ｐ［１５：０］」と表記。）１８３２によって指定される。具体的には、１６ｘＶＣＬＫ１８１１をカウントするカウンタ（不図示）とそのカウント出力と反転位置指定信号１８３２を比較して一致した場合にＲＥＶＥＲＳＥ３１３をハイレベルにする比較器（不図示）から構成される。例えば「ＲＥＶ＿Ｐ［１５：０］＝１１１０００００００００００００ｂ」と設定したときのタイミングチャートを図１７に示す。 Reference numeral 1801 denotes a timing generation unit. The timing generation unit 1801 generates a video clock (hereinafter, referred to as “VCLK”) 332 obtained by dividing 16 × VCLK 1811 by 16, and also generates a REVERSE 313 that is a pixel inversion timing signal that indicates a pixel inversion timing. In the first embodiment, the timing for setting the REVERSE 313 to the high level is fixed as shown in the timing chart of FIG. On the other hand, in the fourth embodiment, the timing of the REVERSE 313 can be set by the CPU 207 and is designated by an inversion position designation signal (hereinafter referred to as “REV_P [15: 0]”) 1832. Specifically, a counter (not shown) that counts 16xVCLK 1811 and a comparator (not shown) that sets REVERSE 313 to a high level when the count output and the inverted position designation signal 1832 match and match. For example, FIG. 17 shows a timing chart when “REV_P [15: 0] = 1111000000000000b” is set.

このように、反転タイミングを自由に設定できるようにすることで、画素変換した際の分散させる周波数が可変になり、出力画像への影響と不要輻射ノイズの対策を柔軟に行うことが可能となる。 In this way, by allowing the inversion timing to be set freely, the frequency to be dispersed when pixel conversion is made variable, and it becomes possible to flexibly take measures against the influence on the output image and unnecessary radiation noise. .

また、印刷速度の向上に伴い、複数のレーザビームを使用する画像形成装置が存在する。その場合は、ビデオインターフェース部もレーザビームの本数と同じ数だけ必要になり、さらに複数のビデオインターフェース部は同時に動作することとなる。もし同時に出力される画像データが黒画素と白画素が１画素ずつ交互に連続したものである場合、第１の実施形態の方式に従って画素変換を行っても分散される周波数が同じになってしまうため、不要輻射ノイズが大きくなってしまうという課題が残る。このような場合に、第４の実施形態の方式を用いて、複数のビデオインターフェース部のＲＥＶ＿Ｐ［１５：０］を異なる設定にすることで画素を反転させるタイミングが異なり、分散される周波数がさらに分散され不要輻射ノイズの低減が可能となる。 In addition, there are image forming apparatuses that use a plurality of laser beams as the printing speed increases. In that case, the same number of video interface units as the number of laser beams is required, and a plurality of video interface units operate simultaneously. If the image data that is output at the same time is one in which black pixels and white pixels are alternately consecutive, even if pixel conversion is performed according to the method of the first embodiment, the dispersed frequency will be the same. Therefore, the problem that unnecessary radiation noise becomes large remains. In such a case, by using the method of the fourth embodiment and setting REV_P [15: 0] of the plurality of video interface units differently, the timing of inverting the pixels is different, and the dispersed frequency is further increased. Dispersed and unnecessary radiation noise can be reduced.

上記第１〜第４の実施形態では、シフトレジスタ３０２のビット数を６ビット、パターン検出部３０３の比較する画素数を６画素、カウンタ３０４のカウント数も“０”から“５”の６カウントとして説明したが、これに限定されるものではない。 In the first to fourth embodiments, the shift register 302 has 6 bits, the pattern detection unit 303 has 6 pixels to be compared, and the counter 304 has 6 counts from “0” to “5”. However, the present invention is not limited to this.

１０１画像形成装置
２０４ビデオＩ／Ｆ部
３００クロック生成部
３０１タイミング生成部
３０２シフトレジスタ
３０３パターン検出部
３０４カウンタ
３０５反転生成部
３０６部分反転部
３０７Ｆ／Ｆ 101 Image forming apparatus 204 Video I / F unit 300 Clock generation unit 301 Timing generation unit 302 Shift register 303 Pattern detection unit 304 Counter 305 Inversion generation unit 306 Partial inversion unit 307 F / F

Claims

複数の連続する画素を参照する画素参照手段と、
前記画素参照手段により参照された複数の連続する画素から、特定の配列の画素を検出する画素配列検出手段と、
前記画素配列検出手段により特定の配列の画素が検出された場合に、当該特定の配列の画素のうちの一部画素の一部分を指定する部分指定手段と、
前記部分指定手段により指定された部分を論理反転する部分反転手段と、
１画素と同期出力するクロック信号の周波数の整数倍の周波数のクロック信号を生成するクロック生成手段と、
前記部分反転手段の出力信号を前記クロック生成手段で生成されたクロックにて同期出力するクロック同期出力手段と、
を有することを特徴とする画像形成装置。 Pixel reference means for referring to a plurality of consecutive pixels;
Pixel array detection means for detecting pixels of a specific array from a plurality of consecutive pixels referenced by the pixel reference means;
A part designating unit for designating a part of a part of the pixels of the specific array when pixels of the specific array are detected by the pixel array detecting unit;
Partial inversion means for logically inverting the part designated by the part designation means;
Clock generation means for generating a clock signal having a frequency that is an integral multiple of the frequency of the clock signal that is synchronously output with one pixel;
A clock synchronous output means for synchronously outputting an output signal of the partial inversion means with a clock generated by the clock generating means;
An image forming apparatus comprising:

前記画素参照手段は、複数のフリップフロップが直列に接続された回路構成を有するシフトレジスタであることを特徴とする請求項１記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the pixel reference unit is a shift register having a circuit configuration in which a plurality of flip-flops are connected in series.

前記画素配列検出手段は、画素が１画素毎に交互に論理反転している配列を検出することを特徴とする請求項１または２に記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the pixel array detecting unit detects an array in which pixels are logically inverted alternately for each pixel.

前記画素配列検出手段は、前記特定の配列の画素の当該配列を任意に設定できることを特徴とする請求項１記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the pixel array detection unit can arbitrarily set the array of pixels in the specific array.

前記画素配列検出手段は、前記複数の連続する画素のうち、奇数ラインと偶数ラインとで変更された前記特定の配列の画素を検出することを特徴とする請求項１記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the pixel array detection unit detects pixels of the specific array that are changed between an odd line and an even line among the plurality of continuous pixels.

前記部分指定手段は、隣接する２つの画素の各々同じ方向の端部を指定することを特徴とする請求項１記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the partial designating unit designates an end portion in the same direction of each of two adjacent pixels.

前記部分指定手段は、隣接する２つの画素のうち画素幅を変更する画素を白画素か黒画素か選択できることを特徴とする請求項１記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the partial designation unit can select a white pixel or a black pixel as a pixel whose pixel width is to be changed from two adjacent pixels.

前記部分反転手段は、入力信号を反転変換したものとしないもののどちらかを選択する選択手段から構成されること、または排他的論理和の論理変換手段で構成されることを特徴とする請求項１記載の画像形成装置。 2. The partial inversion means is composed of a selection means for selecting either one obtained by inverting the input signal or not, or a logical transformation means for exclusive OR. The image forming apparatus described.

前記クロック同期出力手段は、フリップフロップであることを特徴とする請求項１乃至８のいずれか１項に記載の画像形成装置。 The image forming apparatus according to claim 1, wherein the clock synchronization output unit is a flip-flop.