JP2014106657A - 情報処理装置 - Google Patents
情報処理装置 Download PDFInfo
- Publication number
- JP2014106657A JP2014106657A JP2012258175A JP2012258175A JP2014106657A JP 2014106657 A JP2014106657 A JP 2014106657A JP 2012258175 A JP2012258175 A JP 2012258175A JP 2012258175 A JP2012258175 A JP 2012258175A JP 2014106657 A JP2014106657 A JP 2014106657A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- clock
- sector
- read
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Power Sources (AREA)
- Stored Programmes (AREA)
Abstract
【課題】SDカード等の外付けメモリカードに格納したプログラムを実行するシステムの消費電力を低減する。
【解決手段】ブートデバイスとしてSDカード4が選択されたとき、SD制御部3は、CPU1のリード命令受信後に、クロック制御部9に対してCPU1のクロックを停止するように指示し、CPU1のブートプログラムを含むセクタをリードし、セクタリード終了後にCPU1のクロックを再開するように指示する。
【選択図】図1
【解決手段】ブートデバイスとしてSDカード4が選択されたとき、SD制御部3は、CPU1のリード命令受信後に、クロック制御部9に対してCPU1のクロックを停止するように指示し、CPU1のブートプログラムを含むセクタをリードし、セクタリード終了後にCPU1のクロックを再開するように指示する。
【選択図】図1
Description
本発明は、消費電力を低減した情報処理装置に関する。
ソフトウエアの更新、復旧や不具合解析を目的として、SDカード等の外付けのメモリカードに格納したプログラムによりシステムを起動する場合がある。 SDカード等のNANDフラッシュメモリに記憶したデータにアクセスするためには、メモリカードの初期化処理を実施し、所定の手順でコマンドを発行する、等の制御が必要であるが、システム起動前には、これらの処理をソフトウエアで実行することはできない。
SDカードからシステムを起動する方法として、SDカードの初期化処理や、コマンド発行をハードウェアで自動化し、ROMやNORフラッシュメモリのように、SDカードへのランダムアクセスを可能とする方法がある(例えば、特許文献1を参照)。このとき、SDカード等のNANDフラッシュメモリに記憶したデータはセクタ単位でのリードしかできないため、ランダムアクセスが発生するプログラムの実行速度が極端に遅くなるという問題が発生する。
ランダムアクセスを高速に実行する方法として、SDカード等に格納したプログラムをRAMにロードしてから実行する方法がある(例えば、特許文献2を参照)。
ランダムアクセスを高速に実行する方法として、SDカード等に格納したプログラムをRAMにロードしてから実行する方法がある(例えば、特許文献2を参照)。
また、RAMを持たない、或いは、RAMの空き容量が少なく、SDカード等に格納したプログラムをRAMにロードできない場合には、1セクタ分のバッファRAMを準備し、CPUが指定したデータを含むセクタのリード結果をバッファRAMに記憶しておき、次回以降のCPU指定データがバッファRAM内に存在する場合には、セクタリードを再実行することなく、指定データをリード可能にする方法もある(例えば、特許文献3を参照)。
さらに、バッファRAMを2セクタ分以上準備しておき、CPUアクセス中のバッファRAMの次セクタの内容を、もう一方のバッファRAMに記憶しておき、この動作を繰り返すことで、連続アドレスに格納されたデータの実行を高速にする方法もある(例えば、特許文献4を参照)。
しかし、SDカードの制御をハードウェアで自動化し、CPUからのSDカードへのランダムアクセスを可能とする方法の場合、CPUが実行命令をフェッチするためには、ハードウェアによるSDカードのセクタリードが完了するまで待つ必要があり、このときの待ち時間にCPUが消費する電力が無駄になっているという問題があった。
本発明は上記した課題に鑑みてなされたもので、
本発明の目的は、SDカード等の外付けメモリカードに格納したプログラムを実行するシステムの消費電力を低減した情報処理装置を提供することにある。
本発明の目的は、SDカード等の外付けメモリカードに格納したプログラムを実行するシステムの消費電力を低減した情報処理装置を提供することにある。
本発明は、一または複数の実行手段が実行するプログラムを記憶する記憶手段と、前記一または複数の実行手段へ供給するクロックを制御する第1の制御手段と、前記実行手段のブートデバイスとして前記記憶手段が選択されたとき、前記記憶手段をセクタ単位でアクセスし、前記実行手段が実行するプログラムを含むセクタをアクセスする間、前記第1の制御手段に対して前記クロックの状態を所定の状態に指示する第2の制御手段を備えたことを最も主要な特徴とする。
本発明によれば、セクタ単位でアクセスする不揮発性メモリに格納したプログラムを実行する際の消費電力を低減することができる。
以下、発明の実施の形態について図面により詳細に説明する。本発明は、セクタ単位でアクセスする不揮発性メモリの制御をハードウェアで自動化し、CPUが不揮発性メモリに記憶したプログラムを実行するに際して、セクタ単位でアクセスする不揮発性メモリの制御を自動で実行するハードウェアを備え、このハードウェアがセクタリードを自動実行中の場合に、CPUの動作クロックを停止する、または、周波数を低下させる。
図1は、本発明の実施例の情報処理装置の構成を示す。Main_CPU1は主にデータ処理を実行し、Sub−CPU2は主に外部デバイスとのインタフェースを制御する。SD制御部3はSDカードの規格に準拠してSDカード4を制御する。また、SDカード4に記憶した実行プログラムでシステム(情報処理装置)をブートする際には、CPUからの指示なしでSDカード4の制御コマンドを発行することができ、CPUから指定されたアドレスのデータを含むセクタをリードし、指定されたアドレスのデータのみをリード結果として返すことができる。さらに、SDカード4からのセクタリード実行中にCPUを待たせる場合には、クロック制御部9に対してCPUへ供給されるクロックを停止させる信号(main_stop、sub_stop)を発行(指示)する。
クロック制御部9は、SD制御部3からMain−CPU1へ供給されるクロックを停止させる信号(main_stop)を受信し、main_stopがアサートした場合に、Main−CPU1へ供給されるクロック(clk_main)を停止する。また、SD制御部3からSub−CPU2へ供給されるクロックを停止させる信号(sub_stop)を受信し、sub_stopがアサートした場合に、Sub−CPU2へ供給されるクロック(clk_sub)を停止する。
SDカード4には、通常はデータを記憶しておくが、SDカード4からブートする際には、Main−CPU1とSub−CPU2の実行プログラム(ブートプログラム)を記憶しておくブートデバイスとして機能する。通常ブートとSDブートの切り替えは、外部入力信号(boot_sel)で切り替え可能としている。ROM5は通常ブート、通常動作で使用するMain−CPU1とSub−CPU2の実行プログラムを記憶する。
アドレス変換部6は、通常ブート時とSDブート時のブート開始アドレスを変更し、SDブート時にはROM5へのアクセスはできなくなる。アドレス変換部7は、Main−CPU1とSub−CPU2のブート開始アドレスの競合を回避するために、Sub−CPU2のブート開始アドレスを変更し、Sub−CPU2から見たアドレス空間のゼロ番地が、ROM5内の別のアドレスに対応するようにしている。
RAM8はMain−CPU1とSub−CPU2のワーク用であり、演算結果等のデータを記憶し、また、SDカード4からリードしたデータ、或は、SDカード4にライトするデータを記憶しておく。SDカード4のリード/ライトはセクタ単位(一般には512Byte)であるため、リード/ライト時にCPUの負荷を小さくするために、SD制御部3とRAM8の間のデータ転送はCPUを介さずに実行できるようにしている。本発明では、着脱可能な記憶媒体であるSDカードを使用することにより、プログラムの変更、更新を容易に実行できる。
図2は、通常ブート時(信号boot_selがネゲート中)のメモリマップ(Main−CPU1側から見た場合)を示す。
ROM5をアドレスh0000_0000〜h0001_FFFFに割り当て、Main−CPU1用の実行プログラムをアドレスh0000_0000〜h0000_FFFFに記憶し、Sub−CPU2用の実行プログラムをアドレスh0001_0000〜h0001_FFFFに記憶している。RAM8はアドレスh1000_0000〜h1000_07FFに割り当て、後述するSDコントローラ制御レジスタをh2000_0000〜に割り当てている。
通常ブート時には、Main−CPU1とSub−CPU2はCPUから見たアドレスh0000_0000に格納した命令をフェッチするようになっている。そこで、アドレス変換部7の動作により、Sub−CPU2側からはアドレスh0001_0000がゼロ番地(h0000_0000)に見えるようにすることで、Main−CPU1とSub−CPU2のアドレス競合を回避している。
Main−CPU1またはSub−CPU2からSDカード4のデータにアクセスする際には、SDコントローラ制御レジスタに所定の設定をすることで、RAM8の指定領域に、SDカード4のデータを持ってくることができる。ライトの場合には、RAM8の指定領域にライトしたいデータを置いておき、SDコントローラ制御レジスタに所定の設定をすることで、SDカード4にライトすることができる。本実施例では、リード/ライトは512Byte単位で実行する。
図3は、SDブート時(信号boot_selがアサート中)のメモリマップ(Main−CPU1側から見た場合)を示す。
Main−CPU1のブート開始アドレスh0000_0000〜と、Sub−CPU2のブート開始アドレスh0001_0000〜にはSDカード4に記憶した実行プログラムが見えるようになっている。ここで、SDカード4は規格に準拠したファイルフォーマットを使用しており、CPUの実行プログラムはユーザーデータ領域に記憶している。このため、SD制御部3が、CPUからのリード要求アドレスとSDカード4の物理アドレスの対応を判別し、所望のセクタのリードを実行することで、Main−CPU1側からは図3に示すメモリマップが見えるようにしている。RAM8とSDコントローラ制御レジスタのアドレス割り当ては通常ブート時と同じである。
図4は、SDカード4を制御するSD制御部3の構成を示す。SDコントローラ31は、SDカードの規格に準拠してSDカード4を制御する。SDコントローラ制御レジスタ311は、SDコントローラ31に含まれ、Main−CPU1またはSub−CPU2またはSDブート制御部33からアクセスし、SDコントローラ31を動作させるためのパラメータ、コマンドを設定する。また、SDコントローラ制御レジスタ311は、アドレス空間(h2000_0000〜)に割り当てられている。
DMAコントローラ32は、SDコントローラ31がSDカード4からリードしたセクタ単位(本実施例では512Byte)のデータを、SDブート制御部33または、RAM8へ転送する。また、SDカード4にライトする際には、RAM8に記憶してあるライト用のセクタ単位(本実施例では512Byte)のデータを取得し、SDコントローラ31へ転送し、SDコントローラ31がSDカード4にライトする。
セレクタ34は、信号boot_selがネゲートの場合には、CPUとセレクタ35の間のアクセスを有効にし、CPUとSDブート制御部33の間のアクセスを無効にする。信号boot_selがアサートの場合には、CPUとセレクタ35の間のアクセスを無効にし、CPUとSDブート制御部33の間のアクセスを有効にする。
セレクタ35は、信号boot_selがネゲートの場合には、セレクタ34とSDコントローラ31の間のアクセスを有効にし、SDブート制御部33とSDコントローラ31の間のアクセスを無効にする。信号boot_selがアサートの場合には、セレクタ34とSDコントローラ31の間のアクセスを無効にし、SDブート制御部33とSDコントローラ31の間のアクセスを有効にする。
セレクタ36は、信号boot_selがネゲートの場合には、RAM8とDMAコントローラ32の間のアクセスを有効にし、信号boot_selがアサートの場合には、RAM8とDMAコントローラ32の間のアクセスを無効にする。
セレクタ37は、信号boot_selがネゲートの場合には、セレクタ36とDMAコントローラ32の間のアクセスを有効にし、SDブート制御部33とDMAコントローラ32の間のアクセスを無効にする。信号boot_selがアサートの場合には、セレクタ36とDMAコントローラ32の間のアクセスを無効にし、SDブート制御部33とDMAコントローラ32の間のアクセスを有効にする。
SDブート制御部33は、信号boot_selがアサートの場合に動作し、Main−CPU1またはSub−CPU2からのアクセスを契機に動作する。 SDブート制御部33が、Main−CPU1用のアドレス空間(h0000_0000〜h0000_FFFF)へのリードアクセスを検出すると、Main−CPU1の指定するデータがSDカード4のどのセクタに記憶してあるかを判別し、対象セクタをリードするために必要なパラメータ、指令をSDコントローラ制御レジスタ311に設定することで、SDコントローラ31が動作し、所望のデータを含むセクタをリードする。リードしたセクタデータ(512Byte)は、Main用RAM(A)331に記憶し、要求されたデータをMain−CPU1へ送信する。
次に、Main−CPU1用のアドレス空間へのリードアクセスを検出すると、CPUが要求するデータがMain用RAM(A)331に記憶してあるかを判別し、データが記憶してあれば、そのデータをMain−CPU1へ送信する。このようなCPUからのリードアクセスの検出/データ送信と並行して、SDブート制御部33は、Main用RAM(A)331に記憶したセクタの次セクタのデータをSDカード4からリードし、Main用RAM(B)332に記憶しておく。もし、Main−CPU1の要求するデータが、Main用RAM(A)331に記憶していなかった場合は、Main用RAM(B)332に記憶してあるかを判別し、データが記憶してあれば、そのデータをMain−CPU1へ送信する。また、送信と並行して、Main用RAM(B)332に記憶したセクタの次セクタのデータをSDカード4からリードし、Main用RAM(A)331に記憶する。もし、Main−CPU1の要求するデータが、Main用RAM(A)331にもMain用RAM(B)332にも記憶していない場合は、main_stop信号をアサートしてMain−CPU1の動作を停止させる。その後、要求データがSDカード4のどのセクタに記憶してあるかを判別し、対象セクタをリードする。
リードしたセクタデータはMain用RAM(A)331に記憶し、main_stop信号をネゲートしてMain−CPU1の動作を再開させた後、要求されたデータをMain−CPU1へ送信する。このような動作を繰り返し実行することにより、Main−CPU1のリードがシーケンシャルアクセスであり、かつ、セクタリードに要する時間が512ByteのデータをMain_CPU1がリードする時間よりも短い場合は、セクタリードによるMain−CPU1の実行遅延は発生しない。さらに、セクタリードが発生する場合にはMain−CPU1へ供給されるクロックを停止させるため、SDブート中の消費電力を削減することができる。
SDブート制御部33が、Sub−CPU2用のアドレス空間(h0001_0000〜h0001_FFFF)へのリードアクセスを検出すると、Sub−CPU2の指定するデータがSDカード4のどのセクタに記憶してあるかを判別し、対象セクタをリードするために必要なパラメータ、指令をSDコントローラ制御レジスタ311に設定することで、SDコントローラ31が動作し、所望のデータを含むセクタをリードする。リードしたセクタデータ(512Byte)は、Sub用RAM(A)333に記憶し、要求されたデータをSub−CPU2へ送信する。
次に、Sub−CPU2用のアドレス空間へのリードアクセスを検出すると、CPUが要求するデータがSub用RAM(A)333に記憶してあるかを判別し、データが記憶してあれば、そのデータをSub−CPU2へ送信する。このようなCPUからのリードアクセスの検出/データ送信と並行して、SDブート制御部33は、Sub用RAM(A)333に記憶したセクタの次セクタのデータをSDカード4からリードし、Sub用RAM(B)334に記憶しておく。もし、Sub−CPU2の要求するデータが、Sub用RAM(A)333に記憶していなかった場合は、Sub用RAM(B)334に記憶してあるかを判別し、データが記憶してあれば、そのデータをSub−CPU2へ送信する。また、送信と並行して、Sub用RAM(B)334に記憶したセクタの次セクタのデータをSDカード4からリードし、Sub用RAM(A)333に記憶する。もし、Sub−CPU2の要求するデータが、Sub用RAM(A)333にもSub用RAM(B)334にも記憶していない場合は、sub_stop信号をアサートしてSub−CPU2の動作を停止させる。その後、要求データがSDカード4のどのセクタに記憶してあるかを判別し、対象セクタをリードする。リードしたセクタデータはSub用RAM(A)333に記憶し、sub_stop信号をネゲートしてSub−CPU2の動作を再開させた後、要求されたデータをSub−CPU2へ送信する。
このような動作を繰り返し実行することにより、Sub−CPU2のリードがシーケンシャルアクセスであり、かつ、セクタリードに要する時間が512ByteのデータをSub−CPU2がリードする時間よりも短い場合は、セクタリードによるSub−CPU2の実行遅延は発生しない。さらに、セクタリードが発生する場合にはSub−CPU2へ供給されるクロックを停止させるため、SDブート中の消費電力を削減することができる。
本発明のSDブート制御部33には、不揮発性メモリデバイスからのリード結果を1セクタ以上記憶するランダムアクセス可能な記憶領域を、複数のCPUに対応して設けられているので、複数のCPUが、セクタ単位でリード、ライトを実行する不揮発性メモリデバイスからブートする場合に、プログラム実行速度の低下を抑制することができる。また、ランダムアクセス可能な記憶領域は、少なくとも2セクタ以上のデータを記憶可能であり、CPUからのリード要求があったセクタのデータと、リード要求があったセクタの次セクタのデータを記憶しているので、各CPUが連続アドレスに記憶された命令を順番に実行する限り、セクタリードによるプログラム実行の待ち時間が発生しなくなり、プログラム実行速度の低下を抑制することができる。
図5は、SD制御部3の内部RAMにCPUの要求データが記憶されていなかった場合に、セクタリード実行中のCPUのクロックを制御するシーケンスを説明する図である。
Sub−CPU2がSD制御部3に対してリード命令(丸付き数字1)を発行すると、SD制御部3はsub_stopをアサートする(クロック停止信号アサート(丸付き数字2))。クロック制御部9はsub_stopのアサートを検出すると、Sub−CPU2のクロックclk_subを停止する(クロック供給を停止(丸付き数字3))。clk_subの停止後、SD制御部3はセクタリード処理(丸付き数字4)を実行する。セクタリード処理中に、Main−CPU1からのリード命令(丸付き数字5)を受信した場合には、main_stopをアサート(クロック停止信号アサート(丸付き数字6))し、Main−CPU1からのリード命令(丸付き数字5)の内容を記憶しておくが、実際にMain−CPU1からのリード命令(丸付き数字5)に対応するのは、Sub−CPU2への応答が終了した後である。クロック制御部9がmain_stopのアサートを検出すると、Main−CPU1のクロックclk_mainを停止する(クロック供給を停止(丸付き数字7))。
SD制御部3がSDカード4からのセクタリード結果(丸付き数字8)を受信すると、リード結果をSub用RAM(A)333、または、Sub用RAM(B)334に記憶し、sub_stopをネゲートする(クロック停止信号ネゲート(丸付き数字9))。クロック制御部9がsub_stopのネゲートを検出すると、Sub−CPU2のクロックclk_subの供給を再開する(クロック供給を再開(丸付き数字10))。clk_subの供給再開後、SD制御部3は、リード命令(丸付き数字1)に対する応答データ(リード結果(丸付き数字11))をSub−CPU2へ送信する。SD制御部3は、リード命令(丸付き数字1)に対する応答処理が終了すると、受信済みのリード命令(丸付き数字5)に応答するために、セクタリード処理(丸付き数字12)を実行する。SDカード4からのセクタリード結果(丸付き数字13)を受信すると、リード結果をMain用RAM(A)331、または、Main用RAM(B)332に記憶し、main_stopをネゲートする(クロック停止信号ネゲート(丸付き数字14))。
クロック制御部9がmain_stopのネゲートを検出すると、Main−CPU1のクロックclk_mainの供給を再開する(クロック供給を再開(丸付き数字15))。clk_mainの供給再開後、SD制御部3は、リード命令(丸付き数字5)に対する応答データ(リード結果(丸付き数字16))をMain−CPU1へ送信する。上記制御により、SDブート中の消費電力を削減することができる。
本実施例では、信号main_stop、sub_stopにより、CPUへ供給されるクロックを停止しているが、本発明はこれに限定されない。例えば、CPUのクロックとして、周波数の高いクロック供給するか、周波数の低いクロックを供給するかを選択するクロック制御部を備え、CPUのリード命令受信後に、CPUのクロックとして周波数の低いクロックを供給し、CPUのリード命令データを含むセクタをリードし、セクタリード終了後にCPUのクロックとして周波数の高いクロックを供給するようにしてもよい。これにより、供給クロックの周波数を低下させることでも消費電力削減効果を得ることができる。
1 Main−CPU
2 Sub−CPU
3 SD制御部
4 SDカード
5 ROM
6、7 アドレス変換部
8 RAM
9 クロック制御部
2 Sub−CPU
3 SD制御部
4 SDカード
5 ROM
6、7 アドレス変換部
8 RAM
9 クロック制御部
Claims (6)
- 一または複数の実行手段が実行するプログラムを記憶する記憶手段と、前記一または複数の実行手段へ供給するクロックを制御する第1の制御手段と、前記実行手段のブートデバイスとして前記記憶手段が選択されたとき、前記記憶手段をセクタ単位でアクセスし、前記実行手段が実行するプログラムを含むセクタをアクセスする間、前記第1の制御手段に対して前記クロックの状態を所定の状態に指示する第2の制御手段を備えたことを特徴とする情報処理装置。
- 前記第2の制御手段は、前記実行手段のリード命令受信後に前記第1の制御手段に対して前記クロックを停止するように指示し、前記プログラムを含むセクタをリードし、セクタリード終了後に前記第1の制御手段に対して前記クロックを再開するように指示することを特徴とする請求項1記載の情報処理装置。
- 前記第2の制御手段は、前記実行手段のリード命令受信後に前記第1の制御手段に対して前記クロックとして周波数の低いクロックを供給するように指示し、前記プログラムを含むセクタをリードし、セクタリード終了後に前記第1の制御手段に対して前記クロックとして周波数の高いクロックを供給するように指示することを特徴とする請求項1記載の情報処理装置。
- 前記第2の制御手段は、前記記憶手段からのリード結果を1セクタ以上記憶するランダムアクセス可能な記憶領域を、前記複数の実行手段に対応して設けたことを特徴とする請求項1記載の情報処理装置。
- 前記記憶領域は、前記実行手段からリード要求されたセクタのデータと次セクタのデータを記憶することを特徴とする請求項4記載の情報処理装置。
- 前記記憶手段としてSDカードを使用し、前記SDカードにブートプログラムを記憶したことを特徴とする請求項1または4記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012258175A JP2014106657A (ja) | 2012-11-27 | 2012-11-27 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012258175A JP2014106657A (ja) | 2012-11-27 | 2012-11-27 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014106657A true JP2014106657A (ja) | 2014-06-09 |
Family
ID=51028108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012258175A Pending JP2014106657A (ja) | 2012-11-27 | 2012-11-27 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014106657A (ja) |
-
2012
- 2012-11-27 JP JP2012258175A patent/JP2014106657A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11042297B2 (en) | Techniques to configure a solid state drive to operate in a storage mode or a memory mode | |
KR101562973B1 (ko) | 메모리 장치 및 메모리 장치의 동작 방법 | |
KR100909119B1 (ko) | 집적 dma 엔진을 사용하는 고성능 휘발성 디스크드라이브 메모리 액세스 장치 및 방법 | |
US11960749B2 (en) | Data migration method, host, and solid state disk | |
US20180275921A1 (en) | Storage device | |
CN105765541B (zh) | 用于机动车的控制器 | |
JP2012068936A (ja) | メモリシステム | |
US20160253263A1 (en) | Computer and memory control method | |
MX2012005183A (es) | Linea de espera de comandos para componente periferico. | |
JP2004110785A (ja) | メモリコントローラ | |
US8707002B2 (en) | Control apparatus | |
US9721104B2 (en) | CPU-based measured boot | |
JP2010500682A (ja) | フラッシュメモリアクセス回路 | |
JP2009230548A (ja) | 情報処理装置と情報処理方法およびストレージシステム | |
TWI592866B (zh) | 固態硬碟系統的原子寫入方法以及使用該方法的裝置 | |
JP7470685B2 (ja) | 集積回路中の算出ユニットをプログラムおよび制御すること | |
EP3270293B1 (en) | Two stage command buffers to overlap iommu map and second tier memory reads | |
TWI698744B (zh) | 資料儲存裝置及邏輯至物理位址映射表之更新方法 | |
US9003217B2 (en) | Semiconductor integrated circuit apparatus | |
US9128924B2 (en) | Method and apparatus for wireless broadband systems direct data transfer | |
JP2014106657A (ja) | 情報処理装置 | |
US20100146255A1 (en) | Motherboard, storage device and controller thereof, and booting method | |
JP2016026345A (ja) | メモリアレイにおける読み出し待ち時間を短縮するためのメモリ操作の一時停止 | |
JP5949330B2 (ja) | 情報処理装置、情報処理方法 | |
JP2010237770A (ja) | 情報処理装置、ブリッジ装置および情報処理方法 |