JP2010237770A

JP2010237770A - 情報処理装置、ブリッジ装置および情報処理方法

Info

Publication number: JP2010237770A
Application number: JP2009082350A
Authority: JP
Inventors: Atsushi Suzuki; 厚鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-30
Filing date: 2009-03-30
Publication date: 2010-10-21

Abstract

【課題】DMA転送先の読み出し速度の速い記憶媒体に対してプロセッサからの読み出し処理を可能とし、処理速度の向上を行う情報処理装置、ブリッジ装置および情報処理方法を提供することを課題とする。
【解決手段】ブリッジ１０５のDMA転送部１０８によるROM１０３からRAM１０４へのデータのDMA転送中にDMA制御部１０９は記憶部１０７に格納された管理テーブル２１に現在DMA転送済みの領域のデータを保存する。CPU１０１が、ROM１０３とRAM１０４のマッピングを行った仮想アドレス空間４１におけるROM１０３のアドレスに読み出しアクセスを行うと、制御部１０６は読み出しを行われたアドレスがDMA転送済みの領域に対応するアドレスであるならば、RAM１０４に読み出しアクセスを行い、DMA転送済みの領域に対応するアドレスでないならばROM１０３へと読み出しアクセスを行う。
【選択図】図５

Description

本発明はDMA転送にかかるメモリアクセスに関するもので、特にDMA転送中のメモリアクセス速度が向上する情報処理装置、ブリッジ装置および情報処理方法に関する。

PC（Personal Computer）等の情報処理装置の処理速度を向上させる技術の一つとしてDMA（Direct Memory Access）転送処理が挙げられる。DMA転送処理とは記憶媒体同士のデータ転送を行なう際に、CPUによらず専用の機構を用いてデータの転送を行なうデータ転送処理である。このためDMA転送処理では一般にデータ転送処理の処理速度を向上させることが可能である。

DMA転送応用技術として、二つのプロセッサからアクセス可能な記憶媒体に関して、DMA転送時に二つのプロセッサからのアクセスを制御することでデータの転送を調整するマルチシステムが提案されている（特許文献１を参照）。

特開２００５−１０７７７９号公報

プロセッサが記憶媒体からデータの読み出しを行う際、記憶媒体によって読み出し速度が異なる。例えばRAM（Random Access Memory）とROM（Read Only Memory）では一般的にデータの読み出し速度はRAM の方が速い。そのため、頻繁にデータのアクセスがある場合、ROMよりもRAMに格納した方が全体として処理速度は速くなる。

例えば読み出し速度の遅い記憶媒体から読み出し速度の速い記憶媒体へとデータを予めDMA転送しておく場合がある。このとき従来ではどこまでデータを転送したかがプロセッサが分らず、結果的に早い記憶媒体へのDMA転送処理が終わってからデータを読み出すことを余儀なくされていた。これはプロセッサはDMA転送中にデータを読み出そうとすると、DMA転送元である記憶媒体からのデータの読み出しは問題ないが、DMA転送先である記憶媒体のデータは正しくない可能性がある。そのため、DMA転送中すでに転送済みのデータがあってもプロセッサはそのデータを読み出し速度の速い方の記憶媒体から読み出せず、処理時間の遅延を招いていた。

本発明は上記問題に鑑みてなされたもので、DMA転送先の読み出し速度の速い記憶媒体に対してプロセッサからの読み出し処理を可能とし、処理速度の向上を行う情報処理装置、ブリッジ装置および情報処理方法を提供することを目的とする。

本発明における情報処理装置は、情報処理を行うプロセッサと、前記プロセッサからアドレッシング可能な第１の記憶媒体と、前記第１の記憶媒体より速い読み出し処理が可能である、前記プロセッサからアドレッシング可能な第２の記憶媒体と、前記第１の記憶媒体に格納されたデータを前記第２の記憶媒体に転送するDMA転送手段と、前記DMA転送手段による前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換するアドレス変換手段とを有することを特徴としている。

また本発明におけるブリッジ装置は、情報処理を行うプロセッサと、前記プロセッサからアドレッシング可能な第１の記憶媒体と、前記第１の記憶媒体より速い読み出し処理が可能である、前記プロセッサからアドレッシング可能な第２の記憶媒体と、前記第１の記憶媒体に格納されたデータを前記第２の記憶媒体に転送するDMA転送手段とを有する情報処理装置に設けられるブリッジであって、前記DMA転送手段による前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換するアドレス変換手段を有することを特徴としている。

また本発明における情報処理方法は、情報処理装置において実行される情報処理方法であって、プロセッサからアドレッシング可能な第１の記憶媒体から、前記第１の記憶媒体より速い読み出し処理が可能である前記プロセッサからアドレッシング可能な第２の記憶媒体に、前記第１の記憶媒体に格納されたデータを転送する第１のステップと、前記第１のステップによる前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換する第２のステップとを有することを特徴としている。

プロセッサのメモリ空間へのアクセスアドレスによってデータの読み出し先を制御することで、読み出し速度の速いDMA転送先の記憶媒体からプロセッサがデータの読み出しを可能とし、処理速度を向上させる情報処理装置、ブリッジ装置および情報処理方法を実現することが可能となる。

本実施形態における情報処理装置の構成の一例を示す構成図。本実施形態におけるDMA転送処理のデータの転送のイメージの一例を示す図。本実施形態におけるCPUのアドレス空間へのマッピング方法の一例を示す図。本実施形態における読み出しアクセス先切り替えのイメージの一例を示す図。本実施形態における読み出しアクセス先切り替えのイメージの一例を示す図。本実施形態におけるDMA転送時のブリッジが行なう処理フローの一例を示す図。

本発明の実施の形態の一例を図面を参照しながら説明する。

図１は本実施形態における情報処理装置１００の構成の一例を示す構成図である。図１には情報処理装置１００、CPU１０１、EEPROM１０２、ROM１０３、RAM１０４、ブリッジ１０５、制御部１０６、記憶部１０７、DMA転送部１０８、DMA制御部１０９、および制御レジスタ１１０が示されている。

情報処理装置１００は例えばPC（Personal Computer）等の情報処理装置であり、各種計算処理を行う機能を有している。本実施形態においては情報処理装置１００はPCであると例示して説明するがこれに限定されるものではなく、例えばテレビ等の他の情報処理装置も考えられる。

CPU１０１は情報処理装置１００全体を制御する中央演算処理装置（Central Processing Unit）である。プログラムを実行し、そのプログラムに応じた所定の処理を実行する機能を有している。また、各種記憶媒体から情報の読み出し、書き込みを行うことができる。

EEPROM１０２は例えばEEPROM（Erasable Programmable ROM）等の、半導体メモリによって構成される小容量の不揮発性記憶媒体であり、ブリッジ１０５およびRAM１０４の初期化を行うプログラムおよび設定値を格納している。

ROM１０３は例えばNOR型フラッシュメモリ等の、半導体メモリによって構成されるアドレス指定を用いたランダムな読み出しが可能な不揮発性記憶媒体である。本実施形態においてROM１０３は情報処理装置１００の起動に必要となるプログラム等を有している。

RAM１０４は例えばSDRAM等の、半導体メモリによって構成されるアドレス指定を用いたランダムな読み出しが可能な揮発性の記憶媒体である。RAM１０４はCPU１０１が各種情報処理を行う際のデータの展開領域等に使用される。またここで、RAM１０４はROM１０３より読み出し処理時間が短いものである。

ブリッジ１０５は接続された各構成要素間の通信を実現するバス機能を有している。ブリッジ１０５は制御部１０６、記憶部１０７、DMA転送部１０８、DMA制御部１０９、および制御レジスタ１１０を有している。

制御部１０６はブリッジ１０５の各種制御を行う機能を有している。CPU１０１からROM１０３、RAM１０４への読み出し指示が行われたとき、CPUが読み出し指示を行うアドレス空間上のアドレスに応じて、ROM１０３、RAM１０４の対応するアドレスへとデータの読み出し指示を行う機能を有している。

記憶部１０７は例えばキャッシュメモリであり、ブリッジ１０５が各種処理を行う際に使用される記憶領域である。

DMA転送部１０８はROM１０３からRAM１０４へのデータのDMA転送処理を行う機能を有している。本実施形態においてブリッジ１０５はDMA転送部１０８によるDMA転送処理が可能である。ここでDMA転送とは記憶媒体同士のデータ転送において、DAM転送部１０８を用いて、CPU１０１を介入させずにデータの転送を行なう転送処理である。

DMA制御部１０９はDMA転送部１０８の制御を行う機能を有しており、DMA転送部１０８はDMA制御部１０９によってDMA転送処理を行う。また、DMA転送部１０９はDMA転送中にDMA転送を行なうデータのROM１０３上のアドレスとRAM１０４上でのアドレスの情報を記憶部１０７に格納する機能を有している。

制御レジスタ１１０はDMA制御部１０９がDMA転送処理を行う際に使用される記憶素子であり、設定値の記憶や、実行状態の管理等に用いられる。

図２は本実施形態におけるDMA転送処理のデータの転送のイメージの一例を示す図である。図２には記憶部１０７内にさらに管理テーブル２１が示されている。

本実施形態では、情報処理装置１００起動時のROM１０３からRAM１０４へのDMA転送処理を例示して説明する。

情報処理装置１００の起動処理を行う際、まずブリッジ１０５はEEPROM１０２に保持されている設定値に基づき、RAM１０４の初期化処理を実行する。初期化処理が終了すると、ブリッジ１０５はDMA転送部１０８によってROM１０３からRAM１０４に対してのDMA転送処理を開始する。このときデータの転送は図中の矢印方向に行なわれ、このDMA転送処理に関してCPU１０１を介さない。DMA転送処理中、DMA転送部１０８のDMA制御部１０９は制御レジスタ１１０内の情報を参照しながら、ROM１０３からRAM１０４に対してデータ転送の完了した領域の情報を逐次管理テーブル２１に対して格納していく。

管理テーブル２１は記憶部１０７に格納されているテーブルデータであり、そのときのROM１０３におけるDMA転送が完了した領域の情報が保持されている。

起動時のDMA転送と並行してCPU１０１は情報処理装置１００の起動処理を開始する。CPU１０１はブリッジ１０５を介して、DMA転送を行なっているデータの中から命令フェッチまたはデータの読み出しを行う。データの読み出しを行う際にCPU１０１はバスアドレス空間にROM１０３およびRAM１０４をマッピングし、読み出したいデータの存在するROM１０３のアドレスに対応するアドレス空間上のアドレスにアクセスを行う。CPU１０１の仮想アドレス空間へのマッピングを図３を用いて説明する。

図３は本実施形態におけるCPU１０１の仮想アドレス空間への物理マッピング方法の一例を示す図である。図３にはアドレス空間４１、ROM１０３、およびRAM１０４が示されている。

CPU１０１は仮想アドレス空間４１に図のようにROM１０３とRAM１０４の実アドレスのマッピングを行う。仮想アドレス空間４１にはリニアにアドレスが振られている。CPU１０１は仮想アドレス空間４１上の任意のアドレスをアクセスすることができる。仮想アドレス空間４１上の任意のアドレスに対してCPU１０１がデータの読み出しを行うと、ブリッジ１０５が仮想アドレス空間４１上のそのアドレスに対応する仮想アドレス上に割り当てられたROM１０３またはRAM１０４の実アドレスに格納されたデータを読み出し、CPU１０１に対してデータを送信する。ブリッジ１０５はCPU１０１がアクセスした仮想アドレス空間４１上の任意のアドレスによって、データの読み出し先となる記憶媒体を振り分ける機能を有する。制御部１０６は仮想アドレス空間４１上のアドレスと記憶媒体上での実アドレスの対応関係を記憶部１０７に記憶しており、それを参照することでROM１０３またはRAM１０４へのアクセスの振り分けを行う。

図４は本実施形態における読み出し先切り替えのイメージの一例を示す図である。図４（a）は仮想アドレス空間上へのCPU１０１の読み出し位置（アドレスA）およびその時点でのデータ転送済み領域のイメージを示しており、図４（ｂ）は仮想アドレス空間のイメージが図４（a）のときのブリッジを介した後の読み出し先を示している。図４にはアドレス空間４１、情報処理装置１００、CPU１０１、EEPROM１０２、ROM１０３、RAM１０４、ブリッジ１０５、制御部１０６、記憶部１０７、DMA転送部１０８、DMA制御部１０９、および制御レジスタ１１０が示されている。

CPU１０１からブリッジ１０５に対してROM１０３内のDMA転送範囲にあるデータに対して読み出し要求があったとき、制御部１０６は記憶部１０７に格納されている管理テーブル２１と、仮想アドレス空間上のアドレスと記憶媒体が割り当てられたアドレス領域の対応を示すデータを比較し、アクセス先の記憶媒体を振り分ける。

図４（a）の様にCPU１０１が、ROM１０３のDMA転送済み領域外のアドレスAにアクセスを行なったとき、ブリッジ１０５は図４（b）の様にROM１０３へアクセスを振り分ける。仮想アドレス空間上のアドレスAに対応するROM１０３の実アドレスに格納されているデータを読み出しCPU１０１に送信する。CPU１０１はアドレス空間上でのアドレスAに読み出しアクセスを行ない、読み出し要求を行ったデータを受信することができる。

図５は本実施形態における読み出し先切り替えのイメージの一例を示す図である。図５（a）は仮想アドレス空間上へのCPU１０１の読み出し位置（アドレスB）およびその時点でのデータ転送済み領域のイメージを示しており、図５（ｂ）は仮想アドレス空間のイメージが図５（a）のときのブリッジを介した後の読み出し先を示している。

図５（a）の様にCPU１０１が、ROM１０３のDMA転送済み領域内のアドレスBにアクセスを行なったとき、ブリッジ１０５は図５（b）の様にROM１０３へアクセスを振り分ける。仮想アドレス空間上のアドレスBに対応するROM１０３の実アドレスに格納されているデータを読み出しCPU１０１に送信する。ここでもCPU１０１は、ROM１０３のDMA転送済み領域外の領域に読み出しアクセスを行った場合と同様に、DMA転送の進捗状況を意識することなくアドレス空間上でのアドレスAに読み出しアクセスを行ない、読み出し要求を行ったデータを受信することができる。

このように構成すると、RAM１０４はROM１０３より読み出し速度が速いことから、DMA転送済みのデータについてはCPU１０１は読み出し要求を行ったデータをより速く読み出すことが可能となり、よって読み出し処理速度が向上する。また、DMA転送処理の進捗状況によってブリッジ１０５によって自動的にデータの読み出し先の記憶媒体を切り替えられるため、CPU１０１はそれらを意識することなく透過的にデータの読み出しを行うことが可能となる。

図６は本実施形態におけるDMA転送時のブリッジ１０５が行なう処理フローの一例を示す図である。

情報処理装置１００起動時にブリッジ１０５はROM１０３に初期化処理を行い、DMA転送部１０８は制御レジスタ１１０の設定値に基づいてROM１０３からRAM１０４に対してのデータのDMA転送を開始する（S６１）。DMA転送が開始されると、DMA制御部１０９は記憶部１０７に格納されている管理テーブル２１にROM１０３における現在DMA転送が完了している領域に関する情報を順次保存していく（S６２）。ブリッジ１０５はDMA転送処理中にCPU１０１からROM１０３に対してのデータの読み出し要求を受け付けると（S６３、Yes）、制御部１０６はCPU１０１の読み出しアクセスを行うアドレス空間上のアドレスがDMA転送が完了しているアドレスか否かを、記憶部１０７に記憶されている管理テーブル２１を参照して判別し（S６４）、CPU１０１が読み出しアクセスを行ったアドレスがDMA転送済みの領域でないときは（No）、ROM１０３にアクセスを行い、ROM１０３よりデータの読み出し処理を行い、CPU１０１へとデータの転送処理を行う（S６５）。S６４においてCPU１０１が読み出しアクセスを行ったアドレスがDMA転送済みの領域であるときは（Yes）、制御部１０６はRAM１０４にアクセスを行い、RAM１０４よりデータの読み出し処理を行い、CPU１０１へとデータの転送処理を行う（S６６）。S６５、S６６が終了すると、処理フローはS６２に戻る。S６３においてDMA転送処理中にCPU１０１からの読み出しアクセスが無いときは（No）、制御部１０６は同時にDMA転送処理を終了するか否かの判別を行う（S６７）。DMA転送を終了しないときは（No）、処理フローはS６２に戻る。DMA転送を終了するときは（Yes）、制御部１０６はDMA転送を終了して管理テーブル２１の初期化を行ない、一連の処理フローは終了となる。S６７においてDMA転送の終了を行なうときは、DMA転送処理を全て完了したとき、CPU１０１がDMA転送を行なう領域のデータを参照する必要が無くなりDMA転送終了要求が来たとき、CPU１０１からROM１０３に対しての書き込み要求が行われたとき等である。

DMA転送終了後はブリッジ１０５は、通常のようにCPU１０１からROM１０３、RAM１０４にアクセスがあったとき、空間アドレス上のアドレスから対応するROM１０３、RAM１０４の物理アドレスに対してアクセスを行う。

本実施形態におけるブリッジ１０５を用いると、DMA転送中のCPU１０１からのROM１０３への読み出しアクセスをDMA転送の経過状態によって、RAM１０４に格納されているCPUが読み出しを行う目的となるデータへのアクセスに切り替えることができるため、読み出し処理速度が向上する。また、CPU１０１から見て透過的にデータの読み出し先の切り替えを行うことが可能となる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００：情報処理装置
１０１：CPU
１０２：EEPROM
１０３：ROM
１０４：RAM
１０５：ブリッジ
１０６：制御部
１０７：記憶部
１０８：DMA転送部
１０９：DMA制御部
１１０：制御レジスタ
２１：管理テーブル
４１：アドレス空間

Claims

情報処理を行うプロセッサと、
前記プロセッサからアドレッシング可能な第１の記憶媒体と、
前記第１の記憶媒体より速い読み出し処理が可能である、前記プロセッサからアドレッシング可能な第２の記憶媒体と、
前記第１の記憶媒体に格納されたデータを前記第２の記憶媒体に転送するDMA転送手段と、
前記DMA転送手段による前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換するアドレス変換手段と、
を有することを特徴とする情報処理装置。
前記アドレス変換手段は、
前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みでないときには、前記第１の記憶媒体を指し示すアドレスに変換すること
を特徴とする請求項１記載の情報処理装置。
前記アドレス変換手段は、
前記DMA転送手段によって前記第１の記憶媒体から前記第２の記憶媒体へと転送されたデータの転送状況を記憶する記憶手段と、
前記プロセッサよりアクセスされるデータが、前記転送状況に基づき前記第２の記憶媒体に転送済みであるか否かを判別する判別手段とを有し、
前記判別手段によって、転送済みと判別されるときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体から前記データを取得し、転送済みでないと判別されたときには、前記第１の記憶媒体から前記データを取得すること
を特徴とする請求項１または請求項２記載の情報処理装置。
情報処理を行うプロセッサと、前記プロセッサからアドレッシング可能な第１の記憶媒体と、前記第１の記憶媒体より速い読み出し処理が可能である、前記プロセッサからアドレッシング可能な第２の記憶媒体と、前記第１の記憶媒体に格納されたデータを前記第２の記憶媒体に転送するDMA転送手段とを有する情報処理装置に設けられるブリッジであって、
前記DMA転送手段による前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換するアドレス変換手段を
有することを特徴とするブリッジ装置。
前記アドレス変換手段は、
前記アクセスされるデータが前記DMA転送手段によって前記第２の記憶媒体に転送済みでないときには、前記第１の記憶媒体を指し示すアドレスに変換すること
を特徴とする請求項４記載のブリッジ装置。
前記アドレス変換手段は、
前記DMA転送手段によって前記第１の記憶媒体から前記第２の記憶媒体へと転送されたデータの転送状況を記憶する記憶手段と、
前記プロセッサよりアクセスされるデータが、前記転送状況に基づき前記第２の記憶媒体に転送済みであるか否かを判別する判別手段とを有し、
前記判別手段によって、転送済みと判別されるときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体から前記データを取得し、転送済みでないと判別されたときには、前記第１の記憶媒体から前記データを取得すること
を特徴とする請求項４または請求項５記載のブリッジ装置。
情報処理装置において実行される情報処理方法であって、
プロセッサからアドレッシング可能な第１の記憶媒体から、前記第１の記憶媒体より速い読み出し処理が可能である前記プロセッサからアドレッシング可能な第２の記憶媒体に、前記第１の記憶媒体に格納されたデータを転送する第１のステップと、
前記第１のステップによる前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記第２の記憶媒体に転送済みのときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体を指し示すアドレスに変換する第２のステップと
を有することを特徴とする情報処理方法。
前記第１のステップによる前記データの転送中に、前記プロセッサが前記第１の記憶媒体に格納されている前記データの一部をアクセスする場合、前記アクセスされるデータが前記第２の記憶媒体に転送済みでないときには、前記第２の記憶媒体を指し示すアドレスに変換する第３のステップ
をさらに有することを特徴とする請求項７記載の情報処理方法。
前記第１のステップによって前記第１の記憶媒体から前記第２の記憶媒体へと転送されたデータの転送状況を第３の記憶媒体に記憶する第４のステップと、
前記プロセッサよりアクセスされるデータが、前記第４のステップによって前記第３の記憶媒体に記憶された前記転送状況に基づき前記第２の記憶媒体へ転送済みであるか否かを判別する第５のステップと、
前記第５のステップによって転送済みと判断するときには、前記第１の記憶媒体の代わりに前記第２の記憶媒体から前記データを取得し、転送済みでないと判別するときには、前記第１の記憶媒体から前記データを取得する第６のステップと
をさらに有することを特徴とする請求項７または請求項８記載の情報処理方法。