JP2014099945A - 昇圧型ｐｆｃ制御装置 - Google Patents

Abstract

【課題】昇圧型ＰＦＣ制御装置の消費電力を大幅に削減する。
【解決手段】交流電圧Ｖａを全波整流する交流スイッチブリッジ回路１０１と、当該全波整流された整流電圧Ｖｒを昇圧する昇圧回路とを備えた昇圧型ＰＦＣ制御装置１であって、交流スイッチブリッジ回路１０１は、交流スイッチ１１〜１４と、交流スイッチ１１〜１４のオンオフ状態を制御する交流スイッチ制御回路５４とを備え、交流スイッチ１１〜１４は、ゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じてドレインからソースへまたはソースからドレインへ電流を流し、ゲート−ソース間電圧が閾値電圧以下の場合に、ドレインからソースへ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が閾値電圧以上になるとソースからドレインへの電流を流す。
【選択図】図１

Description

本発明は、入力交流電圧を整流して交流電圧のピーク値より大きい直流電圧を出力する昇圧型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）制御装置に関する。

図１０は、特許文献１に示された従来技術のシングルスイッチ電流連続モード制御を行う昇圧型ＰＦＣ制御装置の回路構成図である。同図に記載された昇圧型ＰＦＣ制御装置５００が有する電流誤差検出回路５１０は、出力電圧Ｖｏの設定値からのずれを示す誤差電圧Ｖｅに比例しかつ整流電圧Ｖｒと同じ脈動波形をもつ電圧誤差信号Ｓｅと、スイッチング手段５０３に流れる電流の波形信号Ｓｃとから、電流誤差信号Ｓ１を生成する。そして、昇圧型ＰＦＣ制御装置５００の有する断続指令回路５２０は、常時はスイッチング手段５０３の断続周期を指定する周期信号Ｓ０と、上述した電流誤差信号Ｓ１とから、オンオフ指令Ｓｗを生成する。さらに、昇圧型ＰＦＣ制御装置５００は、異常検出回路５３０から異常信号Ｓ２が発せられたとき、電流誤差信号Ｓ１に優先して異常信号Ｓ２を断続指令回路５２０に与え、異常信号Ｓ２の信号値で指定されたデューティ比のオンオフ指令Ｓｗをスイッチング手段５０３に出力させる。

特開平７−８７７４４号公報

従来の昇圧型ＰＦＣ制御装置には、その構成要素である整流回路として、一般的に整流ダイオードブリッジ回路が用いられる。

図１１は、従来の昇圧型ＰＦＣ制御装置の整流回路に、整流ダイオードブリッジ回路を用いた場合の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置は、一例として、４つのダイオードで構成された整流ダイオードブリッジ回路５０１が用いられている。また、誤差増幅回路５０７と、乗算回路５０８と、電流誤差検出回路５１０と、断続指令回路５２０と、発振回路５２１と、異常検出回路５３０とで、昇圧用ＰＦＣ制御部５５０を構成している。

昇圧用ＰＦＣ制御部５５０は、出力電圧Ｖｏの分圧回路５０６による分圧電圧ｖｏと出力電圧設定値ｖｓとの差分に比例した誤差電圧Ｖｅと、入力交流電圧Ｖａを整流ダイオードブリッジ回路５０１で整流した整流電圧Ｖｒとを、乗算回路５０８で乗算し、電流制御の指令値となる電圧誤差信号Ｓｅを生成する。この電圧誤差信号Ｓｅは、誤差電圧Ｖｅに比例し且つ整流電圧Ｖｒと同じ脈動波形となる。

一方で、スイッチング手段５０３のオン／オフにより整流ダイオードブリッジ回路５０１から流れ出る電流は、検出抵抗５０９により検出され、電流波形信号Ｓｃが生成される。図１１に示された電流誤差検出回路５１０と、断続指令回路５２０と、発振回路５２１と、スイッチング手段５０３と、磁気誘導手段５０２と、ダイオード５０４と、キャパシタ５０５と、分圧回路５０６と、検出抵抗５０９と、出力端子及びＧｎｄ端子Ｅ間にある負荷（図示せず）とにより構成される電流制御負帰還ループにより、電流波形信号Ｓｃは電圧誤差信号Ｓｅに追従し、該Ｓｅとほぼ同じ値となるように制御される。

電圧誤差信号Ｓｅは、前述したように整流電圧Ｖｒと同じように交流電源電圧を全波整流した形の脈動波形であるため、電流波形信号Ｓｃが電圧誤差信号Ｓｅに追従することで、整流ダイオードブリッジ回路５０１から流れ出る電流波形は、交流電源電圧を全波整流した電圧波形と相似形となる。結果として、入力の交流電源電圧Ｖａと交流電源電流とは、ほぼ同位相でかつほぼ同波形となり、入力交流電源の力率はほぼ１となる。

また、出力分圧電圧ｖｏと出力電圧設定値ｖｓとの誤差電圧Ｖｅは、該ｖｏと該ｖｓとの差分が誤差増幅回路５０７で増幅された電圧である。誤差増幅回路５０７と乗算回路５０８と前述の電流制御負帰還ループとで構成されるＰＦＣ制御ループにより、誤差増幅回路５０７の出力である誤差電圧Ｖｅは、有限の値となる。誤差電圧Ｖｅは、誤差増幅回路５０７のゲインをＡとすると、下記の式で記述される。

Ｖｅ ＝ Ａ×（ｖｓ−ｖｏ） ・・・・・ （式１）

従って、誤差電圧Ｖｅが有限の値であることは、誤差増幅回路５０７のゲインＡが十分に大きく設定されていれば、ｖｓ＝ｖｏとなる。つまり出力電圧Ｖｏはｖｓによって決まる固定電圧値となる。

以上の説明から判るように、図１１に示された昇圧型ＰＦＣ制御装置では、その出力電圧Ｖｏは出力電圧設定値ｖｓで設定された所望の電圧を維持しながら、入力交流電源の力率をほぼ１とする。

しかし、この整流ダイオードブリッジ回路５０１により入力交流電源電圧Ｖａの全波整流された電圧波形の波高値は、入力交流電源電圧Ｖａのピーク値より、ダイオードの順方向電圧ＶＦの２倍の電圧値分だけ低くなる。すなわち、整流ダイオードブリッジ回路５０１では２つのダイオードのＶＦ分だけの電圧降下が発生している。

また、磁気誘導手段５０２とスイッチング手段５０３とダイオード５０４とキャパシタ５０５とで構成される昇圧回路では、スイッチング手段５０３により磁気誘導手段５０２に蓄えられたエネルギーをキャパシタ５０５に蓄える際にダイオード５０４で順方向電圧ＶＦの電圧降下が発生する。

すなわち、従来の整流ダイオードブリッジ回路が用いられた昇圧型ＰＦＣ制御装置では、昇圧型ＡＣ／ＤＣコンバータとして入力交流電源電圧Ｖａを整流して交流電圧のピーク値より大きいＤＣ電圧を出力する際に、整流ダイオードブリッジ回路５０１とダイオード５０４によるダイオード順方向電圧ＶＦに起因したパワー損失、すなわち、整流ダイオードブリッジ回路５０１及びダイオード５０４による消費電力が発生している。

この消費電力は、上記昇圧型ＰＦＣ制御装置の全体の消費電力の約半分を占めている。例えば、上記昇圧型ＰＦＣ制御装置を用いた、あるアプリケーションにおいて、該昇圧型ＰＦＣ制御装置の出力の消費電力が２００Ｗになるように動作させた場合、該昇圧型ＰＦＣ制御装置での消費電力は１０Ｗであったが、その内の５Ｗは整流ダイオードブリッジ回路５０１とダイオード５０４による消費電力であった。

また、ダイオード５０４にはダイオード内の少数キャリア蓄積効果によるリカバリー電流成分が発生する。その結果、スイッチング手段５０３を構成するスイッチングトランジスタが磁気誘導手段５０２を駆動するときに、該スイッチングトランジスタのターンオン動作により、磁気誘導手段５０２の駆動電流に加え不要なダイオード５０４のリカバリー電流をも駆動してしまう。上記リカバリー電流の電流値は無視できない大きなもので、上記スイッチングトランジスタのスイッチング動作時の消費電力を意味するスイッチング損失の増大に影響を及ぼす。スイッチング損失はＰＦＣ制御装置のスイッチング周波数に比例して増大する。その為、磁気誘導手段５０２のサイズを小さくする為にスイッチング周波数を上げることは、上記スイッチングトランジスタのスイッチング損失の増大を招く。つまり、ダイオード５０４は、自身の順方向電圧ＶＦによる昇圧型ＰＦＣ制御装置の消費電力への寄与だけでなく、スイッチング手段５０３のスイッチング損失を通して該昇圧型ＰＦＣ制御装置の消費電力増大にも影響を与え、又その装置の小型化にも影響を及ぼしている。

本発明は、上記課題に鑑み、ＰＦＣ制御装置内の消費電力の大部分を占める整流ダイオードブリッジ回路と昇圧用ダイオードとを無くして低消費電力化及び小型化を実現する昇圧型ＰＦＣ制御装置を提供することを目的とする。

上記の課題を解決するために、本発明の一態様に係る昇圧型ＰＦＣ制御装置は、入力された単相交流電圧を全波整流する全波整流回路と、当該全波整流された整流電圧を昇圧する昇圧回路とを備えた昇圧型ＰＦＣ制御装置であって、前記全波整流回路は、ブリッジ接続された複数の交流スイッチ部と、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記単相交流電圧の印加により流れる双方向電流の電流径路を切り換える交流スイッチ制御回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流すスイッチング素子で構成されることを特徴とするものである。

上記構成によれば、交流スイッチブリッジ回路は、従来の昇圧型ＰＦＣ制御装置が有する整流ダイオードブリッジと同じ全波整流機能を有する。よって、ダイオード順方向電圧に起因したパワー損失が発生する整流ダイオードブリッジ回路が不要であり、これらの代わりに配置された、低オン抵抗である双方向のスイッチング素子で構成された交流スイッチブリッジ回路により、従来の全波整流機能を維持しつつ消費電力を低減することができる。

また、本発明の一態様は、前記昇圧回路は、直列接続された２つの双方向スイッチング素子と、前記２つの双方向スイッチング素子が同時にオン状態とならないように前記２つの双方向スイッチング素子のゲート信号の出力タイミングを調整する貫通防止回路とを有するハーフブリッジ回路と、前記整流電圧が印加され、前記２つの双方向スイッチング素子の接続点に接続された昇圧用コイルと、前記ハーフブリッジ回路に並列接続され、前記昇圧用コイル及びハーフブリッジ回路により前記整流電圧が昇圧された出力電圧を保持するキャパシタと、前記出力電圧に対応した電圧値と出力電圧設定値との差分である誤差電圧と、前記整流電圧とに基づいて、前記２つの双方向スイッチング素子のオンオフ状態を制御する昇圧用ＰＦＣ制御部とを備え、前記２つの双方向スイッチング素子は、ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流す特徴を有することが好ましい。

これにより、ハーフブリッジ回路は、従来の昇圧型ＰＦＣ制御装置が有する昇圧用スイッチング手段及び昇圧用ダイオードと同じ昇圧機能を有する。よって、昇圧用のダイオードが不要であり、これらの代わりに配置された、低オン抵抗である双方向スイッチング素子で構成されたハーフブリッジ回路により、従来の昇圧機能を維持しつつ消費電力を低減することができる。また、ハーフブリッジ回路を制御する昇圧用ＰＦＣ制御部は、従来の昇圧型ＰＦＣ制御装置の昇圧用ＰＦＣ制御部をそのまま用いることができ、昇圧型ＰＦＣ制御装置としての制御動作は従来のものとほとんど同じ制御動作を実現できる。従って、従来の昇圧型ＰＦＣ制御装置から本発明の昇圧型ＰＦＣ制御装置への置き換えも容易にできる。

また、本発明の他の態様は、前記貫通防止回路は、さらに、前記全波整流回路と前記ハーフブリッジ回路との間に流れる電流が略零の場合には、前記ハーフブリッジ回路が有する前記２つの双方向スイッチング素子の前記ゲート−ソース間電圧が前記閾値電圧以下になるように前記ゲート信号を出力することが好ましい。

昇圧用コイルに流れる電流が略零の場合は、ハーフブリッジ回路が有する双方向スイッチング素子はオフ動作状態となり、等価的に従来の昇圧型ＰＦＣ制御装置の昇圧用のダイオードと同じ働きをする。この機能により、昇圧用コイルに電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、出力端子から上記双方向スイッチング素子及び昇圧用コイルを介して交流スイッチブリッジ回路の出力端子に電流が逆流しないようにすることが可能となる。

また、本発明の他の態様は、前記複数の交流スイッチ部は、第１〜第４の前記スイッチング素子を備え、前記第１のスイッチング素子のドレイン端子と前記第３のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第１交流端子に接続され、前記第２のスイッチング素子のドレイン端子と前記第４のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第２交流端子に接続され、前記第１のスイッチング素子のソース端子と前記第２のスイッチング素子のソース端子とは、前記昇圧回路の接地端子及び前記接続点の一方に接続され、前記第３のスイッチング素子のドレイン端子と前記第４のスイッチング素子のドレイン端子とは、前記昇圧用コイルを介して前記接地端子及び前記接続点の他方に接続され、前記第１〜第４のスイッチング素子のゲート端子は、前記交流スイッチ制御回路から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路に接続されていてもよい。

これによれば、交流スイッチブリッジ回路は、４つの双方向スイッチ素子がブリッジ接続された基本的なブリッジ回路で構成されるので、交流スイッチ制御回路は、簡潔かつ高効率に双方向電流の電流パスを制御することが可能となる。

また、本発明の他の態様は、前記複数の交流スイッチ部のそれぞれは、ソース端子同士またはドレイン端子同士が直列接続された２つの前記スイッチング素子で構成されてもよい。

これによれば、上述した昇圧型ＰＦＣ制御装置と同様に、従来の昇圧型ＰＦＣ制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型ＰＦＣ制御装置が実現できる。また、この昇圧型ＰＦＣ制御装置は、入力交流電圧源から、当該ＰＦＣ制御装置の出力端子とＧＮＤ端子との間に接続される負荷を完全に切り離すことも可能である。

また、本発明の他の態様は、前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。

また、本発明の他の態様は、前記２つの双方向スイッチング素子は、それぞれ、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。

上記スイッチング素子及び上記双方向スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、ＧａＮトランジスタと呼ばれている。上記ＧａＮトランジスタは、ゲート／ソース間電圧がある閾値電圧より高い場合にＦＥＴ特性と逆ＦＥＴ特性を有し、且つ、ゲート／ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、ＦＥＴ特性及び逆ＦＥＴ特性において非常に低いオン抵抗値のＦＥＴトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型ＰＦＣ制御装置が有する双方向スイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。また、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイルのサイズを小さくでき、結果的に装置の小型化が可能となる。

本発明によれば、整流ダイオードブリッジ回路及び昇圧用のダイオードの無い昇圧型ＰＦＣ制御装置を提供することができる。従来の昇圧型ＰＦＣ制御装置の消費電力の多くは整流ダイオードブリッジ回路とダイオードとの２つの部分によるものであるが、本発明では消費電力を大幅に削減できる。また、昇圧型ＰＦＣ制御装置が有するＰＦＣ制御部は、従来の昇圧型ＰＦＣ制御装置の有する制御部をそのまま用いることができるので、従来の昇圧型ＰＦＣ制御装置から本発明の昇圧型ＰＦＣ制御装置への置き換えが容易である。

本発明の実施の形態１に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。 本発明に用いる双方向スイッチング素子のＦＥＴ特性を表すＩ−Ｖ特性図である。 本発明に用いる双方向スイッチング素子の逆ＦＥＴ特性を表すＩ−Ｖ特性図である。 本発明に用いる双方向スイッチング素子の逆導通特性を表すＩ−Ｖ特性図である。 本発明の実施の形態１に係る交流スイッチ制御回路の回路構成図である。 実施の形態１に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。 実施の形態１に係る交流スイッチブリッジ回路の状態遷移図である。 ハーフブリッジ回路が有する貫通防止回路の回路ブロック図である。 貫通防止回路の内部信号の動作を表すタイミングチャートである。 本発明の昇圧型ＰＦＣ制御装置が有するスイッチング素子の断面図の一例である。 本発明の実施の形態２に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。 本発明の実施の形態２に係る交流スイッチ制御回路の回路構成図である。 本発明の実施の形態２に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。 本発明の実施の形態２に係る交流スイッチブリッジ回路の状態遷移図である。 特許文献１に示された従来技術のシングルスイッチ電流連続モード制御を行う昇圧型ＰＦＣ制御装置の回路ブロック図である。 従来の昇圧型ＰＦＣ制御装置の整流回路に、整流ダイオードブリッジ回路を用いた場合の回路ブロック図である。

以下に、本発明に係る昇圧型ＰＦＣ制御装置について、順次、好適な実施の形態を、図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。

（実施の形態１）
図１は、本発明の実施の形態１に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置１は、交流スイッチブリッジ回路１０１と、ハーフブリッジ回路１０２と、昇圧用ＰＦＣ制御部１５０と、昇圧用コイル２と、キャパシタ５と、分圧回路６と、検出抵抗９とを備える。

昇圧用ＰＦＣ制御部１５０は、図１１に示された従来の昇圧型ＰＦＣ制御装置が有する昇圧用ＰＦＣ制御部５５０と同じ構成である。また、昇圧型ＰＦＣ制御装置１は、図１１に示された整流ダイオードブリッジ回路５０１及び昇圧用のダイオード５０４を無くした構成となっている。つまり、昇圧用ＰＦＣ制御部１５０は、従来の昇圧用ＰＦＣ制御部５５０と同じ電流連続モード制御を行う昇圧用ＰＦＣ制御部と考えてよい。そのため、図１には、昇圧用ＰＦＣ制御部１５０の詳細ブロック図は図示せず、単に１つのブロックとして図示している。但し、本発明の昇圧型ＰＦＣ制御装置１が有する昇圧用ＰＦＣ制御部１５０の制御方式は、電流連続モード制御に限定される必要はなく、電流臨界モード制御とすることも可能である。その場合には、図１の昇圧用ＰＦＣ制御部１５０を、電流臨界モード制御のものに置き換えればよい。さらには、昇圧用ＰＦＣ制御部１５０は、それ以外の制御方法による制御を実行するものであってもよい。

また、図１の昇圧型ＰＦＣ制御装置１では、図１１に示された整流ダイオードブリッジ回路５０１の代わりに交流スイッチブリッジ回路１０１が配置され、また、図１１に示されたスイッチング手段５０３及び昇圧用のダイオード５０４の代わりに、ハーフブリッジ回路１０２が配置されている。

交流スイッチブリッジ回路１０１は、入力された単相交流電圧Ｖａを全波整流する全波整流回路であり、双方向に電流を流すことのできる４つの交流スイッチ１１〜１４と、これらの交流スイッチをオン／オフ制御する為のレベルシフト機能を有する４つのプリドライブ回路５１と、プリドライブ回路５１に電源を供給する３つの電源５２と、単相交流電圧Ｖａの状態に応じて交流スイッチ１１〜１４のオン／オフ制御をする交流スイッチ制御回路５４とを備える。

交流スイッチ１１〜１４は、後述する特性を持つ双方向のスイッチング素子で構成された交流スイッチ部であり、単相交流電圧Ｖａにより流れる双方向電流の導通状態及び遮断状態を切り換える。

具体的には、交流スイッチ１１のドレイン端子と交流スイッチ１３のソース端子とは、単相交流電圧Ｖａが印加される第１交流端子である交流Ａ端子に接続される。また、交流スイッチ１２のドレイン端子と交流スイッチ１４のソース端子とは、単相交流電圧Ｖａが印加される第２交流端子である交流Ｂ端子に接続される。また、交流スイッチ１１のソース端子と交流スイッチ１２のソース端子とは、検出抵抗９を介してＧＮＤ端子に接続される。また、交流スイッチ１３のドレイン端子と交流スイッチ１４のドレイン端子とは、昇圧用コイル２に接続される。また、交流スイッチ１１〜１４のゲート端子は、交流スイッチ制御回路５４から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路５１に接続されている。

ハーフブリッジ回路１０２は、双方向に電流を流すことのできるスイッチング素子２１及び２２と、スイッチング素子２１及び２２が同時にオン動作しないように、スイッチング素子２１及び２２の制御信号である各ゲート信号のタイミングを調整する貫通防止回路５５とを備える。スイッチング素子２１及び２２は、後述する特性を持つ双方向スイッチング素子である。

交流スイッチ１１〜１４を構成する双方向のスイッチング素子、及び、スイッチング素子２１及び２２は、図２Ａ〜図２Ｃに示されたＩ−Ｖ特性を持つスイッチング素子である。以下にこの特性について説明する。

図２Ａは、本発明に用いる双方向スイッチング素子のＦＥＴ特性を表すＩ−Ｖ特性図である。また、図２Ｂは、本発明に用いる双方向スイッチング素子の逆ＦＥＴ特性を表すＩ−Ｖ特性図である。また、図２Ｃは、本発明に用いる双方向スイッチング素子の逆導通特性を表すＩ−Ｖ特性図である。

上記双方向スイッチング素子は、ゲート端子と、ドレイン端子と、ソース端子とを有し、ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート／ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈより高い場合に、ドレイン端子とソース端子との間の差分電圧ＶＤＳの極性に応じてドレイン端子からソース端子へ電流ＩＤＳを流し、または、ソース端子からドレイン端子へ電流ＩＤＳを流すことができる。

図２Ａ及び図２Ｂでは、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高いことによりスイッチング素子がオン動作状態となっている場合の、電流ＩＤＳと差分電圧ＶＤＳとの関係を表している。電流ＩＤＳはドレイン端子からソース端子へ流れる場合を正の値とする。

上記Ｉ−Ｖ特性は、ＭＯＳＦＥＴのＩ−Ｖ特性のように３極管領域と飽和領域とを有する。３極管領域とは、ＶＤＳがゼロ電圧からある電圧値に達するまでのゼロ電圧近傍の領域であり、飽和領域とは、ＶＤＳが変化してもＩＤＳがあまり変化しない定電流特性に類似した特性を示す領域である。３極管領域では、Ｉ−Ｖ特性に直線性がありＩＤＳに対するＶＤＳの傾きを、スイッチング素子のオン抵抗Ｒｏｎとして定義できる。３極管領域におけるオン抵抗Ｒｏｎは、飽和領域におけるオン抵抗に比べ十分小さい。この３極管領域における双方向スイッチング素子の特性が、交流スイッチ１１〜１４ならびにスイッチング素子２１及び２２の動作特性として重要であり、以下の説明では３極管領域の特性について説明する。

図２Ａは、ＶＤＳが正の場合、つまりドレイン電圧がソース電圧より高い場合のＩ−Ｖ特性図である。このＩ−Ｖ特性図からわかるように、ＩＤＳは正の値となり、電流はドレイン端子からソース端子へ流れる。図２Ａに表されたＩ−Ｖ特性を、ＦＥＴ特性と呼ぶことにする。また、図２Ｂは、ＶＤＳが負の場合、つまりドレイン電圧がソース電圧より低い場合のＩ−Ｖ特性図である。このＩ−Ｖ特性図からわかるように、ＩＤＳは負の値となり、電流はソース端子からドレイン端子へ流れる。図２Ｂに表されたＩ−Ｖ特性を、逆ＦＥＴ特性と呼ぶことにする。

上記双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより低い場合、ドレイン端子からソース端子へは電流ＩＤＳを流せない。但し、双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより低い場合でも、ゲート端子電圧に対してドレイン端子電圧が低く、且つこの差電圧（Ｖｇｓ−ＶＤＳ）が閾値電圧Ｖｔｈより高い場合には、ソース端子からドレイン端子に電流ＩＤＳを流すことができる。この特性を逆導通特性と呼ぶことにする。図２Ｃは、この逆導通特性を示したＩ−Ｖ特性図である。図２Ｃからわかるように、Ｖｇｓ＝０Ｖの状態すなわちゲート端子とソース端子とがショートしたような状態では、ソース端子をアノードとしドレイン端子をカソードとして順方向電圧が閾値電圧ＶｔｈであるダイオードのＩ−Ｖ特性と同じである。

以上のように、図２Ａ、図２Ｂ及び図２Ｃからわかることは、双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以上であれば、ＦＥＴ動作及び逆ＦＥＴ動作をし、オン抵抗値Ｒｏｎを持つ抵抗と見なすことができる。一方、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下であれば、逆導通特性による動作をし、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なせる。このダイオードの順方向電圧は（Ｖｔｈ−Ｖｇｓ）となる。

今後、本発明の実施の形態においては、スイッチング素子を以下のように等価変換する。

（１）ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高い状態のスイッチング素子のオン動作状態では、該スイッチング素子をオン抵抗値Ｒｏｎの抵抗と見なす。

（２）ゲート端子とソース端子とを短絡したスイッチング素子のオフ動作状態では、該スイッチング素子を、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なす。

図１に示された交流スイッチブリッジ回路１０１は、交流スイッチ制御回路５４に交流Ａ及び交流Ｂの電圧をモニタさせた上で、交流スイッチ１１〜１４、すなわち、双方向スイッチング素子を制御して、図１１に示された整流ダイオードブリッジ回路５０１と同じ働きをする。

図３は、本発明の実施の形態１に係る交流スイッチ制御回路の回路構成図である。また図４Ａは、実施の形態１に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。また、図４Ｂは、実施の形態１に係る交流スイッチブリッジ回路の状態遷移図である。

交流スイッチ制御回路５４は、単相交流電圧Ｖａに同期させて交流スイッチ１１〜１４のオンオフ状態を制御する機能を有し、リミット回路６１と、リミット回路６２と、比較器６３と、比較器６４とを備える。交流Ａ端子及び交流Ｂ端子に単相交流電圧Ｖａが入力され、それらの電圧はリミット回路６１とリミット回路６２とで緩衝される。これにより、比較器６３及び比較器６４の各非反転端子には、該端子の定格耐圧以上の高電圧が入らないような制限がかかる。つまり、比較器６３及び比較器６４の各非反転端子に入力される信号ＶＡ１及びＶＡ２は、図４Ａに示されたように、交流Ａ端子電圧及び交流Ｂ端子電圧を各々クランプした電圧波形（図４ＡのＶＡ１及びＶＡ２と記載された波形）となる。このクランプされた電圧は、図３のリミット回路６１及び６２のリミット電圧ＶＬＩＭから緩衝用の高耐圧ＭＯＳＦＥＴ３１及び３２のオン動作時のゲート／ソース電圧Ｖｇｓを引いた電圧となる。なお、図４Ａにおいて、交流Ａ端子電圧及び交流Ｂ端子電圧は、それぞれ、交流Ａ−ＧＮＤ及び交流Ｂ−ＧＮＤと記述されており、ＧＮＤ基準の信号波形として描かれている。これは、交流スイッチ制御回路５４のＧＮＤは、昇圧型ＰＦＣ制御装置１の出力側のＧＮＤ端子に接続されていることによるものである。なお、昇圧型ＰＦＣ制御装置１の有する検出抵抗９の抵抗値は小さな値であるために、この抵抗に電流が流れた時の電圧降下は無視してもよい。

交流スイッチ１１〜１４のオン／オフを制御する制御信号１１＿Ｇ〜１４＿Ｇは、ＶＡ１及びＶＡ２と、比較基準信号ＶＤとを比較することにより、図４Ａに示されたタイミング波形となる。

制御信号１１＿Ｇ〜１４＿ＧがＨｉｇｈレベルの信号であれば、交流スイッチ１１〜１４は、それぞれ、オン動作状態となり、Ｌｏｗレベルの信号であればオフ動作状態となる。前述したスイッチング素子の等価変換の規則により、図４に示された各タイミング状態（ａ）〜（ｆ）における交流スイッチ１１〜１４は、図４Ｂに示されたような状態遷移を行う。図４Ｂに記載された入力電流の方向から判るように、単相交流電圧Ｖａの交流Ａ端子電圧及び交流Ｂ端子電圧の極性が変化しても、交流スイッチブリッジ回路１０１の出力端子Ｖｒ及びＶｇの関係は、常にＶｒがＶｇに対して正極性となることが判る。従って、Ｖｇを交流スイッチブリッジ回路１０１の２次側出力のＧｎｄとすれば、図４Ａに示されたように、（Ｖｒ−Ｖｇ）は単相交流電圧Ｖａを全波整流した電圧となる。つまり、交流スイッチブリッジ回路１０１は、単相交流電圧Ｖａにより発生した双方向電流を整流して当該整流された電流を昇圧用コイル２に単方向に流す。

交流スイッチブリッジ回路１０１は、図４Ａ及び図４Ｂからわかるように、単相交流電圧Ｖａの１周期の大部分の区間において、図４Ｂにおける状態（ｂ）または状態（ｅ）となっており、単相交流電圧Ｖａを全波整流した出力電圧Ｖｒ−Ｖｇを出力する。状態（ｂ）と状態（ｅ）とでは、入力電流を駆動する交流スイッチ１２及び１３、又は、１１及び１４がオン抵抗値Ｒｏｎを有する抵抗と見なすことができる。このオン抵抗値Ｒｏｎでの電力損失は、ダイオードの順方向電圧ＶＦによる電力損失に比べ非常に小さなものである。以上の結果から、交流スイッチブリッジ回路１０１は、整流ダイオードブリッジ回路に比べ、より低消費電力で、かつ、整流ダイオードブリッジ回路と同じ全波整流動作を実現できる。

次に、本発明の昇圧型ＰＦＣ制御装置１において、従来の昇圧型ＰＦＣ制御装置が有するスイッチング手段５０３と昇圧用のダイオード５０４とを無くし、ハーフブリッジ回路１０２を配置した構成について説明する。

ハーフブリッジ回路１０２は、直列接続されたスイッチング素子２１及び２２と、スイッチング素子２１及び２２が同時にオン状態とならないようにスイッチング素子２１及び２２のゲート信号の出力タイミングを調整する貫通防止回路５５とを備える。

昇圧用コイル２は、整流電圧Ｖｒが印加され、スイッチング素子２１及び２２の接続点に接続されている。

キャパシタ５は、ハーフブリッジ回路１０２に並列接続され、昇圧用コイル２及びハーフブリッジ回路１０２により整流電圧Ｖｒが昇圧された出力電圧Ｖｏを保持する。

昇圧用ＰＦＣ制御部１５０は、出力電圧Ｖｏに対応した電圧値ｖｏと出力電圧設定値との差分である誤差電圧と、整流電圧Ｖｒとに基づいて、スイッチング素子２１及び２２のオンオフ状態を制御する。

ハーフブリッジ回路１０２と、昇圧用コイル２と、キャパシタ５と、昇圧用ＰＦＣ制御部１５０とは、全波整流された整流電圧を昇圧する昇圧回路を構成する。

図５Ａは、ハーフブリッジ回路が有する貫通防止回路の回路ブロック図であり、図５Ｂは、貫通防止回路の内部信号の動作を表すタイミングチャートである。

貫通防止回路５５は、昇圧用ＰＦＣ制御部１５０からの出力であって昇圧動作を制御するＰＷＭ信号であるＳＷ信号を受けて、従来の昇圧型ＰＦＣ制御装置のスイッチング手段５０３に相当するスイッチング素子２１のゲート端子に昇圧動作の為のＰＷＭ信号であるＬＰＷＭ信号を出力する。一方、貫通防止回路５５は、ＳＷ信号を受けて、従来の昇圧型ＰＦＣ制御装置の昇圧用のダイオード５０４に相当するスイッチング素子２２のゲート端子にスイッチング素子２１と同期動作させる為のＰＷＭ信号であるＵＰＷＭ信号を出力する。図５Ｂからわかるように、スイッチング素子２１をオン／オフ制御するＬＰＷＭ信号は、昇圧動作を制御するＳＷ信号と同じＰＷＭ信号であるが、ある遅延時間ＤＴだけＳＷ信号から遅延している。同じく、スイッチング素子２２をオン／オフ制御するＵＰＷＭ信号は、ＬＰＷＭ信号とは逆極性の信号であり、ＵＰＷＭ信号とＬＰＷＭ信号との間には、２つの信号が同時にＬｏｗである区間を遅延時間ＤＴだけ設けるように波形生成されている。この２つの信号が同時にＬｏｗである区間をデッドタイムと呼ぶことにする。このデッドタイムにより、２つのスイッチング素子２１及び２２は、正常な動作をしている限りは、同時にオン動作状態になることは在り得なくなる。

結果的には、スイッチング素子２１とスイッチング素子２２とが共にオン動作状態することで昇圧型ＰＦＣ制御装置の出力とＧＮＤとが短絡状態となってしまう、いわゆるスイッチング素子２１及び２２の貫通状態に陥ることが回避される。そして、昇圧用コイル２に蓄えられたエネルギーにより流れる電流は、スイッチング素子２１及び２２のスイッチング動作を経由して、キャパシタ５に移され安定した昇圧動作が実現される。この昇圧動作において、昇圧用のダイオードに相当するスイッチング素子２２は、前述した等価変換の規則により、デッドタイムの区間は（勿論、デッドタイム区間だけでなくＵＰＷＭ信号がＬｏｗである区間も）ダイオードとして動作し、ＵＰＷＭ信号がＨｉｇｈである区間は、オン抵抗値Ｒｏｎを有する抵抗として動作する。

スイッチング素子２２がダイオードとして動作している間において電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧用のダイオードに比べ、スイッチング素子２２での消費電力は非常に小さくなる。

また、ハーフブリッジ回路１０２と交流スイッチブリッジ回路１０１との間に流れる電流がほとんど無い状態、すなわち昇圧用コイル２に流れる電流がほとんど無い状態では、ヒステリシス比較器７１が検出抵抗９の電圧降下を示す信号Ｓｃと比較基準電圧（−ＶＳＣ）とを比較することにより、貫通防止回路５５は、当該電流がほとんどないことを検出する。そして、このとき、貫通防止回路５５は、ＵＰＷＭ信号をＬｏｗにする。この機能により、昇圧用コイル２に流れる電流がほとんど無い場合はハーフブリッジ回路１０２のスイッチング素子２２はオフ動作状態となり、等価的に従来の昇圧型ＰＦＣ制御装置の昇圧用のダイオードと同じ働きをする。この機能は、昇圧用コイル２に電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、キャパシタ５からスイッチング素子２２及び昇圧用コイル２を介して交流スイッチブリッジ回路１０１の出力Ｖｒに電流が逆流しないようにする為のものである。

なお、昇圧用コイル２に電流が流れなくなると、該コイルの両端電圧がリンギング現象を起こすことがある。この場合には、図５Ａに図示していないが、出力信号ＣＺＥＲＯがＬｏｗレベルになると一定期間Ｌｏｗレベルを維持する機能ブロックを、ヒステリシス比較器７１の後段に追加すればよい。

以上、本実施の形態によれば、整流ダイオードブリッジ回路及び昇圧用ダイオードの無い昇圧型ＰＦＣ制御装置が実現され、従来の昇圧型ＰＦＣ制御装置に比べ、昇圧型ＰＦＣ制御装置の消費電力を大幅に削減できる。

また、本実施の形態に係る昇圧型ＰＦＣ制御装置１は、従来の昇圧型ＰＦＣ制御装置が有する昇圧用ＰＦＣ制御部をそのまま用いて、従来のものとほぼ同じように動作させる事ができる。従って、従来の昇圧型ＰＦＣ制御装置から本発明の昇圧型ＰＦＣ制御装置への置き換えも容易にできる。

なお、上述したスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に互いに間隔をおいて形成されたドレイン端子及びソース端子と、当該ドレイン端子及びソース端子の間に形成されたゲート端子とを備えることを特徴とするものであってもよい。このスイッチング素子について、図６を用いて説明する。

図６は、本発明の昇圧型ＰＦＣ制御装置が有するスイッチング素子の断面図の一例である。同図に記載された双方向型のスイッチング素子は、半導体基板の上に形成された窒化物半導体からなるノーマリオフ型のヘテロ接合ＦＥＴである。具体的には、上記スイッチング素子は、シリコン基板２０１の上にバッファ層２０２を介して半導体層の積層体２０３が形成されることにより実現される。

バッファ層２０２は、窒化アルミニウムと窒化ガリウムとが交互に積層されたものである。

積層体２０３は、アンドープ窒化ガリウム層２０４の上にｎ型窒化アルミニウムガリウム層２０５が形成されたもので、この２つの層の間のヘテロ界面近傍には２次元電子ガスと呼ばれるキャリア濃度の高いＦＥＴのチャンネル領域が生成される。

積層体２０３の上に、ソース端子とドレイン端子とを形成するために、チャンネル領域とオーミック接合するソース端子用オーミック電極２０６ａとドレイン端子用オーミック電極２０６ｂと配線２１０とが配置される。

ソース端子用オーミック電極２０６ａとドレイン端子用オーミック電極２０６ｂとの間の領域では、ＦＥＴ特性を制御するｐ型半導体層であるコントロール層２０９がｎ型窒化アルミニウムガリウム層２０５の上に形成される。

コントロール層２０９の上にはゲート電極２０８が形成され、コントロール層２０９とはオーミック接触している。このゲート電極２０８に与えられる電気信号により、ノーマリオフ型のヘテロ接合ＦＥＴ、すなわち、双方向型のスイッチング素子のドレイン端子とソース端子との間に流れる電流が制御される。

図６において、ドレイン端子用オーミック電極２０６ｂからゲート電極２０８までの距離が、ソース端子用オーミック電極２０６ａからゲート電極２０８までの距離より長いのは、ドレイン端子とゲート端子間の耐圧のほうがソース端子とゲート端子間の耐圧より大きいことが要求されるためである。

図６のように形成された双方向型のスイッチング素子は、ＧａＮトランジスタと呼ばれ、ＩＧＢＴのように高耐圧で大電流駆動することができるデバイスである。また、ＩＧＢＴの電流電圧特性におけるＰＮ接合によるオフセット電圧を持たずに、図２Ａ及び図２Ｂで示したような双方向に電流を流す特性を有する。さらに、デバイスのチップ面積に対してオン抵抗成分Ｒｏｎが非常に小さい。加えて、上記ＧａＮトランジスタは、図２Ｃに示した逆導通特性をも有する。

上述した特性に加え、ＧａＮトランジスタは、少数キャリアによる蓄積効果がほとんどなく、ＩＧＢＴや他のシリコン系半導体素子のようなターンオフ時のテール電流効果もほとんどない。

故に、上記ＧａＮトランジスタを双方向スイッチング素子として用いた交流スイッチで構成された交流スイッチブリッジ回路１０１は、その非常に小さなオン抵抗値Ｒｏｎにより、消費電力を大幅に小さくできる。

また、上記双方向型のスイッチング素子にＧａＮトランジスタを適用することで、リカバリー電流によるスイッチング損失増大の影響もほとんど無く、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイル２のサイズを小さくでき、結果的に装置の小型化が可能となる。

また、ハーフブリッジ回路１０２のスイッチング素子２１及び２２として、非常に小さなオン抵抗値Ｒｏｎを有しターンオフ時のテール電流効果等の無い上記ＧａＮトランジスタを用いることにより、ハーフブリッジ回路１０２の昇圧動作時の消費電力を大幅に削減できる。

従って、本発明の実施の形態１に係る昇圧型ＰＦＣ制御装置１のスイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。

（実施の形態２）
図７は、本発明の実施の形態２に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置８１は、実施の形態１に係る昇圧型ＰＦＣ制御装置１と同様に、図１１に示された従来の昇圧型ＰＦＣ制御装置が有する昇圧用ＰＦＣ制御部５５０と同様の昇圧用ＰＦＣ制御部１５０を用いている。また、図１１に図示された従来の昇圧型ＰＦＣ制御装置が有する整流ダイオードブリッジ回路５０１と昇圧用のダイオード５０４を無くした構成となっている。なお、昇圧用ＰＦＣ制御部１５０は、実施の形態１と同じく、電流連続モード制御にこだわる必要はなく、電流臨界モード制御のものでも、またそれ以外の制御方法によるものであってもよい。

図７において、従来の昇圧型ＰＦＣ制御装置が有する整流ダイオードブリッジ回路５０１は、交流スイッチブリッジ回路１１１に置き換えられ、従来の昇圧型ＰＦＣ制御装置が有するスイッチング手段５０３及び昇圧用のダイオード５０４は、ハーフブリッジ回路１０２に置き換えられている。

本実施の形態に係る昇圧型ＰＦＣ制御装置８１が、実施の形態１に係る昇圧型ＰＦＣ制御装置１と異なる点は、交流スイッチブリッジ回路１１１である。具体的には、交流スイッチブリッジ回路１１１は、実施の形態１の交流スイッチブリッジ回路１０１と比較して、交流スイッチ９１〜９４の構成と、当該交流スイッチのオン／オフ制御する交流スイッチ制御回路８４の構成とが異なる。以下、実施の形態１に係る交流スイッチブリッジ回路１０１と同じ点については説明を割愛し、異なる点のみ説明をする。

交流スイッチ９１〜９４は、それぞれ、２つの双方向スイッチング素子を互いにドレインとソースを逆向きに直列接続した構成であることを特徴とする。なお、図７での交流スイッチ９１〜９４は、２つの双方向スイッチング素子のドレイン端子同士が接続された構成となっているが、ソース端子同士が接続された構成であってもよい。

交流スイッチ制御回路８４は、単相交流電圧Ｖａの交流Ａ端子電圧と交流Ｂ端子電圧とをモニタした上で交流スイッチ９１〜９４のオン／オフを制御する。これにより、交流スイッチブリッジ回路１１１は、整流ダイオードブリッジ回路と同様の機能を有することになる。

図８は、本発明の実施の形態２に係る交流スイッチ制御回路の回路構成図である。図８及び図３に記載された交流スイッチ制御回路より、交流スイッチ制御回路８４は、実施の形態１に係る交流スイッチ制御回路５４と比較して、交流スイッチ９１〜９４の各々がゲート端子を２つ有していることに伴い交流スイッチ制御回路８４の出力端子数が８個に倍増していることのみである。よって、交流スイッチ制御回路８４の詳細な説明は省略する。

図９Ａは、本発明の実施の形態２に係る交流スイッチブリッジ回路の動作波形を表すタイミングチャートである。また、図９Ｂは、本発明の実施の形態２に係る交流スイッチブリッジ回路の状態遷移図である。図９Ａに記載された交流スイッチブリッジ回路１１１の動作波形は、図４Ａに記載された交流スイッチブリッジ回路１０１の動作波形とほぼ同じなので説明を省略する。

前述したスイッチング素子の等価変換の規則により、図９Ａに示された各タイミング状態（ａ）〜（ｆ）における交流スイッチ９１〜９４は、図９Ｂに示されたような状態遷移を行う。図９Ｂに記載された入力電流の方向から判るように、単相交流電圧Ｖａの交流Ａ端子電圧及び交流Ｂ端子電圧の極性が変化しても、交流スイッチブリッジ回路１１１の出力端子ＶｒとＶｇの関係は、常にＶｒがＶｇに対して正極性となることが判る。従って、Ｖｇを交流スイッチブリッジ回路１１１の２次側出力のＧｎｄとすれば、図９Ａに示されたように、（Ｖｒ−Ｖｇ）は入力交流電圧Ｖａを全波整流した電圧となる。

交流スイッチブリッジ回路１１１は、単相交流電圧Ｖａの１周期の大部分の区間において、図９Ｂにおける状態（ｂ）または状態（ｅ）となっており、単相交流電圧Ｖａを全波整流した出力電圧Ｖｒ−Ｖｇを出力する。状態（ｂ）と状態（ｅ）とでは、入力電流を駆動する交流スイッチ９２及び９３、または、９１及び９４がオン抵抗値Ｒｏｎを有する抵抗と見なすことができる。このオン抵抗値Ｒｏｎでの電力損失は、ダイオードの順方向電圧ＶＦによる電力損失に比べ非常に小さなものである。以上の結果から、交流スイッチブリッジ回路１１１は、整流ダイオードブリッジ回路に比べ、より低消費電力で、かつ、整流ダイオードブリッジ回路と同じ全波整流動作を実現できる。

本実施の形態に係る昇圧型ＰＦＣ制御装置８１は、交流スイッチブリッジ回路１１１以外の部分は実施の形態１の昇圧型ＰＦＣ制御装置１と同じ構成となっている。

さらに、本実施の形態に係る昇圧型ＰＦＣ制御装置８１では、交流スイッチ９１〜９４の各々が２つのスイッチング素子を２つ直列接続した構成をとることにより、交流スイッチの耐圧を上げることが可能となり、より高入力耐圧の昇圧型ＰＦＣ制御装置が実現できる。

また、昇圧型ＰＦＣ制御装置８１は、通常のオフ動作時において状態（ａ）、状態（ｃ）、状態（ｄ）及び状態（ｆ）となるよう、交流スイッチ制御回路８４の出力信号である制御信号９１＿ＵＧ〜９４＿ＵＧ及び９１＿ＬＧ〜９４＿ＬＧを設定している。つまり、通常のオフ動作時には、交流スイッチブリッジ回路１１１は、従来の整流ダイオードブリッジ回路と同じ動作状態にしている。本実施の形態では、昇圧型ＰＦＣ制御装置８１の単相交流電圧Ｖａと昇圧型ＰＦＣ制御装置８１の出力とは、交流スイッチブリッジ回路１１１、昇圧用コイル２及びスイッチング素子２２を介してつながっている。これは、従来の整流ダイオードブリッジ回路を用いた昇圧型ＰＦＣ制御装置でも同じことである。ここで、本実施の形態に係る昇圧型ＰＦＣ制御装置８１の構成によれば、オフ動作時に交流スイッチ制御回路８４の出力信号である制御信号９１＿ＵＧ〜９４＿ＵＧ及び９１＿ＬＧ〜９４＿ＬＧのすべてをＬｏｗに設定することにより、オフ動作時において単相交流電圧Ｖａから昇圧型ＰＦＣ制御装置８１の出力を完全に切り離すことも可能である。

以上、実施の形態１及び２で説明したように、本発明に係る昇圧型ＰＦＣ制御装置は、４個の交流スイッチ、複数のレベルシフト機能を備えたプリドライブ回路、及び入力の単相交流電源から印加された単相交流電圧に同期させて上記４つの交流スイッチを制御する交流スイッチ制御回路を有する交流スイッチブリッジ回路と、２個の双方向スイッチング素子、当該２個の双方向スイッチング素子が同時にオン動作しないようにタイミングを調整する貫通防止回路及びプリドライブ回路を有するハーフブリッジ回路とを備える。そして、上記４個の交流スイッチの各々は、電流制御をするゲート端子と、当該電流を流出入するためのドレイン端子及びソース端子とを有し、（１）ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート／ソース間電圧が閾値電圧より高い場合に、ドレイン／ソース間電圧の極性に応じてドレイン端子からソース端子へ、または、ソース端子からドレイン端子へ電流を流すことができるＦＥＴ特性及び逆ＦＥＴ特性を有し、（２）且つ、ゲート／ソース間電圧が上記閾値電圧以下の場合に、ドレイン端子からソース端子への電流は遮断されるがドレイン端子電圧を基準にしてゲート端子電圧が上記閾値電圧以上になるとソース端子からドレイン端子に電流を流すことができる逆導通特性を有する、双方向スイッチング素子で構成される。また、上記交流スイッチブリッジ回路は、従来の昇圧型ＰＦＣ制御装置が有する整流ダイオードブリッジと同じ全波整流機能を有する。また、上記ハーフブリッジ回路は、従来の昇圧型ＰＦＣ制御装置が有する昇圧用スイッチング手段及び昇圧用ダイオードと同じ昇圧機能を有する。

この構成によれば、整流ダイオードブリッジ回路及び昇圧用のダイオードが不要であり、これらの代わりに配置された交流スイッチブリッジ回路及びハーフブリッジ回路により消費電力を低減することができる。また、昇圧用ＰＦＣ制御部は従来の昇圧型ＰＦＣ制御装置の昇圧用ＰＦＣ制御部をそのまま用いることができ、昇圧型ＰＦＣ制御装置としての制御動作は従来のものとほとんど同じ制御動作を実現できる。

また、ハーフブリッジ回路を制御する昇圧用ＰＦＣ制御部は、従来の昇圧型ＰＦＣ制御装置の昇圧用ＰＦＣ制御部をそのまま用いることができ、昇圧型ＰＦＣ制御装置としての制御動作は従来のものとほとんど同じ動作となる。

また、貫通防止回路は、ハーフブリッジ回路と交流スイッチブリッジ回路との間に流れる電流が略零の場合には、当該電流がないことを検出するヒステリシス比較器からの制御信号を受けて、ハーフブリッジ回路が有する双方向スイッチング素子のゲート／ソース間電圧が閾値電圧以下になるように制御をする。

これにより、昇圧用コイルに流れる電流が略零の場合は、ハーフブリッジ回路が有する双方向スイッチング素子はオフ動作状態となり、等価的に従来の昇圧型ＰＦＣ制御装置の昇圧用のダイオードと同じ働きをする。この機能は、昇圧用コイルに電流が流れなくなり該コイルに蓄えられた磁気的なエネルギーがなくなった為に、キャパシタ５から上記双方向スイッチング素子及び昇圧用コイルを介して交流スイッチブリッジ回路の出力端子に電流が逆流しないようにすることが可能となる。

また、実施の形態２によれば、交流スイッチは、ソース端子同士またはドレイン端子同士が直列接続された２つの双方向スイッチング素子で構成される。

これによれば、上述した昇圧型ＰＦＣ制御装置と同様に、従来の昇圧型ＰＦＣ制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型ＰＦＣ制御装置が実現できる。また、この昇圧型ＰＦＣ制御装置は、入力交流電圧源から、当該ＰＦＣ制御装置の出力端子とＧＮＤ端子との間に接続される負荷を完全に切り離すことも可能である。

また、実施の形態１及び２に係る昇圧型ＰＦＣ制御装置において、双方向スイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に形成されたゲート端子と、当該ゲート端子を挟んで両側方に形成されたドレイン端子及びソース端子とを備える。この双方向スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、ＧａＮトランジスタと呼ばれている。

上記ＧａＮトランジスタは、ゲート／ソース間電圧がある閾値電圧より高い場合にＦＥＴ特性と逆ＦＥＴ特性を有し、且つ、ゲート／ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、ＦＥＴ特性及び逆ＦＥＴ特性において非常に低いオン抵抗値のＦＥＴトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型ＰＦＣ制御装置が有する双方向スイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。

以上、本発明の昇圧型ＰＦＣ制御装置について、実施の形態に基づいて説明してきたが、本発明に係る昇圧型ＰＦＣ制御装置は、上記実施の形態１及び２に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る昇圧型ＰＦＣ制御装置を内蔵した各種機器も本発明に含まれる。

本発明は、交流入力から直流電圧を出力するＡＣ／ＤＣコンバータに適用でき、特に、整流ダイオードブリッジが不要である高入力力率及び高効率の昇圧型ＰＦＣ制御装置を有するＡＣ／ＤＣコンバータとして有用である。

１、８１、５００ 昇圧型ＰＦＣ制御装置
２ 昇圧用コイル
５、５０５ キャパシタ
６、５０６ 分圧回路
９、５０９ 検出抵抗
１１、１２、１３、１４、９１、９２、９３、９４ 交流スイッチ
２１、２２ スイッチング素子
３１、３２ 高耐圧ＭＯＳＦＥＴ
５１ プリドライブ回路
５２ 電源
５４、８４ 交流スイッチ制御回路
６１、６２ リミット回路
６３、６４ 比較器
７１ ヒステリシス比較器
１０１、１１１ 交流スイッチブリッジ回路
１０２ ハーフブリッジ回路
１５０、５５０ 昇圧用ＰＦＣ制御部
２０１ シリコン基板
２０２ バッファ層
２０３ 積層体
２０４ アンドープ窒化ガリウム層
２０５ ｎ型窒化アルミニウムガリウム層
２０６ａ ソース端子用オーミック電極
２０６ｂ ドレイン端子用オーミック電極
２０８ ゲート電極
２０９ コントロール層
２１０ 配線
５０１ 整流ダイオードブリッジ回路
５０２ 磁気誘導手段
５０３ スイッチング手段
５０４ ダイオード
５０７ 誤差増幅回路
５０８ 乗算回路
５１０ 電流誤差検出回路
５２０ 断続指令回路
５２１ 発振回路
５３０ 異常検出回路

Claims (7)

1. 入力された単相交流電圧を全波整流する全波整流回路と、当該全波整流された整流電圧を昇圧する昇圧回路とを備えた昇圧型ＰＦＣ制御装置であって、
   前記全波整流回路は、
   ブリッジ接続された複数の交流スイッチ部と、
   前記複数の交流スイッチ部のオンオフ状態を制御することにより前記単相交流電圧の印加により流れる双方向電流の電流径路を切り換える交流スイッチ制御回路とを備え、
   前記複数の交流スイッチ部の各々は、
   ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流すスイッチング素子で構成される
   昇圧型ＰＦＣ制御装置。
2. 前記昇圧回路は、
   直列接続された２つの双方向スイッチング素子と、前記２つの双方向スイッチング素子が同時にオン状態とならないように前記２つの双方向スイッチング素子のゲート信号の出力タイミングを調整する貫通防止回路とを有するハーフブリッジ回路と、
   前記整流電圧が印加され、前記２つの双方向スイッチング素子の接続点に接続された昇圧用コイルと、
   前記ハーフブリッジ回路に並列接続され、前記昇圧用コイル及びハーフブリッジ回路により前記整流電圧が昇圧された出力電圧を保持するキャパシタと、
   前記出力電圧に対応した電圧値と出力電圧設定値との差分である誤差電圧と、前記整流電圧とに基づいて、前記２つの双方向スイッチング素子のオンオフ状態を制御する昇圧用ＰＦＣ制御部とを備え、
   前記２つの双方向スイッチング素子は、
   ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子へ流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子への電流を流す特徴を有する
   請求項１に記載の昇圧型ＰＦＣ制御装置。
3. 前記貫通防止回路は、さらに、前記全波整流回路と前記ハーフブリッジ回路との間に流れる電流が略零の場合には、前記ハーフブリッジ回路が有する前記２つの双方向スイッチング素子の前記ゲート−ソース間電圧が前記閾値電圧以下になるように前記ゲート信号を出力する
   請求項２に記載の昇圧型ＰＦＣ制御装置。
4. 前記複数の交流スイッチ部は、第１〜第４の前記スイッチング素子を備え、
   前記第１のスイッチング素子のドレイン端子と前記第３のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第１交流端子に接続され、
   前記第２のスイッチング素子のドレイン端子と前記第４のスイッチング素子のソース端子とは、前記単相交流電圧が印加される第２交流端子に接続され、
   前記第１のスイッチング素子のソース端子と前記第２のスイッチング素子のソース端子とは、前記昇圧回路の接地端子及び前記接続点の一方に接続され、
   前記第３のスイッチング素子のドレイン端子と前記第４のスイッチング素子のドレイン端子とは、前記昇圧用コイルを介して前記接地端子及び前記接続点の他方に接続され、
   前記第１〜第４のスイッチング素子のゲート端子は、前記交流スイッチ制御回路から出力される制御信号に応じて複数の信号レベルをシフトするプリドライブ回路に接続されている
   請求項２に記載の昇圧型ＰＦＣ制御装置。
5. 前記複数の交流スイッチ部のそれぞれは、
   ソース端子同士またはドレイン端子同士が直列接続された２つの前記スイッチング素子で構成される
   請求項１〜３のうちいずれか１項に記載の昇圧型ＰＦＣ制御装置。
6. 前記スイッチング素子は、
   半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、
   前記積層体の上に形成された前記ゲート端子と、
   前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える
   請求項１〜５のうちいずれか１項に記載の昇圧型ＰＦＣ制御装置。
7. 前記２つの双方向スイッチング素子は、それぞれ、
   半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、
   前記積層体の上に形成された前記ゲート端子と、
   前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える
   請求項２〜４のうちいずれか１項に記載の昇圧型ＰＦＣ制御装置。

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