JP2014095866A - Semiconductor device and driver apparatus - Google Patents

Abstract

PROBLEM TO BE SOLVED: To solve a problem in which a conventional semiconductor device has a large circuit scale of a spread clock generation circuit for generating a spread spectrum clock including spread spectrum.SOLUTION: A semiconductor device comprises: a selector 12 that selects one clock of a multiple clock MC generated from an input signal of embedded clock system and outputs the selected clock as spread clock SSC, in accordance with a selection signal SC specifying an input port number; and a selector control circuit 14 that counts an edge number of the spread clock SSC to generate a count value, and changes over the input port number specified by the selection signal SC in accordance with the count value.

Description

本発明は半導体装置及びドライバ装置に関し、例えば高速にデータを伝送する高速伝送配線を有する半導体装置及びドライバ装置に関する。   The present invention relates to a semiconductor device and a driver device, for example, a semiconductor device and a driver device having a high-speed transmission wiring that transmits data at high speed.

近年、半導体装置では、動作の高速化に伴い電磁界ノイズ（以下、ＥＭＩ（Electro Magnetic Interference）ノイズと称す）の増大が大きな問題となっている。ＥＭＩノイズは、周辺に配置される他の装置の誤動作の原因となるため、このＥＭＩノイズを低減することは重要である。そこで、ＥＭＩノイズを低減させる１つの方法として、クロックの時間平均周波数を変えずに周期的に周波数を変化させることで、スペクトラム強度を低減するスペクトラム拡散（Spread Spectrum）クロックを動作クロックとして用いることが提案されている。そこで、スペクトラム拡散クロックによりＥＭＩノイズを低減する技術が特許文献１−３に記載されている。   2. Description of the Related Art In recent years, an increase in electromagnetic field noise (hereinafter referred to as EMI (Electro Magnetic Interference) noise) has become a major problem in semiconductor devices as the operation speed increases. Since EMI noise causes malfunction of other devices arranged in the vicinity, it is important to reduce this EMI noise. Therefore, as one method of reducing EMI noise, a spread spectrum clock that reduces the spectrum intensity by periodically changing the frequency without changing the time average frequency of the clock is used as the operation clock. Proposed. Therefore, Patent Documents 1-3 describe a technique for reducing EMI noise using a spread spectrum clock.

特許文献１では、データ電極駆動ＩＣの動作を安定にしつつＥＭＩノイズを低減するプラズマディスプレイ装置が開示されている。このプラズマディスプレイ装置では、受信したクロック信号に対して変調処理を施して変調後クロック信号を生成するクロック変調回路を有する。特許文献１では、変調後クロック信号に基づき動作を行うことでＥＭＩノイズを低減する。しかし、この特許文献１では、クロック変調回路においてどのように変調後クロック信号を生成するかについては開示されていない。そこで、このクロック変調回路の例が、特許文献２、３に開示されている   Patent Document 1 discloses a plasma display device that reduces EMI noise while stabilizing the operation of a data electrode driving IC. The plasma display device includes a clock modulation circuit that performs modulation processing on the received clock signal to generate a modulated clock signal. In Patent Document 1, EMI noise is reduced by performing an operation based on a modulated clock signal. However, this Patent Document 1 does not disclose how to generate a modulated clock signal in the clock modulation circuit. Therefore, examples of this clock modulation circuit are disclosed in Patent Documents 2 and 3.

特許文献２は、スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器を有する画像表示装置に関するものである。この特許文献２では、スペクトラム拡散クロック発生器により生成したスペクトラム拡散クロックを画像表示装置において要求される回路ブロックに供給する。これにより、特許文献２では、画像表示装置のＥＭＩノイズを低減する。   Patent Document 2 relates to an image display apparatus having a spread spectrum clock generator that generates a spread spectrum clock. In Patent Document 2, a spread spectrum clock generated by a spread spectrum clock generator is supplied to a circuit block required in an image display device. Thereby, in patent document 2, the EMI noise of an image display apparatus is reduced.

特許文献３は、スペクトラム拡散処理が施されていない入力クロックを生成し、三角波を用いて当該入力クロックを変調することでスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータが開示されている。   Patent Document 3 discloses a spread spectrum clock generator that generates an input clock that has not been subjected to spread spectrum processing and generates the spread spectrum clock by modulating the input clock using a triangular wave.

特開２０１０−１６４７４０号公報JP 2010-164740 A 特開２００６−１５４８２０号公報JP 2006-154820 A 特開２００６−２０９３８８号公報JP 2006-209388 A

しかしながら、特許文献２、３に記載の技術では、スペクトラム拡散クロックを生成するために電圧制御発振器を含む多数の回路を必要とする。一般的に、電圧制御発振器等は、コンデンサ等の回路面積が大きな素子を用い、さらに、多くのトランジスタも必要とするため回路規模が大きくなる。そのため、従来の技術では、スペクトラム拡散クロックを生成するために回路面積が大きくなる問題がある。   However, the techniques described in Patent Documents 2 and 3 require a large number of circuits including a voltage controlled oscillator in order to generate a spread spectrum clock. In general, a voltage controlled oscillator or the like uses an element having a large circuit area such as a capacitor, and further requires many transistors, so that the circuit scale becomes large. Therefore, the conventional technique has a problem that the circuit area becomes large in order to generate the spread spectrum clock.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態によれば、半導体装置は、入力ポートの番号を指示する選択信号に応じて、エンベデッドクロック方式の入力信号から生成されるマルチクロックから１つのクロックを選択して拡散クロックとして出力するセレクタと、拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて選択信号により指示する入力ポートの番号を切り替えるセレクタ制御回路と、を有するものである。   According to one embodiment, a semiconductor device selects one clock from multi-clocks generated from an input signal of an embedded clock system and outputs it as a spread clock according to a selection signal indicating an input port number. The selector includes a selector and a selector control circuit that counts the number of edges of the spread clock to generate a count value and switches the number of the input port indicated by the selection signal according to the count value.

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置を備えた表示装置なども、本発明の態様としては有効である。   Note that an apparatus in which the above-described embodiment is replaced with a method or a system, a display device including the apparatus, and the like are also effective as an aspect of the present invention.

前記一実施の形態によれば、半導体装置は、回路面積の小さな回路により拡散クロックを生成できる。   According to the embodiment, the semiconductor device can generate a diffusion clock by a circuit having a small circuit area.

実施の形態１にかかる表示装置のブロック図である。1 is a block diagram of a display device according to a first exemplary embodiment. 実施の形態１にかかる拡散クロック生成回路のブロック図である。1 is a block diagram of a spread clock generation circuit according to a first exemplary embodiment; 実施の形態１にかかる選択回路のブロック図である。1 is a block diagram of a selection circuit according to a first exemplary embodiment; 実施の形態１にかかるセレクタ制御回路のブロック図である。FIG. 3 is a block diagram of a selector control circuit according to the first exemplary embodiment. 実施の形態１にかかる微分回路及びカウンタの動作を示すタイミングチャートである。3 is a timing chart illustrating operations of the differentiating circuit and the counter according to the first exemplary embodiment. 実施の形態１にかかるデコーダの真理値表である。4 is a truth table of the decoder according to the first exemplary embodiment; 実施の形態１にかかる拡散クロック生成回路の動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the diffusion clock generation circuit according to the first exemplary embodiment; 実施の形態１にかかるデータドライバ装置のブロック図である。1 is a block diagram of a data driver device according to a first exemplary embodiment; 実施の形態１にかかるレジスタのブロック図である。FIG. 3 is a block diagram of a register according to the first embodiment. 実施の形態１にかかるデータドライバ装置の動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the data driver device according to the first exemplary embodiment; 実施の形態１にかかるデータドライバ装置のレイアウトの概略図である。1 is a schematic diagram of a layout of a data driver device according to a first exemplary embodiment; 実施の形態１にかかるデータドライバ装置におけるスペクトラム強度を示すグラフである。3 is a graph showing spectrum intensity in the data driver device according to the first exemplary embodiment; 実施の形態２にかかるデータドライバ装置のブロック図である。FIG. 3 is a block diagram of a data driver device according to a second exemplary embodiment; 実施の形態２にかかるデータドライバ装置の動作を示すタイミングチャートである。6 is a timing chart illustrating an operation of the data driver device according to the second exemplary embodiment; 実施の形態２にかかるデータドライバ装置のレイアウトの概略図である。FIG. 4 is a schematic diagram of a layout of a data driver device according to a second exemplary embodiment; 実施の形態３にかかるデータドライバ装置のブロック図である。FIG. 6 is a block diagram of a data driver device according to a third exemplary embodiment. 実施の形態３にかかるデータドライバ装置の動作を示すタイミングチャートである。10 is a timing chart illustrating an operation of the data driver device according to the third exemplary embodiment; 実施の形態４にかかるセレクタ制御回路のブロック図である。FIG. 9 is a block diagram of a selector control circuit according to a fourth embodiment. 実施の形態４にかかる微分回路及びカウンタの動作を示すタイミングチャートである。6 is a timing chart illustrating operations of a differentiating circuit and a counter according to a fourth embodiment. 実施の形態５にかかるセレクタ制御回路のブロック図である。FIG. 10 is a block diagram of a selector control circuit according to a fifth exemplary embodiment. 実施の形態５にかかる微分回路及びカウンタの動作を示すタイミングチャートである。10 is a timing chart illustrating operations of a differentiating circuit and a counter according to the fifth exemplary embodiment.

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。   For clarity of explanation, the following description and drawings are omitted and simplified as appropriate. Note that, in each drawing, the same element is denoted by the same reference numeral, and redundant description is omitted as necessary.

以下、図面を参照して実施の形態について説明する。実施の形態１にかかる特徴は、高い周波数でデータを伝送する伝送経路を有する半導体装置に適用可能なものである。以下の説明では、半導体装置の一例として表示装置のデータ線を駆動するドライバ装置（例えばデータドライバ）に実施の形態１にかかる特徴を適用した例について説明する。   Hereinafter, embodiments will be described with reference to the drawings. The feature according to the first embodiment can be applied to a semiconductor device having a transmission path for transmitting data at a high frequency. In the following description, an example in which the feature according to the first embodiment is applied to a driver device (for example, a data driver) that drives a data line of a display device will be described as an example of a semiconductor device.

そこで、図１に実施の形態１にかかる表示装置１００のブロック図を示す。図１に示すように、表示装置１００は、タイミングコントローラ１０１、スキャンドライバ１０２、データドライバ１、ＬＣＤパネル１０３を有する。ここで、表示装置１００では、１つのＬＣＤパネル１０３に対して複数のスキャンドライバ及び複数のデータドライバを有する。そのため、図１では、スキャンドライバ１０２及びデータドライバ１をそれぞれ複数示した。   FIG. 1 is a block diagram of the display device 100 according to the first embodiment. As shown in FIG. 1, the display device 100 includes a timing controller 101, a scan driver 102, a data driver 1, and an LCD panel 103. Here, the display device 100 includes a plurality of scan drivers and a plurality of data drivers for one LCD panel 103. Therefore, in FIG. 1, a plurality of scan drivers 102 and data drivers 1 are shown.

ＬＣＤパネル１０３は、格子状に配置したデータ線ＬＤとスキャン線ＬＳとを有し、データ線ＬＤとスキャン線ＬＳの交点に薄膜トランジスタＴＦＴを有する。薄膜トランジスタＴＦＴのゲートはスキャン線ＬＳに接続され、ソース及びドレインの一方はデータ線ＬＤに接続され、ソース及びドレインの他方は画素電極１０４に接続される。画素電極１０４は、図示しない対向電極との間に図示しない液晶材を挟持し、画素電極１０３と対向電極との間の電圧で液晶材の光の透過率を制御して、図示しないバックライトからの光の透過量を制御することで表示を行う画素（ドット）を構成する。ＬＣＤパネル１０３では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する薄膜トランジスタＴＦＴに接続されるスキャン線ＬＳを共通にし、３つの薄膜トランジスタＴＦＴとドットとの組を配置し、連続する３色のドットを１つの映像単位（ピクセル）とする。そして、３色の明るさを制御してカラー映像を表示する。例えば、各ドットの表示階調数が８ビット＝２５６階調の場合は、１つのピクセルで、２５６（Ｒ）×２５６（Ｇ）×２５６（Ｂ）≒１６７７万色を表示することができる。   The LCD panel 103 includes data lines LD and scan lines LS arranged in a lattice pattern, and includes thin film transistors TFT at intersections of the data lines LD and scan lines LS. The gate of the thin film transistor TFT is connected to the scan line LS, one of the source and drain is connected to the data line LD, and the other of the source and drain is connected to the pixel electrode 104. The pixel electrode 104 sandwiches a liquid crystal material (not shown) between a counter electrode (not shown), controls the light transmittance of the liquid crystal material with a voltage between the pixel electrode 103 and the counter electrode, and from a backlight (not shown). A pixel (dot) that performs display is configured by controlling the amount of transmitted light. In the LCD panel 103, the scan lines LS connected to the thin film transistors TFT corresponding to red (R), green (G), and blue (B) are shared, and a set of three thin film transistors TFT and dots is arranged and continuous. A dot of three colors is set as one video unit (pixel). Then, the color image is displayed by controlling the brightness of the three colors. For example, when the display gradation number of each dot is 8 bits = 256 gradations, 256 (R) × 256 (G) × 256 (B) ≈16.77 million colors can be displayed with one pixel.

タイミングコントローラ１０１は、外部から入力される制御信号の一部（Ｈｓｙｎｃ，Ｖｓｙｎｃ）に基づいて、先頭のスキャンドライバ１０２にスキャンタイミング信号を出力する。スキャンドライバ１０２は、ＬＣＤパネル１０３上の複数のスキャン線ＬＳのうちの１本をスキャンタイミング信号に応じて順次駆動し（アクティブにし）、１つのアゲートドライバ１０２が駆動するすべてのスキャン線ＬＳを駆動し終えると、次のスキャンドライバ１０２にスキャンタイミング信号を出力する。   The timing controller 101 outputs a scan timing signal to the head scan driver 102 based on part of the control signals (Hsync, Vsync) input from the outside. The scan driver 102 sequentially drives (activates) one of the plurality of scan lines LS on the LCD panel 103 according to the scan timing signal, and drives all the scan lines LS driven by one agate driver 102. When finished, a scan timing signal is output to the next scan driver 102.

外部から入力する映像信号と制御信号とに基づいて、タイミングコントローラ１０１は複数のデータドライバ１に部分映像信号と制御信号を、複数のデータドライバ１の入力信号として出力する。入力信号の部分映像信号は、各データドライバ１が駆動するデータ線ＬＤに対応する部分の映像信号である。入力信号は、部分映像信号をタイミングコントローラ１０１でシリアルデータとし、当該シリアルデータにクロック信号及び各種制御信号を重畳して各データドライバ１に出力される、エンベデッドクロック方式の信号である。入力信号は、１組の信号線の伝送可能速度と単位時間の総伝送量に応じて、１組の信号線又は複数組の信号線を用いて伝送される。１組の伝送線は、通常、高速伝送とＥＭＩ対策の両立のために、小電圧振幅差動信号を伝送する。入力信号を受けたデータドライバ１は、デジタル信号である部分映像信号を、制御信号に基づいて、アナログ信号に変換してデータ線ＬＤを駆動する。   The timing controller 101 outputs partial video signals and control signals to the plurality of data drivers 1 as input signals of the plurality of data drivers 1 based on the video signals and control signals input from the outside. The partial video signal of the input signal is a video signal of a portion corresponding to the data line LD driven by each data driver 1. The input signal is an embedded clock signal that is converted into serial data by the timing controller 101 and a clock signal and various control signals are superimposed on the serial data and output to each data driver 1. An input signal is transmitted using one set of signal lines or a plurality of sets of signal lines according to the transmission speed of one set of signal lines and the total transmission amount per unit time. One set of transmission lines usually transmits a small voltage amplitude differential signal in order to achieve both high-speed transmission and EMI countermeasures. Upon receiving the input signal, the data driver 1 converts the partial video signal, which is a digital signal, into an analog signal based on the control signal and drives the data line LD.

一般的なＬＣＤパネル１０３の構成では、１つのスキャン線ＬＳにゲートが接続される薄膜トランジスタＴＦＴにより制御されるドットの列をラインと呼ぶ。１つのスキャン線ＬＳがスキャンドライバ１０２によってアクティブになっているときに、そのライン内の薄膜トランジスタＴＦＴがオンになり、データドライバ１が駆動する複数のデータ線ＬＤの電圧値で各画素電極１０４が充電される。その１ラインの表示をした後に、同様に次のラインを表示することを繰り返すことで１画面（フレーム）の映像を表示する。この１フレームの表示を順次繰り返すことで、ＬＣＤパネル１０３は動画を表示する。   In the configuration of a general LCD panel 103, a row of dots controlled by a thin film transistor TFT whose gate is connected to one scan line LS is called a line. When one scan line LS is activated by the scan driver 102, the thin film transistor TFT in the line is turned on, and the pixel electrodes 104 are charged with the voltage values of the plurality of data lines LD driven by the data driver 1. Is done. After displaying that one line, the display of the next line is repeated in the same manner, thereby displaying one screen (frame) video. By sequentially repeating the display of one frame, the LCD panel 103 displays a moving image.

実施の形態１にかかる半導体装置（例えば、データドライバ１）に搭載される拡散クロック生成回路１０のブロック図を図２に示す。図２に示すように拡散クロック生成回路１０は、クロック再生回路１１、セレクタ（例えば、選択回路１２）、セレクタ制御回路１４を有する。   FIG. 2 shows a block diagram of the diffusion clock generation circuit 10 mounted on the semiconductor device (for example, the data driver 1) according to the first embodiment. As shown in FIG. 2, the spread clock generation circuit 10 includes a clock recovery circuit 11, a selector (for example, a selection circuit 12), and a selector control circuit 14.

クロック再生回路１１は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックＭＣを生成する。図２に示す例では、マルチクロックＭＣは、ｎ個のリカバリクロックを含むものとする。より具体的には、クロック再生回路１１は、入力信号に重畳されたｎビット長のシリアルデータからクロックエッジを抽出して、ＰＬＬ回路或いはＤＬＬ回路とうにより入力信号の周波数にロックされたリカバリクロックを生成する。また、クロック再生回路１１は、入力信号のプロトコルに従って、ロックしたリカバリクロックの１周期のうちのデータ領域をシリアルデータのビット長であるｎ個に時間的に等分したマルチクロックＭＣを生成する。   The clock recovery circuit 11 generates a multiclock MC including a plurality of recovery clocks having different phases from an embedded clock type input signal in which a clock component is embedded in a data signal. In the example illustrated in FIG. 2, the multi-clock MC includes n recovery clocks. More specifically, the clock recovery circuit 11 extracts a clock edge from n-bit serial data superimposed on the input signal, and generates a recovery clock locked to the frequency of the input signal by a PLL circuit or DLL circuit. Generate. Further, the clock recovery circuit 11 generates a multi-clock MC in which the data area in one period of the locked recovery clock is equally divided into n serial data bit lengths according to the protocol of the input signal.

なお、このエンベデッドクロック方式の入力信号は、後述する受信回路により小電圧振幅差動信号をシングルエンド信号に変換されたものである。また、エンベデッドクロック方式としては、例えば、４Ｂ５Ｂ方式、８Ｂ１０Ｂ方式が一般的に利用されるが、プロトコルが明確になっている他の方式であっても良い。また、クロック再生回路１１のマルチクロックＭＣの生成方法は、シリアルデータのビット数ｎに応じてデータ領域を等分する方法以外の方法であっても良い。   The input signal of the embedded clock system is a signal obtained by converting a small voltage amplitude differential signal into a single end signal by a receiving circuit described later. As the embedded clock method, for example, the 4B5B method and the 8B10B method are generally used, but other methods with clear protocols may be used. Further, the method of generating the multi-clock MC of the clock recovery circuit 11 may be a method other than the method of equally dividing the data area according to the number of bits n of the serial data.

選択回路１２は、複数の入力ポートにマルチクロックが入力され、入力ポートの番号を指示する選択信号ＳＣに応じてマルチクロックから選択した１つのリカバリクロックを拡散クロックＳＳＣとして出力する。なお、実施の形態１にかかる拡散クロック生成回路１０では、拡散クロック分配配線１３を介して他の回路に拡散クロックＳＳＣを供給する。   The selection circuit 12 receives a multi-clock as input to a plurality of input ports, and outputs one recovery clock selected from the multi-clock as a spread clock SSC in response to a selection signal SC indicating the number of the input port. In the spread clock generation circuit 10 according to the first embodiment, the spread clock SSC is supplied to other circuits via the spread clock distribution wiring 13.

セレクタ制御回路１４は、拡散クロックＳＳＣのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて選択信号ＳＣにより指示する入力ポートの番号を切り替える。   The selector control circuit 14 counts the number of edges of the spread clock SSC to generate a count value, and switches the input port number indicated by the selection signal SC according to the count value.

ここで、選択回路１２及びセレクタ制御回路１４の詳細な回路構成について説明する。図３に選択回路１２の詳細な回路図を示す。図３に示すように、選択回路１２は、スイッチＳＷ１〜ＳＷｎ、バッファ回路２０を有する。スイッチＳＷ１〜ＳＷｎは、一端に対応するリカバリクロックＭＣ１〜ＭＣｎのいずれか１つが入力される。スイッチＳＷ１〜ＳＷｎの他端は、いずれもバッファ回路２０の入力に接続される。また、選択回路１２には、スイッチＳＷ１〜ＳＷｎの数に応じたビット数（図３に示す例ではｎビット）を有する選択信号ＳＣが入力され、スイッチＳＷ１〜ＳＷｎは、選択信号ＳＣ１〜ＳＣｎのうち対応する選択信号が与えられる。スイッチＳＷ１〜ＳＷｎは、選択信号によりいずれか１つが閉状態となる。バッファ回路２０は、入力されたリカバリクロックを拡散クロックＳＳＣとして出力する。
続いて、図４にセレクタ制御回路１４の詳細なブロック図を示す。図４に示すように、セレクタ制御回路１４は、微分回路３０、カウンタ３３、デコーダ３４を有する。 Here, detailed circuit configurations of the selection circuit 12 and the selector control circuit 14 will be described. FIG. 3 shows a detailed circuit diagram of the selection circuit 12. As illustrated in FIG. 3, the selection circuit 12 includes switches SW <b> 1 to SWn and a buffer circuit 20. Any one of the recovery clocks MC1 to MCn corresponding to one end is input to the switches SW1 to SWn. The other ends of the switches SW1 to SWn are all connected to the input of the buffer circuit 20. The selection circuit 12 receives a selection signal SC having a number of bits (n bits in the example shown in FIG. 3) corresponding to the number of the switches SW1 to SWn, and the switches SW1 to SWn are connected to the selection signals SC1 to SCn. A corresponding selection signal is given. Any one of the switches SW1 to SWn is closed by a selection signal. The buffer circuit 20 outputs the input recovery clock as a spread clock SSC.
Next, a detailed block diagram of the selector control circuit 14 is shown in FIG. As shown in FIG. 4, the selector control circuit 14 includes a differentiation circuit 30, a counter 33, and a decoder 34.

微分回路３０は、拡散クロックＳＳＣのエッジが入力される毎に所定のパルス幅を有するパルス信号ＥＰを生成する。具体的には、微分回路３０は、遅延回路３１、ＥＸＮＯＲ回路３２を有する。そして、遅延回路３１は、拡散クロックＳＳＣを遅延させて遅延拡散クロックｄＳＳＣを出力する。ＥＸＮＯＲ回路３２は、拡散クロックＳＳＣと遅延拡散クロックｄＳＳＣとの反転排他的論理和演算結果をパルス信号として出力する。この微分回路３０は、拡散クロックＳＳＣの立ち上がりエッジと立ち下がりエッジの両方に対してパルス信号ＥＰを生成する。   The differentiating circuit 30 generates a pulse signal EP having a predetermined pulse width every time an edge of the spread clock SSC is input. Specifically, the differentiation circuit 30 includes a delay circuit 31 and an EXNOR circuit 32. The delay circuit 31 delays the spread clock SSC and outputs a delayed spread clock dSSC. The EXNOR circuit 32 outputs the inverted exclusive OR operation result of the spread clock SSC and the delayed spread clock dSSC as a pulse signal. The differentiating circuit 30 generates a pulse signal EP for both the rising edge and the falling edge of the spread clock SSC.

カウンタ３３は、パルス信号ＥＰのパルス数をカウントしてカウント値ＣＮＴを生成する。また、カウンタ３３は、予め設定されたビット数ｐを有する信号によりカウント値ＣＮＴを示す。カウンタ３３は、カウント値ＣＮＴがビット数ｐにより決まる上限値に達した場合、カウント値ＣＮＴを初期値に戻しカウント動作を継続する。つまり、カウンタ３３は、カウント値ＣＮＴを循環的に増加させる。   The counter 33 counts the number of pulses of the pulse signal EP and generates a count value CNT. The counter 33 indicates the count value CNT by a signal having a preset number of bits p. When the count value CNT reaches the upper limit value determined by the bit number p, the counter 33 returns the count value CNT to the initial value and continues the count operation. That is, the counter 33 increases the count value CNT cyclically.

ここで、図５に微分回路３０及びカウンタ３３の動作を示すタイミングチャートを図５に示す。図５に示すように、微分回路３０では、ＥＸＮＯＲ回路３２に入力される拡散クロックＳＳＣと遅延拡散クロックｄＳＳＣのエッジの間に遅延回路３１において設定された遅延時間ｄｔ分の差が生じる。そのため、微分回路３０は、当該遅延時間ｄｔの期間にハイレベルとなるパルス信号ＥＰを生成する。そして、カウンタ３３は、パルス信号ＥＰの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。   Here, FIG. 5 shows a timing chart showing the operation of the differentiation circuit 30 and the counter 33. As shown in FIG. 5, in the differentiation circuit 30, a difference corresponding to the delay time dt set in the delay circuit 31 is generated between the edges of the spread clock SSC and the delay spread clock dSSC input to the EXNOR circuit 32. Therefore, the differentiating circuit 30 generates a pulse signal EP that becomes high level during the delay time dt. The counter 33 increases the count value CNT every time the rising edge of the pulse signal EP is input.

デコーダ３４は、カウント値ＣＮＴに対応付けられた入力ポートの番号を前記選択信号として出力する。そこで、図６にデコーダ３４においてカウント値ＣＮＴと入力ポートの番号との対応関係を示す真理値表を示す。なお、図６に示す真理値表は、カウント値ＣＮＴのビット数ｐが３、マルチクロックに含まれるリカバリクロックの数ｎが８のときの例である。図６に示すように、デコーダ３４は、カウント値ＣＮＴが０、１である場合、３番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが４、７である場合、４番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが３、６である場合、６番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが４、５である場合、７番目の入力ポートを指定する選択信号ＳＣを出力する。   The decoder 34 outputs the input port number associated with the count value CNT as the selection signal. FIG. 6 shows a truth table indicating the correspondence between the count value CNT and the input port number in the decoder 34. The truth table shown in FIG. 6 is an example when the bit number p of the count value CNT is 3 and the number n of recovery clocks included in the multiclock is 8. As shown in FIG. 6, when the count value CNT is 0 or 1, the decoder 34 outputs a selection signal SC that designates the third input port. When the count value CNT is 4 or 7, the decoder 34 outputs a selection signal SC for designating the fourth input port. When the count value CNT is 3 or 6, the decoder 34 outputs a selection signal SC that designates the sixth input port. When the count value CNT is 4 or 5, the decoder 34 outputs a selection signal SC that designates the seventh input port.

続いて、実施の形態１にかかる拡散クロック生成回路１０の動作について説明する。図７に実施の形態１にかかる拡散クロック生成回路１０の動作を示すタイミングチャートを示す。図７に示す例では、カウント値ＣＮＴのビット数を３ビット、マルチクロックＭＣに含まれるリカバリクロックの数を８個（つまり、制御信号ＳＣのビット数を８ビット）とした場合を示した。   Next, the operation of the spread clock generation circuit 10 according to the first exemplary embodiment will be described. FIG. 7 is a timing chart showing the operation of the spread clock generation circuit 10 according to the first exemplary embodiment. In the example shown in FIG. 7, the number of bits of the count value CNT is 3 bits, and the number of recovery clocks included in the multiclock MC is 8 (that is, the number of bits of the control signal SC is 8 bits).

図７に示すように、拡散クロック生成回路１０では、拡散クロックＳＳＣの立ち上がりエッジ及び立ち下がりエッジに同期してパルス信号ＥＰのパルスが生成される。そして、当該パルス信号ＥＰのパルスに応じてカウンタ３３がカウント値を増加させる又は初期化する。より具体的には、タイミングｔ０、ｔ８で生成されるパルス信号ＥＰに対しては、カウンタ３３は、それ以前のカウント値ＣＮＴが最大値に達しているため、カウント値ＣＮＴを初期化する。また、タイミングｔ１〜ｔ７で生成されるパルス信号ＥＰに対しては、カウンタ３３は、カウント値ＣＮＴを増加させる。   As shown in FIG. 7, in the spread clock generation circuit 10, a pulse of the pulse signal EP is generated in synchronization with the rising edge and the falling edge of the spread clock SSC. Then, the counter 33 increases or initializes the count value in accordance with the pulse of the pulse signal EP. More specifically, for the pulse signal EP generated at the timings t0 and t8, the counter 33 initializes the count value CNT because the previous count value CNT has reached the maximum value. For the pulse signal EP generated at the timings t1 to t7, the counter 33 increases the count value CNT.

そして、デコーダ３４は、カウント値ＣＮＴに応じて選択信号ＳＣにより指定する入力ポートの番号を切り替える。これにより、選択信号ＳＣがＳ３を示す場合にはリカバリクロックＭＣ３が選択され、選択信号ＳＣがＳ４を示す場合にはリカバリクロックＭＣ４が選択され、選択信号ＳＣがＳ６を示す場合にはリカバリクロックＭＣ６が選択され、選択信号ＳＣがＳ７を示す場合にはリカバリクロックＭＣ７が選択される。   The decoder 34 switches the input port number designated by the selection signal SC according to the count value CNT. Thus, the recovery clock MC3 is selected when the selection signal SC indicates S3, the recovery clock MC4 is selected when the selection signal SC indicates S4, and the recovery clock MC6 when the selection signal SC indicates S6. Is selected, and the recovery clock MC7 is selected when the selection signal SC indicates S7.

拡散クロック生成回路１０では、このように、拡散クロックＳＳＣのクロックエッジに応じて選択するリカバリクロックを切り替えることで、カウント値ＣＮＴが初期値から再度初期値に戻るまでの期間に生成される拡散クロックＳＳＣの長さを同じ期間に生成される１つのリカバリクロックの長さと一致させながら、拡散クロックＳＳＣのクロックエッジに揺らぎを持たせることができる。つまり、拡散クロック生成回路１０では、ＶＣＯ等の回路規模の大きな回路を用いることなく、トランジスタのみで構成できる簡易、かつ、回路規模の小さな回路によって拡散クロックＳＳＣを生成することができる。   In this way, the spread clock generation circuit 10 switches the recovery clock to be selected in accordance with the clock edge of the spread clock SSC, thereby generating the spread clock generated during the period until the count value CNT returns from the initial value to the initial value again. While making the length of the SSC coincide with the length of one recovery clock generated in the same period, the clock edge of the spread clock SSC can be made to fluctuate. That is, in the spread clock generation circuit 10, the spread clock SSC can be generated by a simple and small circuit scale that can be configured with only transistors without using a large circuit scale circuit such as a VCO.

図１で説明したデータドライバ１では、図２で示した拡散クロック生成回路１０を含み、当該拡散クロック生成回路１０により生成される拡散クロックＳＳＣを用いて動作を行うことで、データドライバ１で生じるＥＭＩノイズを低減する。そこで、拡散クロック生成回路１０を含むデータドライバ１について以下で説明する。   The data driver 1 described with reference to FIG. 1 includes the spread clock generation circuit 10 shown in FIG. 2 and operates in the data driver 1 by performing an operation using the spread clock SSC generated by the spread clock generation circuit 10. Reduce EMI noise. Therefore, the data driver 1 including the diffusion clock generation circuit 10 will be described below.

図８に実施の形態１にかかるデータドライバ１のブロック図を示す。図８に示すように、データドライバ１は、拡散クロック生成回路１０に加えて、クロックデータリカバリ回路４０、駆動回路５０を有する。また、データドライバ１では、クロック再生回路１１をクロックデータリカバリ回路４０と、拡散クロック生成回路１０とで共用する。つまり、データドライバ１では、拡散クロック生成回路１０は、クロックデータリカバリ回路４０でデータの再生に用いるクロック再生回路１１からマルチクロックＭＣを取得する。また、拡散クロック生成回路１０は、上記説明の通り、マルチクロックＭＣを用いてスペクトラム分布が拡散された拡散クロックを生成する。   FIG. 8 is a block diagram of the data driver 1 according to the first embodiment. As shown in FIG. 8, the data driver 1 includes a clock data recovery circuit 40 and a drive circuit 50 in addition to the diffusion clock generation circuit 10. In the data driver 1, the clock recovery circuit 11 is shared by the clock data recovery circuit 40 and the spread clock generation circuit 10. That is, in the data driver 1, the spread clock generation circuit 10 acquires the multiclock MC from the clock recovery circuit 11 used for data recovery by the clock data recovery circuit 40. Further, as described above, the spread clock generation circuit 10 generates a spread clock in which the spectrum distribution is spread using the multi-clock MC.

クロックデータリカバリ回路４０は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号を受信して、入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成し、マルチクロックを用いて前記入力信号から受信データを再生する。クロックデータリカバリ回路４０は、クロック再生回路１１に加えて、受信回路４１、シリアルパラレル変換回路４２、制御信号再生回路４３を有する。   The clock data recovery circuit 40 receives an input signal of an embedded clock system in which a clock component is embedded in a data signal, generates a multiclock including a plurality of recovery clocks having different phases from the input signal, and uses the multiclock. Received data is reproduced from the input signal. In addition to the clock recovery circuit 11, the clock data recovery circuit 40 includes a reception circuit 41, a serial / parallel conversion circuit 42, and a control signal recovery circuit 43.

受信回路４１は、タイミングコントローラ１０１から出力されたエンベデッドクロック方式の小電圧振幅差動信号の入力信号を受けて、シングルエンドＣＭＯＳ信号に変換した入力信号ＳＤを出力する。   The receiving circuit 41 receives the input signal of the embedded clock system small voltage amplitude differential signal output from the timing controller 101, and outputs the input signal SD converted into a single-ended CMOS signal.

シリアルパラレル変換回路４２は、マルチクロックＭＣを用いて入力信号ＳＤに含まれるシリアルデータをパラレルデータＰＤに変換するより具体的には、シリアルパラレル変換回路４２は、ｎビット長のシリアル信号である受信回路４１が出力する入力信号ＳＤと、クロック再生回路１１から出力されたマルチクロックＭＣ１〜ＭＣｎとを入力して、信号のプロトコルによりｎビット幅以下のパラレルデータＰＤを再生（リカバリ）する。再生したパラレルデータは、入力信号のプロトコルにより、１ドット分の映像信号のこともあれば、同時に転送される複数ドット分の映像信号のこともある。   More specifically, the serial / parallel conversion circuit 42 converts the serial data included in the input signal SD into parallel data PD using the multi-clock MC. More specifically, the serial / parallel conversion circuit 42 receives an n-bit serial signal. The input signal SD output from the circuit 41 and the multi-clocks MC1 to MCn output from the clock recovery circuit 11 are input to recover (recover) parallel data PD having an n-bit width or less according to the signal protocol. The reproduced parallel data may be a video signal for one dot or a video signal for a plurality of dots transferred at the same time depending on the protocol of the input signal.

また、シリアルパラレル変換回路４２は、ラッチ回路を有する。ラッチ回路は、シリアルパラレル変換回路４２内のシリアルパラレル変換をする部分回路の出力であるｎビットのパラレル信号をマルチクロックの１つであるリカバリクロックＭＣ１でラッチする。なお、この例ではマルチクロックの数をシリアルデータのビット長ｎと同じ数ｎにしているが、必要に応じてマルチクロックの数をｎビットの自然数倍にして、そのうちのｎ個のマルチクロック（選択マルチクロック）を選択する、オーバーサンプリング方式のクロックデータリカバリ回路を使用しても良い。その場合は、ラッチ回路の取り込み信号は、マルチクロックＭＣに含まれるリカバリクロックＭＣｎに相当する選択クロックより後でかつ次のリカバリクロックＭＣ１に相当する選択マルチクロックまでの最適なクロックをマルチクロックの中から選択すれば良い。   The serial / parallel conversion circuit 42 has a latch circuit. The latch circuit latches an n-bit parallel signal that is an output of a partial circuit that performs serial-parallel conversion in the serial-parallel conversion circuit 42 with a recovery clock MC1 that is one of multi-clocks. In this example, the number of multi-clocks is set to the same number n as the bit length n of the serial data. However, if necessary, the number of multi-clocks is multiplied by a natural number of n bits, and n multi-clocks are included. An oversampling clock data recovery circuit that selects (selected multi-clock) may be used. In this case, the latch circuit capture signal includes an optimum clock in the multiclock after the selected clock corresponding to the recovery clock MCn included in the multiclock MC and up to the selected multiclock corresponding to the next recovery clock MC1. You can choose from.

制御信号再生回路４３は、受信回路４１が出力する入力信号ＳＤに重畳された制御信号を再生（リカバリ）して出力する。再生する制御信号の１つは、データドライバの出力タイミングを示すストローブ信号ＳＴＢである。この他の制御信号の配線は、本実施の形態１では本質的な関連性が低いため、図８では省略した。   The control signal reproduction circuit 43 reproduces (recovers) and outputs the control signal superimposed on the input signal SD output from the reception circuit 41. One of the control signals to be reproduced is a strobe signal STB indicating the output timing of the data driver. The other control signal wirings are omitted in FIG. 8 because they are less relevant in the first embodiment.

駆動回路５０は、拡散クロックＳＳＣを用いて受信データ（例えば、パラレルデータＰＤ）を保持し、保持したパラレルデータに基づき、駆動対象回路（例えば、画素電極）を駆動する。駆動回路５０は、レジスタ５１、データラッチ５２、デジタルアナログ変換回路５３、アンプ５４を有する。また、駆動回路５０は、データバス４４を介してシリアルパラレル変換回路４２からパラレルデータＰＤが与えられる。ここで、レジスタ５１は、拡散クロックＳＳＣに応じてパラレルデータを保持する保持回路に相当するものである。駆動回路５０は、保持回路（例えば、レジスタ５１）に保持されたデータに基づき表示装置のデータ線ＬＤを駆動するものである。また、駆動回路５０は、データドライバ１の出力端子数（出力ドット数）をｍ（ｍは自然数）とした場合、ｍ個の出力信号を出力するものとする。   The drive circuit 50 holds received data (for example, parallel data PD) using the diffusion clock SSC, and drives a drive target circuit (for example, pixel electrode) based on the held parallel data. The drive circuit 50 includes a register 51, a data latch 52, a digital / analog conversion circuit 53, and an amplifier 54. The drive circuit 50 is supplied with the parallel data PD from the serial / parallel conversion circuit 42 via the data bus 44. Here, the register 51 corresponds to a holding circuit that holds parallel data in accordance with the spread clock SSC. The drive circuit 50 drives the data line LD of the display device based on the data held in the holding circuit (for example, the register 51). The drive circuit 50 outputs m output signals when the number of output terminals (number of output dots) of the data driver 1 is m (m is a natural number).

レジスタ５１は、シリアルパラレル変換回路４２内のラッチ回路の出力信号である１ドット又は数ドットのパラレルデータを拡散クロックＳＳＣで順次ラッチして、デジタル値を有する部分映像データＤ１〜Ｄｍ（以下デジタル部分映像データＤ１〜Ｄｍと称す）を出力する。データラッチ回路５は、データドライバ１の出力ドット数ｍ個分の部分映像データをレジスタ５１にラッチしたタイミングで出力されるストローブ信号ＳＴＢに基づきレジスタ５１が出力するデジタル部分映像データＤ１〜Ｄｍをラッチして出力する。デジタルアナログ変換回路（ＤＡＣ（Digital to Analog Converter））５３は、データラッチ５２の出力をドット毎にそれぞれデジタルアナログ変換して、アナログ部分映像信号Ａ１〜Ａｍを出力する。アンプ５４は、デジタルアナログ変換回路５３が出力するドット毎のアナログ部分映像信号Ａ１〜Ａｍを増幅して、データ線ＬＤにドット毎に出力する。各ブロックでは、図示しない信号処理を図示しない制御信号等で行うのが一般的であるが、実施の形態１では本質的な関連性が低いため説明を省略した。   The register 51 sequentially latches 1-dot or several-dot parallel data, which is an output signal of the latch circuit in the serial-parallel conversion circuit 42, using the diffusion clock SSC, and the partial video data D1 to Dm (hereinafter referred to as digital portion) having digital values. Video data D1 to Dm). The data latch circuit 5 latches the digital partial video data D1 to Dm output from the register 51 based on the strobe signal STB output at the timing when the partial video data corresponding to the number m of output dots of the data driver 1 is latched in the register 51. And output. A digital-to-analog conversion circuit (DAC (Digital to Analog Converter)) 53 performs digital-to-analog conversion on the output of the data latch 52 for each dot, and outputs analog partial video signals A1 to Am. The amplifier 54 amplifies the analog partial video signals A1 to Am for each dot output from the digital-analog conversion circuit 53, and outputs the amplified partial video signals A1 to Am to the data line LD for each dot. In each block, signal processing (not shown) is generally performed using a control signal (not shown). However, in the first embodiment, the description is omitted because the essential relevance is low.

ここで、駆動回路５０では、レジスタ５１において拡散クロックＳＳＣを利用するため、レジスタ５１についてさらに詳細に説明する。レジスタ５１の詳細なブロック図を図９に示す。   Here, since the driving circuit 50 uses the diffusion clock SSC in the register 51, the register 51 will be described in more detail. A detailed block diagram of the register 51 is shown in FIG.

図９に示すように、レジスタ５１は、シフトレジスタ６０、ラッチ回路６２１〜６２ｍを有する。また、シフトレジスタ６０は、フリップフロップ６１１〜６１ｍを有する。フリップフロップ６１１〜６１ｍは、クロック入力端子に入力されるクロック信号の立ち上がりエッジに応じて出力端子から出力する出力信号の値をデータ入力端子に入力された値に遷移させる。フリップフロップ６１１は、データ入力端子に制御信号再生回路４３が出力するスタート信号ＳＰ（図８では不図示）が入力され、クロック入力端子に拡散クロックＳＳＣが入力され、出力端子から出力する信号をラッチ回路６２１に与える。フリップフロップ６１２〜６１ｍは、データ入力端子に前段に配置されるフリップフロップの出力信号が入力され、クロック入力端子に拡散クロックＳＳＣが入力され、出力端子から出力する信号をラッチ回路６２１に与える。つまり、シフトレジスタ６０は、拡散クロックＳＳＣに応じて入力信号ＳＤに含まれるスタート信号ＳＰの値をシフトさせる。そして、ラッチ回路６２１〜６２ｍは、シフトレジスタ６０の出力値に応じてシリアルパラレル変換回路４２から出力されるパラレルデータを順次保持する。   As shown in FIG. 9, the register 51 includes a shift register 60 and latch circuits 621 to 62m. The shift register 60 includes flip-flops 611 to 61m. The flip-flops 611 to 61m transition the value of the output signal output from the output terminal to the value input to the data input terminal in response to the rising edge of the clock signal input to the clock input terminal. In the flip-flop 611, the start signal SP (not shown in FIG. 8) output from the control signal reproduction circuit 43 is input to the data input terminal, the diffusion clock SSC is input to the clock input terminal, and the signal output from the output terminal is latched. This is applied to the circuit 621. In the flip-flops 612 to 61m, the output signal of the flip-flop arranged in the previous stage is input to the data input terminal, the diffusion clock SSC is input to the clock input terminal, and the signal output from the output terminal is given to the latch circuit 621. That is, the shift register 60 shifts the value of the start signal SP included in the input signal SD according to the spread clock SSC. The latch circuits 621 to 62m sequentially hold the parallel data output from the serial / parallel conversion circuit 42 in accordance with the output value of the shift register 60.

続いて、実施の形態１にかかるデータドライバ１の動作について説明する。図１０に実施の形態１にかかるデータドライバ１の動作について説明する。図１０に示す例では、データドライバ１の１番目のデータ線に与えるデータがすでに受信され、パラレルデータＰＤとしてシリアルパラレル変換回路４２のラッチ回路に保持されている時点をタイミングｔ１０として示した。なお、図１０では、カウント値ＣＮＴが０から開始されているが、ここでは、カウント値ＣＮＴと入力されるデータとの相関については特に限定しないものとする。また、図１０に示す例では、入力信号ＳＤに含まれるシリアルデータは、８ビットで構成され、マルチクロックＭＣもシリアルデータのビット数に合わせて８個のリカバリクロックを含むものとする。   Next, the operation of the data driver 1 according to the first embodiment will be described. FIG. 10 illustrates the operation of the data driver 1 according to the first embodiment. In the example shown in FIG. 10, the time point when the data to be given to the first data line of the data driver 1 has already been received and held in the latch circuit of the serial-parallel conversion circuit 42 as the parallel data PD is shown as the timing t10. In FIG. 10, the count value CNT starts from 0, but here, the correlation between the count value CNT and the input data is not particularly limited. In the example shown in FIG. 10, the serial data included in the input signal SD is configured with 8 bits, and the multi-clock MC also includes 8 recovery clocks according to the number of bits of the serial data.

図１０に示す例では、タイミングｔ１０からタイミングｔ１１の期間に、２番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１１からタイミングｔ１２の期間に、３番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１２からタイミングｔ１３の期間に、４番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１３からタイミングｔ１４の期間に、５番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、図１０に示す例では、リカバリクロックＭＣ１〜ＭＣ８は、１周期の長さが、シリアルデータの入力期間と同じである。そして、リカバリクロックＭＣ１〜ＭＣ８の立ち上がりエッジは、１つのパラレルデータに変換されるシリアルデータの塊が入力される期間を等分するように設定される。   In the example shown in FIG. 10, data given to the second data line is input as the input signal SD during the period from the timing t10 to the timing t11. Further, data given to the third data line is input as the input signal SD during the period from the timing t11 to the timing t12. In addition, during the period from timing t12 to timing t13, data to be given to the fourth data line is input as the input signal SD. In addition, data given to the fifth data line is input as the input signal SD during the period from the timing t13 to the timing t14. In the example shown in FIG. 10, the recovery clocks MC1 to MC8 have the same length of one cycle as the serial data input period. The rising edges of the recovery clocks MC1 to MC8 are set so as to equally divide the period in which the serial data block converted into one parallel data is input.

そして、拡散クロック生成回路１０は、図７で示したタイミングチャートに従って、拡散クロックＳＳＣを生成する。データドライバ１では、当該拡散クロックＳＳＣに基づき、シリアルパラレル変換回路４２のラッチ回路が出力するパラレルデータＰＤを対応するレジスタ５１のラッチ回路（例えば、ラッチ回路６２１〜６２ｍのいずれか１つ）で保持する。図１０に示す例では、タイミングｔ１０〜ｔ１１の期間には、１番目のデータ線に対応するパラレルデータＢＤ１がラッチ回路６２１にラッチされる。タイミングｔ１１〜ｔ１２の期間には、２番目のデータ線に対応するパラレルデータＢＤ２がラッチ回路６２２にラッチされる。タイミングｔ１２〜ｔ１３の期間には、３番目のデータ線に対応するパラレルデータＢＤ３がラッチ回路６２３にラッチされる。タイミングｔ１３〜ｔ１４の期間には、４番目のデータ線に対応するパラレルデータＢＤ４がラッチ回路６２４にラッチされる。なお、タイミングｔ１４以降もラッチ回路６２ｍにパラレルデータがラッチされるまで同様の動作が繰り返される。   Then, the spread clock generation circuit 10 generates the spread clock SSC according to the timing chart shown in FIG. In the data driver 1, based on the diffusion clock SSC, the parallel data PD output from the latch circuit of the serial-parallel conversion circuit 42 is held by the corresponding latch circuit of the register 51 (for example, any one of the latch circuits 621 to 62m). To do. In the example shown in FIG. 10, the parallel data BD1 corresponding to the first data line is latched by the latch circuit 621 during the period of timing t10 to t11. During the period from the timing t11 to t12, the parallel data BD2 corresponding to the second data line is latched by the latch circuit 622. During the period from the timing t12 to t13, the parallel data BD3 corresponding to the third data line is latched by the latch circuit 623. During the period from the timing t13 to t14, the parallel data BD4 corresponding to the fourth data line is latched by the latch circuit 624. Note that the same operation is repeated after the timing t14 until the parallel data is latched in the latch circuit 62m.

このとき、データドライバ１では、拡散クロックＳＳＣにより、ラッチ回路６２１〜６２ｍへのラッチタイミングが制御されるため、ラッチ回路において出力を遷移させるときに生じる過渡電流が生じるタイミングが所定の範囲内で分散される。また、拡散クロックＳＳＣを分配する拡散クロック分配配線１３に生じる過渡電流も生じるタイミングが所定の範囲内で分散される。これにより、データドライバ１では、過渡電流の発生に伴い生じるＥＭＩノイズの強度を低下させることができる。   At this time, in the data driver 1, since the latch timing to the latch circuits 621 to 62m is controlled by the diffusion clock SSC, the timing at which the transient current generated when the output is shifted in the latch circuit is dispersed within a predetermined range. Is done. In addition, the timing at which a transient current generated in the spread clock distribution wiring 13 for distributing the spread clock SSC is also distributed within a predetermined range. Thereby, in the data driver 1, the intensity | strength of the EMI noise which arises with generation | occurrence | production of a transient current can be reduced.

ここで、実施の形態１にかかるデータドライバ１のレイアウトの概略図を図１１に示す。図１１に示すように、データドライバ１は、図面の左右方向の辺が図面上下方向の辺よりも長い長方形のチップ形状を有する。そして、拡散クロック生成回路１０、クロックデータリカバリ回路４０は、チップの左右方向の中心付近に配置される。図１１では、拡散クロック生成回路１０とクロックデータリカバリ回路４０を個別のブロックとして示したが、拡散クロック生成回路１０のクロック再生回路１１は、クロックデータリカバリ回路４０のブロック内に組み込まれている。また、駆動回路５０は、レジスタ５１、データラッチ５２、デジタルアナログ変換回路５３及びアンプ５４が左右方向に並ぶように配置される。また、拡散クロック生成回路１０は、拡散クロック生成回路１０とクロックデータリカバリ回路４０とを接続する配線は、拡散クロック生成回路１０と駆動回路５０とを接続する配線よりも短くなる位置に配置される。そのため、データドライバ１では、拡散クロック分配配線１３の配線長が長くなる。そのため、データドライバ１では、拡散クロック分配配線１３を駆動する選択回路１２に、高い駆動能力を要求され、拡散クロック分配配線１３に多くの過渡電流を生じさせることが求められる。このようなことから、データドライバ１のように、チップレイアウト上の制約により拡散クロック分配配線１３を長くなる半導体装置では、拡散クロック分配配線１３において生じるＥＭＩノイズが大きくなる。しかしながら、実施の形態１にかかるデータドライバ１では、拡散クロック生成回路１０で生成した拡散クロックＳＳＣを拡散クロック分配配線１３を介して伝達するため、当該拡散クロック分配配線１３で生じるＥＭＩノイズを低減することができる。   FIG. 11 shows a schematic diagram of the layout of the data driver 1 according to the first embodiment. As shown in FIG. 11, the data driver 1 has a rectangular chip shape in which the horizontal side in the drawing is longer than the vertical side in the drawing. The spread clock generation circuit 10 and the clock data recovery circuit 40 are arranged near the center in the left-right direction of the chip. In FIG. 11, the spread clock generation circuit 10 and the clock data recovery circuit 40 are shown as separate blocks, but the clock recovery circuit 11 of the spread clock generation circuit 10 is incorporated in the block of the clock data recovery circuit 40. The drive circuit 50 is arranged such that the register 51, the data latch 52, the digital-analog conversion circuit 53, and the amplifier 54 are arranged in the left-right direction. Further, in the diffusion clock generation circuit 10, the wiring that connects the diffusion clock generation circuit 10 and the clock data recovery circuit 40 is arranged at a position that is shorter than the wiring that connects the diffusion clock generation circuit 10 and the drive circuit 50. . Therefore, in the data driver 1, the wiring length of the diffusion clock distribution wiring 13 becomes long. For this reason, the data driver 1 is required to have a high driving capability for the selection circuit 12 that drives the diffusion clock distribution wiring 13 and to generate a large amount of transient current in the diffusion clock distribution wiring 13. For this reason, in the semiconductor device in which the diffusion clock distribution wiring 13 is lengthened due to restrictions on the chip layout like the data driver 1, EMI noise generated in the diffusion clock distribution wiring 13 becomes large. However, in the data driver 1 according to the first embodiment, since the spread clock SSC generated by the spread clock generation circuit 10 is transmitted via the spread clock distribution line 13, EMI noise generated in the spread clock distribution line 13 is reduced. be able to.

そこで、拡散クロック分配配線１３により拡散クロックＳＳＣを伝達した場合と、スペクトラム拡散処理をしていないクロックを伝達した場合と、のノイズ強度を比較したグラフを図１２に示す。図１２に示すように、クロックにスペクトラム拡散処理を施していない場合、特定の周波数にノイズが集中してノイズ強度が強くなる。一方、実施の形態１にかかるデータドライバ１では、拡散クロック分配配線１３にスペクトラム拡散処理を施した拡散クロックＳＳＣを伝達しているため、ノイズスペクトラムが分散され、かつ、ノイズ強度も弱くなる。   Therefore, FIG. 12 shows a graph comparing the noise intensities when the spread clock SSC is transmitted by the spread clock distribution wiring 13 and when the clock not subjected to spread spectrum processing is transmitted. As shown in FIG. 12, when the spread spectrum process is not performed on the clock, noise concentrates on a specific frequency and the noise intensity increases. On the other hand, in the data driver 1 according to the first embodiment, since the spread clock SSC subjected to the spread spectrum process is transmitted to the spread clock distribution wiring 13, the noise spectrum is dispersed and the noise intensity is also weakened.

上記説明より、実施の形態１にかかるデータドライバ１では、データドライバ１内で伝達するクロックとしてスペクトラム拡散処理が施された拡散クロックＳＳＣを用いることでＥＭＩノイズ強度を低下させることができる。   As described above, in the data driver 1 according to the first embodiment, the EMI noise intensity can be reduced by using the spread clock SSC subjected to the spread spectrum process as the clock transmitted in the data driver 1.

そして、実施の形態１にかかるデータドライバ１では、クロックデータリカバリ回路４０で用いるマルチクロックＭＣを生成するクロック再生回路を用いて拡散クロック生成回路１０で用いるマルチクロックを生成する。つまり、データドライバ１では、拡散クロックＳＳＣを生成するために選択回路１２及びセレクタ制御回路１４を追加するのみで良い。そして、選択回路１２及びセレクタ制御回路１４は、図３及び図４に示すように、大きな容量値を要するコンデンサ等を用いることのない簡易な回路で構成できる。そのため、データドライバ１では、チップサイズを抑制しながら拡散クロックＳＳＣによるＥＭＩノイズを低減することができる。   In the data driver 1 according to the first embodiment, a multiclock used in the diffusion clock generation circuit 10 is generated using a clock recovery circuit that generates a multiclock MC used in the clock data recovery circuit 40. That is, the data driver 1 only needs to add the selection circuit 12 and the selector control circuit 14 in order to generate the spread clock SSC. The selection circuit 12 and the selector control circuit 14 can be configured as a simple circuit without using a capacitor or the like that requires a large capacitance value, as shown in FIGS. Therefore, the data driver 1 can reduce EMI noise due to the diffusion clock SSC while suppressing the chip size.

実施の形態２
実施の形態２にかかるデータドライバ２のブロック図を図１３に示す。図１３に示すように、データドライバ２は、データドライバ１にフリップフロップ回路群７０を追加したものである。フリップフロップ回路群７０は、第１の配線（例えば、データ伝送配線４５）を介してクロックデータリカバリ回路４０のラッチ回路からパラレルデータＰＤ０を受信して拡散クロックＳＳＣに応じて保持する。また、フリップフロップ回路群７０は、第２の配線（例えば、データバス４４）を介して保持しているパラレルデータＰＤをレジスタ５１に伝達する。 Embodiment 2
FIG. 13 is a block diagram of the data driver 2 according to the second embodiment. As shown in FIG. 13, the data driver 2 is obtained by adding a flip-flop circuit group 70 to the data driver 1. The flip-flop circuit group 70 receives the parallel data PD0 from the latch circuit of the clock data recovery circuit 40 via the first wiring (for example, the data transmission wiring 45), and holds it according to the spread clock SSC. In addition, the flip-flop circuit group 70 transmits the parallel data PD held to the register 51 via the second wiring (for example, the data bus 44).

ここで、詳しくは後述するが、実施の形態２にかかるデータドライバ２では、レイアウト上データ伝送配線４５がデータバス４４よりも短くなる位置にフリップフロップ回路群７０が配置される。また、フリップフロップ回路群７０は拡散クロックＳＳＣに応じてパラレルデータＰＤ０を保持する第１の保持回路に相当するものであり、レジスタ５１は第２の保持回路に相当するものである。この第２の保持回路は、基本的な回路構成は、図９に示したレジスタ５１と実質的に同じものであるが、スタート信号ＳＰの値をシフトさせるタイミングが拡散クロックＳＳＣの立ち下がりエッジである点で異なる。実施の形態２ではレジスタ５１は、拡散クロックＳＳＣを反転させた反転拡散クロックの立ち上がりエッジに応じて入力信号に含まれるシフトレジスタ６０と、シフトレジスタ６０の出力値に応じてフリップフロップ回路群の出力値を順次保持するラッチ回路６２１〜６２ｍを有するものとする。   As will be described in detail later, in the data driver 2 according to the second embodiment, the flip-flop circuit group 70 is arranged at a position where the data transmission wiring 45 is shorter than the data bus 44 in the layout. The flip-flop circuit group 70 corresponds to a first holding circuit that holds parallel data PD0 in accordance with the spread clock SSC, and the register 51 corresponds to a second holding circuit. The basic circuit configuration of the second holding circuit is substantially the same as that of the register 51 shown in FIG. 9, but the timing for shifting the value of the start signal SP is the falling edge of the spread clock SSC. There are some differences. In the second embodiment, the register 51 includes the shift register 60 included in the input signal according to the rising edge of the inverted spread clock obtained by inverting the spread clock SSC, and the output of the flip-flop circuit group according to the output value of the shift register 60. Assume that latch circuits 621 to 62m that sequentially hold values are provided.

続いて、実施の形態２にかかるデータドライバ２の動作について説明する。そこで、図１４に実施の形態２にかかるデータドライバ２の動作を示すタイミングチャートを示す。図１４に示すタイミングチャートは、図１０に示した実施の形態１かかるデータドライバ１の動作と同じ動作を実施の形態２にかかるデータドライバ２により行ったものである。そこで、図１４において実施の形態１にかかるデータドライバ１と同じ動作については説明を省略する。   Next, the operation of the data driver 2 according to the second embodiment will be described. FIG. 14 is a timing chart showing the operation of the data driver 2 according to the second embodiment. In the timing chart shown in FIG. 14, the same operation as that of the data driver 1 according to the first embodiment shown in FIG. 10 is performed by the data driver 2 according to the second embodiment. Therefore, in FIG. 14, the description of the same operation as that of the data driver 1 according to the first embodiment is omitted.

図１４に示すように、実施の形態２にかかるデータドライバ２では、拡散クロックＳＳＣの立ち上がりエッジに応じてパラレルデータＰＤをフリップフロップ回路群７０により保持する。その後、実施の形態２にかかるデータドライバ２では、拡散クロックＳＳＣの立ち下がりエッジに応じてパラレルデータＰＤをレジスタ５１により保持する。このように、実施の形態２にかかるデータドライバ２では、データバス４４を伝達するパラレルデータのデータ遷移タイミングが拡散クロックＳＳＣの立ち上がりエッジとなる。そのため、実施の形態２にかかるデータドライバ２では、データバス４４において生じる過渡電流が特定の周期で生じることがないため、ＥＭＩノイズの強度が実施の形態１にかかるデータドライバ１よりも低減する。   As shown in FIG. 14, in the data driver 2 according to the second embodiment, the parallel data PD is held by the flip-flop circuit group 70 in accordance with the rising edge of the spread clock SSC. Thereafter, in the data driver 2 according to the second embodiment, the parallel data PD is held by the register 51 in accordance with the falling edge of the spread clock SSC. As described above, in the data driver 2 according to the second embodiment, the data transition timing of the parallel data transmitted through the data bus 44 is the rising edge of the spread clock SSC. For this reason, in the data driver 2 according to the second embodiment, the transient current generated in the data bus 44 does not occur in a specific cycle, so that the intensity of EMI noise is reduced as compared with the data driver 1 according to the first embodiment.

ここで、実施の形態２にかかるデータドライバ２のレイアウトの概略図を図１５に示す。図１５に示すように、実施の形態２にかかるデータドライバ２のレイアウトは、実施の形態１にかかるデータドライバ１のレイアウトにフリップフロップ回路群７０を追加したものである。このフリップフロップ回路群７０は、拡散クロック生成回路１０及びクロックデータリカバリ回路４０の近傍に配置される。つまり、実施の形態２にかかるデータドライバ２では、第１の保持回路（例えば、フリップフロップ回路群７０）が、フリップフロップ回路群７０とシリアルパラレル変換回路４２とを接続する第１の配線（例えば、データ伝送配線４５）の距離が、フリップフロップ回路群７０と駆動回路５０とを接続する第２の配線（例えば、データバス４４）の距離よりも短くなる位置に配置される。   FIG. 15 shows a schematic diagram of the layout of the data driver 2 according to the second embodiment. As shown in FIG. 15, the layout of the data driver 2 according to the second embodiment is obtained by adding a flip-flop circuit group 70 to the layout of the data driver 1 according to the first embodiment. The flip-flop circuit group 70 is arranged in the vicinity of the diffusion clock generation circuit 10 and the clock data recovery circuit 40. In other words, in the data driver 2 according to the second embodiment, the first holding circuit (for example, the flip-flop circuit group 70) is connected to the first wiring (for example, the flip-flop circuit group 70 and the serial-parallel conversion circuit 42). , The data transmission wiring 45) is arranged at a position where the distance is shorter than the distance of the second wiring (for example, the data bus 44) connecting the flip-flop circuit group 70 and the drive circuit 50.

このように、データバス４４は、チップレイアウト上比較的長い配線であるため、この配線の寄生容量を十分に駆動するためには、データバス４４に生じる過渡電流は大きくなる。そのため、このデータバス４４では大きなＥＭＩノイズが生じるが、実施の形態２にかかるデータドライバ２では、フリップフロップ回路群７０を拡散クロックＳＳＣに基づき動作させることで、ＥＭＩノイズが生じる周波数を分散させ、ＥＭＩノイズの強度を低減することができる。   Thus, since the data bus 44 is a relatively long wiring in terms of the chip layout, a transient current generated in the data bus 44 becomes large in order to sufficiently drive the parasitic capacitance of the wiring. Therefore, although large EMI noise is generated in the data bus 44, in the data driver 2 according to the second embodiment, the flip-flop circuit group 70 is operated based on the diffusion clock SSC to disperse the frequency at which the EMI noise is generated. The intensity of EMI noise can be reduced.

上記説明より、実施の形態２にかかるデータドライバ２では、データバス４４を伝達するパラレルデータの遷移タイミングを拡散クロックＳＳＣにより分散させることで、拡散クロック分配配線１３で生じるＥＭＩノイズに加えて、データバス４４で生じるＥＭＩノイズを削減することができる。これにより、実施の形態２にかかるデータドライバ２は、実施の形態１にかかるデータドライバ１よりもＥＭＩノイズを低減することができる。   From the above description, in the data driver 2 according to the second embodiment, the transition timing of the parallel data transmitted through the data bus 44 is distributed by the spread clock SSC, so that the data in addition to the EMI noise generated in the spread clock distribution wiring 13 EMI noise generated in the bus 44 can be reduced. Thereby, the data driver 2 according to the second embodiment can reduce EMI noise more than the data driver 1 according to the first embodiment.

実施の形態３
実施の形態３にかかるデータドライバ３のブロック図を図１６に示す。図１６に示すように、実施の形態３にかかるデータドライバ３は、実施の形態２にかかるデータドライバ３のレジスタ５１のラッチタイミングをリカバリクロックＭＣ１に応じて設定するものである。そのため、実施の形態３にかかるデータドライバ３では、レジスタ５１に拡散クロックＳＳＣに代えてリカバリクロックＭＣ１が入力される。 Embodiment 3
FIG. 16 is a block diagram of the data driver 3 according to the third embodiment. As shown in FIG. 16, the data driver 3 according to the third embodiment sets the latch timing of the register 51 of the data driver 3 according to the second embodiment in accordance with the recovery clock MC1. Therefore, in the data driver 3 according to the third embodiment, the recovery clock MC1 is input to the register 51 instead of the spread clock SSC.

つまり、実施の形態３では、第１の保持回路（例えば、フリップフロップ回路群７０）と、駆動回路５０に含まれる第２の保持回路（例えば、レジスタ５１）と、を含む。そして、フリップフロップ回路群７０は、拡散クロックＳＳＣに応じてパラレルデータＰＤ０を保持する。また、レジスタ５１は、図９に示した回路と実質的に同じものであり、シフトレジスタ６０と、ラッチ回路６２１〜６２ｍとを有する。実施の形態３にかかるシフトレジスタ６０は、マルチクロックＭＣに含まれる１つのリカバリクロックＭＣ１に応じて入力信号に含まれるスタート信号ＳＰの値をシフトさせる。ラッチ回路６２１〜６２ｍは、シフトレジスタ６０の出力値に応じてフリップフロップ回路群７０の出力値を順次保持する。また、実施の形態３においても、実施の形態２と同様に、フリップフロップ回路群７０は、フリップフロップ回路群７０とシリアルパラレル変換回路４２とを接続するデータ伝送配線４５の距離が、フリップフロップ回路群７０と駆動回路５０とを接続するデータバス４４の距離よりも短くなる位置に配置される。   That is, the third embodiment includes a first holding circuit (for example, flip-flop circuit group 70) and a second holding circuit (for example, register 51) included in the drive circuit 50. The flip-flop circuit group 70 holds the parallel data PD0 according to the spread clock SSC. The register 51 is substantially the same as the circuit shown in FIG. 9, and includes a shift register 60 and latch circuits 621 to 62m. The shift register 60 according to the third embodiment shifts the value of the start signal SP included in the input signal in accordance with one recovery clock MC1 included in the multiclock MC. The latch circuits 621 to 62m sequentially hold the output value of the flip-flop circuit group 70 in accordance with the output value of the shift register 60. Also in the third embodiment, as in the second embodiment, the flip-flop circuit group 70 is configured such that the distance of the data transmission wiring 45 that connects the flip-flop circuit group 70 and the serial-parallel conversion circuit 42 is equal to the flip-flop circuit. The group 70 and the driving circuit 50 are arranged at a position shorter than the distance of the data bus 44 connecting the driving circuit 50.

ここで、実施の形態３にかかるデータドライバ３の動作について説明する。そこで、図１７に実施の形態３にかかるデータドライバ３の動作を示すタイミングチャートを示す。なお、図１７に示すタイミングチャートは、図１０に示した実施の形態１かかるデータドライバ１の動作と同じ動作を実施の形態３にかかるデータドライバ３により行ったものである。そこで、図１７において実施の形態１にかかるデータドライバ１と同じ動作については説明を省略する。   Here, the operation of the data driver 3 according to the third embodiment will be described. FIG. 17 is a timing chart showing the operation of the data driver 3 according to the third embodiment. In the timing chart shown in FIG. 17, the same operation as that of the data driver 1 according to the first embodiment shown in FIG. 10 is performed by the data driver 3 according to the third embodiment. Therefore, in FIG. 17, the description of the same operation as that of the data driver 1 according to the first embodiment is omitted.

図１７に示すように、実施の形態３にかかるデータドライバ３では、拡散クロックＳＳＣの立ち上がりエッジに応じてパラレルデータＰＤをフリップフロップ回路群７０により保持する。その後、実施の形態３にかかるデータドライバ３では、リカバリクロックＭＣ１の立ち上がりエッジに応じてパラレルデータＰＤをレジスタ５１により保持する。このように、実施の形態３にかかるデータドライバ３では、データバス４４を伝達するパラレルデータのデータ遷移タイミングが拡散クロックＳＳＣの立ち上がりエッジとなる。一方、リカバリクロックＭＣ１については、スペクトラム拡散処理を施すことなくレジスタ５１に分配される。そのため、実施の形態３にかかるデータドライバ３では、データバス４４において生じる過渡電流が特定の周期で生じることがないため、データバス４４で生じるＥＭＩノイズの強度が実施の形態１にかかるデータドライバ１よりも低減する。一方、実施の形態３にかかるデータドライバ３では、リカバリクロックＭＣ１に関するＥＭＩノイズは低減しない。   As shown in FIG. 17, in the data driver 3 according to the third embodiment, the parallel data PD is held by the flip-flop circuit group 70 in accordance with the rising edge of the spread clock SSC. Thereafter, in the data driver 3 according to the third embodiment, the parallel data PD is held by the register 51 in accordance with the rising edge of the recovery clock MC1. As described above, in the data driver 3 according to the third embodiment, the data transition timing of the parallel data transmitted through the data bus 44 becomes the rising edge of the spread clock SSC. On the other hand, the recovery clock MC1 is distributed to the registers 51 without performing spread spectrum processing. For this reason, in the data driver 3 according to the third embodiment, the transient current generated in the data bus 44 does not occur in a specific cycle. Therefore, the intensity of the EMI noise generated in the data bus 44 is the data driver 1 according to the first embodiment. Less than. On the other hand, in the data driver 3 according to the third embodiment, the EMI noise related to the recovery clock MC1 is not reduced.

このように、実施の形態３にかかるデータドライバ３では、パラレルデータＰＤを伝達するデータバス４４におけるＥＭＩノイズが低減する。しかしながら、データバスとクロック分配配線とを比較した場合、データバスの方が配線数が多いため、この配線のＥＭＩノイズを低減した方が、クロック分配配線のＥＭＩノイズを低減するよりも効果が大きい。そのため、実施の形態３にかかるデータドライバ３では、実施の形態１にかかるデータドライバ１よりもＥＭＩノイズを低減することができる。   Thus, in the data driver 3 according to the third embodiment, EMI noise in the data bus 44 that transmits the parallel data PD is reduced. However, when the data bus and the clock distribution wiring are compared, since the data bus has a larger number of wirings, reducing the EMI noise of the wiring is more effective than reducing the EMI noise of the clock distribution wiring. . Therefore, the data driver 3 according to the third embodiment can reduce EMI noise more than the data driver 1 according to the first embodiment.

表示装置のライン周波数（例えば、駆動速度）が高い場合、或いはＬＣＤパネル１０３のサイズが大きい場合、或いは、ＬＣＤパネル１０３の解像度が高い場合などは、データ線ＬＤの負荷容量が大きくなり、画素電極への書き込み時間が不足する問題が生じることがある。しかしながら、また、実施の形態３にかかるデータドライバ３では、レジスタ５１におけるデータラッチタイミングが等間隔になるため、このような場合においても十分な画素電極駆動時間を確保することができる。   When the line frequency (for example, driving speed) of the display device is high, when the size of the LCD panel 103 is large, or when the resolution of the LCD panel 103 is high, the load capacity of the data line LD becomes large, and the pixel electrode There may be a problem that the writing time is insufficient. However, in the data driver 3 according to the third embodiment, since the data latch timing in the register 51 is equally spaced, a sufficient pixel electrode drive time can be ensured even in such a case.

実施の形態４
実施の形態４では、実施の形態１にかかるセレクタ制御回路１４の別の形態について説明する。そこで、図１８にセレクタ制御回路１４の別の形態となる実施の形態４にかかるセレクタ制御回路１４ａのブロック図を示す。なお、実施の形態４にかかるセレクタ制御回路１４ａの説明において、実施の形態１において説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。 Embodiment 4
In the fourth embodiment, another form of the selector control circuit 14 according to the first embodiment will be described. FIG. 18 is a block diagram of a selector control circuit 14a according to the fourth embodiment, which is another form of the selector control circuit 14. In the description of the selector control circuit 14a according to the fourth embodiment, the components described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.

図１８に示すように、セレクタ制御回路１４ａは、カウンタ３３及びデコーダ３４を有する。つまり、セレクタ制御回路１４ａは、セレクタ制御回路１４から微分回路３０を除いたものである。このセレクタ制御回路１４ａは、拡散クロックＳＳＣを直接カウンタ３３に与える。そして、カウンタ３３は、拡散クロックＳＳＣの立ち上がりエッジの数をカウントしてカウント値ＣＮＴを生成する。   As illustrated in FIG. 18, the selector control circuit 14 a includes a counter 33 and a decoder 34. That is, the selector control circuit 14 a is obtained by removing the differentiation circuit 30 from the selector control circuit 14. The selector control circuit 14a provides the spread clock SSC directly to the counter 33. Then, the counter 33 counts the number of rising edges of the spread clock SSC and generates a count value CNT.

そこで、図１９に実施の形態４にかかるセレクタ制御回路１４ａの動作を示すタイミングチャートを示す。図１９に示すように、実施の形態４にかかるセレクタ１４ａは、拡散クロックＳＳＣの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。そして、デコーダ３４は、当該カウント値ＣＮＴに応じて入力ポートの番号を選択信号ＳＣとして出力する。   FIG. 19 is a timing chart showing the operation of the selector control circuit 14a according to the fourth embodiment. As shown in FIG. 19, the selector 14a according to the fourth embodiment increases the count value CNT every time the rising edge of the spread clock SSC is input. Then, the decoder 34 outputs the input port number as the selection signal SC according to the count value CNT.

つまり、実施の形態４にかかるセレクタ制御回路１４ａは、カウント値ＣＮＴの増加速度を実施の形態１にかかるセレクタ制御回路１４よりも低くしたものである。そして、このセレクタ制御回路１４ａを用いることで、実施の形態１にかかる拡散クロック生成回路１０が選択するクロックを切り替える頻度を変更することができる。   That is, the selector control circuit 14a according to the fourth embodiment has a lower increase rate of the count value CNT than the selector control circuit 14 according to the first embodiment. By using the selector control circuit 14a, the frequency of switching the clock selected by the spread clock generation circuit 10 according to the first embodiment can be changed.

実施の形態５
実施の形態５では、実施の形態１にかかるセレクタ制御回路１４の別の形態について説明する。そこで、図２０にセレクタ制御回路１４の別の形態となる実施の形態５にかかるセレクタ制御回路１４ｂのブロック図を示す。なお、実施の形態５にかかるセレクタ制御回路１４ｂの説明において、実施の形態１において説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。 Embodiment 5
In the fifth embodiment, another form of the selector control circuit 14 according to the first embodiment will be described. FIG. 20 is a block diagram of a selector control circuit 14b according to the fifth embodiment, which is another form of the selector control circuit 14. In the description of the selector control circuit 14b according to the fifth embodiment, the components described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.

図２０に示すように、セレクタ制御回路１４ｂは、カウンタ３３、デコーダ３４及び微分回路３５を有する。つまり、セレクタ制御回路１４ｂは、セレクタ制御回路１４の微分回路３０を微分回路３５に置き換えたものである。このセレクタ制御回路１４ｂは、拡散クロックＳＳＣを微分回路３５に与え、拡散クロックＳＳＣの立ち下がりエッジに対応したパルスを有するパルス信号ＥＰを生成する。そして、カウンタ３３では、パルス信号ＥＰの立ち上がりエッジの数をカウントしてカウント値ＣＮＴを生成する。   As illustrated in FIG. 20, the selector control circuit 14 b includes a counter 33, a decoder 34, and a differentiation circuit 35. That is, the selector control circuit 14 b is obtained by replacing the differentiation circuit 30 of the selector control circuit 14 with a differentiation circuit 35. The selector control circuit 14b supplies the spread clock SSC to the differentiation circuit 35 and generates a pulse signal EP having a pulse corresponding to the falling edge of the spread clock SSC. Then, the counter 33 counts the number of rising edges of the pulse signal EP to generate a count value CNT.

より具体的には、微分回路３５は、遅延回路３６、インバータ３７、ＮＡＮＤ回路３８を有する。遅延回路３６は、拡散クロックＳＳＣを遅延させた遅延拡散クロックｄＳＳＣを生成する。インバータ３７は、遅延拡散クロックを反転して反転遅延拡散クロックｄＳＳＣｉを生成する。ＮＡＮＤ回路３８は、一方の入力端子に入力される拡散クロックＳＳＣが入力され、他方の入力端子に反転遅延拡散クロックｄＳＳＣｉが入力される。そして、ＮＡＮＤ回路３８は２つの入力信号の反転論理積演算結果をパルス信号ＥＰとして出力する。   More specifically, the differentiation circuit 35 includes a delay circuit 36, an inverter 37, and a NAND circuit 38. The delay circuit 36 generates a delay spread clock dSSC obtained by delaying the spread clock SSC. The inverter 37 inverts the delay spread clock to generate an inverted delay spread clock dSSCi. In the NAND circuit 38, the spread clock SSC inputted to one input terminal is inputted, and the inverted delayed spread clock dSSCi is inputted to the other input terminal. The NAND circuit 38 outputs the inverted logical product operation result of the two input signals as a pulse signal EP.

そこで、図２１に実施の形態５にかかるセレクタ制御回路１４ｂの動作を示すタイミングチャートを示す。図２１に示すように、実施の形態５にかかるセレクタ制御回路１４ｂは、拡散クロックＳＳＣの立ち下がりエッジに対応したパルスを有するパルス信号ＥＰが出力される。そして、パルス信号ＥＰの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。そして、デコーダ３４は、当該カウント値ＣＮＴに応じて入力ポートの番号を選択信号ＳＣとして出力する。   FIG. 21 is a timing chart showing the operation of the selector control circuit 14b according to the fifth embodiment. As shown in FIG. 21, the selector control circuit 14b according to the fifth embodiment outputs a pulse signal EP having a pulse corresponding to the falling edge of the spread clock SSC. The count value CNT is increased every time the rising edge of the pulse signal EP is input. Then, the decoder 34 outputs the input port number as the selection signal SC according to the count value CNT.

つまり、実施の形態５にかかるセレクタ制御回路１４ｂは、カウント値ＣＮＴの増加速度を実施の形態１にかかるセレクタ制御回路１４よりも低くし、かつ、カウント値ＣＮＴの増加タイミングが拡散クロックＳＳＣの立ち下がりエッジに同期したものである。そして、このセレクタ制御回路１４ｂを用いることで、実施の形態１にかかる拡散クロック生成回路１０が選択するクロックを切り替える頻度及びタイミングを変更することができる。   That is, the selector control circuit 14b according to the fifth embodiment makes the increase rate of the count value CNT lower than that of the selector control circuit 14 according to the first embodiment, and the increase timing of the count value CNT is the rising edge of the diffusion clock SSC. It is synchronized with the falling edge. By using the selector control circuit 14b, the frequency and timing of switching the clock selected by the spread clock generation circuit 10 according to the first embodiment can be changed.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments already described, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

１００ 表示装置
１０１ タイミングコントローラ
１０２ スキャンドライバ
１０３ ＬＣＤパネル
１０４ 画素電極
１〜３ データドライバ
１０ 拡散クロック生成回路
１１ クロック再生回路
１２ 選択回路
１３ 拡散クロック分配配線
１４、１４ａ、１４ｂ セレクタ制御回路
２０ バッファ回路
３０、３５ 微分回路
３１、３６ 遅延回路
３２ ＥＸＮＯＲ回路
３３ カウンタ
３４ デコーダ
３７ インバータ
３８ ＮＡＮＤ回路
４０ クロックデータリカバリ回路
４１ 受信回路
４２ シリアルパラレル変換回路
４３ 制御信号再生回路
４４ データバス
４５ データ伝送配線
５０ 駆動回路
５１ レジスタ
５２ データラッチ
５３ デジタルアナログ変換回路
５４ アンプ
６０ シフトレジスタ
６１１〜６１ｍ フリップフロップ
６２１〜６２ｍ ラッチ回路
７０ フリップフロップ回路群
ＭＣ マルチクロック
ＳＣ 選択信号
ＳＳＣ 拡散クロック
ｄＳＳＣ 遅延拡散クロック
ｄＳＳＣｉ 反転遅延拡散クロック
ＳＤ 内部入力信号
ＰＤ パラレルデータ
Ｄ１〜Ｄｍ 駆動データ
ＳＰ スタート信号 DESCRIPTION OF SYMBOLS 100 Display apparatus 101 Timing controller 102 Scan driver 103 LCD panel 104 Pixel electrode 1-3 Data driver 10 Diffusion clock generation circuit 11 Clock reproduction circuit 12 Selection circuit 13 Diffusion clock distribution wiring 14, 14a, 14b Selector control circuit 20 Buffer circuit 30, 35 differentiation circuit 31, 36 delay circuit 32 EXNOR circuit 33 counter 34 decoder 37 inverter 38 NAND circuit 40 clock data recovery circuit 41 reception circuit 42 serial parallel conversion circuit 43 control signal regeneration circuit 44 data bus 45 data transmission wiring 50 drive circuit 51 register 52 Data latch 53 Digital-analog conversion circuit 54 Amplifier 60 Shift register 611-61m Flip-flop 621-62m Circuit 70 flip-flop circuits MC multi-clock SC selection signal SSC spread clock dSSC delay spread clock dSSCi inverted delay spread clock SD internal input signal PD parallel data D1~Dm drive data SP start signal

Claims (17)

クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成するクロック再生回路と、
複数の入力ポートに前記マルチクロックが入力され、前記入力ポートの番号を指示する選択信号に応じて前記マルチクロックから選択した１つの前記リカバリクロックを拡散クロックとして出力するセレクタと、
前記拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて前記選択信号により指示する前記入力ポートの番号を切り替えるセレクタ制御回路と、
を有する半導体装置。 A clock recovery circuit that generates a multi-clock including a plurality of recovery clocks having different phases from an input signal of an embedded clock method in which a clock component is embedded in a data signal;
The multi-clock is input to a plurality of input ports, and a selector that outputs one of the recovery clocks selected from the multi-clock as a spread clock in response to a selection signal indicating the number of the input port;
A selector control circuit that counts the number of edges of the diffusion clock to generate a count value, and switches the number of the input port indicated by the selection signal according to the count value;
A semiconductor device. 前記セレクタ制御回路は、
前記拡散クロックのエッジが入力される毎に所定のパルス幅を有するパルス信号を生成する微分回路と、
前記パルス信号のパルス数をカウントして前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１に記載の半導体装置。 The selector control circuit includes:
A differentiating circuit for generating a pulse signal having a predetermined pulse width every time an edge of the spread clock is input;
A counter that counts the number of pulses of the pulse signal to generate the count value;
A decoder that outputs, as the selection signal, the number of the input port associated with the count value;
The semiconductor device according to claim 1, comprising: 前記セレクタは、前記拡散クロックの立ち上がりエッジ又は立ち下がりエッジに応じて前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１に記載の半導体装置。 The selector includes a counter that generates the count value according to a rising edge or a falling edge of the spread clock;
A decoder that outputs, as the selection signal, the number of the input port associated with the count value;
The semiconductor device according to claim 1, comprising: 前記マルチクロックを用いて前記入力信号に含まれるシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、
前記拡散クロックに応じて前記パラレルデータを保持する保持回路と、
を有する請求項１に記載の半導体装置。 A serial-parallel conversion circuit that converts serial data contained in the input signal into parallel data using the multi-clock;
A holding circuit for holding the parallel data in accordance with the spread clock;
The semiconductor device according to claim 1, comprising: 前記保持回路を含み、前記保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有する請求項４に記載の半導体装置。   The semiconductor device according to claim 4, further comprising a driving circuit that includes the holding circuit and drives a data line of a display device based on data held in the holding circuit. 前記保持回路は、
前記拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記パラレルデータを順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。 The holding circuit is
A shift register that shifts a value of a start signal included in the input signal in accordance with the spread clock;
A latch circuit for sequentially holding the parallel data according to an output value of the shift register;
The semiconductor device according to claim 4, comprising: 前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、
前記第２の保持回路は、
前記拡散クロックを反転させた反転拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。 The holding circuit includes a first holding circuit and a second holding circuit.
The first holding circuit includes:
A flip-flop circuit group that holds the parallel data according to the spread clock;
The second holding circuit includes:
A shift register that shifts the value of the start signal included in the input signal in accordance with an inverted spread clock obtained by inverting the spread clock;
A latch circuit for sequentially holding the output values of the flip-flop circuit group according to the output value of the shift register;
The semiconductor device according to claim 4, comprising: 前記第２の保持回路を含み、前記第２の保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有し、
前記第１の保持回路は、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置される請求項７に記載の半導体装置。 A driving circuit that includes the second holding circuit and that drives a data line of a display device based on data held in the second holding circuit;
The first holding circuit has a second wiring for connecting the first holding circuit and the driving circuit such that a distance of the first wiring connecting the first holding circuit and the serial-parallel conversion circuit is the same as that of the first wiring. The semiconductor device according to claim 7, wherein the semiconductor device is disposed at a position shorter than the distance of. 前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、
前記第２の保持回路は、
前記マルチクロックに含まれる１つの前記リカバリクロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。 The holding circuit includes a first holding circuit and a second holding circuit.
The first holding circuit includes:
A flip-flop circuit group that holds the parallel data according to the spread clock;
The second holding circuit includes:
A shift register that shifts a value of a start signal included in the input signal in accordance with one recovery clock included in the multi-clock;
A latch circuit for sequentially holding the output values of the flip-flop circuit group according to the output value of the shift register;
The semiconductor device according to claim 4, comprising: 前記第２の保持回路を含み、前記第２の保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有し、
前記第１の保持回路は、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置される請求項９に記載の半導体装置。 A driving circuit that includes the second holding circuit and that drives a data line of a display device based on data held in the second holding circuit;
The first holding circuit has a second wiring for connecting the first holding circuit and the driving circuit such that a distance of the first wiring connecting the first holding circuit and the serial-parallel conversion circuit is the same as that of the first wiring. The semiconductor device according to claim 9, wherein the semiconductor device is disposed at a position that is shorter than the distance. クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号を受信して、前記入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成し、前記マルチクロックを用いて前記入力信号から受信データを再生するクロックデータリカバリ回路と、
前記マルチクロックを用いてスペクトラム分布が拡散された拡散クロックを生成する拡散クロック生成回路と、
前記拡散クロックを用いて前記受信データを保持し、保持した前記受信データに基づき、駆動対象回路を駆動する駆動回路と、を有し、
前記拡散クロック生成回路は、
複数の入力ポートに前記マルチクロックが入力され、前記入力ポートの番号を指示する選択信号に応じて前記マルチクロックから選択した１つの前記リカバリクロックを前記拡散クロックとして出力するセレクタと、
前記拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて前記選択信号により指示する前記入力ポートの番号を切り替えるセレクタ制御回路と、
を有するドライバ装置。 An embedded clock system input signal in which a clock component is embedded in a data signal is received, a multi-clock including a plurality of recovery clocks having different phases is generated from the input signal, and the multi-clock is received from the input signal. A clock data recovery circuit for reproducing data;
A spread clock generation circuit for generating a spread clock in which a spectrum distribution is spread using the multi-clock;
Holding the received data using the spread clock, and driving a drive target circuit based on the held received data,
The spread clock generation circuit includes:
The multi-clock is input to a plurality of input ports, and a selector that outputs one of the recovery clocks selected from the multi-clock as the spread clock in response to a selection signal indicating the number of the input port;
A selector control circuit that counts the number of edges of the diffusion clock to generate a count value, and switches the number of the input port indicated by the selection signal according to the count value;
A driver device. 前記セレクタ制御回路は、
前記拡散クロックのエッジが入力される毎に所定のパルス幅を有するパルス信号を生成する微分回路と、
前記パルス信号のパルス数をカウントして前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１１に記載のドライバ装置。 The selector control circuit includes:
A differentiating circuit for generating a pulse signal having a predetermined pulse width every time an edge of the spread clock is input;
A counter that counts the number of pulses of the pulse signal to generate the count value;
A decoder that outputs, as the selection signal, the number of the input port associated with the count value;
The driver device according to claim 11, comprising: 前記セレクタは、前記拡散クロックの立ち上がりエッジ又は立ち下がりエッジに応じて前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１１に記載のドライバ装置。 The selector includes a counter that generates the count value according to a rising edge or a falling edge of the spread clock;
A decoder that outputs, as the selection signal, the number of the input port associated with the count value;
The driver device according to claim 11, comprising: 前記クロックデータリカバリ回路は、前記マルチクロックを用いて前記入力信号に含まれるシリアルデータをパラレルデータに変換するシリアルパラレル変換回路を有し、
前記駆動回路は、前記拡散クロックに応じて前記パラレルデータを保持する保持回路を有する請求項１１に記載のドライバ装置。 The clock data recovery circuit has a serial-parallel conversion circuit that converts serial data included in the input signal into parallel data using the multi-clock,
The driver device according to claim 11, wherein the driving circuit includes a holding circuit that holds the parallel data according to the diffusion clock. 前記保持回路は、
前記拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記パラレルデータを順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。 The holding circuit is
A shift register that shifts a value of a start signal included in the input signal in accordance with the spread clock;
A latch circuit for sequentially holding the parallel data according to an output value of the shift register;
The driver device according to claim 14, comprising: 前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置され、
前記第２の保持回路は、
前記拡散クロックを反転させた反転拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。 The holding circuit includes a first holding circuit and a second holding circuit.
The first holding circuit includes:
The first holding circuit has a flip-flop circuit group that holds the parallel data according to the spread clock, and the distance of the first wiring that connects the first holding circuit and the serial-parallel conversion circuit is And a position that is shorter than the distance of the second wiring connecting the driving circuit and the driving circuit,
The second holding circuit includes:
A shift register that shifts the value of the start signal included in the input signal in accordance with an inverted spread clock obtained by inverting the spread clock;
A latch circuit for sequentially holding the output values of the flip-flop circuit group according to the output value of the shift register;
The driver device according to claim 14, comprising: 前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置され、
前記第２の保持回路は、
前記マルチクロックに含まれる１つの前記リカバリクロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。 The holding circuit includes a first holding circuit and a second holding circuit.
The first holding circuit includes:
The first holding circuit has a flip-flop circuit group that holds the parallel data according to the spread clock, and the distance of the first wiring that connects the first holding circuit and the serial-parallel conversion circuit is And a position that is shorter than the distance of the second wiring connecting the driving circuit and the driving circuit,
The second holding circuit includes:
A shift register that shifts a value of a start signal included in the input signal in accordance with one recovery clock included in the multi-clock;
A latch circuit for sequentially holding the output values of the flip-flop circuit group according to the output value of the shift register;
The driver device according to claim 14, comprising:

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