JP2014089560A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、動作中に蓄積したコンデンサの電荷を動作停止時に確実に低減することが出来ない問題があった。
【解決手段】一実施の形態によれば、半導体装置１０は、外部に設けられたコンデンサの電荷を放電するトランジスタＭＮ４を含むスイッチ回路１５を有し、レギュレータ回路の動作停止に応じて、スイッチ回路１５の電源を遮断すると共に少なくともコンデンサの電荷が安定するまでの期間トランジスタＭＮ４をオン状態に維持する。
【選択図】図２

Description

本発明は半導体装置に関し、例えば動作停止時に外部に接続されたコンデンサの放電を行うスイッチ回路を含む半導体装置に関する。

スイッチングレギュレータ回路等の直流電圧変換回路では、外部に容量の大きな平滑コンデンサを設けて、当該平滑コンデンサへの電荷の蓄積量を制御することで予め設定された電圧値を有する出力電圧を生成する。このような直流電圧変換回路では、動作を停止した後に、平滑コンデンサに蓄積された電荷が十分に放電されずに、動作停止後も出力電圧が低下しない問題が生じる。そこで、特許文献１〜３に動作停止時に平滑コンデンサから電荷を放電する技術が開示されている。

特許文献１では、負荷回路を駆動する電源回路と、負荷回路が持つ容量成分の電荷を放電させて負荷回路の電圧を低下させる放電回路と、シーケンス制御回路と、を有するシステムが開示されている。そして、このシステムでは、シーケンス制御回路によって、停止時に放電回路が負荷の有する容量成分を強制的に放電することによって出力電圧を制御する。

特許文献２では、コンデンサと並列に接続されるラッチ回路を有し、ラッチ回路のスイッチをオンさせることで、コンデンサの端子間電位が所定値以下になるまでラッチ回路と直列に接続される抵抗による放電を維持させる。

特許文献３では、パワーをオフするモードとオンするモードとを有し、常時電源が与えられているがパワーオンのモード時のみ実質的に所定の機能を果たす電気回路である。この電気回路は、パワーオフのモード時にリーク電流により充電または放電される可能性のあるコンデンサを含み、パワーオフのモード時にはダイオードを介してコンデンサの蓄積電荷を放電させるループを形成し、パワーオンのモード時には前記ダイオードを逆バイアス状態にして放電ループを閉じるコンデンサ制御回路を含む。これにより、特許文献３の電気回路は、スタンバイ時におけるコンデンサ電圧制御機能を実現する。

特開２０１０−２２６８６３号公報 特開平０６−１１３４９０号公報 特開平０７−０４６０５６号公報

しかしながら、特許文献１−３に記載の従来技術では、回路全体の電源を遮断状態とした場合に、コンデンサの残留電荷を十分に引き抜くことが出来ない問題がある。つまり、従来の技術では、コンデンサの残留電荷を確実に減少させることは出来ない問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、外部に設けられたコンデンサの電荷を放電するトランジスタを含むスイッチ回路を有し、レギュレータ回路の動作停止に応じて、前記スイッチ回路の電源を遮断すると共に少なくともコンデンサの電荷が安定するまでの期間当該トランジスタをオン状態に維持する。

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したものなども、本発明の態様としては有効である。

前記一実施の形態によれば、コンデンサの残留電荷を確実に低減させることができる。

実施の形態１にかかる電源回路のブロック図である。 実施の形態１にかかるスイッチ回路の回路図である。 実施の形態１にかかる電源回路の動作を示すタイミングチャートである。 実施の形態１にかかる電源の動作を示すタイミングチャートである。 実施の形態１にかかるスイッチ回路の比較例となる回路の回路図である。 図５に示した回路を含む電源回路の動作を示すタイミングチャートである。 実施の形態２にかかる電源回路のブロック図である。 実施の形態３にかかるスイッチ回路のブロック図である。 実施の形態４にかかる電源回路を含む電源システムのブロック図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

以下、図面を参照して実施の形態について説明する。まず、図１に実施の形態１にかかる電源回路１のブロック図を示す。図１に示すように、実施の形態１にかかる電源回路１は、半導体装置１０と、インダクタＬと、コンデンサＣとを有する。半導体装置１０は、レギュレータ回路を含む。そして、インダクタＬと、コンデンサＣは、レギュレータ回路に対する外付け部品として設けられる。インダクタＬは、レギュレータ回路の出力端子となる外部端子Ｔｏｕｔに一端が接続される。また、コンデンサＣは、一端が接地配線に接続され、他端がインダクタＬの他端に接続される。そして、インダクタＬとコンデンサＣとを接続する配線に出力電圧ＶＯＵＴが生成される。この出力電圧ＶＯＵＴは、電源供給対象回路（例えば、負荷回路）に供給されると共に、半導体装置１０において帰還端子として機能する外部端子Ｔｆｂに与えられる。

また、半導体装置１０は、入力電圧ＶＩＮが与えられる外部端子Ｔｉｎと、スタンバイ制御信号Ｓｉｎが与えられる外部端子Ｔｓｉｎと、を有する。半導体装置１０は、入力電圧ＶＩＮに基づき出力電圧ＶＯＵＴを生成する。また、半導体装置１０は、スタンバイ制御信号に基づき動作状態と非動作状態とを切り替える。半導体装置１０は、非動作状態となると消費電力を抑制するために内部の回路素子への電源供給を極力抑制する。半導体装置１０は、コントロール部１１、内部電源生成回路１２、レギュレータ回路１３、スイッチ回路１５を有する。

コントロール部１１は、スタンバイ制御回路である。コントロール部１１は、外部から入力されるスタンバイ制御信号に応じて内部電源生成回路１２による第２電圧Ｖ２の生成と、レギュレータ回路１３の動作と、を停止させる。コントロール部１１は、スタンバイ制御信号Ｓｉｎがイネーブル状態（例えば、ロウレベル）となったことに応じてイネーブル状態となるスタンバイ移行指示信号Ｓｃｎｔを出力する。コントロール部１１は、入力電圧ＶＩＮに基づき動作するものとする。

内部電源生成回路１２は、外部から入力される入力電圧ＶＩＮに基づき第２電圧Ｖ２を生成する。この第２電圧Ｖ２は、例えば、入力電圧ＶＩＮを降圧した内部電源電圧ＶＤＤである。レギュレータ回路１３及びスイッチ回路１５は、内部電源電圧ＶＤＤに基づき動作する。また、内部電源生成回路１２は、コントロール部１１が出力するスタンバイ移行指示信号がイネーブル状態となったことに応じて第２電圧Ｖ２の生成を停止する。なお、実施の形態１では、内部電源生成回路１２は、レギュレータ回路１３とスイッチ回路１５とに対して同一の電圧値を有する内部電源電圧ＶＤＤを供給する形態としたが、レギュレータ回路１３とスイッチ回路１５は、異なる電圧で動作させることもできる。

レギュレータ回路１３は、入力電圧ＶＩＮに基づき外部端子Ｔｏｕｔに接続される平滑コンデンサ（例えば、コンデンサＣ）に電荷を充電して予め設定した電圧値を有する出力電圧ＶＯＵＴを生成する。より具体的には、実施の形態１にかかる半導体装置１０では、レギュレータ回路１３としてスイッチングレギュレータ回路を用いる。レギュレータ回路１３は、レギュレータ制御回路１４、パワーＰＭＯＳトランジスタＰＭＰ、パワーＮＭＯＳトランジスタＰＭＮを有する。

レギュレータ制御回路１４は、出力電圧ＶＯＵＴの電圧値の目標値となる基準電圧を有する。そして、レギュレータ制御回路１４は、基準電圧と出力電圧ＶＯＵＴとの電圧差に応じてデューティー比が変化するＰＷＭ（Pulse Width Modulation）信号を生成する。また、実施の形態１では、レギュレータ制御回路１４は、コントロール部１１が出力するスタンバイ移行指示信号Ｓｃｎｔがイネーブル状態となったことに応じて放電イネーブル信号ＥＮをイネーブル状態とする。

パワーＰＭＯＳトランジスタＰＭＰは、ソースに入力電圧ＶＩＮが与えられ、ゲートにレギュレータ制御回路１４が出力するＰＷＭ信号の一方が与えられる。パワーＮＭＯＳトランジスタＰＭＮは、ソースに接地電圧が供給され、ゲートにレギュレータ制御回路１４が出力するＰＷＭ信号の他方が与えられる。また、パワーＰＭＯＳトランジスタＰＭＰのドレイン及びパワーＮＭＯＳトランジスタＰＭＮのドレインは、外部端子Ｔｏｕｔに接続される。

スイッチ回路１５は、レギュレータ回路１４が動作を停止したことに応じて平滑コンデンサ（例えば、コンデンサＣ）の電荷を放電する。より具体的には、スイッチ回路１５は、放電制御回路１６と第１ＭＯＳトランジスタ（例えば、トランジスタＭＮ４）を有する。

放電制御回路１６は、イネーブル信号ＥＮがイネーブル状態となったことに応じてトランジスタＭＮ４をオンさせる。また、放電制御回路１６は、トランジスタＭＮ４をオンさせた後に第２電圧Ｖ２（例えば、内部電源電圧ＶＤＤ）が遮断状態となってもオン状態を維持する。トランジスタＭＮ４は、放電制御回路１６の制御を受けて、外部に設けられたコンデンサＣから電荷を引き抜く。このトランジスタＭＮ４は、スイッチトランジスタとして機能するものである。

上記説明より、半導体装置１０は、入力電圧ＶＩＮを降圧した内部電源電圧ＶＤＤに基づきレギュレータ回路１３及びスイッチ回路１５を動作させ、スタンバイ状態への移行に伴ってレギュレータ回路１３の動作を停止させると共に内部電源電圧ＶＤＤの生成を停止する。また、半導体装置１０は、内部電源電圧ＶＤＤの生成が停止された後もスイッチ回路１５のトランジスタＭＮ４をオン状態で維持して外部に設けられたコンデンサの電荷を引き抜く。そこで、スイッチ回路１５のさらに詳細な構成について説明する。そこで、図２にスイッチ回路１５の回路図を示す。

図２に示すように、スイッチ回路１５は、放電制御回路１６とトランジスタＭＮ４を有するが、以下の説明では、放電制御回路１６とトランジスタＭＮ４を含めた一体の回路としてスイッチ回路１５を扱う。

図２に示すように、スイッチ回路１５は、インバータＩＮＶ１、ＩＮＶ２、トランジスタＭＮ１〜ＭＮ４を有する。インバータＩＮＶ１、ＩＮＶ２は、イネーブル信号ＥＮに基づき第１の制御信号ＮＬと第２の制御信号ＮＨとを生成する論理回路である。この論理回路は、第２電圧Ｖ２と第１電圧Ｖ１とに基づき動作する。実施の形態１では、第２電圧Ｖ２は、第２電源配線に供給される内部電源電圧ＶＤＤである。また、第１電圧Ｖ１は、第１電源配線に供給される接地電圧ＶＳＳであって、内部電源電圧ＶＤＤの供給が停止した状態であってもスイッチ回路１５に供給される動作基準電圧である。このとき、供給を停止された第２電圧Ｖ２（内部電源電圧ＶＤＤ）は、半導体装置１０の回路および寄生回路により、第１電圧Ｖ１（接地電圧ＶＳＳ）の電圧値に近づいていく。

インバータＩＮＶ１は、トランジスタＭＮ５、ＭＰ１を有する。トランジスタＭＮ５は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＰ１は、第２導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＮ５は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがトランジスタＭＰ１のドレインに接続され、ゲートにイネーブル信号ＥＮが入力される。トランジスタＭＰ１は、ソースが第２電圧Ｖ２が供給される第２電源配線に接続され、ドレインがトランジスタＭＮ５のドレインに接続され、ゲートにイネーブル信号ＥＮが入力される。そして、インバータＩＮＶ１は、トランジスタＭＮ５のドレインとトランジスタＭＰ１のドレインとを接続するノードからイネーブル信号ＥＮを反転させた論理レベルを有する第２の制御信号を出力する。図２では、この第２の制御信号が伝達される第２の制御配線の符号にＮＨを用いたが、以下の説明では、第２の制御信号に対してＮＨの符号を付すことがある。

インバータＩＮＶ２は、トランジスタＭＮ６、ＭＰ２を有する。トランジスタＭＮ６は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＰ２は、第２導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＮ６は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがトランジスタＭＰ２のドレインに接続され、ゲートに第２の制御信号が入力される。トランジスタＭＰ２は、ソースが第２電圧Ｖ２が供給される第２電源配線に接続され、ドレインがトランジスタＭＮ６のドレインに接続され、ゲートに第２の制御信号が入力される。そして、インバータＩＮＶ２は、トランジスタＭＮ５のドレインとトランジスタＭＰ２のドレインとを接続するノードから第２の制御信号を反転させた論理レベルを有する第１の制御信号を出力する。図２では、この第１の制御信号が伝達される第１の制御配線の符号にＮＬを用いたが、以下の説明では、第１の制御信号に対してＮＬの符号を付すことがある。

トランジスタＭＮ４は、第１ＭＯＳトランジスタとして機能するものである。トランジスタＭＮ４は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＮ４は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ゲートがスイッチ制御配線Ｎｇａｔｅに接続され、ドレインが外部端子Ｔｏｕｔに接続される。

トランジスタＭＮ２は、第２ＭＯＳトランジスタとして機能するものである。トランジスタＭＮ２は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＮ２は、ソース及びバックゲートが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがスイッチ制御配線Ｎｇａｔｅに接続され、ゲートに第１の制御信号が入力される。つまり、トランジスタＭＮ２のゲートには第１の制御配線ＮＬが接続される。

トランジスタＭＮ１は、第３ＭＯＳトランジスタとして機能するものである。トランジスタＭＮ１は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＮ１は、ソースがスイッチ制御配線Ｎｇａｔｅに接続され、ドレインが第２電圧Ｖ２が供給される第２電源配線に接続され、ゲートに第１の制御信号とは反転した論理レベルを有する第２の制御信号が入力される。つまり、トランジスタＭＮ１のゲートには第２の制御配線ＮＨが接続される。

トランジスタＭＮ３は、第４ＭＯＳトランジスタとして機能するものである。トランジスタＭＮ３は、第１導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＮ３は、ソースがスイッチ制御配線Ｎｇａｔｅに接続され、ドレイン及びバックゲートが第３ＭＯＳトランジスタ（例えば、トランジスタＭＮ１）のバックゲートに接続され、ゲートが第２電圧Ｖ２が供給される第２電源配線に接続される。

続いて、実施の形態１にかかる電源回路１の動作について説明する。実施の形態１にかかる電源回路１は、特に、レギュレータ回路１３の動作停止時の動作に特徴があるため、以下の説明では、レギュレータ回路１３の動作停止時の動作について詳細に説明する。そこで、まず、図３に内部電源生成回路１２を動作させたままレギュレータ回路１３の動作を停止した場合の実施の形態１にかかる電源回路１の動作を示すタイミングチャートを示す。

図３に示すように、内部電源生成回路１２に内部電源電圧ＶＤＤを生成させたまま、レギュレータ回路１３の動作を停止する場合、タイミングｔ１でレギュレータ回路１３が動作停止状態に移行することに応じてイネーブル信号ＥＮをイネーブル状態（例えば、ロウレベル）とする。そして、イネーブル信号ＥＮがイネーブル状態となったことに応じて、第１の制御信号ＮＬがハイレベルからロウレベルとなることにより、トランジスタＭＮ２がオンからオフに切り替わる。また、第２の制御信号ＮＨがロウレベルからハイレベルとなることにより、トランジスタＭＮ１がオフからオンに切り替わる。

このように、トランジスタＭＮ２がオフ状態となり、トランジスタＭＮ１がオン状態になることで、スイッチ制御配線Ｎｇａｔｅは、ロウレベルからハイレベルに切り替わり、トランジスタＭＮ４はオフ状態からオン状態に切り替わる。これにより、タイミングｔ１からコンデンサＣの放電が開始され、出力電圧ＶＯＵＴが第１電圧Ｖ１（例えば、接地電圧）まで低下する。また、トランジスタＭＮ３は、ゲートに内部電源電圧ＶＤＤが与えられているため、オン状態を維持して、スイッチ制御配線Ｎｇａｔｅに生じる電圧レベルとほぼ同一の電圧をトランジスタＭＮ１のバックゲートに与える。

このように、電源回路１では、イネーブル信号ＥＮをイネーブル状態とすることでトランジスタＭＮ４をオン状態にして、コンデンサＣの電荷を引き抜く。そして、電源回路１では、内部電源電圧ＶＤＤの生成を停止した後であっても、トランジスタＭＮ４のオン状態を維持することができる。そこで、図４に、レギュレータ回路１３の動作を停止させると共に、内部電源電圧ＶＤＤの生成を停止させた場合の実施の形態１にかかる電源回路１の動作を示すタイミングチャートを示す。

図４に示すように、スタンバイ制御信号をタイミングｔ２でハイレベルからロウレベル（ディスイネーブル状態からイネーブル状態）に切り替えることで、内部電源生成回路１２が内部電源電圧ＶＤＤの生成を停止する。これにより、内部電源電圧ＶＤＤは、第１電圧Ｖ１まで低下する。また、図４に示すように、スタンバイ制御信号がロウレベルとなることに応じて、レギュレータ回路１３はイネーブル信号ＥＮをイネーブル状態（例えば、ロウレベル）とする。そして、イネーブル信号ＥＮがイネーブル状態となったことに応じて、第１の制御信号ＨＬがハイレベルからロウレベルとなることにより、トランジスタＭＮ２がオンからオフに切り替わる。また、第２の制御信号ＮＨがロウレベルからハイレベルとなることにより、トランジスタＭＮ１がオフからオンに切り替わる。しかし、図４に示す例では、タイミングｔ２において内部電源電圧ＶＤＤの低下が開始されるため、第２の制御信号ＮＨは、一旦電圧が上昇した後に、内部電源電圧ＶＤＤの低下に応じて低下する。

また、図４に示す例では、一旦は、トランジスタＭＮ２がオフ状態となり、トランジスタＭＮ１がオン状態になることで、スイッチ制御配線Ｎｇａｔｅは、ロウレベルからハイレベルに切り替わり、トランジスタＭＮ４はオフ状態からオン状態に切り替わる。これにより、タイミングｔ２からコンデンサＣの放電が開始され、出力電圧ＶＯＵＴの電圧低下が開始される。このとき、スイッチ制御配線Ｎｇａｔｅは、ほぼ第２電源Ｖ２よりＮＭＯＳトランジスタＭＮ１の閾値（Ｖｔ）分だけ低い電圧値にまで充電され、その電圧値が、主にＮＭＯＳトランジスタＭＮ４のゲート容量によって保持される。スイッチ制御配線Ｎｇａｔｅの回路上の電荷の放電パスは、ＮＭＯＳトランジスタＭＮ２のドレイン電流、ＭＮＯＳトランジスタＭＮ１のソースドレイン電流と、ＮＭＯＳトランジスタＭＮ３を通したＮＭＯＳトランジスタＭＮ１のボディダイオードによるパスの大きく３つのパスになる。これ以外に寄生のリークパスによる放電があるが、本実施例の効果を検討する場合は無視できる値である。

また、図４に示す例では、タイミングｔ２から内部電源電圧ＶＤＤの電圧が低下しはじめる。これらの３つのパスのうち、ＮＭＯＳトランジスタＭＮ２は内部電源電圧ＶＤＤの電圧値によらずオフのままであるため、検討から除外してよい。この実施例で、残りの２つの放電パスが、ＶＤＤの電圧低下とともに遮断されることを以下に説明する。まず、ＮＭＯＳトランジスタＭＮ１のゲート電圧は内部電源電圧ＶＤＤとほぼ同じ電圧であるため、ＮＭＯＳトランジスタＭＮ１のドレインとゲートがほぼ同じ電圧のまま低下することになる。このときの各部の電圧の関係は、内部電源電圧ＶＤＤが先に低下し、オンしたＮＭＯＳトランジスタＭＮ１を通してスイッチ制御配線Ｎｇａｔｅの電圧が低下していく。つまり、内部電源電圧ＶＤＤの電圧の方が、スイッチ制御配線Ｎｇａｔｅの電圧より先に低下していく。そして、ＮＭＯＳトランジスタＭＮ１は、内部電源電圧ＶＤＤの電圧が、スイッチ制御配線Ｎｇａｔｅの電圧よりも低くなった時にドレインとソースが入れ替わり、オフになる。つまり、それまでドレインとゲートの電圧値が内部電源電圧ＶＤＤで、ソースのスイッチ制御配線Ｎｇａｔｅの電圧より高い電圧値であったためにオンしていたものが、内部電源電圧ＶＤＤの電圧が低下して、スイッチ制御配線Ｎｇａｔｅの電圧よりも低くなることでＮＭＯＳトランジスタＭＮ１のドレインとソースが入れ替わるため、ゲート電圧もそれまでのドレイン電圧から、新しいソース電圧に変わることになる。そのため、ＮＭＯＳトランジスタＭＮ１のゲート電圧がソース電圧と同じになるため、ＮＭＯＳトランジスタＭＮ１はオフに変わる。これにより、ＮＭＯＳトランジスタＭＮ１を通した、スイッチ制御配線Ｎｇａｔｅの電荷放電パスが遮断される。

さらに、トランジスタＭＮ３は、ゲートに内部電源電圧ＶＤＤが与えられているため、タイミングｔ２より以前からオン状態のままであるが、内部電源電圧ＶＤＤが低下してスイッチ制御配線Ｎｇａｔｅの電圧より低くなった時点でオフ状態になる。この動作の詳細は、図５、図６の説明の後に説明する。これにより、スイッチ制御配線Ｎｇａｔｅ上の電荷の主な放電経路が２つとも遮断されるため、スイッチ制御配線Ｎｇａｔｅの電圧は若干低下した後に一定の電圧を維持する状態となる。そのため、図４に示す例では、内部電源電圧ＶＤＤの生成が停止された後もトランジスタＭＮ４によりコンデンサＣの放電が行われ、出力電圧ＶＯＵＴの電圧を低下させる。なお、トランジスタＭＮ１のバックゲートＮＢＧの電圧は、トランジスタＭＮ１のバックゲートとドレインとの間に形成される寄生ダイオードにより放電されるため、内部電源電圧ＶＤＤの低下と共に低下する。

ここで、実施の形態１にかかる電源回路１の動作をさらに説明するために、スイッチ回路１５からトランジスタＭＮ３を除いたスイッチ回路１００を備える電源回路について説明する。まず、実施の形態１にかかるスイッチ回路１５の比較例となるスイッチ回路１００の回路図を図５に示す。図５に示すように、スイッチ回路１００は、スイッチ回路１５からトランジスタＭＮ３を削除し、トランジスタＭＮ１のバックゲートをスイッチ制御配線Ｎｇａｔｅに接続したものである。

続いて、スイッチ回路１００を含む電源回路の動作を示すタイミングチャートを図６に示す。なお、図６に示したタイミングチャートは、スイッチ回路１００を含む電源回路（以下、比較電源回路と称す）に図４で示した電源回路１の動作を行ったものである。そのため、図６に関する説明では、図４で説明した動作とは異なる動作についてのみ説明する。

図６に示すように、比較電源回路では、トランジスタＭＮ１のバックゲートがスイッチ制御配線Ｎｇａｔｅに接続されるため、トランジスタＭＮ１のバックゲートに関するタイミングチャートがない。また、図６に示す例では、タイミングｔ２において、第１の制御信号ＨＬ及び第２の制御信号ＮＨの論理レベルが切り替わったことに応じて、スイッチ制御配線Ｎｇａｔｅの電圧が上昇する。しかしながら、比較電源回路では、スイッチ制御配線ＮｇａｔｅがトランジスタＭＮ１のバックゲートに接続されているため、スイッチ制御配線Ｎｇａｔｅの電圧が内部電源電圧ＶＤＤの低下に応じて低下する。これは、トランジスタＭＮ１のバックゲートＮＢＧがＰ型半導体で、内部電源電圧ＶＤＤに接続するトランジスタＭＮ１のドレインがＮ型半導体であるため、バックゲートＮＢＧとドレインとの接点にダイオード（ボディダイオード）が形成されているためである。

つまり、ドレイン（カソード）に接続するＶＤＤがバックゲートＮＢＧ（アノード）に接続するスイッチ制御配線Ｎｇａｔｅの電圧より一定値（例えば、ダイオードの順方向電圧ＶＦ）以上低い電圧になると、ボディダイオードが順方向バイアスになってオンするからである。ここで、ダイオードの順方向電圧ＶＦはボディダイオードの順方向電圧降下の値であり、例えばシリコン半導体では約０．７Ｖ程度になる。このとき、スイッチ制御配線Ｎｇａｔｅの電圧は、ＶＤＤ＋ＶＦの値になる。そのため、内部電源電圧ＶＤＤがほぼ０Ｖ（ＶＳＳ電圧）になると、スイッチ制御配線Ｎｇａｔｅの電圧は約０．７Ｖ程度になる。この電圧値は、ＮＭＯＳトランジスタＭＮ４の閾値よりも低い。そのため、比較電源回路では、内部電源電圧ＶＤＤを遮断した後にコンデンサＣの電荷を十分に引き抜くことが出来ずに出力電圧ＶＯＵＴが高い電圧で維持されてしまう状態となる。

これに対して、実施の形態１の放電制御回路１６では、ＮＭＯＳトランジスタＭＮ１のバックゲートＮＢＧとスイッチ制御配線Ｎｇａｔｅとの間にＮＭＯＳトランジスタＭＮ３を接続することによって、このボディダイオードを介したスイッチ制御配線Ｎｇａｔｅの電荷の放電を防ぐことができる。以下詳しく説明する。図４のタイミングｔ２より前では、ＮＭＯＳトランジスタＭＮ３のゲートはこのスイッチ回路１５内の最高電位である内部電源電圧ＶＤＤに接続しているため、ＮＭＯＳトランジスタＭＮ３はオンしている。これにより、ＮＭＯＳトランジスタＭＮ１のバックゲートＮＢＧには、オンしているＮＭＯＳトランジスタＭＮ３を通して、スイッチ制御配線Ｎｇａｔｅの電圧が供給されている。ここで、図４のタイミングｔ２を過ぎると、内部電源電圧ＶＤＤの電圧が低下していく。バックゲートＮＢＧの電圧は、図６と同じ原理でＶＤＤの低下に合わせて低下していく。この間、スイッチ制御配線Ｎｇａｔｅの電圧も、オンしているＮＭＯＳトランジスタＭＮ３を通して同様に低下していく。しかし、このとき、内部電源電圧ＶＤＤの電圧低下が最も早く、しかもＮＭＯＳトランジスタＭＮ１のバックゲートＮＢＧの電圧がＶＤＤ＋ＶＦの値になるため、バックゲートＮＢＧに接続するＮＭＯＳトランジスタＭＮ３のソース電圧よりも、内部電源電圧ＶＤＤに接続するＮＭＯＳトランジスタＭＮ３のゲート電圧の方が低くなり、ＮＭＯＳトランジスタＭＮ３はオフする。そのため、比較電源回路では止まらなかった、スイッチ制御配線Ｎｇａｔｅの、ＮＭＯＳトランジスタＭＮ１のボディダイオードを通した電荷の放電が遮断される。これにより、ＮＭＯＳトランジスタＭＮ４のゲート電圧を与えるスイッチ制御配線Ｎｇａｔｅの電圧の低下を抑制することができるようになる。

上記説明より、実施の形態１にかかる電源回路１では、トランジスタＭＮ１のバックゲートＮＢＧにバックゲート電圧を与えるトランジスタＭＮ３を有し、スイッチ回路に供給する内部電源電圧ＶＤＤの遮断に応じてトランジスタＭＮ３をオフ状態とすることで、スイッチ制御配線Ｎｇａｔｅからの電荷の流出経路を遮断する。これにより、電源回路１では、レギュレータ回路１３の動作を停止させると共に内部電源電圧ＶＤＤの生成を停止する場合においても、内部電源電圧ＶＤＤの生成停止後もトランジスタＭＮ４のオン状態を維持し、確実にコンデンサＣの電荷を削減することができる。

また、特許文献１では、容量に蓄積された電荷を放電させるために、シーケンス制御回路を動作状態で維持する必要があるため、シーケンス制御回路の消費電力が必要であった。しかしながら、実施の形態１にかかる半導体装置１０では、スイッチ回路１５による電荷引き抜きを内部電源電圧ＶＤＤの遮断後も継続できるため、特許文献１のような放電動作維持のための消費電力の無駄をなくすことができる。

また、特許文献３では、電源遮断後に電荷の引き抜き動作を行うダイオードを、電源供給時に非動作とするために、電源遮断前の通常動作時に当該ダイオードに逆バイアスを印加する抵抗に電流を供給し続けなければならない。そのため、特許文献３に記載の技術では、通常動作時の消費電力が増加する問題がある。しかしながら、実施の形態１にかかる半導体装置１０では、抵抗に静電流を流しておく必要がない。特に、この実施の形態１のようにスイッチ回路１５が全て低消費電力なＣＭＯＳトランジスタ構造で形成される場合は、この実施の形態１にかかる半導体装置１０の目的の１つが低消費電力化であることを考えると、抵抗に静電流を流す回路は使用できない。このように、実施の形態１にかかる半導体装置１０では、特許文献３に記載の技術よりも、通常動作時の消費電力を低減することができる。

また、特許文献３では、ダイオードを電荷引き抜きに利用するため、電荷の引き抜き対象のコンデンサに少なくともダイオードの順方向バイアス電圧降下程度の残留電荷が残る問題がある。また、特許文献２では、電荷の引き抜き対象のコンデンサに並列に接続された抵抗と、当該抵抗に直列に接続されたラッチ回路を用いる。また、特許文献２では、このラッチ回路は、サイリスタ構造の回路により構成する。そのため、ラッチ回路は、コンデンサの残留電荷が少なくなって電圧が低下すると動作しなくなり、コンデンサの残留電荷を十分に削減することが出来ない問題がある。しかしながら、実施の形態１にかかる半導体装置１０では、電荷引き抜きにＮＭＯＳトランジスタ（例えば、トランジスタＭＮ４）を用いる。そのため、半導体装置１０では、トランジスタＭＮ４のドレイン電圧がソース電圧（例えば、接地電圧）になるまでコンデンサＣの電荷を引き抜くことができ、他の技術よりも残留電荷を削減することができる。

また、実施の形態１にかかる半導体装置１０では、内部電源生成回路１２により、入力電圧ＶＩＮを降圧した内部電源電圧ＶＤＤを生成し、レギュレータ回路１３及びスイッチ回路１５を当該内部電源電圧ＶＤＤに基づき動作させる。これにより、半導体装置１０では、レギュレータ回路１３（特に、及びレギュレータ制御回路１４）及びスイッチ回路１５を構成するトランジスタに必要とされる耐圧電圧を小さくすることができる。一般的に、耐圧電圧が小さなトランジスタは、耐圧電圧の大きなトランジスタよりも小さな素子サイズを有する。そのため、実施の形態１にかかる半導体装置１０は、内部電源生成回路１２を有していない場合に比べチップサイズを削減することができる。

また、実施の形態１にかかる半導体装置１０では、内部回路を入力電圧ＶＩＮよりも低い電圧値の内部電源電圧ＶＤＤで動作させるため、消費電力を削減することができる。さらに、実施の形態１にかかる半導体装置１０では、スタンバイ状態において、内部電源電圧ＶＤＤの生成を停止することで、単に、回路動作を停止した場合に比べて、リーク電流を削減できる。そのため、半導体装置１０は、内部電源生成回路１２を有していない場合に比べてスタンバイ時の消費電力を削減することができる。

実施の形態２
実施の形態２では、トランジスタＭＮ４の接続先の別の形態について説明する。そこで、図７に実施の形態２にかかる半導体装置２０を備える電源回路２のブロック図を示す。図７に示すように、半導体装置２０では、トランジスタＭＮ４のドレインが帰還信号（例えば、出力電圧ＶＯＵＴ）を入力する入力端子となる外部端子Ｔｆｂに接続される。

このように、外部端子ＴｆｂにトランジスタＭＮ４のドレインを接続することで、コンデンサＣの電荷は、インダクタＬを介することなくトランジスタＭＮ４により引き抜かれる。そのため、実施の形態２にかかる半導体装置２０では、実施の形態１にかかる半導体装置１０よりも早く放電動作を完了することができる。

実施の形態３
実施の形態３では、スイッチ回路１５の別の形態となるスイッチ回路１５ａについて説明する。スイッチ回路１５ａは、例えば、出力電圧ＶＯＵＴが負電圧である場合にコンデンサＣの残留電荷（実施の形態３では電荷量が負になる負の残留電荷）を削減することが出来るものである。なお、スイッチ回路１５ａを備える半導体装置は、図１又は図７に示した半導体装置の内部電源生成回路１２において第２電圧Ｖ２として負電圧を生成し、レギュレータ回路１３を例えばチャージポンプ回路で負電圧を発生する回路に置き換えたものとする。また、スイッチ回路１５ａには、第１電圧Ｖ１を上限電圧とし、第２電圧Ｖ２を下限電圧とするイネーブル信号ＥＮが与えられるものとする。

そこで、図８に実施の形態３にかかるスイッチ回路１５ａの回路図を示す。図８に示すように、スイッチ回路１５ａは、インバータＩＮＶ３、ＩＮＶ４、トランジスタＭＰ１１〜ＭＰ１４を有する。インバータＩＮＶ３、ＩＮＶ４は、イネーブル信号ＥＮに基づき第１の制御信号ＮＬと第２の制御信号ＮＨとを生成する論理回路である。この論理回路は、第２電圧Ｖ２と第１電圧Ｖ１とに基づき動作する。実施の形態３では、第２電圧Ｖ２は、接地電圧よりも低い負電圧であって、第２電源配線に供給される内部電源電圧である。また、第１電圧Ｖ１は、第１電源配線に供給される接地電圧ＶＳＳであって、内部電源電圧供給が停止した状態であってもスイッチ回路１５ａに供給される動作基準電圧である。

インバータＩＮＶ３は、トランジスタＭＮ１１、ＭＰ１５を有する。トランジスタＭＮ１１は、第２導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＰ１５は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＮ１１は、ソースが第２電圧Ｖ２が供給される第２電源配線に接続され、ドレインがトランジスタＭＰ１５のドレインに接続され、ゲートにイネーブル信号ＥＮが入力される。トランジスタＭＰ１５は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがトランジスタＭＮ１１のドレインに接続され、ゲートにイネーブル信号ＥＮが入力される。そして、インバータＩＮＶ３は、トランジスタＭＮ１１のドレインとトランジスタＭＰ１５のドレインとを接続するノードからイネーブル信号ＥＮを反転させた論理レベルを有する第２の制御信号を出力する。図８では、この第２の制御信号が伝達される第２の制御配線の符号にＮＨを用いたが、以下の説明では、第２の制御信号に対してＮＨの符号を付すことがある。

インバータＩＮＶ４は、トランジスタＭＮ１２、ＭＰ１６を有する。トランジスタＭＮ１２は、第２導電型（本実施の形態ではＮ型）のＮＭＯＳトランジスタである。トランジスタＭＰ１６は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＮ１２は、ソースが第２電圧Ｖ２が供給される第２電源配線に接続され、ドレインがトランジスタＭＰ１６のドレインに接続され、ゲートに第２の制御信号が入力される。トランジスタＭＰ１６は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがトランジスタＭＮ１２のドレインに接続され、ゲートに第２の制御信号が入力される。そして、インバータＩＮＶ４は、トランジスタＭＮ１２のドレインとトランジスタＭＰ１６のドレインとを接続するノードから第２の制御信号を反転させた論理レベルを有する第１の制御信号を出力する。図８では、この第１の制御信号が伝達される第１の制御配線の符号にＮＬを用いたが、以下の説明では、第１の制御信号に対してＮＬの符号を付すことがある。

トランジスタＭＰ１４は、第１ＭＯＳトランジスタとして機能するものである。トランジスタＭＰ１４は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＰ１４は、ソースが第１電圧Ｖ１が供給される第１電源配線に接続され、ゲートがスイッチ制御配線Ｎｇａｔｅに接続され、ドレインが外部端子Ｔｏｕｔに接続される。

トランジスタＭＰ１２は、第２ＭＯＳトランジスタとして機能するものである。トランジスタＭＰ１２は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＰ１２は、ソース及びバックゲートが第１電圧Ｖ１が供給される第１電源配線に接続され、ドレインがスイッチ制御配線Ｎｇａｔｅに接続され、ゲートに第１の制御信号が入力される。つまり、トランジスタＭＰ１２のゲートには第１の制御配線ＮＬが接続される。

トランジスタＭＰ１１は、第３ＭＯＳトランジスタとして機能するものである。トランジスタＭＰ１１は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＰ１１は、ソースがスイッチ制御配線Ｎｇａｔｅに接続され、ドレインが第２電圧Ｖ２が供給される第２電源配線に接続され、ゲートに第１の制御信号とは反転した論理レベルを有する第２の制御信号が入力される。つまり、トランジスタＭＰ１１のゲートには第２の制御配線ＮＨが接続される。

トランジスタＭＰ１３は、第４ＭＯＳトランジスタとして機能するものである。トランジスタＭＰ１３は、第１導電型（本実施の形態ではＰ型）のＰＭＯＳトランジスタである。トランジスタＭＰ１３は、ソースがスイッチ制御配線Ｎｇａｔｅに接続され、ドレイン及びバックゲートが第３ＭＯＳトランジスタ（例えば、トランジスタＭＰ１１）のバックゲートに接続され、ゲートが第２電圧Ｖ２が供給される第２電源配線に接続される。

つまり、スイッチ回路１５ａは、スイッチ回路１５のＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えたものである。このスイッチ回路１５ａは、イネーブル信号ＥＮがイネーブル状態（例えば、ハイレベル）となったことに応じてトランジスタＭＰ１２をオフ状態かつトランジスタＭＰ１１をオン状態としてトランジスタＭＰ１４をオン状態とすることで、コンデンサＣの放電（負の残留電荷の減少）を行う。

また、スイッチ回路１５ａは、イネーブル信号ＥＮをイネーブル状態とし、かつ、内部電源電圧の供給を停止させた場合、スイッチ回路１５と同様の原理で、トランジスタＭＰ１３を遮断状態として、スイッチ制御配線Ｎｇａｔｅの電荷がトランジスタＭＰ１１の寄生ダイオードを介して第２の電源配線に流出することを防止して、トランジスタＭＰ１４をオン状態で維持する。

つまり、実施の形態３にかかるスイッチ回路１５ａは、出力電圧ＶＯＵＴが負電圧である場合に対応するものであって、実施の形態１にかかるスイッチ回路１５と同様に、コンデンサＣの残留電荷を確実に減少させ、かつ、消費電力を抑制することができる。

実施の形態４
実施の形態４では、複数の電源回路を利用した電源システム３について説明する。そこで、実施の形態４にかかる電源システムのブロック図を図９に示す。図９に示すように、実施の形態４にかかる電源システム３は、実施の形態１にかかる半導体装置１０に加えて、半導体装置３００、３０１、電源供給対象回路４０、４１を有する。なお、図９では、半導体装置１０、３００、３０１の出力端子ＶＯＵＴ０に接続するインダクタＬ及びコンデンサＣについては図示を省略している。

なお、実施の形態４では、半導体装置１０の入力電圧ＶＩＮは、５Ｖ〜１２Ｖ程度の電圧値を有し、出力電圧ＶＯＵＴ０は、５Ｖ程度に設定されるものとする。また、実施の形態４では、実施の形態１で説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。

主電源回路１０は、実施の形態１にかかる半導体装置１０と基本的に同じ回路である。違いは、レギュレータ回路１３から、ハイレベルが出力電圧ＶＯＵＴ０と同一で、ロウレベルが動作基準電圧Ｖ１と同一であるスタンバイ移行指示信号Ｓｃｎｔ１を出力する部分である。半導体装置３００は、レギュレータ回路３３０及びスイッチ回路３５０を有する。レギュレータ回路３３０は、半導体装置１０が出力する出力電圧ＶＯＵＴ０を入力電圧として、出力電圧ＶＯＵＴ１を生成する。この出力電圧ＶＯＵＴ１は、１Ｖ程度に設定されるものとする。また、レギュレータ回路３３０は、入力電圧が予め設定した動作可能電圧を下回ったことを検出してイネーブル信号ＥＮをイネーブル状態とする入力電圧検出回路（不図示）を有する。また、レギュレータ回路３３０は、入力電圧を動作電源電圧とするものである。つまり、レギュレータ回路３３０は、実施の形態１にかかるレギュレータ回路１３に入力電圧検出回路を追加して、入力電圧に基づき動作させたものである。また、レギュレータ回路３３０は、主電源回路１０から、スタンバイ移行指示信号Ｓｃｎｔ１を入力し、スイッチ回路３５０に放電イネーブル信号ＥＮを出力する。スイッチ回路３５０は、実施の形態１にかかるスイッチ回路１５と同じ回路であるが、入力電圧を動作電源電圧とするものである。つまり、スイッチ回路３５０は、第２電源配線には第２電圧Ｖ２として外部から入力される入力電圧が供給される。

半導体装置３０１は、レギュレータ回路３３１及びスイッチ回路３５１を有する。レギュレータ回路３３１は、半導体装置１０が出力する出力電圧ＶＯＵＴ０を入力電圧として、出力電圧ＶＯＵＴ２を生成する。この出力電圧ＶＯＵＴ２は、３Ｖ程度に設定される。また、レギュレータ回路３３１は、入力電圧が予め設定した動作可能電圧を下回ったことを検出してイネーブル信号ＥＮをイネーブル状態とする入力電圧検出回路（不図示）を有する。また、レギュレータ回路３３１は、入力電圧を動作電源電圧とするものである。つまり、レギュレータ回路３３１は、実施の形態１にかかるレギュレータ回路１３に入力電圧検出回路を追加して、入力電圧に基づき動作させたものである。また、レギュレータ回路３３１は、主電源回路１０から、スタンバイ移行指示信号Ｓｃｎｔ１を入力し、スイッチ回路３５１に放電イネーブル信号ＥＮを出力する。スイッチ回路３５１は、実施の形態１にかかるスイッチ回路１５と同じ回路であるが、入力電圧を動作電源電圧とするものである。つまり、スイッチ回路３５１は、第２電源配線には第２電圧Ｖ２として外部から入力される入力電圧が供給される。

電源供給対象回路４０は、出力電圧ＶＯＵＴ１を動作電圧として動作する回路であって、例えば、マイクロコンピュータ等の機能回路である。電源供給対象回路４１は、出力電圧ＶＯＵＴ２を動作電圧として動作する回路であって、例えば、マイクロコンピュータ等の機能回路である。

続いて、実施の形態４にかかる電源システム３の動作について説明する。実施の形態４にかかる電源システム３では、半導体装置１０が入力電圧ＶＩＮを降圧して出力電圧ＶＯＵＴ０を生成する。そして、電源システム３は、当該出力電圧ＶＯＵＴ０を入力電圧として半導体装置３００、３０１により出力電圧ＶＯＵＴ１、ＶＯＵＴ２を生成し、当該出力電圧ＶＯＵＴ１、ＶＯＵＴ２により電源供給対象回路４０、４１を動作させる。

このとき、電源システム３では、半導体装置１０、３００、３０１がそれぞれ実施の形態１にかかるスイッチ回路１５と同じ構成のスイッチ回路を有するため、スタンバイ制御信号Ｓｉｎによりスタンバイ状態への移行が指示された場合に、出力電圧ＶＯＵＴ０〜ＶＯＵＴ２を確実に低下させる。また、電源システム３では、スイッチ回路によりコンデンサＣからの放電動作に電力を消費する必要がないため半導体装置の消費電力を削減することができる。

上記説明より、電源システム３では、半導体装置１０により生成された出力電圧ＶＯＵＴに基づき動作する半導体装置３００、３０１については、入力電圧の電圧値が低いため、内部電源生成回路を用いることなく耐圧電圧の小さなトランジスタにより回路を構成することができる。つまり、半導体装置１０が、半導体装置３００、３０１に共通のコントロール部および内部電源生成回路の働きを担っていることになる。そのため、電源システム３では、半導体装置３００、３０１について内部電源制生成回路及びコントロール回路を設ける必要がないため、回路素子数を削減することができる。つまり、電源システム３では、半導体装置１０に制御される半導体装置３００、３０１のチップサイズを小さくすることができる。なお、実施の形態４の半導体装置３００、３０１においても、実施の形態２と同様にトランジスタＭＮ４のドレインの接続先を外部端子Ｔｆｂとすることが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ 電源回路
１０、２０、３００、３０１ 半導体装置
２０ 半導体装置
１１ コントロール部
１２ 内部電源生成回路
１３、３３０、３０１ レギュレータ回路
１４ レギュレータ制御回路
１５、３５０、３５１ スイッチ回路
１６ 放電制御回路
４０、４１ 電源供給対象回路
Ｃ コンデンサ
Ｌ インダクタ
Ｔｉｎ 外部端子
Ｔｏｕｔ 外部端子
Ｔｆｂ 外部端子
Ｔｓｉｎ 外部端子
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＩＮＶ１ インバータ
ＩＮＶ２ インバータ
ＮＬ 第１の制御配線
ＮＨ 第２の制御配線
ＮＢＧ バックゲート制御配線
Ｎｇａｔｅ スイッチ制御配線

Claims (20)

1. ソースが第１電源配線に接続され、ゲートがスイッチ制御配線に接続され、ドレインが外部端子に接続される第１導電型の第１ＭＯＳトランジスタと、
   ソース及びバックゲートが前記第１電源配線に接続され、ドレインが前記スイッチ制御配線に接続され、ゲートに第１の制御信号が入力される前記第１導電型の第２ＭＯＳトランジスタと、
   ソースが前記スイッチ制御配線に接続され、ドレインが第２電源配線に接続され、ゲートに前記第１の制御信号とは反転した論理レベルを有する第２の制御信号が入力される前記第１導電型の第３ＭＯＳトランジスタと、
   ソースが前記スイッチ制御配線に接続され、ドレイン及びバックゲートが前記第３ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２電源配線に接続される前記第１導電型の第４ＭＯＳトランジスタと、
   を有する半導体装置。
2. 前記第１の制御信号及び前記第２の制御信号を出力し、前記第１電源配線に供給される第１電圧と前記第２電源配線に供給される第２電圧とに基づき動作する論理回路を有する請求項１に記載の半導体装置。
3. 外部から入力される入力電圧に基づき前記第２電圧を生成する内部電源生成回路を有する請求項２に記載の半導体装置。
4. 前記入力電圧に基づき前記外部端子に接続されるコンデンサに電荷を充電して予め設定した電圧値を有する出力電圧を生成するレギュレータ回路を有する請求項３に記載の半導体装置。
5. 外部から入力されるスタンバイ制御信号に応じて前記内部電源生成回路による前記第２電圧の生成と、前記レギュレータ回路の動作と、を停止させるスタンバイ制御回路を有する請求項４に記載の半導体装置。
6. 前記外部端子は、前記レギュレータ回路の出力端子であって、
   前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項４に記載の半導体装置。
7. 前記外部端子は、前記レギュレータ回路に前記出力電圧を帰還させる入力端子であって、
   前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項４に記載の半導体装置。
8. 前記第２電源配線には前記第２電圧として外部から入力される入力電圧が供給される請求項２に記載の半導体装置。
9. 前記入力電圧に基づき前記外部端子に接続されるコンデンサに電荷を充電して予め設定した電圧値を有する出力電圧を生成するレギュレータ回路を有する請求項８に記載の半導体装置。
10. 前記外部端子は、前記レギュレータ回路の出力端子であって、
    前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項９に記載の半導体装置。
11. 前記外部端子は、前記レギュレータ回路に前記出力電圧を帰還させる入力端子であって、
    前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項９に記載の半導体装置。
12. 前記第１導電型は、Ｎ型である請求項１に記載の半導体装置。
13. 前記第１導電型は、Ｐ型である請求項１に記載の半導体装置。
14. 入力電圧に基づき外部端子に接続されるコンデンサに電荷を充電して予め設定した電圧値を有する出力電圧を生成するレギュレータ回路と、
    前記レギュレータ回路が動作を停止したことに応じて前記コンデンサの電荷を放電するスイッチ回路と、を有し、
    前記スイッチ回路は、
    ソースが第１電源配線に接続され、ゲートがスイッチ制御配線に接続され、ドレインが外部端子に接続される第１導電型の第１ＭＯＳトランジスタと、
    ソース及びバックゲートが前記第１電源配線に接続され、ドレインが前記スイッチ制御配線に接続され、ゲートに前記レギュレータ回路が動作を停止したことに応じて第１の論理レベルとなる第１の制御信号が入力される前記第１導電型の第２ＭＯＳトランジスタと、
    ソースが前記スイッチ制御配線に接続され、ドレインが第２電源配線に接続され、ゲートに前記第１の制御信号とは反転した論理レベルを有する第２の制御信号が入力される前記第１導電型の第３ＭＯＳトランジスタと、
    ソースが前記スイッチ制御配線に接続され、ドレイン及びバックゲートが前記第３ＭＯＳトランジスタのバックゲートに接続され、ゲートが前記第２電源配線に接続される前記第１導電型の第４ＭＯＳトランジスタと、
    を有する半導体装置。
15. 前記スイッチ回路は、前記第１の制御信号及び前記第２の制御信号を出力し、前記第１電源配線に供給される第１電圧と前記第２電源配線に供給される第２電圧とに基づき動作する論理回路を有する請求項１４に記載の半導体装置。
16. 前記入力電圧に基づき前記第２電圧を生成し、前記レギュレータ回路及び前記論理回路に前記第２電圧を供給する内部電源生成回路を有する請求項１５に記載の半導体装置。
17. 外部から入力されるスタンバイ制御信号に応じて前記内部電源生成回路による第２電圧の生成と、前記レギュレータ回路の動作と、を停止させるスタンバイ制御回路を有する請求項１６に記載の半導体装置。
18. 前記第２電源配線には前記第２電圧として外部から入力される入力電圧が供給され、前記レギュレータ回路及び前記論理回路は前記入力電圧に基づき動作する請求項１５に記載の半導体装置。
19. 前記外部端子は、前記レギュレータ回路の出力端子であって、
    前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項１４に記載の半導体装置。
20. 前記外部端子は、前記レギュレータ回路に前記出力電圧を帰還させる入力端子であって、
    前記出力電圧は、前記コンデンサと前記外部端子との間に接続されるインダクタと、前記コンデンサとを接続するノードに生成される請求項１４に記載の半導体装置。

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