JP2014087700A - 集積化電子機器を有する超音波プローブ - Google Patents

Abstract

【課題】パーソナルコンピユータと共に使用するために開発された携帯型超音波医療画像形成システムにおいて小型、軽量で操作性の更に進んだ改良を提供する。
【解決手段】手持ち超音波プローブシステムは、変換器配列１０が配置されたプローブハウジング４１０にケーブルにより接続されたインターフエースハウジング４０４を有し、該インターフエースハウジング４０４は内部に制御回路、ビーム形成回路そして変換器ドライブ回路のような集積化電子機器を有し、工業規格高速直列バスを使用してホストコンピユータと通信する。
【選択図】図３Ｄ

Description

関係出願

本出願は１９９９年１１月２６日出願の米国出願第０９／４４９，７８０号の一部継続
出願であり、１９９９年６月２２日出願の米国仮出願第６０／１４０，４３０号の特典を
請求するものであり、上記両出願の全内容はそれらの全体に於いて引用によりここに組み
入れられる。

従来の超音波画像形成システムは典型的に大型のラック設置のコンソール型処理及びデ
イスプレーユニットへケーブルにより接続された手持ち式プローブを含んでいる。該プロ
ーブは検査される領域内へ超音波エネルギーを送信し該領域から戻る反射超音波エネルギ
ーを受信する超音波変換器の配列（array of ultrasonic transducers）を有するのが典
型的である。該変換器は該受信超音波エネルギーを低レベル電気信号に変換し該信号は該
ケーブル上を該処理ユニットへ転送される。該処理ユニットは関心のある領域（region o
f interest）の画像を発生するよう該変換器からの該信号を組み合わせるために適当なビ
ーム形成技術（beamforming techniques）を適用する。

典型的な従来の超音波システムは変換器配列を有し各変換器は該コンソール処理ユニッ
ト内に配置されたそれ自身の処理回路に付随されている。該処理回路は典型的にドライバ
ー回路を有し、該回路は、送信モードで、該超音波信号の送信を始動するために、精密に
調時された（timed）ドライブパルスを該変換器へ送信する。これらの送信タイミングパ
ルスは該コンソール処理ユニットから該ケーブルに沿って該走査ヘッド（scan head）へ
進められる。受信モードでは、精確な画像が次に発生出来るよう該信号を動的に焦点合わ
せするために該処理回路のビーム形成回路は該変換器からの各低レベル電気信号に適当な
遅延を導入する。

該回路の全てが該プローブから遠隔に位置するので、可成り嵩張ったケーブルが該プロ
ーブを該コンソール処理ユニットまでつないでいる。それらのケーブルは該プローブヘッ
ド上へ可成りのトルクをかける（administer）。１２８の変換器をドライブするには、少
なくとも１２８本の送／受信ライン（各変換器当たり１本）を要するのが典型的である。
結果として、該超音波操作者は該プローブヘッドを位置付け、操作するためにそのケーブ
ルと闘わねばならない。

本発明ぼ好ましい実施例に依ると、パーソナルコンピユータと共に使用するために開発
された携帯型超音波医療画像形成システムで更に進んだ改良が提供される。１実施例では
、制御回路とビーム形成回路とが手持ち式プローブ内に局所化（localized）される。こ
の様な集積化パッケージは、該プローブに可成りの重量追加をすることなく、該プローブ
のケーブル要求を簡単化する。

本発明の実施例は手持ち式ハウジング内の概ね長方形の空洞内に設置された複数の回路
基板又は回路パネルを有するプローブを備える。該回路パネルは各々１つ以上の集積回路
を有し、相互に平行な平面内に設置される。これらの集積回路は標準的シーモス（CMOS）
工程を使用して作られ得るが、それは５Ｖから２００Ｖの間の電圧レベルをサポートする
。

本発明の特定の実施例は２又は３枚の回路基板又はパネルを使用するが、中央パネルは
中央システム制御器（center system controller）と外部プロセサー（external process
or）への通信リンク（communication link）とを有する。該中央パネルは、各々がメモリ
ーとビーム形成回路とを有する１対の周囲パネル（surrounding panels）の間に設置され
得る。該システムは種々のプローブ要素（probe elements）の使用を受け入れ、種々のプ
ローブ用の種々のレベルに調整される可変電源を使用出来る。又、種々のプローブ用に種
々の周波数が選択出来るように可変クロック発生器（variable clock generator）を使用
することが望ましい。

本発明のもう１つの実施例は第１ケーブルによりインターフエースハウジング（interf
ace housing）へ接続される小さなプローブを提供する。該インターフエースハウジング
はビーム形成器デバイス（beamformer device）と付随回路とを有し得て、そしてユーザ
ーが他方の手で該プローブを操作しながら一方の手の中に保持出来る小型軽量のユニット
である。該プローブはケーブルにより該インターフエースハウジングへ互換性を有して接
続され得る幾つかの従来のどんなプローブとすることも出来る。代わりに、該インターフ
エースハウジングはストラップでユーザーの身体に、例えばベルトで前腕又は腰に、或い
はユーザーのポケット内に、着用され得る。この様なインターフエースを使用する好まし
い実施例はここでより詳細に説明する様に２又は３枚の回路基板を有し得る。該インター
フエースハウジングは標準のフアイヤワイヤ（firewire）又は直列バス接続によりパーソ
ナルコンピユータに接続される。

もう１つの実施例では、該ビーム形成器を組み込むプローブ又は該インターフエースハ
ウジングを有する該プローブがウエアラブル（wearable）パーソナルコンピユータに接続
され得る。この実施例では、スキャンコンバージョン（scan conversion）、後信号処理
（post signal processing）又はカラードップラー処理（color doppler processing）を
行うコンピユータが、前腕に、腰に 又はポケット内に、の様に、ユーザーにより着用さ
れるハウジング内に配置される。電源基板は該プローブ内、該インターフエースハウジン
グ内、又はもう１つの外部ポッド内に挿入され得て、ＤＣ−ＤＣ変換器を含み得る。該デ
イスプレーシステムは又ヘッドマウトデイスプレー（head mounted display）に含み得る
。手持ち式制御器は有線又は無線結合で該コンピユータ又はインターフエースに結合出来
る。

本発明の好ましい実施例は或る安全上の特徴を使用出来るがそれは、電源電圧レベルを
チェックしたり、該ビーム形成器の全てのチャンネルをテストして利得レベルの設定を助
けたり、秒当たりパルスをカウントしたり、そして患者の照射し過ぎを防止するために該
システムを自動的に閉止したりする回路を含んでいる。

本発明のもう１つの好ましい実施例はユーザーが患者の研究中に特定の課題を行うため
使用出来る専用制御部（dedicated controls）を使用することである。これらの制御部は
使用に当たり容易にアクセス可能で、直観的である。これらの制御部は、マーカー又はカ
リパーとスクリーン上で２つのマーカー又はカリパーを固定する”設定（set）”機能と
、トラックボール、タッチパッド又は該マーカーを制御するための他の手動操作要素、を
使用して２次元で距離を測るために該デイスプレー上の画像の固定又は固定解消（unfree
zing）や、画像の電子的メモリー内への記録を提供し、身体内の音響減衰を修正する、８
摺動ポット（8 slide pots）の様な時間利得補償制御部（time gain compensation contr
ol）と、ズームの特徴をもたらし焦点帯域を選択するためのスケール又は深さ制御部と、
を提供する。

該システムは多数のプローブシステムと画像形成方法で使用出来る。これらはカラード
ップラー（color Doppler）、パワードップラー（power Doppler）の発生とスペクトル密
度研究（spectral density study）とを含む。この様な研究は、超音波信号への応答を高
めるため研究中身体に導入される造影剤（contrast agent）の使用により助けられる。又
この様な薬品は、該プローブ変換器配列により発生される特定の音響信号により賦活され
た時該身体内に音響的に開放される薬剤（medication）を含むことも出来る。

上記及び他の本発明の目的、特徴、そして利点は、付属する図面で図解される、集積化
電子機器を有する超音波プローブの下記のより特定的説明から明らかになるが、該図面で
は種々の図を通して同じ部品を同様な参照文字で参照している。該図面は必ずしも尺度合
わせされておらず、代わりに本発明の原理を図解することに力点が置かれている。

詳細な説明

図１は集積化プローブシステムの略図的ブロック線図である。目標対象（target objec
t）１，フロントエンドプローブ（front-end probe）３，そしてホストコンピユータ５が
図解されている。該フロントエンドプローブ３は変換器配列１０と制御回路とを１つの手
持ち式ハウジング（hand-held housing）内に集積化する。該制御回路は、送／受信モジ
ュール１２，プリアンプ／テージーシーモジュール（pre-amp/TGC module）１４，チャー
ジドメインプロセサー（シーデーピー）ビーム形成モジュール｛charge domain processo
r（CDP）beamforming module｝１６そしてシステム制御器１８を有する。メモリー１５は
プログラム命令とデータとを記憶する。該シーデーピービーム形成器集積回路（CDP beam
former integrated circuit）１６は各チャンネル内で使用される遅延係数（delay coeff
icients）を計算するため使用出来る計算容量を有する。該プローブ３は通信リンク４０
上で該ホストコンピユータ５とインターフエースするが、該リンクはフアイヤワイヤ（Fi
re Wire）｛アイイーイーイーピー１３９４標準直列インターフエース（IEEE P1394 Stan
dard Serial Interface）｝の様な標準的高速通信プロトコル又は高速（例えば、２００
メガビット／秒又はそれより速い）の汎用直列バス（Universal Serial Bus）｛ユーエス
ビー２．０（USB 2.0）｝プロトコルに準拠（follow）出来る。パーソナルコンピユータ
への該標準的通信リンクは少なくとも１００メガビット／秒以上に速く、好ましくは２０
０メガビット／秒、４００メガビット／秒以上に速く動作するのがよい。代わりに、該リ
ンク４０は赤外線（infrared）｛アイアール（IR）｝リンクの様な無線結合とすることも
出来る。該プローブ３はかくして通信チップセット（communication chipset）２０を有
する。

該ホストコンピユータ５はバックエンドカード（back-end card）６を備えることが出
来るが、該カードは通信チップセット６２，バッフアー（buffer）６４，そしてドップラ
ープロセサー（Doppler processor）６６を有する。該バックエンドカード６は出力デバ
イス９に出力を提供するためにマイクロプロセサー７により制御される。

携帯式超音波システム内の該部品は正しい動作のためにデータの連続源を要する。例え
ば、該ビーム形成器１６は操縦データ（steering data）を要し、該送信回路１２は次の
パルスを何処に焦点合わせし何時点火（fire）するかをそれに命ずるデータを要し、そし
て該テージーシー１４は与えられた時刻にどんな利得レベルが適当かを知る必要がある。
加えて、該ビーム形成データが如何に該ホストへ送り返されるかを制御するために該走査
動作（scanning operation）に同期した更に進んだ情報が要求されるかも知れない。例え
ば、DATAVALID信号は該ホスト５が実際に処理せねばならぬデータ量を減らすために助け
となり得る。データと共に、該超音波システムの種々の部分は、該システムが調和して作
動するために共通の同期に依存する。例えば、該送信器は、該ビーム形成器が何時特定の
位置を見ているかに関する精確な時刻で点火されねばならない。

該超音波プローブの技術的目標（Engineering goal）は小さなサイズ、熱的管理、低電
力消費、そして効率的高分解能画像形成のみならず校正及び実験をも可能にする能力と柔
軟性を含む。小さなサイズと低電力動作は高密度のストレッジ（storage）を意味する。
該能力と柔軟性は不規則な点火シーケンス、同時再プログラミング（concurrent reprogr
amming）を使用しそしてシームレス（seamless）の適合型ビーム形成モード用に使用する
のみならずデバッグと完全なセットの画像形成を行うための柔軟性を充たす能力を必要と
する。人間工学的で、経済的な携帯型設計は又該走査ヘッド３とピーシーホスト５の間の
費用効果的で、邪魔にならない接続を要する。該プローブシステムの一般的説明は、１９
９５年６月２９日に共に出願され、今は米国特許第５、５９０、６５８号及び第５、８３
９、４４２号となっている、米国直列番号第０８／４９６、８０４号及び第０８／４９６
、８０５号の１部継続出願である、１９９６年２月１２出願の米国直列番号第０８／５５
９、８１６号の１部継続出願である、今は１９９９年１０月１２日発行の米国特許第５、
９６４、７０９号となっている、１９９６年６月２８日出願の国際出願第ＰＣＴ／ＵＳ９
６／１１１６６号で見出され、更に進んだ実施例は、１９９８年２月３日出願の国際出願
第ＰＣＴ／ＵＳ９８／０２２９１号に対応する１９９９年７月３０日出願の米国出願第０
９／３６４，６９９号及び１９９７年１２月２３日出願の国際出願第ＰＣＴ／ＵＳ９７／
２４２９１号に対応する１９９９年１１月２３日出願の米国出願第０９／４４７、１４４
号で説明されており、上記特許及び出願はそれら全体で引用によりここに組み入れられる
。

関心のある追加的要因は設計及び製造の容易さ、速度そして低コストを含む。これらの
要因はフイールドプログラマブルアレー（Field Programmable Gate Array）｛エフピー
ジーエイ（FPGA）｝アーキテクチャの使用を動機付けする。追加的に、それらは応用を多
岐化する容易に拡張され得る設計の使用を含む。しかしながら、エフピージーエイエスは
動作速度、論理及び記憶密度の意味で厳しく限定される。これは可成りの副産物を有する
。

図２Ａ−２Ｃは集積化プローブ電子機器の特定の実施例を図解する。図２Ａは変換器配
列ハウジング３２，上部回路基板１００Ａ、下部回路基板１００Ｂ、そして中央回路基板
２００を示す斜視図である。又中央回路基板２００と下部回路基板１００Ｂの間のデータ
及び信号ラインを担う下部モレックス（Molex）コネクター１５０Ｂが示されている。該
変換器配列ハウジング３２は、ひずみ緩和を伴いながら、それぞれ上部基板１００Ａと下
部基板１００Ｂとに接続される１対の柔軟なケーブルコネクター１２０Ａ、１２０Ｂ（図
２Ｃ参照）を有する商業的に入手可能なユニットである。図２Ｂは該プローブの背部端面
図であり、それは又上部モレックスコネクター１５０Ａを示す。図２Ｃは該プローブの側
面図である。８ｍｍの高さののモレックスコネクター１５０Ａ、１５０Ｂを使用すると、
全体のスタック（stack）は約３０ｍｍ以下の厚さを有し、この特定の実施例は約２１ｍ
ｍである。

小さなサイズは現代の製作及びパッケージング技術の使用で達成される。例えば、現代
の半導体製造技術を利用することにより、多数の回路機能が１つのチップ上に集積化され
る。更に、該チップはチップオンボード技術（chip-on-board technology）の様な、空間
節約性パッケージングを使用して搭載され得る。技術が改良されると、該電子部品のサイ
ズは更に減じられると期待される。

パーソナルコンピユータへの無線のアイイーイーイー１３９４（IEEE1394）結合の様に
より多くの機能が該手持ち式プローブ内に含まれ得る。例えば、もっと利用性があり、ユ
ーザーに親しい器具を提供するためにデイスプレーが該手持ち式プローブ上に直接搭載さ
れ得る。

図３Ａは集積化プローブシステムの特定の実施例の略図的ブロック線図である。ホスト
コンピユータ５はマイクロプロセサーシーピーユー（microprocessor CPU）５２と通信チ
ップセット５４とを有する商業的に入手可能なパーソナルコンピユータとすることが出来
る。通信ケーブル４０は通信ポート５６を通して該通信チップセット５４に接続される。

該フロントエンドプローブ３’は、オフザシェルフ（off-the-shelf）商業製品とする
ことが出来る変換器ヘッド３２と人間工学的手持ち式ハウジング３０とを有する。該変換
器ヘッド３２は該変換器配列１０を収容する。該ハウジング３０はビーム形成及び制御回
路を収容する熱的及び電気的に絶縁され、モールドされたプラスチックハンドルを提供す
る。

図示される様に、該ビーム形成回路は１対のアナログ回路基板１００Ａ、１００Ｂ内に
具体化され得る。各アナログ回路基板１００Ａ、１００Ｂはそれぞれ送／受信チップ１１
２Ａ、１１２Ｂ、プリアンプ／テージーシーチップ（preamp/TGC chip）１１４Ａ、１１
４Ｂ、ビーム形成器チップ１１６Ａ、１１６Ｂ、を有するが、それらの全ては演算バス（
operational bus）１５９Ａ、１５９Ｂを経由して１対のメモリーチップ１１５Ａ−１、
１１５Ｂ−１、１１５Ａ−２、１１５Ｂ−２に相互接続されている。本発明の特定の実施
例では、該メモリーチップはビデオランダムアクセスメモリー（Video Random Access Me
mory）｛ブイラム（VRAM）｝チップであり、該演算バスは３２ビット幅（32 bits wide）
である。更に、プリアンプ／テージーシーチップ１１４とビーム形成器チップ１１６は３
２チャンネル上で同時に動作（operate）する。送／受信チップ１１２は６４チャンネル
ドライバーと６４から３２へのデマルチプレキサー（64-to-32 demultiplexer）を有する
。

図４Ａは特定の１次元の時間ドメインビーム形成器のブロック線図である。該ビーム形
成器６００は３２チャンネルのプログラム可能でアポダイズされた（apodized）遅延ライ
ンを備えている。加えて、該ビーム形成器６００はオンチップの出力バンドパス濾過機能
とＡ−Ｄ変換機能を含み得る。

図４Ａに図解される様に、該ビーム形成器６００は複数の１チャンネルビーム形成プロ
セサー６２０_I、６２０_Jを有する。画像形成信号は実線で表され、デジタルデータは破線
で表され、そしてクロック及び制御信号は点とダッシュとの交互の線で表される。タイミ
ング制御器６１０とメモリー６１５は１チャンネルビーム形成プロセサー６２０とインタ
ーフエースする。各１チャンネルビーム形成プロセサーはクロック回路６２３、メモリー
及び制御回路６２５、サンプリング回路６２１を有するプログラム可能な遅延ユニット６
２１、そして掛け算器回路（multiplier circuit）６２７を有する。

各プログラム可能な遅延ユニット６２１はそれぞれの変換器要素から画像形成信号エコ
ーＥを受信する。該１チャンネルビーム形成プロセサー６２０からの出力は合計器（summ
er）６３０に追加される。エフアイアールフイルター（FIR filter）６４０は該最終画像
形成信号を処理するが、該信号は該Ａ−Ｄ変換器６５０によりデジタル化される。本発明
の特定の実施例では、該エフアイアールフイルター６４０と該Ａ−Ｄ変換器６５０は該ビ
ーム形成器プロセサー６２０と共にチップ上に作られる。

エフピージーエイ採用の選択のみならず変型の容易さへの拡張性がメモリーモジュール
へのブイラム（VRAM）の使用を指し示している。ブイラムは付加高速直列アクセスポート
を有する標準的ダイナミックラムである。デーラム（DRAM）は２つの基本動作、例えば、
メモリー位置の読み出し、書き込み、を有するが、ブイラムは第３の動作、ブロックの直
列リードアウトレジスター（serial readout register）への転送を追加する。これはデ
ータのブロック（典型的には１２８又は２５６ワード）を該直列リードアウトレジスター
へ転送するが、該レジスターは更にデーラムコアとタイアップすることなく一定レートで
クロックアウト（clocked out）され得る。かくしてリフレッシ（refresh）、ランダムア
クセスデータ読みだし／書き込み、そしてシーケンシャルリードアウトは同時に（concur
rently）動作出来る。

プローブ３’では、デュアルポート化された動作が有利であり、ホスト５により行われ
るデータローデイングはメモリーモジュールへ送られたデータからデカップルされ得る。
追加的バンド幅を得るために追加ブイラムが付加されることを可能にするモジュラーアー
キテクチャは、精確なデータレート要求が変化するかも知れない時は特に有用である。広
いメモリーを使用するので、該データは該システム内の種々の行き先モジュールへ行く前
にバッフアーされる必要がない。特定の実施例は１６ビットブイラムによる５つの２５６
キロワードを使用するが、それは全部で８０の出力ラインを生ずる。もしより少ない出力
ラインを要するなら、より少ないブイラムが使用出来る。もしより多くの出力ラインを要
するなら該制御器に非常に小型の修正だけは行われねばならない。

不利な面はブイラムが他の種類のデーラムよりより低密度であることである。現在５１
２キロバイトのブイラムチップのみが入手可能である。同期型デーラム（synchronous DR
AM）｛エスデーラム（SDRAM）｝は２メガバイト／チップであるが、該ラムは該メモリー
から該種々の行き先モジュールまで全てのデータのバッフアリングを期待しておりそれは
それが連続的でないからである。エスデーラムの使用は該モジュールが連続データの代わ
りにデータバースト（data burst）を受け入れることを意味する。加えて、ホストデータ
のより多くのバッフアリングが行われるか又はそれでなければ同時のリードアウトとロー
デイングは不可能かも知れない。該制御器での多数のデータレートの特徴を使うことはブ
イラムを第１実施例化する記憶要求を減少出来る。しかしながら、更に好ましい実施例は
、該システムの速度と容量の更に進んだ改善を提供するためにエスデーラムを使用する。

図３Ａに示す様に、該制御回路はデジタル回路基板２００内に具体化される。該デジタ
ル回路基板２００はフアイヤワイヤチップセット（Fire Wire chipset）２２０、該走査
ヘッドを制御するシステム制御チップ２１８、そしてメモリーチップ２１５を有する。本
発明の特定の実施例では、該メモリーチップ２１５はブイラムチップであり、該システム
制御チップ２１８は、この特定の応用では１６ビット幅である制御バス１５５上で種々の
メモリーチップ１１５，２１５へ相互接続される。

図解される様に、該システム制御チップ２１８はそれぞれの信号ライン１５２Ａ、１５
２Ｂ上で送／受信チップ１１２Ａ、１１２Ｂへ走査ヘッド制御信号を提供する。該送／受
信チップ１１２Ａ、１１２Ｂは送信ライン１２４Ａ、１２４Ｂ上で変換器配列１０にエネ
ルギーを与える。該変換器配列１０から受信されたエネルギーは受信ライン１２２Ａ、１
２２Ｂ上で該送／受信チップ１１２Ａ、１１２Ｂに提供される。該受信された信号は該プ
リアンプ／テージーシーチップ１１４Ａ、１１４Ｂへ提供される。増幅された後、該信号
は該ビーム形成器チップ１１６Ａ、１１６Ｂへ提供される。制御信号は該走査ビームを調
整するために信号ライン１５４Ａ、１５４Ｂ上で該ビーム形成器と該システム制御器との
間で交換される。

該５つのブイラムチップ１１５Ａ−１、１１５Ａ−２、１１５Ｂ−１，１１５Ｂ−２、
２１５は該種々の動作モジュールが必要とする実時間制御データを供給するよう役立って
いる。該用語”動作モジュール（operating module）”は制御データを要する該システム
の種々の部分、すなわちビーム形成器１１６Ａ、１１６Ｂ、送／受信チップ１１２Ａ、１
１２Ｂ、そしてプリアンプ／テージーシーチップ１１４Ａ、１１４Ｂを指す。該システム
制御器２１８は連続的データ出力を保証するために該ブイラムの適当なクロック作用と動
作を保持する。加えて、該システム制御器は、該システムの種々の動作モジュールが、該
デーラム直列ポート出力にあるデータが何時それら用になるかを知るように、クロックと
制御信号を発生する。最後に、又それは該ホスト５が該ブイラム内にデータを書き込むこ
とが出来るようピーシー通信プロトコルを介して該ホスト（ピーシー）５とインターフエ
ースする。

該システム制御器２１８は、４相のクロックを発生し、かつ、該２つのビーム形成器の
出力を追加するため使用される追加補助エフピージーエイと共に１つのエフピージーエイ
内に合併され得る。キュー２００９（Q2009）の１４４ピンのクイックロジック（QuickLo
gic）のエフピージーエイが適当な選択である。

該ブイラムの幾つかは多数のモジュールに共有される。４つのブイラム１１５Ａ−１、
１１５Ａ−２、１１５Ｂ−１，１１５Ｂ−２の６４ビット出力は送信モジュールのみなら
ずビーム形成器によっても使用される。これは、如何なる与えられた時刻にも唯１つがデ
ータを要求するのが典型的であるから、問題ではない。加えて、該送信モジュールチップ
は比較的少ないデータを使用し、かくして送信動作用にブイラム全体を専用化せねばなら
ないのは無駄である。該ブイラムデータの多数のモジュールによる共用を可能にするため
に、該制御器が適当なMODCLOCKラインを解読（decipher）しアッサート（assert）するコ
ードが該ブイラム内に埋め込まれる。

第５のブイラム２１５は多数のモジュールにより共有されないデータを発生するため使
われる。例えば、該テージーシー用の制御をここに置くのは便利であり、それはそのデー
タが該ビーム形成器データと同時に必要となるからである。正当なデータ（valid data）
が該ビーム形成器から入手可能になる時刻を示す１つの専用制御ビットとフレーム境界を
示すもう１つのビットを有することも又有用である。かくして、該ブイラム内のデータの
位置が該フレーム走査シーケンス内の位置と対応するので、追加的ビットは該システムの
動作と同期化される。電力を保存するよう該アナログシーシーデー（CCD）クロックをゲ
ートするためにアナログシーシーデークロックイネーブル信号（analog CCD clock enabl
e signals）も発生される。最後に、該アナログ回路を既知の波形でテストするためにＤ
−Ａ変換器用テストデータを発生するよう該ブイラムが使用され得る。

該システムのサイズが減じられるので、ブイラムの数も減じられてもよい。２倍速くク
ロック作動するエスデーラムシステムでは、例えば、該４つの共用されるブイラムチップ
は１２８ラインシステム内の２つのエスデーラムチップに内に合併されてもよい。

該ビーム形成器及び送信モジュールへ送られた該データはチャンネル内でビット直列で
あり、全てのチャンネルが並列に利用可能である。かくして該ビーム形成器モジュール用
に、各ビットは各デルタ−デルタ値用に要求される２つのクロックで１つのチャンネルを
完全に指定する。該送信モジュール用に、２つの送信チャンネルは、該２つのチャンネル
用のデータ内でストローブ（strobing）する交互のクロックを用いて各ビットラインを共
有する。チャンネル毎の全ての送信モジュール係数（スタート時刻の様な）がビット直列
式に表される。

該ブイラム内のデータはラン（runs）に組まれる。１つのランは該ブイラム制御器によ
り解釈される１ワードのヘッダー（header）と、それに続き種々のモジュールにより使用
されるゼロ以上の実際のデータワード（actual data words）とから成る。該ヘッダー（
表１参照）は、該ラン内の該データが何処が行き先かと、それは如何に速くクロックアウ
トされるべきかと、そして該ラン内には如何に多くの値数があるかとを指定する。（該ラ
ンの行き先は該４つのブイラムから来るデータ用のみであることを注意しておく。該制御
器のブイラムから来るビットは常に同じ行き先を有する。）又該ヘッダーは下記説明のジ
ャンプ（Jump）、ポーズ（Pause）、そしてエンド（End）用の特殊命令をエンコードする
ためにも使用される。

該ブイラム内のデータは基本的にシーケンシャルに読み出されるがメモリー要求を減じ
るためそして如何に該超音波システムが動作するかに関する幾らかの観察に基づくシステ
ム動作を実現するために幾らかの変化は許される。

該第１の観察はピークの制御データレート要求が必要な平均レートより遙かに高いこと
である。これは、近接した帯域（zone）の画像形成中は、最高のシャープさを保持するた
めに該焦点が毎クロックで更新されるからである。しかしながら、遠い視界へアプローチ
する深い帯域用には、焦点合わせパラメーターは非常に速く変化する必要はない。かくし
て該データはより低いレートで供給されてもよい。これは各ランに付随する２ビットのRA
TEフイールドの使用により達成される（表２参照）。該RATEフイールドは、該指定された
ランが最大システムクロックレート（８−３２ＭＨｚとすることが出来る）、そのレート
の、２分の１、４分の１、又は８分の１の何れかでクロックアウトされることを可能にす
る。

次の観察は時刻データが要求されない大きなギャップが屡々あることである。送信パル
スが深い帯域に点火された後、そのエコーが受信されそして該ビーム形成器が賦活される
前比較的長い時間が過ごし得る。かくして作動時間間隔用（for work time period）にブ
イラム空間を無駄にする必要がないことは有利である。この理由で、表明されたポーズコ
マンドが許される。該システム制御器２１８がポーズコマンドを受信すると、それは該ブ
イラムメモリー内の次のワードを読む前に指定数のクロックサイクルだけ待つ。該PAUSEC
OUNTは１−２０４７の範囲上で取り得る１１ビット数である。これは、１６３７６（２０
４７＊８）までのシステムクロックサイクルのポーズを可能にするRATEフイールドにより
追加的測られる。RATE１のポーズは次に説明される様にウエートコマンドと解釈されるの
でRATEフイールドは値０，２そして３上で取り得るのみであることを注意する。しかしな
がら、これは問題でなく、何故なら、典型的にRATE０のみは最大ウエート精度用（１クロ
ック内に）に使用されそしてRATE３は最大ウエート時間用（１６３７６クロックサイクル
まで）に使用されるからである。

該ビーム形成器１１６からの該データはバンド幅制限されたリンク上を該ホスト５へ送
り戻されるので、データ消失（data loss）を防止するためにバッフアリングと流れの制
御が要求される。該バッフアリング１６キロ×１８のエフアイエフオー（FIFO）により達
成される一方該流れ制御は該エフアイエフオー充満度指示（FIFO fullness indication）
を該システム制御器２１８へ送り戻すことにより達成される。この方法で、もしエフアイ
エフオーが一杯（full）になると、該走査は該エフアイエフオーが空になるまで停止する
。しかしながら、該走査は任意に停止すべきでなくそれは音響波の伝播でタイミングが取
られているからである。かくして表明される同期化点（synchronization point）が該コ
ード内に挿入され、これらの点では該制御器は該エフアイエフオーが安全に進めるのに充
分な程空になるまで待つ。該ウエートコマンドはこれらの同期化点を示すために使用され
る。該ウエートコマンドは該制御器をWAITPROCEEDラインがハイになるまで待たせる。現
在これは該エフアイエフオー上の”ノットハーフフル（not half-full）”指示部へ接続
される（該補助エフピージーエイ経由で）。かくしてデータのオーバーフローが起こり得
ないことを保証するために少なくとも８キロのデータ発生サイクル毎に該ウエートコマン
ドが置かれる。これは１より多い超音波ラインであるので、多数ラインインターリービン
グ（multi-line inteleaving）が使用されることを可能にする。

次のコマンドはジャンプ（jump）コマンドである。これは該ブイラムメモリーを通して
の非シーケンシャル横断（non-sequential traversal）を可能にする。これは該ブイラム
メモリーが該リードアウト動作と同時にそして又可変サイズの制御シーケンスを追加及び
除去することを容易にするため修正され得るよう使用される。これが何故有用かを理解す
るために次の例を考えるが、人がブイラム位置５１２−１０２３のデータを変える一方他
の位置を使用する走査の動作を続けようと欲すると想像する。もし該ホストが丁度位置５
１２−１０２３を修正するならば、それらは、それらが修正中である時丁度使用されない
ことは保証されない。かくして該データは不定の（indeterminate）状態にあり、誤った
シーケンスへ導くかも知れない。しかしながら、もし位置５１２が位置１０２４へのジャ
ンプであるよう最初に修正され、そして５１３−１０２３への位置が次いでそれらの新し
い値に修正され、そして位置５１２が次いで最終的にその新しい値に修正されるなら、こ
のレース条件は起こり得ない。（それは該修正のスタートに際して位置５１２−１０２３
を読みつつはなく、ブランクの領域がこの付近に着くよう残され得ると仮定する。）加え
て”サブルーチン”（戻りが絶対的ジャンプとしてコードされる事実により走査当たり１
回使用され得るのみの）が走査シーケンスの容易な変化を可能にするよう使用出来る。

ジャンプは実行するのに常に１２８サイクルを取るがそれは該システム制御器がこの新
しいスタートアドレスを該ブイラム内にロードし、データの新しい行を該直列シフトレジ
スターへ転送せねばならないからである。これは典型的に約２５サイクルだけを取るが、
該システム制御器の他の部分は該ブイラムへのアクセスを行うかも知れないので、固定遅
延を保持するために安全上部境界（safe upper bound）が使用される。

最後のコマンドはエンド（end）コマンドである。これは、該フレームが完成したこと
を該システム制御器に伝えるためにフレーム用シーエケンスの終わりで使用される。次い
で該制御器は、もしそれが１フレームモード（single-frame mode）にあればそれがホス
トにより再スタートされる（位置０から）までフエッチ命令（fetching instruction）を
停止する。もしそれが連続モード（continuous mode）にあるなら、それは次のフレーム
上で直ちにスタートする。｛意味されるジャンプ０（implied jump 0）用に要する１２８
サイクルの後｝。

図５Ａは図３Ａの該システム制御器のアーキテクチャの機能的ブロック線図である。該
システム制御器２１８は４つの基本的部分、リードアウト制御器（readout controller）
２８２、ホスト制御器２８４，リフレッシ制御器２８６、そしてアルバイター（Arbeiter
）２８８を有する。最初の３つは該ブイラム上の３つの基本的動作、データを読み出し、
ホストの要求でデータを書き込み、そして該デーラムコアをリフレッシすること、をサポ
ートする。該アルバイター２８８は該最初の３つの部分の要求を該ブイラムのデーラムコ
アへの１つの接続内へ合併する責任がある。該最初の３つの部分の唯１つが与えられた時
刻に制御を有し得るので、該表明された要求は、この要求が該アルバイター２８８により
アックノリッジ（acknowledged）されるまで、制御して待つ（control and wait）。また
それらはアルバイターにそれらがなお該デーラムを使用中である時伝えねばならないので
該アルバイターが他の部分の１つにそれを許可しないことを知っているる。これはINUSE
ラインを経由して行われる。

加えて、該アルバイター２８８は、何等かの他の部分がそれを欲するので該デーラムコ
アのオーナーシップを諦めるよう該ホスト制御器２８４に求めるため、該ホスト制御器２
８４にRELREQすなわち要求放棄信号（relinquish request signal）を送る。該ホスト２
８４制御器のみが該バスを放棄することを要求される必要があるのは、該リードアウト制
御器２８４及びリフレッシ制御器２８６は共に該デーラムコアを固定短時間使用するのみ
だからであることを注意しておく。しかしながら、該ホスト制御器２８４は、該デーラム
内に書かれるべく来るデータが該フアイヤワイヤ上にある限り、該デーラムに対し保持し
続け得るので、何時データ転送を１時的に停止するかを伝えられる必要がある。

ブイラムの直列部分は多重化されず、それは常に該リードアウト制御器２８２により制
御されることを注意しておく。該ブイラム直列データは又該リードアウト制御器２８２へ
行くのみである。

該リードアウト制御器２８２は該データの配列を該ブイラムの直列アクセスポート外で
制御する。これは、どの位置が読まれるべきか決定するため該データヘッダーを解剖する
こと、該ブイラム直列クロックを正しい時刻にクロック作用させること、該モジュール制
御ラインをドライブすること、そして又該ブイラムのデーラムコアから該直列アクセスメ
モリー内へ転送されべき適当なデータ用に配置することを含む。

ホスト制御器２８４は、該ホストが該ブイラム内に書き込むことを可能にするようフア
イヤワイヤを経由して該ホスト５にインターフエースする該ブイラム制御器の部分である
。該ホストが該ブイラム内に書き込みたい時、それは、修正するのみならず新しいデータ
を書くために、どのブイラムかそしてどのアドレスかを指定する非同期パケットを送信す
る。次いで該ホスト制御器２８４は該ブイラムへのアクセスを該アルバイター２８８に求
める。該デーラムが該リードアウト２８２か又はリフレッシ２８６か何れかの制御器によ
り使用されてない時は、該アルバイター２８８は制御を該ホスト制御器２８４に与える。
該ホスト制御器２８４は次いでアドレス及び制御信号発生の世話をする。全パケットがデ
コードされると、該ホスト制御器２８４はその要求ラインを開放し該デーラム制御を諦め
て、他の２つの部分がそれを使用出来るようにする。

該リフレッシ制御器２８６は、該ブイラムのデーラムコアがそのデータを失わないよう
にリフレッシサイクルを周期的に発生する責任がある。該リフレッシ制御器２８６は、何
時それがリフレッシを要求する必要があるかを跡をつけるためにそれ自身のカウンターを
有する。一旦それが該アルバイター２８８経由で該ブイラムへのアクセスを得ると、それ
は該ブイラムの各々用にシーケンシャルに１つのリフレッシサイクルを発生する。これは
全ての５つのブイラムを並列にリフレッシするのに比較して該デーラム電源ライン上のス
パイクの量を減じる。

FERRATE入力は如何に多くのシステムクロックサイクルがリフレッシサイクル間で起こ
るかを制御する。（表３参照。）これは種々のシステムクロックレート用の補償である。
加えて、リフレッシはデバッグの目的でデイスエーブルにされてもよい。

該アルバイター２８８は該リードアウト、ホスト、そしてリフレッシ制御器２８２，２
８４，２８６部分による該ブイラムへのアクセスを制御する。如何なる与えられた時刻に
も該デーラムポートへのアクセスは唯１つの部分しか有しない。該アルバイター２８８は
、制御を有する該部分がそのIN_USEラインをデアッサート（de-asserting）することによ
りそれを放棄するまで該ブイラムの制御をもう１つの部分へ再割り当てしない。該部分は
最高の優先度を得る該リードアウト制御器２８２と最低の優先度を得る該ホスト制御器２
８４とで以て優先度を付けられる。推論（reasoning）は、もし該リードアウト制御器２
８２が該ブイラムへのアクセスを要するがそれを得てないならば、該直列出力データは正
しくないので該システムはブレークダウン（break down）してもよい。該リフレッシ制御
器２８６は、それは多く起こるべきでないが、偶々の遅延は許容出来る。最後に、該ホス
ト制御器２８４は非常に長い遅延も許容する可能性があり、それは該ホストは、該ブイラ
ムの書き込みが長くかかるかも知れないことを除けば、余りに多くの結果を得ることなく
待ち続けることが出来るからである。

該走査ヘッドと該ホストコンピユータとの間の高能力だが、費用効果があり（cost-eff
ective）、物理的に邪魔にならない接続がフアイヤワイヤ規格（FireWire standard）｛
アイイーイーイー１３９４（IEEE1394）として知られている）｝を使用して可能である。
該フアイヤワイヤ規格はマルチメデイヤ機器用に使用され、毎秒１００−２００メガビッ
トをそして低廉な６ワイヤケーブル上で、好ましくは毎秒４００−８００メガビットの範
囲の動作を可能にする。電力も又該６ワイヤの２本上で提供されるので、該フアイヤワイ
ヤケーブルが該プローブヘッドへの唯必要な電気接続となる。バッテリー又はアイイーイ
ーイー１３９４ハブ（IEEE1394 hub）の様な電源が使用出来る。該フアイヤワイヤプロト
コルは高レート、低レイテンシー（low-latency）のビデオデータを転送するためのアイ
ソクロナス通信（isochronous communication）のみならず該周辺機器のコンフイギュレ
ーションと制御のみならずそれらからステイタス情報を得るためにも使用され得る非同期
で、信頼性のある通信も両方提供する。誂えのシステムを該フアイヤワイヤバスにインタ
ーフエースするための幾つかのチップセット（chipset）が入手可能である。加えて、該
ヘッド対ホスト接続（head-to-host）の他端を完成するためにピーシーアイ対フアイヤワ
イヤ（PCI-to-FireWire）のチップセットと基板が現在入手可能である。又カードバス対
フアイヤワイヤ（CardBus-to-FireWire）の基板も使用出来る。

該ブイラム制御器（VRAM controller）は該超音波走査ヘッドを直接制御するが、より
高いレベルの制御、初期化、そしてデータ処理及びデイスプレーがデスクトップピーシー
（desktop PC）、ラップトップ（laptop）、又はパームトップ（palmtop）コンピユータ
の様な汎用ホストから来る。該デイスプレーはタッチスクリーン能力（touchscreen capa
bility）を有し得る。該ホストは該ブイラム制御器を経由して該ブイラムデータを書き込
む。これは初期化に於いてのみならず種々の走査パターンを要する何等かのパラメーター
変更（帯域の数又は位置、又は走査ヘッドの種類の様な）の時は何時でも行われる。同じ
走査パラメーターを有する該走査ヘッドからデータが丁度連続的に読まれるルーチン動作
中、該ホストは該ブイラムに書き込む必要はない。該ブイラム制御器もそれが該走査パタ
ーン内の何処にいるかを追跡するので、それは該ホストに戻る該データ内でフレーム境界
（frame bondaries）をマークするパケット化（packetization）を行うことが出来る。パ
ワーダウンモード（power-down mode）及び該ヘッド上のボタン又はダイヤルの問い合わ
せ（querying of buttons or dial on the head）の様な追加的機能の制御も又該フアイ
ヤワイヤ接続を経由して行われ得る。

フアイヤワイヤチップセットは該フアイヤワイヤインターフエースへの電気的及び低レ
ベルプロトコルインターフエースを管理するが、該システム制御器は該フアイヤワイヤチ
ップセットへのインターフエースを管理するのみならず非同期パケットをデコードしたり
、フレームをアイソクロナスパケット境界（isochronous packet boundaries）に及ばな
いようにする様なより高レベルのフアイヤワイヤプロトコルの課題を扱わねばならない。

非同期データ転送（Asynchronous data transfer）は如何なる時も起こり、該画像デー
タに対し非同期である。非同期データ転送は１つのノードからもう１つへの書き込み又は
読み出しのフオームを取る。該書き込み及び読み出しは目標ノードのアドレス空間（targ
et node's address space）内の位置の特定範囲までである。該アドレス空間は４８ビッ
トとなり得る。個別非同期パケット長さは毎秒２００メガビット動作用では１０２４バイ
トに限定される。読み出し及び書き込みの両者は該システム制御器によりサポートされる
。非同期書き込みは該ホストが該ブイラムデータのみならず該動作モードを変えることが
出来る該制御器内の制御ワードをも修正可能にするため使用される。非同期読み出しはコ
ンフギュレーションロム（configuration ROM）（システム制御器エフピージーエイ内の
）を訊ねるため使用されそして”ポーズ（pause）”ボタンの様な外部レジスター又はア
イ／オーに訊ねるためにも使用出来る。該コンフイギュレーションロムは、該プローブヘ
ッドを区別するのみならずキーに基づき或るソフトウエアの特徴をノードロックすること
を可能にするためにも使用され得る、訊ね得る”ユニークなアイデー（unique ID）”を
有する。

アイソクロナス転送を使用して、ノードは特定量のバンド幅を予約し、それは８０００
分の１秒毎の保証された低オーバーヘッドバースト（low-overhead burst）のリンクアク
セスを得る。該ヘッドから該ホストへの全ての画像データはアイソクロナスパケット経由
で送られる。該フアイヤワイヤプロトコルは或るパケットレベルでの同期化を見越してお
り、追加的同期化が該システム制御器内に組み込まれている。

該非同期書き込み要求パケット（asynchronous write request packets）は、
ａ）リンク層（Link Layer）制御器チップをコンフイギュアし｛テーアイジーピーリン
クス（TI GPLynx）又はテーアイジーピー２リンクス（TI GP2 lynx）｝
ｂ）該システム制御器エフジーピーエイを制御し
ｃ）配列されたデータを該ブイラム内に書き込む
ために該ホストから該プローブヘッドへ送られる。

”ブロックペイロード（Block Payload）を有する非同期書き込み要求”又は”クオド
レットペイロード（Quadlet Payload）を有する非同期書き込み要求”の両フオームが使
用出来る。後者は該ペイロードを簡単に１クオドレット（４バイト）に拘束する。該２つ
のパケットのフオーマットを表４及び５に示す。これらは、該テーアイリンク（TI LINK
）制御器チップにより該パケットが如何に伝えられるか、であることを注意しておく。こ
れと該ワイヤ上のフオーマットとの間の差は該シーアールシーエス（CRCs）が引き剥がさ
れ、スピードコード｛エスピーデー（spd）｝とアクノリッジメントコード｛アックセン
ト（ackSent）｝が終わりに付属されることである。アダプテックエイピーアイ（Adaptec
API）及びデバイスドライバーが該パケットの組立の面倒を見る。

該deatinationIDフイールドは該プローブヘッドフアイヤワイヤ制御器である該行き先
のノードアイデー（node ID）を保持する。物理層チップはこれを該パケットがそれ用で
あるかどうかを決定するため使用する。該システム制御器はこのフイールドを無視する。
該tLabelフイールドは要求と応答をマッチさせるため使用される。書き込み要求に対しは
、これは問題でなく、無視出来る。該rtはリンク及び／又はピーエイチワイ（phy）レベ
ルで使用されるリトライ（retry）コードである。それはシステム制御器により使用はさ
れない。該tCodeフイールドはそれがどんな種類のパケットかを決定する処理コードであ
る。特に０はクオドレット書き込み要求用であり、１はブロック書き込み要求用である。
該システム制御器はそれがどんな種類のパケットかを決定するためこのフイールドを解剖
する。現在０及び１のtCode値のみが認識される。優先度（priority）フイールドは該ピ
ーエイチワイ（PHY）チップのみにより使用され、該システム制御器により無視される。
それは、すなわち、該インターフエース上のどのユニットがデータの特定パケットを受信
すべきかの選択で使用される。

次に、該destinationOffsetHi及びdestinationOffsetLoフイールドが該４８ビットの行
き先スタートアドレスを形成する。これは該ノード内で何用に該データが使用されるべき
かを示す。該システム制御器は表６で示す様な機能を決定するために該deatinationOffse
tHiを使用した。該destinationOffsetHiフイールドの該３つの最下位ビットだけが現在調
べられることを注意しておく。該spdフイールドは該データが送られた速度を示す一方該a
ckSentフイールドは該リンク（LINK）チップが如何に該パケットをアックノレッジ（ackn
owledge）したかを云うことによりステイタスを示すため使用される。

見られる様に、０−４のdestinationOffsetHiの値はブイラムに書き込むことに対応す
る。この場合該destinationOffsetLoは書き込みをスタートするバイトアドレスへ設定さ
れる。これは１６ビットワードで形成されるのが典型的である標準的ブラムアドレスの２
倍である。又該スタートアドレス（destinationOffsetLo）と該長さ（dataLength）は全
ての動作が整合されたクオドレットであるよう共に４の倍数とすることが出来ることを注
意しておく。ペイロードデータはリトルエンデイアン（little endian）であり、かくし
てもしインテル（Intel）ピーシーホストにより書き込まれるならば変換される必要はな
い。長さ（dataLength）は追加的にジーピーリンクス（GPLynx）先入れ先出し（FIFO）の
サイズにより４と１２８バイトの間になければならない。全部の先入れ先出しのサイズは
２００バイトであるが、７２バイトは読み出し応答用に必要な非同期送信先入れ先出しに
専用化されている。

５のdestinationOffsetHi値は該システム制御器のイソパケット長さ（ISO Packet Leng
th ）レジスターが書き込まれるべきことを意味する。イソパケット長さは、フアイヤワ
イヤを経由して該ホストへ戻るよう、それが該イソパケットを正しくフオーマットさせる
ように該制御器内に設定されねばならない。該システム制御器内の表明されたカウンター
が使用されるのは該テーアイジーピーリンクス（TI GPLynx）チップが余りに後れて１ワ
ードまでエンドオブパケット指示（end-of-packet indication）をアッサートしない事実
のためである。イソパケット長さも該リンク（LINK）チップ内に設定されねばならないこ
とを注意しておく。書き込まれる該値は該イソパケット長さ内では１６ビットワードの数
でありそれは又該リンクチップ内にも設定されねばならない。該書き込まれる値は該イソ
パケット内では１６ビットワードの数であり（すなわちバイト／２）そしてそれはシステ
ム制御器によってのみ解釈され該リンク（LINK）チップによってではないのでリトルエン
ディアンの順序で書き込まれる。

６のdestinationOffsetHi値を指定することは該システム制御器モードワードが修正され
るべきことを意味する。現在最下位１６ビットのみが各クオドレットから使用されそして
全てのクオドレットは同じ場所へ行くので多数の値を書き込むことは該システム制御器モ
ードワードが書かれるようにだけする。該ペイロードデータは再びリトルエンディアンで
あることを注意頂きたい。（これら２つの事実は共に全ての４バイトから最初の２バイト
が使用され第２の２つは無視されることになる。）該システム制御器モードワードの規定
は表７で与えられる。

該ビーオーエフ（BOF）ワードフイールドはフレームの初めを示すためにアイソクロナ
スパケットの第１ワードのハイバイト（high byte）内に該システム制御器が置く値を設
定するため使われる。該ビーオーエフワードフイールドは典型的データ内に起こりそうで
ない何等かの値に設定され得る。しかしながら、これは決定的ではなく、それは、該デー
タ内に起こるビーオーエフワードを選ぶことは、正しくないフレーム同期化を見落とすこ
とは起こりそうだが、誤同期化されたと考えたが本当は正しく同期化された場合に偽りの
警報を決して引き起こさないからである。リセット時の初期値は１６進法の８０である。

該AbortFrame、SigleFrame、Runは該システム動作を制御するため使用される。それら
の使用法は表８に示す。該データ先入れ先出しは完全に空になることは決して許されない
ので全体のフレームは次の１つの１部がキュー（queue）となるまでリードアウトされ得
ない。

該DataLoopbackビットは該ホストから読み戻された該データがＡ−Ｄから来るか又は該
ブイラムの１つからかを制御するため使用される。（現在これはブイラム１。）この第２
のオプションは、該ビーム形成器及びＡ−Ｄ変換をテストせずに該デジタルデータ発生と
収集とをテストするテスト目的で使用出来る。該データループバックビットの０はＡ−Ｄ
からの読み出しの正常動作を示す一方１はそれが該ブイラムからデータを得るべきことを
意味する。

特別１と特別２のビットは一般的使用のために利用可能である。それらは該システム制
御器によりラッチされ現在はEXTRACLOCK0及びEXTRACLOCK1と呼ばれるピン上に持ち出され
ているがどんな目的にも使用出来る。

最後にdestinationOffsetHiを７に設定することは該非同期パケット内の該データが該
フアイヤワイヤリンクチップに戻って書き込まれることを示す。これは該テーアイテーエ
スビー１２エルブイ３１の（TI TSB12LV31's）｛又は３２の（32's）｝のレジスターの何
れもがホストにより修正されることを可能にする。これはアイソクロナスデータ送信をコ
ンフイギュアし、イネーブルにするため使用出来る。該destinationOffsetLowは書き込む
第１レジスターを指定する。該レジスターはサイズが全て４バイトであり、それら全体で
書き込まれねばならないので、destinationOffsetLowとdataLengthは共に４の倍数であら
ねばならない。多数の逐次型レジスターが１つのパケットで書き込まれ得る。該データは
該テーエスビー１２エルブイ３１（TSB12LV31）がビッグエンディアンとして設計される
のでビッグエンディアンであることを注意しておく。このバイトスワッピング（byte-swa
pping）はインテルピーシーホストにより行われねばならない。

読み出し要求パケットは該プローブヘッドからデータを非同期で読み出すために使用さ
れる。これは現在コンフギュレーションロムデータ（下記参照）から成るのみであるがス
テイタス情報又はボタン指示の様な他の種類のデータ用に容易に使用出来る。

アダプテック（Adaptec）のデバイスドライバーは表明された適用要求に応答して非同
期読み出し要求を送るのみならずP_GET_DEV_INFOのSendPAPCommandに応答して、又はバス
リセット後、又は応用がノードへのハンドルを得るよう試みる時、該ノードのフアイヤワ
イヤコンフイギュレーションロムに訊ねる。

非同期読み出し要求は同期書き込み要求に於ける様にクオドレット又はブロックの何れ
かの種類とし得る。該フオーマットは表９と表１０に示す。それらは書き込み要求フオー
マットと同様である。

該非同期書き込みパケットに於ける様に、該destinationOffsetHiとdestinationOffset
Lowは要求されているものを決定する。ハイのアドレスは制御及びステイタスレジスター
と該コンフギュレーションロムとして使用のため規定され一方ローのアドレスはより汎用
目的の使用のためである。特に、該フアイヤワイヤコンフイギュレーションロムは、例え
ば、destinationOffsetHi=0xffff、そしてdestinationOffsetLow=0xf0000400でスタート
する。

該システム制御器が該テーアイリンク（TI LINK）チップの一般受信先入れ先出しから
クオドレット又はブロック読みだし要求パケットを受信すると、それはクオドレット又は
ブロック読み出し応答パケットをフオーム化しそれを該リンクチップの非同期送信先入れ
先出し内に置く。これらのパケットのフオーマット（該非同期送信先入れ先出し内に置か
れた）を表１１及び表１２に示す。

該spd、tLabel、rt、そして優先度の値は該要求パケットからコピーされる。該destina
tionIDは該要求パケットのsourceIDから取られる。全てのパケットのシーアールシーエス
は該テーアイリンクチップにより発生され、かくして該システム制御器が発生せねばなら
ないデータが含まれることを注意しておく。（該ロムのシーアールシーエスはオフライン
で表明して計算されねばならない。） 該rCodeフイールドは回答のステイタスを示すた
め使われる。特に、０は全てが良いことを示すresp_completeを意味する。６の値は該パ
ケットの幾つかのフイールドが正当でなく又はサポートされないことを示すresp_type_er
rorを意味する。この場合、もし該要求がブロック要求であるなら該応答パケットのdataL
engthは０でなければならず、データは含まれるべきでない。もし該要求パケットのdataL
ength又はdestinationOffsetLowが４の倍数でないか又はもし該dataLengthが４と３２の
間にない（ブロックパケット用で）ならばresp_type_errorが戻される。これは該テーア
イチップの非同期送信先入れ先出しが１２クオドレット（８ペイロードクオドレット＋４
クオドレットヘッダー用に）であるべくコンフイギュアされているので１２８バイトペイ
ロード書き込みパケットを可能にするために該受信先入れ先出しは３６クオドレットであ
り得るからである。該アダプテック（Adaptec）デバイスドライバーが要求すべき最長要
求は８クオドレットでありそれはそれがコンフイギュレーションロムの長さであるからで
ある。何れの場合も、もし長い転送が失敗したならばそれはより小さい要求に戻るよう降
下すると仮定されている。

該フアイヤワイヤ仕様は各フアイヤワイヤノードが、該デバイス、その要求そしてその
能力について種々の詳細を含むコンフイギュレーションロムを持つよう期待している。こ
のロムは読み出し要求パケットを経由して訊ねられるべきである。２種類のロム実施法が
あり、最小ロムと一般ロムである。前者は２４ビットベンダーアイデー（vendor ID）を
示すデータの唯１つのクオドレット（４バイト）ピースを有する。該一般ロムは多くの他
のフイールド、該ベンダー及びデバイスのアスキー名（ASCII name）からその電力消費と
その能力にアクセスする方法までに及ぶオプションである多くを有する。

一般ロムで要求されるフイールドの１つはノードユニークアイデー（node unique ID）
である。これは２４ビットのベンダーアイデーと４０ビットのチップアイデー（chip ID
）から成る。該４０ビットのチップアイデーは全てのノードがユニークな値を有するよう
割り当てる該ベンダー次第のものである。該ノードユニークアイデーは、動作中に該フア
イヤワイヤバスがリセット又は再構成されるならば該デバイス上で一貫したハンドルを保
つように要求される。デバイスが初めて開かれると、応用機能はそのコンフイギュレーシ
ョンロムを読み出しそれがそれと共に作動しようとしているかどうかを決定する。もしそ
うであるならば、それはそのユニークアイデーを記録しそのノードユニークアイデーを経
由して該デバイスへの接続を開く。次いでこれは何時でも与えられた時刻に該ホストアダ
プターとそのデバイスドライバーとによりそのフアイヤワイヤアイデー（１６ビット）に
写像される。もしトポロジーが変化するか又はフアイヤワイヤバスリセットが起こるなら
、該ノードのフアイヤワイヤアイデーは変化出来るが、しかしながら、該ノードユニーク
アイデーは変化しない。かくして、この様な場合、該アダプターは自動的に新しいフアイ
ヤワイヤアイデーを決定しそして継続する。かくして特に該システムに取付られた多数ヘ
ッドを用いてのスムーズな動作用に、ノードユニークアイデーの実施と該コンフイギュレ
ーションロムが必要である。

該コンフイギュレーションロムは幾つかの部分に分かれる。特に関心のある部分は、該
ロムの長さとシーアールシーを規定する第１ワードと、幾つかの固定の１３９４指定情報
（ノードユニークアイデーの様な）を与えるBus_info_Blockを含む次の４ワードと、そし
てキー値のタグ付きのエントリーのセット（set of key-value tagged entries）であるR
oot Directoryを表す最後の３ワードとである。２つの必要なキー値の対のみがエフピー
ジーエイ内に組み込まれた該ロム内に含まれる。使用出来る８ワードロムが表１３に示さ
れる。

アイソクロナスなパケットはビーム形成されるデータの該プローブヘッドからホストへ
の通信用に使用される。これは概念的にはフレームマーカーによる区切り付きの（punctu
ated）１６ビット数の流れである。該データが対応している該フレームの中の場所と協調
を保つために該フレームマーカーは重要である。或る超音波システムは該データ内に埋め
込まれた入念なフレーム及びラインマーカーを使用するが、該集積化システムは、フレー
ム境界をマークするために、データの１部としては送られない、１つの補助ビットを使用
出来る。ライン境界（line boundaries）は該ブイラム配列プログラム（VRAM sequencing
program）を知ることにより得られる。

非同期パケットは好きなように送られ、バンド幅入手可能性の何等の保証も持たないが
、アイソクロナスパケットは保証されたデータレートを送るために低いオーバーヘッドの
方法として使用出来る。一旦周辺部が指定量のバンド幅を予約すると、それは８０００分
の１秒毎にリンクアクセスの保証されたバーストを得る。ヘッドからホストへの全てのデ
ータはアイソクロナスパケットを経由して送られる。アイソクロナスパケットは８０００
分の１秒に限定されるので、これはデータのフレームである。該フアイヤワイヤ仕様は、
各アイソクロナスパケットに４ビットのSYNCコードでタグを付けるため使用出来る同期ビ
ットの使用を説明している。それでアダプテックのフアイヤワイヤ対ピーシーアイブリッ
ジ（Adaptec FireWire-to-PCI gridge）は適当なフレーム整合を保証するために該Sync f
ieldフイールドを使用出来る。しかしながら、該テーアイジーピーリンクス制御器チップ
（TI GPLynx Controller chip）はパケット送信時刻のフレームレベルの粒状度をサポー
トするのみでパケットレベルではないので、該システム制御器が該フアイヤワイヤリンク
チップにそれがデータを有することを伝える時、それはデータの全フレームを送るよう準
備されていなければならない。該先入れ先出しはフレームより遙かに小さいので、賢明な
オプションは有効フアイヤワイヤフレームサイズを１パケットに減じることである。次い
で特定のフレーム開始部｛ビーオーエフ（BOF）｝が全ての超音波フレームの第１ワード
のハイバイトでコード付けされ、フアイヤワイヤフレーム（そしてパケット）の開始部で
超音波フレームのスタートを起こさせ、超音波応用ソフトウエア内のフレームレベルの同
期化を行う。効率のために、データの完全の超音波フレームは１つのフアイヤワイヤコー
ル（そして従って１つの割り込み）でもなお読み出され得る。

アイソクロナスなヘッドからホストのデータ転送用のセットアップには３つの過程があ
る。これらの初期化過程はプローブ初期化毎に１回だけ行われる必要がある。

第１過程はアイソクロナスバンド幅を予約することである。この予約は、割り当てられ
た全バンド幅が該リンクの全バンド幅を越えないことを保証するために要求の該中央記録
｛該フアイヤワイヤのアイソクロナスサイクルマネージャーノード（FireWire isochrono
us cycle mamager node）内の｝が保たれるようにする。例えば、この予約はP_ALLOCATE_
RESOURCEに設定されたCmdフイールドを有するアダプテックのAPI BusConfig 0コマンドを
使用して達成される。バイトで要求されるペイロードが送り込まれる。これは毎８０００
分の１秒内に望まれるデータの量である。この値を余り高く設定することは該フアイヤワ
イヤインターフエース上の予約されたバンド幅を単に浪費するがそれはもし１つのデバイ
スしかないならば問題ではない。この値を余り低く設定することはヘッドからホストへの
データレートを拘束するかも知れない。オーバーフロー又はデータ消失は起こりそうでは
なく、該走査は単により遅く進むかも知れない。リソース割り当てコールはアイソクロナ
スチャンネル数のみならず許されるペイロードサイズも戻らせる。この許されるペイロー
ドサイズは、もし該リンクの部分が既に予約されているならば要求されたより少ないかも
知れない。

次の過程はどれだけ長いイソパケットを期待すべきかを伝えるために該システム制御器
イソパケット長さワードを設定することである。

最後の過程はプローブヘッドリンク（LINK）チップを初期化することである。これは上
記説明のリンクチップ非同期パケットへのライトバック（writeback）を介して行われる
。特に、初期化レジスター５４ｈ、５８ｈ、そして５ｃｈが必要である。次いで該プロー
ブヘッドが配列をスタートするよう命じられ、該データは戻るよう流れる。

もし多数プローブが該システムに接続されるなら、該アイソクロナスバンド幅予約が１
回起こるがしかし如何なる与えられた時刻に於いても、唯１つのプローブのアイソクロナ
ス送信（のみならずその配列動作）がイネーブル化される。

前述の様に、アイソクロナスデータ転送は該プローブヘッドのデータをホストへ供給す
るため使われる。フレーム同期化を保持することは必要である。該フアイヤワイヤは約３
０００バイトのサブフレームパケット化をサポートするがこの先端の上にフレーム同期化
を実施することは該システム制御器次第である。
同期化は２つの方法を介して達成されるが、
１．フレームの第１パケット内の第１ワードのハイのバイトが該フレーム開始部｛ビー
オーエフ（BOF）｝コードに設定される。（これは該システム制御器モードワード内で設
定出来る）。

２．全てのフレームが全数のパケットを消費するようパッド（padded）される。

これら２つが組み合わされると、それらは、もし１度に正しい数のパケットが読み出さ
れるならば該フレーム同期化が保持されることを保証しそして再同期化は、該データ流れ
内で各パケットの第１ワードのハイのバイトを丁度走査することによりもたらされ得る。

例のパケット化が表１４に示される。これは１つの完全な超音波フレームと次のフレー
ムの第１パケットを示す４ワード（８バイト）の４パケットをめいめいに描いている。超
音波フレームサイズは１０ワードである。見られる様に、第１ワードの該ハイのバイトは
ビーオーエフコードに設定される。これは適当な同期化が保持されたことを保証するため
に検査され得る。該データは次いで３つのパケット１−３に分けられる。該フレームはパ
ケット３の中間で終わるので、パケット３の終わりはハイのワードの中のビーオーエフコ
ードでパッドされる。重要なことは、これは、例え該超音波フレームサイズが該パケット
のサイズの倍数でなくとも、第４パケットの第１ワードは第２フレームの第１ワードにな
ることを意味する。

テーエスビー１２エルブイ３１（TSB12LV31）（又は３２）は該アイソクロナスデータ
のパケット化を行うが該ISORST信号を介して該システム制御器にパケット境界を知らせる
。次いで該システム制御器はその内部のワード対バイトのマルチプレキサー（word-to-by
te multiplexer）のみならずパケット化回路もリセットするためにこれを使用する。もし
それが該先入れ先出しからフレームマーカーを受信すればそれがISORSTパルスを受信する
まで該先入れ先出しからのクロッキングデータを停止する。

該モジュールインターフエースは該システム内の種々のモジュールが該ブイラム制御器
により如何に制御されるかを規定する。２種類のモジュールがあり、共有される４つのブ
イラム（各アナログ基板上の２つ）からデータを受信するそれらと、専用化された該デジ
タル基板上の該ブイラム（該ブイラム制御器を経由して）からデータを受信するそれらと
である。該２種類のモジュールはそれらの動作を同期化するために異なる制御信号を使用
する。

タイミングの多くは該モジュールのランの速度に左右される（共有された／専用化され
たブイラム使用法）。図５Ｂは典型的プログラムシーケンスについて種々のモジュールイ
ンターフエーシングモード用の典型的タイミングを示す。

前記の様に、VRAMDATA、loopbackブイラムからのデータが実行を制御する。図５Ｂ内で
対角線状陰影付きボックスは該ブイラム制御器により使用されるヘッダーデータを示し一
方陰影付きボックスはモジュールデータを示す。該４つの他のブイラム内のデータが該モ
ジュールへ行く。第１ブイラムからのデータは該システム制御器内へ戻るよう廻され次い
でテージーシー（TGC）、フイードバック制御、等の様なもの用の専用化されたデータ源
用に使用される。

図５Ｂのクロック１−４で、レート１／１でのデータのランはモジュール０が行き先と
なっている。該ヘッダーはクロック１でクロックアウトされる。クロック１でのNEWRUNCL
OCKのパルスは該モジュールに次のクロックがランでは最初であることを知らせる。かく
してそれらはもし必要ならそれらの内部のラン関連状態をリセットする。該データはクロ
ック２，３そして４の間クロックアウトされる。該データはモジュール０が行き先なので
、該MODCLOCK0は新しいデータワード毎に一度パルスを出す。モジュール０はMODCLOCK0の
立ち上げエッジでVRAMDATAの該データをラッチすべきである。

該ブイラムのアクセス及び保持時間（図５ＢでのＴ_acc及びＴ_hold）が注意深く観察さ
れねばならないことを注意しておく。該ブイラムのアクセス時間は速度等級により１５ｎ
ｓ−２５ｎｓであり該保持時間は４ｎｓ程に短くあり得るので、これはそれらのモジュー
ルクロックの立ち上げエッジの前にＴ_clk−Ｔ_accより早くないデータで動作時には多くの
マージン（margin）は残さない。（SCと該MODCLOCKとの間の何等かのスキューは従ってこ
のバウンド（bound）を引き締めるが、同じMASTERCLOCKからのゲートされたクロックとし
て両信号を発生するよう該ブイラム制御器が設計されている仕方のために該ロードする条
件が余りに異ならないと仮定すれば該スキューは最小となる。）３３ＭＨｚのマスターク
ロック周波数と速いブイラムが与えられると、これは１５ｎｓの弛みを与える。より遅い
ブイラムを使用することは５ｎｓの弛みを与える。

最大レート（full rate）でデータを受け入れるモジュールはそれらが該立ち上げクロ
ックの後Ｔ_holdより大きいデータをラッチしないことを追加的に確認せねばならない。こ
れは同じクロックが該ブイラムから次のワードを検索するため使用されるからである。か
くして一般にモジュールは、それらのモジュールクロックの立ち上げエッジで又はその前
に有効にクロックするためにそれらが該クロック入力を遅延させると少なくとも同じだけ
該データ入力を遅延させることを確認すべきである。この第２の拘束は１／２、１／４又
は１／８のレートデータが使用される時は存在しない。

第１の例は１／１のレートデータであるから、該MODULEFASTCLOCK0信号は該MODULECLOC
K0ラインに従う。それらは１／２，１／４、又は１／８レートデータが使用される時のみ
異なる。

クロック７−１５はモジュール２が行き先のレート１／４で長さ２のランを示す。かく
して新データは第４マスタークロック毎に１回だけ該ブイラムからクロックされる。ここ
でMODULEFASTCLOCK2はMODULECLOCK2と異なる振る舞いを示す。再びクロック７で該NEWRUN
CLOCKは新しいランが次のクロックサイクル上で始まっていることを合図する。クロック
７中に、該ブイラム制御器は、次のランが１／４のレートでモジュール２用であることを
示すヘッダーデータをラッチする。又クロック７中に、該ブイラムは該モジュールが使用
するモジュールデータを発生する。クロック８で、MODCLOCK2が起こり、モジュール２に
該ブイラムのデータをラッチインし使用するよう命ずる。該データは次のMODCLOCK2の前
のマスタークロックまで存在することを注意しておく。

MODCLOCK2は新しいデータワード当たり１回クロックされるのみであるが、MODULEFASTC
LOCK2は該ランの時間中マスタークロック当たり１回クロックされる。これは、より低い
レートでデータを必要とするのみであるが最大レートで計算を行う必要があるビーム形成
器の様な、モジュール用には有用である。MODNEWDATA信号は、該速いクロックのどれに新
しいデータが示されたかを決定するためにMODFASTCLOCKラインを使用するモジュールによ
り使用され得る。

クロック１６−１８はポーズコマンドの結果を示す。ここでNEWRUNCLOCKが通常の様に
配列されるが、MODCLOCK又はMODFASTCLOCKは発生されない。

上記の様に、特定の実施例が、エフピージーエイを使用する実施例の簡単さを含め、多
数の基準に基づき選出された。これはブイラムの使用を動機付けした。より高密度のエス
デーラムを使用するエイシック（ASIC）インターフエースは少なくとも幾つかのバッフア
作用を要するが、これは制御器内に又は代わりに該ビーム形成器、テー／アール回路又は
増幅器モジュールと共に組み込まれ得る。この方法でそれらは該上記システムが供給する
簡単で、同期的で、連続的データとは反対のデータのバーストを受信する。利点はエスデ
ーラムはより高密度でより高いレートでデータを供給することであり、それは部品数を減
じる。この様な構成は図４Ｂで示され、例えば、そこでは１又は２枚のプリント基板上に
６４又は１２８チャンネル（６６０_i−６６０_j）システムが構成される。この２枚の基板
システムで、該テー／アール回路とプリアンプリフアイア／テージーシー（preamplifier
/TGC）回路が１つの集積回路内に作られ、第２の集積回路として形成されるシーデーピー
ビーム形成器（CDP beamformer）と共に１枚の基板上に置かれる。該ビーム形成器制御回
路はプロセサー６７０を用いた加重入力の計算を含むことが出来る。このシステム用のメ
モリーは該システム制御器及び該デジタル通信制御回路と共に第２基板上に配置されたエ
スデーラムである。

図３Ａに戻ると、該標準的フアイヤワイヤケーブル４０は複数のフアイヤワイヤ信号ラ
イン４２とフアイヤワイヤ電力ライン４４とを含む。必要な電圧を提供するために、該フ
アイヤワイヤ電力ライン４４はインラインＤＣ−ＤＣ変換器３００に供給される。該ＤＣ
−ＤＣ変換器３００は必要な電圧を発生し複数の電力ライン４６上でそれらを提供する。
これらの新電力ライン４６は誂えたケーブル４０’内に該フアイヤワイヤ信号ライン４２
と共にパッケージされる。該プローブハウジング３’内では、該フアイヤワイヤ信号ライ
ン４２は該フアイヤワイヤチップセット２２０と接続され、該誂えの電力ライン４６は電
力配電器（power distributor）４８に接続されるが、該配電器は種々の電圧を濾過しそ
れぞれの内部電圧ライン１４８Ａ、１４８Ｂ、２４８上で配電する。加えて、該電力配電
器４８は下記でより詳細に説明する様に、追加的ＤＣ−ＤＣ変換を行う。

送／受信制御チップは該変換器配列とインターフエースするため必要とされる。送信モ
ードでは、該チップは、該送信されたパルスが必要な送信焦点で該画像位置にコヒーレン
ト（coherently）に合計されるように、該選択された変換器要素の各々に印加される高電
圧ドライビングバルスに遅延を提供出来る。受信モードでは、それは、選択された要素に
より受信された反射音響波のその対応する増幅器への接続を提供する。多数チャンネル送
／受信チップの機能は２つの部分に分離出来るが、低電圧送／受信制御を提供するコア機
能と低電圧送／受信制御を高電圧にレベルシフトし該変換器配列と直接インターフエース
させるバッフアー機能とである。該送／受信チップのコア機能は、各チャンネルプロセサ
ーへマスタークロック及びビット値を同報（broadcasts）するグローバルカウンター、送
信周波数、パルス数、パルスシーケンスそして送／受信選択を制御するグローバルメモリ
ー、各チャンネル用の遅延選択を提供するローカル比較器を含む。例えば、６０ＭＨｚク
ロック及び１０ビットグローバルカウンター用には、それは各チャンネルに１７ｕｓまで
の遅延、プログラム可能な送信周波数を提供するローカル周波数カウンター、種々のパル
スシーケンスを提供するローカルパルスカウンターを提供出来る。例えば、６ビットカウ
ンターは、１パルスから６４パルスまでのプログラム可能な被送信パルス長さ、サブクロ
ック遅延分解能を提供するローカルにプログラム可能な位相選択器を提供出来る。例えば
、６０ＭＨｚマスタークロック用には２対１位相選択器は８ｎｓの遅延分解能を提供する
。

典型的に、送信チップクロックの周期は該遅延分解能を決定するが、プログラム可能な
サブクロック遅延分解能と呼ばれる技術は該遅延分解能が該クロック周期よりも精密にな
ることを可能にする。プログラム可能なサブクロック遅延分解能を用いて、周波数カウン
ターの出力はチャンネル毎ベースでプログラム可能なクロックの位相でゲート（gated）
される。最も簡単な形式では、２相クロックが使用され、周波数カウンターの出力はアッ
サート（asserted）されたか又はデアッサート（Deasserted）されたか何れかのクロック
でゲートされる。代わりに、多数のスキューされたクロックが使用出来る。チャンネル当
たり１つが選択され該周波数カウンターからの粗いタイミング信号をゲート作用するため
に使用される。

図３Ｂで見られる様に、高電圧と低電圧の両動作をサポート出来る半導体工程は上記説
明の送／受信チップ向けの１チップ解用に理想的に整合している。該送／受信チップのコ
ア機能は電力消費を減らすために低電圧トランジスター上で実行され得る。該レベルシフ
ト機能は必要なドライブパルスを該変換器配列に提供するために高電圧トランジスター上
で実行され得る。しかしながら、選択された半導体工程のみが、１チップ２９０上での高
電圧（バッフアー２９２）及び低電圧トランジスター（２９４）の両者の該集積化を可能
に出来る。結果として、該高／低電圧工程は０．８から１マイクロメートル設計ルールを
用いてのみそこまで提供される。これらの設計ルールを用いると、６４チャンネル送／受
信チップが１ｃｍ²より小さいチップ面積の１チップ上で容易に集積化出来る。

電力とシリコン面積を節約するために、送／受信チップを実現するよう多数チップモジ
ュール２９５が使用され得る。例えば、該モジュールのコア機能２９６を実現するために
デイープサブミクロン（deep-sub-micron process）工程が使用され得て、バッフアー２
９８機能を実現するために別の工程（separate process）が使用され得る。図３Ｃに示す
様に、該送／受信制御機能を実現するために該多数チップセットが１つのパッケージ内に
搭載され得る。多数チップ的手法を用いて１２８チャンネル送／受信制御器は１つのパッ
ケージに容易に集積化され得る。

図３Ｄはケーブル４１２によりインターフエースハウジング４０４に接続される分離さ
れたプローブハウジング４１０内に変換器配列１０’が配置された代替えの実施例である
。この様なシステムは又図１２と連携して図解される。もう１つの実施例はプローブハウ
ジングを含むが、そこでは該送／受信回路及び／又は該プリアンプ／テージーシー回路の
様な或る回路要素が該変換器配列と共に含まれる一方該ビーム形成器、システム制御及び
メモリー回路は該インターフエース内に留まっている。図３Ｄの該システムは標準的なプ
ローブと、約４．５３６ｋｇ（１０ポンド）より軽く、標準的パーソナルコンピユータに
接続出来るビーム形成器インターフエースとの使用を提供する。該インターフエース４０
４は１５００ｃｍ³より少ない容積と好ましくは約２．２６８ｋｇ（５ポンド）より軽い
重さを有する。

図６Ａ−６Ｃは例示的フアイヤワイヤベースのＤＣ−ＤＣ変換器の線図である。該変換
器の役割は該フアイヤワイヤ（アイイーイーイー１３９４）電圧入力を受け入れ、該プロ
ーブ電子機器による使用のための直流電圧を出力することである。特に、該変換器は８−
４０Ｖの直流入力（Ｖｉｎ）（アイイーイーイー１３９４仕様による）を受け、その電圧
を必要な電圧に変換する。該変換器３００の詳細は従って該プローブ電子機器の特定の電
圧要求に基づき変化する。

図６Ａを参照すると、該変換器３００は直流＋５Ｖ、直流−３Ｖ、直流＋７Ｖ、直流＋
５Ｖ、そして直流＋１０Ｖの出力電圧を発生する。フユーズ及びフイルターを含む入力回
路３０２で、該フアイヤワイヤ電圧入力を受け入れる。濾過後、該入力電圧はＤＣ−ＤＣ
スイッチヤー（DC-DC switcher）３０４に提供され、該スイッチヤーは一定電圧から方形
波パターンを発生する。特に該直流方形波は変圧器Ｔに供給される。該変圧器Ｔからの別
々のタップはデジタル電圧変換回路３０６への５Ｖデジタル直流電圧（Ｖｄ）とアナログ
電圧変換回路３０８への５Ｖアナログ直流電圧（Ｖａ）とを提供する。該波形のデューテ
イサイクルに基づき、該波形はより低い直流電圧を発生するために該変換回路３０６，３
０８内で整流され濾過される。

デジタル電圧については、該５Ｖの直流波形はダイオードＤ２及びＤ３を使用して整流
され、キャパシターＣ２によりスムーズ化される。該＋５Ｖ直流（Ｖｃｃ５）を提供する
ため該デジタル直流電圧（Ｖｄ）に直接接続されたフイルター３２２は該デジタル電子機
器に電力を与えるためにそれぞれの電力ライン４６−２上で提供される。該電力配電器４
８内で、線形調整器３２８は調整された３Ｖ直流電圧（Ｖｃｃ３）を提供するために該５
Ｖ直流電圧（Ｖｃｃ５）をタップする。該デジタル直流電圧（Ｖｄ）及びフイルター３３
４からタップされたスイッチキャパシター３３２は該電荷結合デバイス｛シーシーデー（
CCD）｝への該集積回路基盤バイアス電圧用の−３Ｖ直流電圧（Ｖｅｅ３）を作るために
使用される。その電圧はそれぞれの電力ライン４６−３上で提供される。誘導カップリン
グＬ１は５Ｖ直流電圧を７Ｖ直流に変圧するが、該７Ｖ直流はダイオードＤ１により整流
され、キャパシターＣ１によりスムーズ化される。線形調整器３１２とフイルター３１４
は該電荷結合デバイス用の調整された７Ｖ直流電圧（Ｖｃｃｂ）を提供する。その電圧は
それぞれの電力ライン４６−１上で提供される。図解される様に、フイルター３１４及び
３３４は該ＤＣ−ＤＣ変換器３００と該電力配電器４８の間で分割される部品を有する。

アナログ電圧については、該５Ｖ波形はダイオードＤ５及びＤ６により整流されキャパ
シターＣ４によりスムーズ化される。該アナログ直流電圧（Ｖａ）に直接接続された第１
フイルター３５２、線形調整器３５４そして第２フイルター３５６は該アナログプリアン
プリフアイアー用にそれぞれの電力ライン４６−５上で５Ｖ直流電圧（Ｖｏｕｔａ）を提
供する。該電力配電器４８では、フイルター３５８が発生されたリップルを減らす一方該
電圧は該ケーブルを通して伝送される。誘導カップリング１２は該アナログ直流電圧（Ｖ
ａ）を、該高電圧変換器ドライバーによる使用のための１０Ｖ直流に変換する。この電圧
はダイオードＤ４により整流されキャパシターＣ３によりスムーズ化される。線形調整器
３４２及びフイルター３４４はそれぞれの電力ライン４６−４上を伝送されるドライバー
電圧（Ｖｄｒｉｖｅｒ）を生ずる。又電力配電器４８は発生されたリップルを減ずるため
にフイルター３４６を含む、一方その電圧は該ケーブルを通して伝送される。

該フイルターはローパスフイルター周波数応答を提供するよう設計された導体とキャパ
シターとを含む。該ローパスフイルターの目的は該ＤＣ−ＤＣスイッチング回路により創
られる該直流電圧上の高周波リップルの振幅を減ずることである。

線形直流電圧調整器はフイードバック通路にパストランジスター（pass-transistor）
を有する演算増幅器により実現される。典型的に、これらのデバイスは比較的効率的であ
るがそれはそれらが新しい出力電圧を作るために抵抗器を通して電力を放散するからであ
る。

該スイッチキャパシターは比較的大きいキャパシターを指定電圧に充電する。アナログ
スイッチを使用して、該負電圧を作るために次いでそれは該キャパシターのプレートを逆
にする。この構成は電荷ポンプ変換器（charge pump converter）と呼ばれることが多い
。

図６Ｂは代わりのＤＣ−ＤＣ変換器の略図的線図である。該変換器３００’は直流＋８
Ｖ、直流＋５Ｖ（デジタル）、直流＋５Ｖ（アナログ）、そして直流＋１０Ｖを発生する
。

図６Ｃは代わりの高電圧ＤＣ−ＤＣ変換器の略図的線図である。該変換器３００”は、
該直流＋１０Ｖ出力が高電圧直流＋３０Ｖ電源により置き換えられたことを除けば、図６
Ｂの該変換器３００’と同様である。変換器は２００Ｖまでの電圧を供給出来る。

図７Ａ−７Ｂは図６Ｂ又は６ＣのＤＣ−ＤＣ変換器用の誂えのケーブルの略図的線図で
ある。前記説明の様に、該誂えのケーブル４０’は電力ケース３００と該プローブ３’と
の間のケーブル中間接続（cable medium connection）である。該誂えケーブル４０’は
３本の遮蔽されツイステッドペア（shielded twisted pair）と３本の未遮蔽のツイステ
ッドペア（unshielded twisted pair）のコネクターを含む。２本の遮蔽ツイステッドペ
ア４１２−１、４１２−２は直列バスとして使用され、該フアイヤワイヤプロトコルで規
定されたプル電圧差動データ信号（pull voltage differential data signals）を運ぶ。
もう一方のツイステッドペアのコネクターは遮蔽ツイステッドペア４１６−４により提供
されるアナログ電力を種々の電力信号線４１６−１、４１６−２，４１６−３に提供する
。該ケーブル環境はデバイスを接続するために該２つの低電圧差動信号を使用し、そして
非周期的トポロジー（non-cyclic topology）は概略毎秒４００メガビットのデータレー
トを有する。該ケーブル仲裁システム（cable arbitration system）は、活線挿入（hot
plugging）と広範に変化する物理的トポロジーをサポートする自己コンフイギュア型の階
層的要求／許可プロトコル（self cofiguring hierarchical request/grant protocol）
を使用する。

図７Ａは完全なケーブル組立体の略図的線図である。図示の様に、該ケーブル４０’は
それぞれ遮蔽を有する２本の信号ライン４１２−１，４１２−２を含む。該信号ペアはス
キュー及び他の要因について近付けて整合されることが有利である。又アナログ電力のツ
イステッドペア４１６−４も遮蔽される。残りの電力用ツイステッドペア線はそれぞれの
絶縁部を用いて絶縁される。該ケーブル４０’の外部は絶縁型外側ジャケット４０６であ
る。

図７Ｂは図７Ａの線Ｂ−Ｂに沿って取られた該ケーブル組立体の断面の略図的線図であ
る。

図８は超音波プローブの斜視図である。該プローブ３’はプローブハウジング３０’と
、変換器配列１０７を有するカーブした走査ヘッド３２’とを備える。プローブ電力をオ
ン又はオフと切り換えるための操作者による使用のためのボタン３５がオプションで提供
され得る。

図９はもう１つの超音波プローブの斜視図である。該プローブ３”はプローブハウジン
グ３０”と変換器配列１０”を有するデータ線形走査ヘッド３２”とを備える。再び、プ
ローブ電力をオン又はオフと切り換えるための操作者による使用のためのオプションのボ
タン３５がある。

該ボタン３５の精確な位置は人間工学に基づくことは理解されるべきである。該ボタン
３５が該プローブハウジングの頂部又は底部に置かれ得るが、大抵の走査者は側部配置を
好む。加えて、該プローブは病院の手術室内で使用されるので、該ボタン範囲は清浄化し
易く病院の清浄化薬品に抵抗性であるべきである。

図１０は該超音波プローブで使用するためのボタン機構の略図的線図である。該ボタン
はスムーズなインターフエースを創るために該ハウジング３０に接合される。該ボタン３
５はその内面に剛性のある接触面３７を有する柔軟な膜とすることが出来る。アナログ回
路基板１００に搭載された電気機械的スイッチ１３０は該ボタンが押し下げられた時賦活
される。

図１１はウエアラブル（wearable）超音波画像形成システムを図解するが、該システム
は手持ちプローブ３６４への大きなケーブル３６２に接続されたベルトに搭載されたコン
ピユータ３６０又はインターフエースと、表示された画像をフリーズ（freeze）したり又
は特定の画像を電子的メモリー内に記憶するためのマウス制御部及びボタンを有する種々
の制御部を備え得る第２の手持ちユニット３６６を具備することが出来る。該ユニット３
６６は無線（無線周波又は赤外線）結合又はケーブル３６６によりハウジング３６０に接
続出来る。該コンピユータ３６０はデスクトップ、ラップトップ又は手持ち式デイスプレ
ーに接続出来るか又はマイクロフオン、オーデイオ用の１対のスピーカー及び該ユーザー
の目に隣接して位置付けられた高分解能デイスプレーを有するヘッドマウントデイスプレ
ーシステム（headmounted display system）３７０にケーブルにより接続出来る。

もう１つの好ましい実施例が図１２に図解されるが、そこではフラットパネルデイスプ
レーと標準的キーボードとを有するラップトップコンピユータ５００が、関心のある領域
のビーム形成された表現上でスキャンコンバージョン、ドップラー処理他を行うようプロ
グラムされ、該スキャンコンバージョン他の結果は例えばアイイーイーイー１３９４フア
イヤワイヤ規格又はユーエスビー２．０規格に準拠するケーブル５０８の様な標準的通信
リンクに沿って該インターフエースハウジング５０４から送信された。該コンピユータ５
００及び／又は該インターフエースは行われる研究を制御するため使用される制御パネル
５０２，５０６をオプション的に有することが出来る。該インターフエースハウジング５
０４の好ましい実施例はパーソナルコンピユータ５００のみにより制御され、ケーブルを
用いて該インターフエースハウジング５０４に互換性を有して取付られ得る標準的変換器
配列プローブの使用を提供する。代わりに追加的な遠隔制御器５１４がシステム動作制御
のために使用出来る。該インターフエース５０４は変圧器、メモリー、システム制御器そ
してデジタル通信回路が搭載された回路基板を収容出来る。該インターフエース５０４は
ケーブルで該手持ちプローブ５１０と接続されるが該ケーブルは好ましくは長さで約０．
６１０ｍ（２フイート）と約１．８２９ｍ（６フイート）の間がよいが、しかしながらよ
り長い長さも使用出来る。該送／受信及び／又は該プリアンプリフアイアー／テージーシ
ー回路は該プローブハウジング５１０の中又は該インターフエースハウジング５０４の中
に入れることが出来る。又該コンピユータはギガビットのイーサーネット動作用に、そし
てクリニック又は病院での遠隔システムへのネットワーク上でのビデオ及び画像データ送
信用にコンフイギュアされることも可能である。又該ビデオデータはブイシーアール（VC
R）又は標準的ビデオレコーダー又はビデオテープ上への記録用のアイイーイーイー１３
９４部分を有するビデオカメラへ送られることも可能である。該ブイシーアール又はビデ
オカメラは該コンピユータを使用して制御され得る。

図１に戻ると、該ホスト５は超音波画像を表示するソフトウエア命令を実行するデスク
トップ、ラップトップ、パームトップ又は他の携帯型コンピユータとすることが出来る。
人体の軟組織構造を表示するための実時間Ｂモード超音波画像に加えて、実時間で体内血
液速度の見積もりを表示するためにドップラー超音波データが使用され得る。３つの異な
る速度見積もりシステムが存在するが、それらはカラー流れ画像形成（color-flow imagi
ng）｛シーエフアイ（CFI）｝、パワードップラー（power-Doppler）そしてスペクトルソ
ノグラム（spectral sonogram）である。

該カラー流れ画像形成様式は身体の特定領域に応答させ、平均速度分布の実時間画像を
表示する。該シーエフアイエスはダイナミックＢモード画像の最高部に通常示される。血
流の方向を決定するために、異なるカラーが該変換器に向かう及びそれから離れる速度を
示す。

カラー流れ画像は与えられた領域での反射体（すなわち血球）の速度の平均又は標準偏
差（standard deviation）を表示するが、パワードップラー（power Doppler）｛ピーデ
ー（PD）｝は、反射率の全量のＢモード画像の表示と同様な、該範囲内移動反射体の量の
測定値を表示する。ピーデー画像は流れ信号のエネルギーが表示されるエネルギー画像で
ある。これらの画像は速度情報を与えず流れの位置を示すのみである。

スペクトルドップラー又はスペクトルソノグラム様式は、１つの範囲ゲートに応答させ
るためにパルス化波のシステムを利用し、時刻の関数として速度分布を表示する。このソ
ノグラムは２重画像（duplex image）を生ずるためにＢモード画像と組み合わされる。典
型的に、該デイスプレーの頂部側は調査される領域のＢモード画像を示し、該底部はソノ
グラムを示す。同様に、又該ソノグラムは３重画像（triplex image）を生ずるために該
シーエフアイ画像と組み合わされることも可能である。かくして、データ取得時間は全３
セットのデータの取得に分けられる。結果として、複合画像のフレームレートは、シーエ
フアイか又は２重画像形成の何れかに比較して、一般に減小する。

カラー流れ写像応用（color-flow map applications）のためのパルス化ドップラープ
ロセサー（pulsed-Doppler processor）をここで説明する。カラードップラー（Color Do
ppler）｛シーデー（CD）｝又はカラー流れ画像形成は、１つの様式では、組織を画像形
成するためそして血流を調査するために超音波の能力を組み合わせる。シーデー画像はカ
ラーでエンコードされ得てそしてＢモードグレースケール画像（B-mode gray-scale imag
e）上に重畳され得るドップラー情報から成る。

カラー流れ画像形成は平均速度推定量作成（mean velocity estimator）である。該平
均速度の計算の中に２つの異なる技術がある。第１は、パルス化ドップラーシステム内で
、関心のある領域の速度分布を作るために高速フーリエ変換｛エフエフテーエス（FFTs）
｝が使用され、そして速度プロフアイルの平均及び分散が計算されカラー流れ画像として
表示される。もう一方の手法は１次元自己相関を使用する。

範囲ゲート（range gate）内の平均速度の見積もりは容積流れレート（volume flow ra
te）の指示を与える。該反射され、範囲ゲートされた（range-gated）信号の周波数は流
れ速度に比例すると仮定すると、空間平均速度は平均角周波数により決定される。

ここで、Ｐ（ω）は受信され、復調された信号のパワースペクトル密度（power-spectral
density）である。該パワースペクトル密度の逆フーリエ変換は該自己相関である。

該自己相関のτに対する導関数は

式（２）及び（３）を式（１）内に置き換えると下記を生じる。

従って、平均速度推定量は該自己相関と該自己相関の導関数の見積もりに変えられる。前
記表現により与えられた推定量は２つの戻りライン（two returned lines）からのデータ
が使用される時計算出来て、すなわち

ここで

ｆ_prfはパルス繰り返し周波数、そしてＮ_cは自己相関推定量内で使用されるライン数で
ある。実際は、該ＳＮ比を改善するために２本より多いラインが使用される。該自己相関
技術により有用な速度見積もりを得るためには幾つかのアールエフ（RF）ラインからのデ
ータが必要である。典型的に、同じ画像方向について８と１６の間のラインが取得される
。該ラインは該画像深さを通した範囲ゲート内に分けられ、該ラインに沿って該速度が見
積もられる。

２重画像形成用に、該シーエフアイパルスが該Ｂモード画像パルスの間に入れられる。
シーエフアイパルスについて、より長い持続時間パルス列は低い分散を有する推定量を与
えることが知られているが、しかしながら、良好な空間的分解能は短いパルス列を必要と
させる。結果として、分離されたパルス列が該Ｂモード画像用に使用されねばならず、そ
れは該シーエフアイパルス列は高分解能、グレースケール画像用には余りに長いからであ
る。

カラー流れ画像形成、シーエフアイ、用には、該速度推定量は式（５）で与えられる。
これは直列処理で計算され得るがそれは、新しいライン用のサンプルの到着が既に計算さ
れた合計（sum）への該新しいデータの付加に帰着するからである。各範囲ゲートと各新
しいライン用に４つの掛け算と、３つの寄せ算と、そして１つの引き算が行われる。又各
新しいサンプルについて静的エコー打ち消し（stationary echo cancellation）が行われ
る。Ｎ_e係数を有するフイルターがゲート及びライン当たり２Ｎ_eの掛け算と寄せ算を必要
とさせる。

全てのデータサンプルがシーエフアイ画像形成用に使用されると仮定して、１秒当たり
掛け算と寄せ算の全数は
Ｎ_ops＝（２Ｎ_e＋２）Ｍｆ₀ （７）
ここでＭｆ₀は毎秒のデータサンプルの数である。これは控え目な値であり、何故ならＢ
モードラインはモード間をスイッチして時間を失わせるシーエフ画像形成ラインを間に入
れられるからである。ついては次の様になり、

ここでＮ_cは推定毎のシーエフアイライン数、Ｎ_Bはシーエフアイラインの間に入れられた
Ｂモード画像ライン数であり、そしてηは有用データ取得に費やされる有効時間を示す。

推定毎に８ライン、４つの係数を有するエコー打ち消しフイルターそして８倍のオーバ
ーサンプルされた４ＭＨｚパルスを使用するシーエフアイシステム用で、１つのＢモード
ラインがシーエフアイライン間に入れられそして時間の８０％がデータ取得に消費された
。式（７）を使用して、秒当たり計算数はＮ_ops＝１７２×１０⁶。これは現在のペンチア
ムクラス（Pentium-class）のラップトップコンピユータの能力内にある。かくして、該
シーエフアイ信号処理の全ては現在技術のマイクロプロセサーを使用するソフトウエアで
行える。

カラー流れ画像形成（シーエフアイ）は臨床的心臓血管の応用で有効な診断ツールであ
るが、パワードップラー（Power Doppler）｛ピーデー（PD）｝画像形成は、関心のある
高周波音波印加の（insonified）領域での血流表示の代わりの方法を提供する。シーエフ
画像形成は与えられた領域内の反射体（例えば、血球）の速度の平均又は標準偏差を表示
するが、ピーデーは、反射率のＢモード画像の表示と同様に、該領域内の移動反射体の密
度の測定値を表示する。かくして、パワードップラーは抑制された静的反射率を有するＢ
モード画像と似ている。これは赤血球の様な、小さい散乱断面を有する運動粒子を見るた
め特に有用である。

パワードップラーはカラードップラー画像形成用に使用された様に平均周波数シフトの
代わりに集積化ドップラー電力を表示する。前の節で論じた様に、カラー流れ写像は下記
で表される平均周波数推定量であり、

ここでωは平均周波数シフトを表しそしてＰ（ω）は受信信号のパワースペクトル密度で
ある。該パワースペクトル密度の逆フーリエ変換は下記自己相関である。

全ドップラーパワーは全ての角周波数に亘る該パワースペクトル密度の積分として下記で
表される。

式（２）と（１０）との間の類似性を観察することにより、次に、該自己相関関数の０次
の後れが該積分全ドップラーパワーを計算するため使用し得ることになる。

換言すれば、該周波数ドメイン内の該積分されたパワーは時間ドメイン内の積分されたパ
ワーと同じであり、従って該パワードップラーは該時間ドメイン又は該周波数ドメインの
何れのデータからも計算出来る。何れの場合も、血管壁の様な、周囲組織からの望ましく
ない信号は濾過により除去されるべきである。この計算はウオールフイルター（Wall fil
ter）としても又参照される。

好ましい実施例では、該ピーデーは、上記説明の該シーエフアイ処理の計算と同様に、
マイクロプロセサー上で走るソフトウエアで計算出来る。インテルのペンチアムＴＭとペ
ンチアムＩＩのＭＭＸコープロセサー（coprocessors）でのそれらの様な並列計算ユニッ
トは必要な関数の急速計算を可能にする。又デジタルシグナルプロセサー（Digital Sign
al Processor）｛デーエスピー（DSP）｝もこの課題を行うため使用出来る。何れかの場
合用に、ソフトウエアの実施例は、デジタル信号処理アルゴリズムを変更し、調査し、関
心のある領域が変化した時最良の性能を達成する信号を送信する柔軟性を可能にしている
。

上記はドップラー信号の周波数コンテントが血液の速度分布に関連することを示した。
組織の固定深さでの血液移動を推定するためのシステムを工夫することは共通である。送
信器は組織及び血液内に伝播し相互作用する超音波パルスを放射する。後方散乱された信
号は同じ変換器で受信され増幅される。多数パルスシステムでは、放射される各ライン又
はパルスについて１つのサンプルが取得される。該受信信号をフーリエ変換し結果を示す
ことにより速度分布の表示が作られる。この表示はソノグラムとも呼ばれる。２重システ
ムでは該ソノグラムと共にＢモード画像が提示されることが多く、調査、又は範囲ゲート
の範囲が該Ｂモード画像上にオーバーレイとして示される。該範囲ゲートの位置とサイズ
はユーザーにより決められる。翻って、これはデータ処理用の区分（epoch）を選択する
。該範囲ゲート長さは調査の範囲を決定し、放射されるパルスの長さを設定する。

該スペクトル密度の計算はｙ軸に周波数を、ｘ軸に時間を置いてスクリーン上に表示さ
れる。該スクリーン上の画素の輝度（intensity）は該スペクトルのマグニチュード（mag
nitude）を示し、かくしてそれは特定の速度での移動する血液散乱体の数（number of bl
ood scatterers）に比例する。

該範囲ゲート長さと位置はユーザーにより選択される。この選択を通して、放射される
パルスとパルス繰り返し周波数（emitted pulse and pulse repetition frequency）が決
定される。該範囲ゲートのサイズは該パルスの長さにより決定される。該パルス持続時間
（pulse duration）は下記の様になるが、

ここで該ゲート長さはｌ_gであり、Ｍは周期の数である。該ゲート持続時間は如何に急速
にパルエコーラインが取得され得るかを決定する。これは該パルス繰り返し周波数すなわ
ち

として参照され、ここでｄ₀はゲートまでの距離（distance）である。例えば、４周期、
７ＭＨｚのパルスが１０ｍｓの観察時間を有して３ｃｍの深さにある血管をプローブする
ために使用される。
該ゲート長さは
ｌ_g＝０．４４ｍｍ （１５）
と計算される。
該パルス繰り返し周波数は

である。
独立スペクトルラインの全数はＮ＝Ｔ_obsｆ_prf＝２５０である。そこで最大検出可能速度
は

である。フーリエ変換を計算するために２５６点の高速フーリエ変換（FFT）を使用する
と、該前記例用に必要な毎秒の掛け算／寄せ算の全数は１０ＭＯＰｓ／ｓより少ない。好
ましい実施例では、ソノグラム計算はマイクロプロセサー上で走るソフトウエアで行われ
得る（上記説明のシーエフアイ処理の計算と同様に）。インテルペンチアムＴＭ及びペン
チアムＩＩのＭＭＸコープロセサー内のそれらの様な、並列計算ユニットは必要な高速フ
ーリエ変換関数の急速な計算を可能にする。全ての３つの速度見積もりシステムが、イン
テルのペンチアム、又はデジタルシグナルプロセサー（digital signal processor）｛デ
ーエスピー（DSP）｝の様な現在のマイクロプロセサー上のソフトウエアで実施出来る。

或る画像形成方法を向上させるために造影剤（contrast agent）を使う方法が開発され
て来た。安定化微少バブル（stabilized microbubbles）は、生物学的組織に比較してそ
れらのユニークな音響特性のために、超音波造影画像形成（ultrasound contrast imagin
g）用に使用される。それらは優れた後部散乱及び非線形の挙動と、超音波に曝した時の
脆さ（fragility）とを示す。これらの特徴を開発するために多くの超音波画像形成様式
が創られて来た。

基本的Ｂモード画像形成では、送信及び受信周波数は同じである。血液のエコー源性（
echogenicity）は造影材料の投与（administrration of contrast material）と共に顕著
に増加する。気体微少バブルは、該気体と周囲組織又は血液との間の音響インピーダンス
の不整合（mismatch）（特に圧縮性の差）のために等価なサイズの液体又は固体粒子より
も遙かに強く音響を散乱（scatter）させる。この影響はドップラー及びＭモード画像形
成技術でも同じに観察される。造影画像形成用に基本波Ｂモードを使用する１つの不利は
該バブルにより創られるエコーのレベルが生物学的組織から生じるエコーのレベルと同様
であることである。

第２高調波を使用する技術はバブルが該組織により発生する高調波より遙かに高いレベ
ルで送信周波数の高調波を発生する事実に依存する。送信周波数の２倍の周波数で受信さ
れる信号から画像を創ることにより、バブルの有無の領域間で高い画像コントラストが達
成される。この画像形成様式に伴う問題は短いパルス（典型的にＢモード画像形成で使用
される）は広いバンド幅を有しそして送受信周波数が重畳し、該基本周波数で該高調波画
像を汚損することである。この問題を和らげるために、該パルス長さは狭いバンド幅を達
成するよう増加されるが、画像の軸方向分解能を減じる支出を伴う。

パルス逆転法（pulse inversion method）｛広帯域高調波画像形成（wideband harmoni
c imaging）又は双パルス画像形成（dual pulse imaging）とも呼ばれる｝は第２高調波
技術で観察される重複周波数の問題を解決する。各走査ラインは２つの超音波パルスから
受信される信号を合計することにより形成されるが、そこでは第２パルスは第１に対し逆
転され、かつ、僅かに遅延される。この手法は全ての線形散乱（もし該２つのパルスの間
に組織の移動が無ければ）の応答を打ち消す一方非線形散乱体の効果を高める。該２つの
パルス間に遅延があるので、何等かのバブルの変位は追加的信号を付加し、速度依存性の
向上に帰着する。

大抵の造影剤は超音波照射で破壊されるので、間欠的又はゲートされた画像形成技術が
使用されて来た。各心拍サイクルで（又は幾つかの心拍サイクルの後に）画像フレームを
取得することにより、超音波曝露は減じられ、画像上での関心のある領域内の造影剤の長
命さは増される。間欠的画像形成のもう１つの利点はオフサイクル中（during the off-c
ycle）の脈管空間の充填作用である。充填の程度は血流の血液容積に直接関連する向上を
生み出すが、それは流れレートが高い程、関心のある領域に入るバブル数が多くなり、か
くして分数的血液容積（fractional blood volume）が大きくなるからである。

誘導音響放射法（stimulated acoustic emission method）｛過渡応答画像形成（trans
ient response imaging）としても知られる｝は、第１パルスでのバブル破裂を保証する
程に高く設定された送信電力を伴うカラードップラーを典型的に含む。バブルが崩壊する
と、広帯域（broadband）の音響信号が発生される。超音波ドップラーシステムは後方散
乱信号を”クリーン”な基準信号に対して比較するので、バブル崩壊により引き起こされ
る周波数相関のこの損失は機械によりランダムなドップラーシフトとして解釈され、該微
少バブルの位置でのカラーのモザイックに帰着する。

本発明の好ましい実施例は、例えば、パワードップラー画像の提供に於いて空間的フイ
ルターを使用する。この空間的すなわちハイパスフイルターは造影剤と共に有効に使用出
来て、血流と周囲器官又は動脈との間を更に差別する。最初に該電力が計算され、２つの
パルスのキェンセラーが使用される。該フイルターの前と後の該信号の電力の比は身体内
の移動する流体の明瞭な画像を生じるデータ集合を提供する。

本発明がその好ましい実施例を参照して特に示され、説明されたが、形式及び詳細での
種々の変更が行われるかも知れないがそれらは付属する請求項により規定された本発明の
精神と範囲から離れるものでないことは当業者により理解されるであろう。

集積化プローブシステムの略図的ブロック線図である。 集積化プローブ電子機器をパッケージする特定の実施例を図解する。 集積化プローブ電子機器をパッケージする特定の実施例を図解する。 集積化プローブ電子機器をパッケージする特定の実施例を図解する。 集積化されたプローブシステムの特定の実施例の略図的ブロック線図である。 送／受信回路の実施例を図解する。 送／受信回路の実施例を図解する。 プローブハウジングがケーブルによりインターフエースハウジングから分離される代わりの実施例を図解する。 特定の１次元の時間ドメインビーム形成器のブロック線図である。 本発明に依るビーム形成器のもう１つの好ましい実施例を図解する。 図３のシステム制御器の機能的ブロック線図である。 該システム内モジュールの制御用タイミング線図を略図的に図解する。 例示的なフアイヤワイヤベースのＤＣ−ＤＣ変換器の線図である。 例示的なフアイヤワイヤベースのＤＣ−ＤＣ変換器の線図である。 例示的なフアイヤワイヤベースのＤＣ−ＤＣ変換器の線図である。 図６Ｂ又は６Ｃの該ＤＣ−ＤＣ変換器と共に使用するための誂えのケーブルの略図的線図である。 図６Ｂ又は６Ｃの該ＤＣ−ＤＣ変換器と共に使用するための誂えのケーブルの略図的線図である。 超音波プローブの斜視図である。 もう１つの超音波プローブの斜視図である。 超音波プローブのボタン機構の略図的線図である。 本発明に依るウエラブル又は身体設置式超音波システムを図解する。 パーソナルコンピユータへの標準的通信リンクを使用するインターフエースシステムを図解する。

本発明がその好ましい実施例を参照して特に示され、説明されたが、形式及び詳細での
種々の変更が行われるかも知れないがそれらは付属する請求項により規定された本発明の
精神と範囲から離れるものでないことは当業者により理解されるであろう。
［項目１］
ケーブルで変換器プローブハウジングと通信することが出来る手持形のディスプレーシステムを具備し、
該手持形のディスプレーシステムはビーム形成回路と、イメージデータを蓄積するメモリーと、超音波画像をディスプレーする電子ディスプレーと、システム制御器集積回路と、イメージデータを処理するコンピュータとを備え、
該手持形のディスプレーシステムは、該変換器プローブハウジング内のスキャンニング変換アレーを駆動する高電圧集積回路を有する集積回路伝達受信装置を備え、該集積回路伝達受信装置は低電圧集積回路を更に備えることを特徴とする、
手持形の超音波画像形成システム。
［項目２］
該インターフエースシステムが、インターフエースハウジング内に設置された第１回路基板組立体及び第２回路基板組立体を備えることを特徴とする、
項目１記載のシステム。
［項目３］
該第１回路基板組立体及び第２回路基板組立体がコネクターにより電気的に接続されることを特徴とする、
項目２記載のシステム。
［項目４］
該メモリーが、ビデオランダムアクセスメモリー（ＶＲＡＭ）を有することを特徴とする、
項目１記載のシステム。
［項目５］
該標準通信インターフエースがアイイーイーイー（ＩＥＥＥ）１３９４インターフエースを有することを特徴とする、
項目１記載のシステム。
［項目６］
該標準通信インターフエースが汎用直列バス（ＵＳＢ）インターフエースを有することを特徴とする、
項目１記載のシステム。
［項目７］
該第１回路基板組立体が、該第２回路基板組立体上に設置された該システム制御器に接続された該ビーム形成回路を備え、
該第２回路基板組立体が、該高電圧集積回路及び該低電圧集積回路が単一集積回路から成る集積回路伝達受信装置を備えることを特徴とする、
項目２記載のシステム。
［項目８］
該メモリーが同期ダイナミックランダムアクセスメモリー（ＳＤＲＡＭ）を有することを特徴とする、
項目１記載のシステム。
［項目９］
該メモリーが、
該第１回路基板組立体上の第１メモリーと、
該第２回路基板組立体上の第２メモリーと、
を有することを特徴とする、
項目７記載のシステム。
［項目１０］
該システム制御器が、
リードアウト制御器、
通信制御器、
アルバイター、
そしてリフレッシ制御器
を有することを特徴とする、
項目１記載のシステム。
［項目１１］
該インターフエースシステムが、ケーブルでプローブハウジングに接続可能である、約４．５４ｋｇ（１０ポンド）以下の重さのインターフエースハウジングを備えることを特徴とする、
項目１記載のシステム。
［項目１２］
ユーザーが超音波研究パラメーターを制御することが出来るような制御パネルを具備することを特徴とする、
項目１記載のシステム。
［項目１３］
コンピュータ用のキーボードを具備することを特徴とする、
項目１２記載のシステム。
［項目１４］
該制御パネルが、該コンピュータへの無線接続を有する遠隔制御部を備えることを特徴とする、
項目１２記載のシステム。
［項目１５］
該制御パネルが、該インターフエースシステムが設置されるインターフエースハウジングを備えることを特徴とする
項目１２記載のシステム。
［項目１６］
アイソクロナスなデータが標準通信インターフエースに沿って送信される様なインターフエースシステムを具備することを特徴とする、
項目１記載のシステム。
［項目１７］
該コンピュータが、通信インタフエースからのデータ上でスキャンコンバージョンを行うようプログラムされていることを特徴とする、
項目１記載のシステム。
［項目１８］
該通信インターフエースが少なくとも毎秒１００メガビットでデータを伝導することを特徴とする、
項目１６記載のシステム。
［項目１９］
該通信インターフエースが少なくとも毎秒２００メガビットでデータを伝導することを特徴とする、
項目１６記載のシステム。
［項目２０］
コンピュータがドップラープロセスを実行することを特徴とする、
項目１記載のシステム。
［項目２１］
通信インターフエース上で送信用にデータのパケットをアッセンブルする通信制御回路を備えることを特徴とする、
項目１記載のシステム。
［項目２２］
非同期データを伝導する通信インターフエースを備えることを特徴とする、
項目１記載のシステム。
［項目２３］
該ビーム形成回路が集積回路を有しており、種々の変換器プローブ用の種々の動作周波数を選択するために可変クロック発生器を具備することを特徴とする、
項目１記載のシステム。
［項目２４］
該ビーム形成回路が、少なくとも６４の遅延チャンネルを有するチャージドメインプロセサーを有することを特徴とする、
項目１記載のシステム。
［項目２５］
該インターフエースシステムに接続可能な複数の変換器プローブの各々用に動作周波数を調整するためにタイミング制御器及びクロック発生器を備えることを特徴とする、
項目１記載のシステム。
［項目２６］
該集積回路制御組立体が、選択された遅延分解能に対する複数のチャンネルプロセサーの各々にマスタークロック信号を送信することを特徴とする、
項目１記載のシステム。
［項目２７］
該集積回路制御組立体が低電圧を高電圧に変換することを特徴とする、
項目１記載のシステム。
［項目２８］
該集積回路制御組立体が第１の複数の低電圧トランジスターと第２の複数の高電圧トランジスターを有することを特徴とする、
項目１記載のシステム。

Claims (28)

1. ケーブルで変換器プローブハウジングと通信することが出来る手持形のディスプレーシ
   ステムを具備し、
   該手持形のディスプレーシステムはビーム形成回路と、イメージデータを蓄積するメモ
   リーと、超音波画像をディスプレーする電子ディスプレーと、システム制御器集積回路と
   、イメージデータを処理するコンピュータとを備え、
   該手持形のディスプレーシステムは、該変換器プローブハウジング内のスキャンニング
   変換アレーを駆動する高電圧集積回路を有する集積回路伝達受信装置を備え、該集積回路
   伝達受信装置は低電圧集積回路を更に備えることを特徴とする手持形の超音波画像形成シ
   ステム。
2. 該インターフエースシステムが、インターフエースハウジング内に設置された第１回路
   基板組立体及び第２回路基板組立体を備えることを特徴とする請求項１記載のシステム。
3. 該第１回路基板組立体及び第２回路基板組立体がコネクターにより電気的に接続される
   ことを特徴とする請求項２記載のシステム。
4. 該メモリーが、ビデオランダムアクセスメモリー（ＶＲＡＭ）を有することを特徴とす
   る請求項１記載のシステム。
5. 該標準通信インターフエースがアイイーイーイー（ＩＥＥＥ）１３９４インターフエー
   スを有することを特徴とする請求項１記載のシステム。
6. 該標準通信インターフエースが汎用直列バス（ＵＳＢ）インターフエースを有すること
   を特徴とする請求項１記載のシステム。
7. 該第１回路基板組立体が、該第２回路基板組立体上に設置された該システム制御器に接
   続された該ビーム形成回路を備え、該第２回路基板組立体が、該高電圧集積回路及び該低
   電圧集積回路が単一集積回路から成る集積回路伝達受信装置を備えることを特徴とする請
   求項２記載のシステム。
8. 該メモリーが同期ダイナミックランダムアクセスメモリー（ＳＤＲＡＭ）を有すること
   を特徴とする請求項１記載のシステム。
9. 該メモリーが、該第１回路基板組立体上の第１メモリーと、該第２回路基板組立体上の
   第２メモリーと、を有することを特徴とする請求項７記載のシステム。
10. 該システム制御器がリードアウト制御器、通信制御器、アルバイター、そしてリフレッ
    シ制御器を有することを特徴とする請求項１記載のシステム。
11. 該インターフエースシステムが、ケーブルでプローブハウジングに接続可能である、約
    ４．５４ｋｇ（１０ポンド）以下の重さのインターフエースハウジングを備えることを特
    徴とする請求項１記載のシステム。
12. ユーザーが超音波研究パラメーターを制御することが出来るような制御パネルを具備す
    ることを特徴とする請求項１記載のシステム。
13. コンピュータ用のキーボードを具備することを特徴とする請求項１２記載のシステム。
14. 該制御パネルが、該コンピュータへの無線接続を有する遠隔制御部を備えることを特徴
    とする請求項１２記載のシステム。
15. 該制御パネルが、該インターフエースシステムが設置されるインターフエースハウジン
    グを備えることを特徴とする請求項１２記載のシステム。
16. アイソクロナスなデータが標準通信インターフエースに沿って送信される様なインター
    フエースシステムを具備することを特徴とする請求項１記載のシステム。
17. 該コンピュータが、通信インタフエースからのデータ上でスキャンコンバージョンを行
    うようプログラムされていることを特徴とする請求項１記載のシステム。
18. 該通信インターフエースが少なくとも毎秒１００メガビットでデータを伝導することを
    特徴とする請求項１６記載のシステム。
19. 該通信インターフエースが少なくとも毎秒２００メガビットでデータを伝導することを
    特徴とする請求項１６記載のシステム。
20. コンピュータがドップラープロセスを実行することを特徴とする請求項１記載のシステ
    ム。
21. 通信インターフエース上で送信用にデータのパケットをアッセンブルする通信制御回路
    を備えることを特徴とする請求項１記載のシステム。
22. 非同期データを伝導する通信インターフエースを備えることを特徴とする請求項１記載
    のシステム。
23. 該ビーム形成回路が集積回路を有しており、種々の変換器プローブ用の種々の動作周波
    数を選択するために可変クロック発生器を具備することを特徴とする請求項１記載のシス
    テム。
24. 該ビーム形成回路が、少なくとも６４の遅延チャンネルを有するチャージドメインプロ
    セサーを有することを特徴とする請求項１記載のシステム。
25. 該インターフエースシステムに接続可能な複数の変換器プローブの各々用に動作周波数
    を調整するためにタイミング制御器及びクロック発生器を備えることを特徴とする請求項
    １記載のシステム。
26. 該集積回路制御組立体が、選択された遅延分解能に対する複数のチャンネルプロセサー
    の各々にマスタークロック信号を送信することを特徴とする請求項１記載のシステム。
27. 該集積回路制御組立体が低電圧を高電圧に変換することを特徴とする請求項１記載のシ
    ステム。
28. 該集積回路制御組立体が第１の複数の低電圧トランジスターと第２の複数の高電圧トラ
    ンジスターを有することを特徴とする請求項１記載のシステム。

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