JP2014087068A - デュアルスロープを用いる増幅器のための自動利得制御電子回路 - Google Patents
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Abstract
【解決手段】基準信号VRを、入力増幅器の出力における振幅信号VPと比較するための、非線形増幅器-比較器を含む。この比較器は、これら2つの入力信号間の所定の偏移閾値に応じて、入力増幅器の利得のデュアルスロープ適応化を実行する。比較器は、供給電圧源の端子間に直列接続された、それぞれ3つのトランジスタを有する2つの分岐を含む。第1の分極トランジスタM5及び第2の分極トランジスタM6は、第1及び第2の入力信号で制御される第1の入力トランジスタM1及び第2の入力トランジスタM2に接続され、これら入力トランジスタはそれぞれ、電流ミラーの第1のダイオード接続トランジスタM3及び第2のトランジスタM4に接続される。非線形相互コンダクタンス要素RNLは、入力トランジスタのソースを接続する。
【選択図】図2
Description
Claims (11)
- 入力増幅器(2)の自動利得制御のための電子回路(1)であって、
前記電子回路は自動利得制御ループ内に、第1の基準信号(VR)を、前記入力増幅器の出力信号の振幅レベルに関係する第2の信号(VP)と比較するための非線形増幅器-比較器(4)を含み、
前記非線形増幅器-比較器(4)によって前記入力増幅器の利得の動的、アナログ、デュアルスロープ適応化を行うことができ、
前記非線形増幅器-比較器(4)は、第1のタイプの伝導性を有する第1の入力トランジスタ(M1)を有する第1の分岐を含み、前記第1の入力トランジスタ(M1)は、供給電圧源の負端子(VSS)と正端子(VDD)の間の、第1のタイプの伝導性を有する第1の分極トランジスタ(M5)と、電流ミラーの第2のタイプの伝導性を有する第1のダイオード接続トランジスタ(M3)との間に直列に配設され、前記第1の入力トランジスタ(M1)のゲート又はベースは前記第1の信号(VR)又は前記第2の信号(VP)を受信することができること、
前記非線形増幅器-比較器(4)は、第1のタイプの伝導性を有する第2の入力トランジスタ(M2)を有する第2の分岐を含み、前記第2の入力トランジスタ(M2)は、前記供給電圧源の前記負端子(VSS)と前記正端子(VDD)との間の、第1のタイプの伝導性を有する第2の分極トランジスタ(M6)と、前記電流ミラーの第2のタイプの伝導性を有する第2のトランジスタ(M4)との間に直列に配設され、前記第2の分極トランジスタ(M6)のゲート又はベースは前記第1の分極トランジスタ(M5)のゲート又はベースに接続されて分極電圧(VB)によって給電され、前記電流ミラーの前記第2のトランジスタ(M4)のゲート又はベースは前記電流ミラーの前記第1のダイオード接続トランジスタ(M3)のゲート又はベースに接続され、前記第2の入力トランジスタ(M2)のゲート又はベースは、前記第2の基準信号(VP)又は前記第1の信号(VR)のうち前記第1の入力トランジスタ(M1)が受信するものとは異なるものを受信することができること、並びに
前記非線形増幅器-比較器(4)は、前記第1の入力トランジスタ(M1)のソース又はエミッタを前記第2の入力トランジスタ(M2)のソース又はエミッタに接続して、前記第1の入力信号(VR)と前記第2の入力信号(VP)との間の偏移が所定の閾値より大きい又は小さい場合に、前記増幅器-比較器が、前記第2の入力トランジスタ(M2)のドレイン又はコレクタを介して、デュアルスロープ利得調整信号(IOUT)を出力できるようにする、少なくとも1つの非線形相互コンダクタンス要素(RNL)を含むこと
を特徴とする、電子回路(1)。 - 前記第1の入力トランジスタ(M1)及び前記第2の入力トランジスタ(M2)は、NMOSトランジスタであること、
前記第1の分極トランジスタ(M5)及び前記第2の分極トランジスタ(M6)は、NMOSトランジスタであること、並びに
前記第1の電流ミラートランジスタ(M3)及び前記第2の電流ミラートランジスタ(M4)は、PMOSトランジスタであること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記第1の分極トランジスタ(M5)及び前記第2の分極トランジスタ(M6)のソースは、前記供給電圧源の前記負端子(VSS)に直接接続されること、並びに
前記電流ミラーの前記第1のトランジスタ(M3)及び前記第2のトランジスタ(M4)のソースは、は、前記供給電圧源の前記正端子(VDD)に直接接続されること
を特徴とする、請求項2に記載の電子回路(1)。 - 前記第1の入力トランジスタ(M1)及び前記第2の入力トランジスタ(M2)は、PMOSトランジスタであること、
前記第1の分極トランジスタ(M5)及び前記第2の分極トランジスタ(M6)は、PMOSトランジスタであること、並びに
前記第1の電流ミラートランジスタ(M3)及び前記第2の電流ミラートランジスタ(M4)は、NMOSトランジスタであること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記第1の分極トランジスタ(M5)及び前記第2の分極トランジスタ(M6)の前記ソースは、前記供給電圧源の前記正端子(VDD)に直接接続されること、並びに
前記電流ミラーの前記第1のトランジスタ(M3)及び前記第2のトランジスタ(M4)の前記ソースは、前記供給電圧源の前記負端子(VSS)に直接接続されること
を特徴とする、請求項4に記載の電子回路(1)。 - 前記非線形相互コンダクタンス要素は、前記第1の入力トランジスタ(M1)の前記ソース又は前記エミッタと前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタとの間に直列接続されている、同一のタイプの伝導性を有する2対のトランジスタ(M7、M8、M9、M10)から形成されることを特徴とする、請求項1に記載の電子回路(1)。
- 前記2つのトランジスタの対(M7、M8、M9、M10)はNMOSトランジスタから形成されること、
第1のトランジスタの対の2つの前記トランジスタ(M7、M8)のソースは、前記第1の入力トランジスタ(M1)の前記ソース又は前記エミッタに接続されること、
前記第1のトランジスタの対の2つの前記トランジスタ(M7、M8)のドレインは、第2のトランジスタ(M9、M10)の対の2つの前記トランジスタ(M9、M10)のソースに接続されること、
前記第2のトランジスタ対の2つの前記トランジスタ(M9、M10)のドレインは、前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続されること、
前記第1のトランジスタの対の第1の前記トランジスタ(M7)のゲート及び前記第2のトランジスタの対の第1の前記トランジスタ(M9)のゲートは、前記第1の入力トランジスタ(M1)のゲート又はベースに接続されること、並びに
前記第1のトランジスタの対の第2の前記トランジスタ(M8)のゲート及び前記第2のトランジスタの対の第2の前記トランジスタ(M10)のゲートは、前記第2の入力トランジスタ(M2)の前記ゲート又は前記ベースに接続されること
を特徴とする、請求項6に記載の電子回路(1)。 - 前記非線形相互コンダクタンス要素は、第1のダイオード接続トランジスタ(M17)、前記第1のダイオード接続トランジスタ(M17)とは反対の第2のダイオード接続トランジスタ(M18)、及び抵抗(RSS)で形成され、
前記第1のダイオード接続トランジスタ(M17)、前記第2のダイオード接続トランジスタ(M18)、及び前記抵抗(RSS)は全て並列に接続され、前記第1の入力トランジスタ(M1)及び前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続される
ことを特徴とする、請求項1に記載の電子回路(1)。 - 前記第1のダイオード接続トランジスタ(M17)及び前記第2のダイオード接続トランジスタ(M18)は、PMOSトランジスタであること、
前記第1のダイオード接続トランジスタ(M17)のソースは、前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続されること、
前記第1のダイオード接続トランジスタ(M17)のゲート及びドレインは、前記第1の入力トランジスタ(M1)の前記ソース又は前記エミッタに接続されること、
前記第2のダイオード接続トランジスタ(M18)のソースは、前記第1の入力トランジスタ(M1)の前記ソース又は前記エミッタに接続されること、並びに
前記第2のダイオード接続トランジスタ(M18)のゲート及びドレインは、前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続されること
を特徴とする、請求項8に記載の電子回路(1)。 - 前記非線形相互コンダクタンス要素は、前記第1の入力トランジスタ(M1)及び前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続された抵抗(RSS)、第1のタイプの伝導性を有する第1の適応化トランジスタ(M13)、及び第1のタイプの伝導性を有する第2の適応化トランジスタ(M14)から形成されること、
前記第1の適応化トランジスタ(M13)のソース又はエミッタは、前記第1の入力トランジスタ(M1)の前記ソース又は前記エミッタに接続されること、
前記第1の適応化トランジスタ(M13)のドレイン又はコレクタは、前記第2の入力トランジスタ(M2)の前記ドレイン又は前記コレクタに接続されること、
前記第2の適応化トランジスタ(M14)のソース又はエミッタは、前記第2の入力トランジスタ(M2)の前記ソース又は前記エミッタに接続されること、
前記第2の適応化トランジスタ(M14)のドレイン又はコレクタは、前記第1の入力トランジスタ(M1)のドレイン又はコレクタに接続されること、並びに
前記第1の適応化トランジスタ(M13)及び前記第2の適応化トランジスタ(M14)のゲート又はベースは、前記非線形増幅器-比較器(4)の前記デュアルスロープ利得適応化閾値を適応化するための適応化電圧(VCLIP)を受信するために、相互に接続されること
を特徴とする、請求項1に記載の電子回路(1)。 - 前記非線形増幅器-比較器(4)の所定の前記デュアルスロープ利得適応化閾値は、基準電圧である前記第1の基準信号(VR)と、前記入力増幅器(2)の出力に接続されるピーク検出器(3)の出力において送達されるピーク電圧である前記第2の基準信号(VP)との間の偏移に応じて設定され、
前記ピーク電圧(VP)が前記基準電圧(VR)から5又は10%以上異なる場合、急峻な勾配での利得適応化について前記所定の閾値は超過され、一方で、前記所定の閾値未満の電圧偏移について、前記利得適応化は緩やかな勾配で実行される
ことを特徴とする、請求項1〜10のいずれか1項に記載の電子回路(1)。
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