JP2014085866A - 光トリガ型シリアル−パラレル変換回路 - Google Patents

Abstract

【課題】高速なシリアル電気信号をパラレル電気信号に変換する。
【解決手段】高速なシリアル電気信号Ｓ_Sを伝播する伝送線路Ｌには、Ｎ個の光トリガ型トランジスタ回路１０が並列接続されている。光トリガ型トランジスタ回路１０では、ＭＳＭ−ＰＤ回路ｍから正のバイアス電圧を出力してトランジスタＴｒをノーマリオンにし、シリアル電気信号Ｓ_Sの１ビット分の電気信号をキャパシタＣ_Hに充電する。ＭＳＭ−ＰＤ Ｍに光パルスＰが入力されると、ＭＳＭ−ＰＤ回路ｍから負の電気パルスＳ_OFFが出力されトランジスタＴｒをオフにし、１ビット分の電気信号をキャパシタＣ_Hにホールドし、ホールドされた電気信号を、低速なパラレル電気信号Ｓ_Pとしてバッファ回路Ｂから出力する。
【選択図】図１

Description

本発明は、高速なシリアル電気信号を低速なパラレル電気信号に変換する光トリガ型シリアル−パラレル変換回路に関するものである。

近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光通信の高速化と大容量化の要求が高まっている。さらに、今後の光通信ネットワークは、様々なネットワークサービスに対応可能な柔軟性、及びサービスの種類とユーザーの増大に対応可能な拡張性が必要となってくる。

上記の課題に対して、光パケットを用いた通信は、細かなデータ粒度により、帯域利用効率、柔軟性、拡張性が高いネットワークを実現することができる。このような光パケットスイッチネットワークの実現には、高速なバーストモードの光パケットのスイッチングが可能な光パケットルータ（スイッチ）が必要である。

ルータ等においては、光パケットのラベルに含有される転送アドレス情報を解読して出力ポートを判別するためのラベル認識処理機能や、光パケット同士の衝突回避のためにそのパケット信号を任意の時間だけ遅延させたりするようなバッファメモリ処理機能が必要である。それらラベル認識処理やバッファメモリ処理はシリコン系のＣＭＯＳ-ＲＡＭ(Random Access Memory)にデータを保持した後に実行されるため、それらＲＡＭが受信可能なインターフェイス速度（１Ｇ程度が限界）まで、高速なシリアル信号を低速なパラレル信号に変換する必要がある。

現状の光通信では、ストリーム系の光信号（バーストモードではなく、光信号が途切れることなく常に連続で流れる信号）が用いられるため、ＣＤＲ（Clock Data Recovery）によりクロック抽出を行い、InP系高速電子回路またはGaAs系高速電子回路で構成されたＤＥＭＵＸ（Demultiplexer）回路により、高速シリアル信号をパラレル信号に変換することが可能である。

しかし、このような方法では、クロック発生およびシリアル―パラレル変換をすべて電子回路に依存しているため、変換速度が電子回路の動作速度で制限される上、全体の消費電力が相当大きくなる問題が生じる。
さらに、電子回路を用いた従来のクロック抽出では、ＰＬＬ（Phase Locked Loop）によるフィードバックをかけ、ＶＣＯ（Voltage Control Oscillator）の発振周波数をロックする必要があるため、無信号状態から突然バースト的に入力するパケット信号に対しては、瞬時にクロックを抽出することが極めて困難である。

これらの問題を解決する方法として、光クロック型トランジスタアレイ（ＯＣＴＡ：Optically Clocked Transistor Array）光電子回路が開発され、電光シリアル−パラレル変換器が実現されている（下記非特許文献１参照）。

図４は、従来の光クロック型トランジスタアレイ（ＯＣＴＡ）、即ち光トリガ型シリアル−パラレル変換回路１の構成を示した模式図である。
なお、図４において、１−１，１−２・・・１−Ｎは光トリガ型トランジスタ回路、Ｍ₁，Ｍ₂，・・・Ｍ_NはＭＳＭ−ＰＤ（ＭＳＭフォトダイオード：Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ）、ｍ₁，ｍ₂，・・・ｍ_Nは充放電型のＭＳＭ−ＰＤ回路（ＭＳＭフォトダイオード回路）、Ｖ_M1，Ｖ_M2・・・Ｖ_MNはＭＳＭ−ＰＤ用のバイアス電圧、Ｒ_M1，Ｒ_M2・・・Ｒ_MNは入力抵抗、Ｃ_M1，Ｃ_M2・・・Ｃ_MNは充電用キャパシタ、Ｔｒ₁，Ｔｒ₂・・・Ｔｒ_Nはトランジスタ、Ｐ₁，Ｐ₂・・・Ｐ_Nは光パルス、Ｖ_b1，Ｖ_b2・・・Ｖ_bNはゲート側のバイアス電圧、Ｒ_b1，Ｒ_b2・・・Ｒ_bNは並列接続されたバイアス抵抗、Ｃ_H1，Ｃ_H2・・・Ｃ_HNはホールド用キャパシタ、Ｂ₁，Ｂ₂・・・Ｂ_Nはバッファ回路、Ｓ_ON1，Ｓ_ON2・・・Ｓ_ONNはゲートに入力される正の電気パルス、Ｓ_SはＮビットの入力されるシリアル電気信号、Ｓ_P1，Ｓ_P2・・・Ｓ_PNは出力されるパラレル電気信号を示す。
なお以降の説明では、添え字を付した部材を総称するときには、添え字を付していない符号を用いる。例えばＭ₁，Ｍ₂，・・・Ｍ_Nを総称するときには、Ｍを用いる。

図４に示すように、従来のＯＣＴＡ、即ち従来の光トリガ型シリアルパラレル変換回路１では、Ｎ個（但し、Ｎは正の整数）の光トリガ型トランジスタ回路１−１〜１−Ｎが一つの伝送線路Ｌに並列に取り付けられている。それぞれの光トリガ型トランジスタ回路１−１〜１−Ｎは、トランジスタＴｒ₁〜Ｔｒ_Nと、ホールド用キャパシタＣ_H1〜Ｃ_HNと、バッファ回路Ｂ₁〜Ｂ_Nと、トランジスタＴｒ₁〜Ｔｒ_Nのゲート端子に取り付けられた充放電型のＭＳＭ−ＰＤ回路ｍ₁〜ｍ_Nから構成されている。

充放電型のＭＳＭ−ＰＤ回路ｍ₁〜ｍ_Nは、出力側がトランジスタＴｒ₁〜Ｔｒ_Nのゲート端子に接続されたＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nと、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの入力側に接続された入力抵抗Ｒ_M1〜Ｒ_MN及び充電用キャパシタＣ_M1〜Ｃ_MNと、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの出力側すなわちゲート端子側に並列接続されたバイアス抵抗Ｒ_b1〜Ｒ_bNにより構成されている。

トランジスタＴｒ₁〜Ｔｒ_Nのゲート端子には、負のバイアス電圧Ｖ_b1〜Ｖ_bNを与える
ことでノーマリオフの状態に設定されており、各光トリガ型トランジスタ回路１−１〜１−Ｎに入力されるシリアル電気信号Ｓｓは、ホールド用キャパシタＣ_H1〜Ｃ_HNに流れ込まないように設定されている。

次に、ＭＳＭ−ＰＤ Ｍ₁に光パルスＰ₁を照射すると、そこで発生した正の電気パルスＳ_ON1がゲート電圧の閾値を超えるまで上昇し、トランジスタＴｒ₁をＯＮとする。このため、電気パルスＳ_ON1が、ゲート電圧の閾値を超えてから消滅するまでの間（すなわち、トランジスタＴｒ₁がＯＮである間）は、入力されたシリアル電気信号Ｓｓの先頭ビットが、伝送線路ＬからホールドキャパシタＣ_H1に充電される。

したがって、Ｎ個のＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nに、一定の時間差τ（シリアル電気信号Ｓ_Sのビット間隔に対応）を与えて光パルスＰ₁〜Ｐ_Nを順次照射することにより、入力されたＮビットのシリアル電気信号Ｓｓのｋ番目（但し、ｋは１〜Ｎの間の任意の正の整数）のビット情報が、ｋ番目の光トリガ型トランジスタ回路ｍ_kのホールド用キャパシタＣ_Hkへサンプルホールドされることとなる。その後、各ホールド用キャパシタＣ_H1〜Ｃ_HNにホールドされた各ビット情報は、低速なバッファ回路Ｂ₁〜Ｂ_Nを介してパラレル電気信号Ｓ_P1〜Ｓ_PNとして出力される。

ここで、図４に示す従来技術において充放電型のＭＳＭ−ＰＤ回路ｍが用いられている理由を説明すると、以下の通りである。

一般に、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nを動作させる場合、一方の電極に（入力抵抗Ｒ_Mと充電用キャパシタＣ_Mを用いないで）直接直流電圧を印加して光パルスＰ₁〜Ｐ_Nを照射することにより、電気パルスを発生させる。この場合、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_N自身が持つキャパシタンスが極めて小さいため、電気パルスの立ち上がりは急峻なものの、正孔移動度が極めて遅いため極めて遅いテール（100ps以上）が発生してしまうため、トランジスタＴｒ₁〜Ｔｒ_Nを高速に閉じることが困難である。

一方、充放電型のＭＳＭ−ＰＤ回路ｍ₁〜ｍ_Nでは、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nと、バイアス電圧Ｖ_M1〜Ｖ_MNの印加用端子との間に、大きな入力抵抗Ｒ_M1〜Ｒ_MNと小さな充電用キャパシタＣ_M1〜Ｃ_MNを挿入することにより、以下のようにこの問題を克服している（下記非特許文献２参照）。

まず、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nにバイアス電圧Ｖ_M1〜Ｖ_MNが印加されると、大きな入力抵抗Ｒ_M1〜Ｒ_MNを介してゆっくりと充電用キャパシタＣ_M1〜Ｃ_MNに電荷が充電される。
次に、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nに光パルスＰ₁〜Ｐ_Nが照射されると、光伝導効果によりＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの抵抗が急激に減少するため、充電用キャパシタＣ_M1〜Ｃ_MNに蓄積されていた電荷は、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nを通って高速に放電され、バイアス抵抗Ｒ_b1〜Ｒ_bNに流れるため、正の電気パルスＳ_ON1〜Ｓ_ONNが発生する。
つまり充電用キャパシタＣ_M1〜Ｃ_MNに着目すると、光パルスＰ₁〜Ｐ_Nの照射前において低速充電がされ、光パルスＰ₁〜Ｐ_Nの照射直後に高速放電が行われる。

この時、入力抵抗Ｒ_Mの値を十分に大きく設定することにより、電気パルスＳ_ONが発生している間にバイアス電圧Ｖ_Mから流れ込む電流はほとんど無視することが可能である。このため、電気パルスＳ_ONの発生は主として充電用キャパシタＣ_Mに蓄積されていた電荷によってのみ発生される。よってその応答速度は、「キャパシタ（Ｃ_M）×バイアス抵抗（Ｒ_b）」のＣＲ時定数で決まるため、遅い正孔の影響を受けることなく極めて高速な電気パルスを発生することができるようになる。

しかし、図４に示す従来の光トリガ型シリアル−パラレル変換回路１には、未だ、以下のような問題が残っている。

第１に、より高速な入力信号に対応するためには、トランジスタをＯＮするためにトランジスタに入力する電気パルスＳ_ONをより高速（短パルス化）にする必要があり、そのためには充電用キャパシタＣ_M及びバイアス抵抗Ｒ_bを小さく設定する必要がある。そうすると、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nから出力される電気パルスＳ_ONの振幅が小さくなり、ホールド用キャパシタＣ_Hにサンプルホールドされる電荷量が小さくなるため、出力されるパラレル電気信号Ｓ_P1〜Ｓ_PNは小さくなってしまう。

第２に、図４の方法では、照射される光パルスＰの強度や回路パラメータ（C_M、R_M、R_bなど）のばらつきが発生すると、充放電型のＭＳＭ−ＰＤ回路ｍから出力される電気パルスＳ_ONの振幅やパルス幅に変動が生じるため、チャネルごとの出力信号にばらつきが発生してしまう。

Ｒｙｏｈｅｉ Ｕｒａｔａ、外４名、"Ａｎ Ｏｐｔｉｃａｌｌｙ Ｃｌｏｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ ＦＯＲ Ｈｉｇｈ-Ｓｐｅｅｄ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｌａｂｅｌ Ｓｗａｐｐｉｎｇ： ４０ Ｇｂ／ｓ ＡＮＤ Ｂｅｙｏｎｄ"、ＩＥＥＥ、ＪＯＵＲＮＡＬ ＯＦ ＬＩＧＨＴＷＡＶＥ ＴＥＣＨＮＯＬＯＧＹ、ＶＯＬ．２６、ＮＯ．６、２００８年３月１５日、ｐ．６９２−７０３ Ｋ．Ｔａｋａｈａｔａ、外４名、"３．３ｐｓ ｅｌｅｃｔｒｉｃａｌ ｐｕｌｓｅ ｇｅｎｅｒａｔｉｏｎ ｆｒｏｍ ａ ｄｉｓｃｈａｒｇｅ−Ｂａｓｅｄ ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｍｅｔａｌ ｐｈｏｔｏｄｅｔｅｃｔｏｒ"、Ｅｌｅｃｔｒｏｎｉｃｓ ＬＥＴＴＥＲＳ、ＩＥＥＥ、ＶＯＬ．４１、Ｎｏ．１、２００５年１月６日、ｐ．３８，３９

上述したように、高速なシリアル電気信号をシリコン系のＣＭＯＳメモリ等に書き込み、ラベル認識処理やバッファメモリ処理を行うには、インターフェイスとしてシリアル−パラレル変換器が必要である。しかし、従来のＩｎＰ系高速電子回路やＧａＡｓ系高速電子回路を用いると、極めて消費電力が大きくなる上、非同期バーストパケットへの対応が困難となる。
また、これらの問題を解決するために、光トリガ型トランジスタアレイを用いた超低消費電力の光トリガ型シリアル−パラレル変換器が研究開発されているものの、上述したいくつかの問題が残されていた。

以上のことから、本発明は、より高速な入力シリアル電気信号に対し、より大きなパラレル電気信号を出力するとともに、回路パラメータのばらつき（作製誤差）や、光パルスエネルギーの変動に影響されにくい一定な振幅を有するパラレル電気信号を出力する光トリガ型シリアル−パラレル変換回路を提供することを目的とする。

上記課題を解決する本発明は、
Ｎビットのシリアル電気信号を伝播する伝送線路と、
前記伝送線路に並列に接続されており、前記Ｎビットのシリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を取り込んで、パラレル電気信号として出力するＮ個の光トリガ型トランジスタ回路と、
を備えており、
前記Ｎ個の光トリガ型トランジスタ回路は、
前記伝送線路にドレイン端子が接続されたトランジスタと、
前記トランジスタのソース端子に接続されたホールド用キャパシタと、
前記ホールド用キャパシタの端子のうち前記トランジスタ側の端子に接続されたバッファ回路と、
ＭＳＭ−ＰＤを有しており、正のバイアス電圧を前記トランジスタのゲート端子に入力して前記トランジスタの初期状態をノーマリオンにする一方、前記ＭＳＭ−ＰＤに光パルスが照射されたときに、前記トランジスタの閾値を下回る負の電気パルスを前記ゲート端子に入力して前記トランジスタをオフにするＭＳＭ−ＰＤ回路とで構成されていることを特徴とする。

また本発明は、
前記ＭＳＭ−ＰＤ回路は、
入力側に負のバイアス電圧が直接に印加されると共に、光パルスが照射されると前記負の電気パルスを出力する前記ＭＳＭ−ＰＤと、
前記ＭＳＭ−ＰＤの出力側及び前記ゲート端子に対して並列接続されており、前記ゲート端子に前記正のバイアス電圧を入力するバイアス抵抗とで構成されていることを特徴とする。

また本発明は、
前記Ｎ個の光トリガ型トランジスタ回路の前記ＭＳＭ−ＰＤには、Ｎ個の前記光パルスが各々照射されると共に、
前記ＭＳＭ−ＰＤに各々照射される前記光パルスには、前記シリアル電気信号のビット間隔に相当する時間差が互いに設けられると共に、前記ＭＳＭ−ＰＤに各々照射される前記光パルスは、前記シリアル電気信号のビット間隔よりも僅かに短い予め決めた時間だけ前記シリアル電気信号に対して位相が遅れていることを特徴とする。

また本発明は、
前記シリアル電気信号の先頭ビット及び前記光パルスの先頭ビットは、常に１に規定されていることを特徴とする。

ここで、従来技術と本発明の原理を、図５を参照して説明する。図５（ａ）は従来技術の原理、図５（ｂ）は本発明の原理を示している。
ここでは、両者のバイアス電圧の設定や、信号状態や、構成の違いを先に説明し、その後に、両者の動作原理を説明する。

（１）ＭＳＭ−ＰＤ用のバイアス電圧Ｖ_Mについて。
・従来では、「正」の電気パルスＳ_ONが発生するように、「正」のバイアス電圧Ｖ_Mを
与えている。
・本発明では、「負」の電気パルスＳ_OFFが発生するように、「負」のバイアス電圧Ｖ
_Mを与えている。

（２）ゲート側のバイアス電圧Ｖ_bについて。
・従来では、トランジスタＴｒが十分に「ＯＦＦ」になり「ノーマリオフ」になるように、「負」のバイアス電圧Ｖ_bをゲート端子に与えている。
・本発明では、トランジスタＴｒが十分に「ＯＮ」になり「ノーマリオン」になるように、「正」のバイアス電圧Ｖ_bをゲート端子に与えている。

（３）電気パルスＳ_ON，Ｓ_OFFについて。
・従来では、ＯＮ信号である正の電気パルスＳ_ONの値がトランジスタＴｒの閾値を「越えたとき」に、トランジスタＴｒは「ＯＮ」となる。
・本発明では、ＯＦＦ信号である負の電気パルスＳ_OFFの値がトランジスタＴｒの閾値を「下回ったとき」に、トランジスタＴｒは「ＯＦＦ」となる。

（４）ホールド用キャパシタＣ_Hに充電される電荷について。
・従来では、伝送線路Ｌ上のシリアル電気信号はサンプリングされ、図５（ａ）に灰色で塗りつぶした「面積Ａ１に対応する電荷」が、ホールド用キャパシタＣ_Hに蓄積される。
・本発明では、トランジスタＴｒはノーマリオンであるため、伝送線路Ｌ上のシリアル電気信号はホールド用キャパシタＣ_Hに流れ込み、信号ビットが終了する直前にトランジスタＴｒをＯＦＦにするため、図５（ｂ）に灰色で塗りつぶした「面積Ａ２に対応する電荷」が、ホールド用キャパシタＣ_Hに蓄積される。

（５）構成の相違。
・従来では、ＭＳＭ−ＰＤ Ｍの入力側に、入力抵抗Ｒ_M及び充電用キャパシタＣ_Mを備えている。
・本発明では、ＭＳＭ−ＰＤ Ｍの入力側に、入力抵抗Ｒ_M及び充電用キャパシタＣ_Mを備えていない。

前述の通り、従来の方法では、充放電型ＭＳＭ−ＰＤ回路を用い高速な正の電気パルスを発生させ、その電気パルスでトランジスタを短時間だけＯＮにすることにより、シリアル電気信号の一つのビット信号をサンプリングしている。このとき、ゲート側のバイアス電圧Ｖ_bには、トランジスタＴｒが十分にＯＦＦとなるように、負のバイアスが与えられており、充放電型ＭＳＭ−ＰＤ回路から出力されたＯＮ信号（正の電気パルス）により、閾値電圧を超えた時間領域だけ、トランジスタＴｒはＯＮとなるため、図５（ａ）に示すように、ホールド用キャパシタＣ_Hに蓄積される電荷の量は小さくなる。

一方、本発明では、ＭＳＭ−ＰＤ回路から負の電気パルスが発生するように、ＭＳＭ−ＰＤの入力側には負のバイアスが直接に印加されており、トランジスタＴｒがノーマリオンとなるように、ＭＳＭ−ＰＤの出力側すなわちゲート側には、正のバイアスがかけられている。
この時、ＭＳＭ−ＰＤ回路からの電気出力が十分に長いテールを引くように入力抵抗Ｒ_Mおよび充電用キャパシタＣ_Mは用いられていない。

本発明では、トランジスタＴｒは、ノーマリオンであるため、伝送線路に入力された電気信号の一つのビット信号が「１」である場合、多くの電荷がホールド用キャパシタＣ_Hに流れ込み蓄積される。次のビット信号が「０」であれば、ホールド用キャパシタＣ_Hに蓄積された電荷は再びトランジスタＴｒを介して放電されることとなる。しかし、この放電の前（次のビット信号が入力される前）に蓄積電荷が最大になった時点で、ＭＳＭ−ＰＤに光パルスを照射させると、ＭＳＭ−ＰＤ回路からは負の電気パルスが発生し、トランジスタＴｒのゲートを閉じるため、ホールド用キャパシタＣ_Hに蓄積された電荷は逃げ場を失いホールド用キャパシタＣ_Hにホールドされることとなる。この時、ＭＳＭ−ＰＤ回路からの負の電気パルスは長いテールを有するため、テールが存在する一定時間はトランジスタＴｒはＯＦＦとなり、ホールド用キャパシタＣ_Hにホールドされたホールド信号は一定時間持続され、低速なパラレル電気信号としてバッファ回路Ｂから出力される。

このように本発明では、ノーマリオン型のトランジスタを用い、入力されるシリアル電気信号をホールド用キャパシタＣ_Hでトラッキングしながら、所望のタイミングでＭＳＭ−ＰＤに光パルスを照射させることにより、トランジスタのゲートをＯＦＦとして、所望のビット情報を一定時間ホールドするものである。

従来の技術では、短い電気パルスでサンプリングするため、トランジスタを介してホールド用キャパシタにホールドされる電荷の量は少ない。さらに、入力されるシリアル電気信号が高速になると、ＭＳＭ−ＰＤ回路から発生する電気パルスを短パルス化するために、充電用キャパシタおよびバイアス抵抗の値を小さくする必要があるため、電気パルスの振幅は小さくなり、ホールド用キャパシタにホールドされる電荷量は益々小さくなる。
その上、ＭＳＭ−ＰＤに照射する光パルスエネルギーや回路パラメータ（バイアス抵抗の抵抗値やトランジスタの閾値など）がチャネルごとにばらつくこととなれば、電気パルスの振幅がばらつき、出力パラレル電気信号の振幅がチャネルごとにばらつく結果を引き起こす。

これに対して、本発明によれば、入力されるシリアル電気信号がホールド用キャパシタに最大限充電された後に、負の電気パルスにより、電荷をホールドするため、大きな出力のパラレル電気信号を得ることが可能となる。
さらに、ＭＳＭ−ＰＤのテールを高速化する必要がないため、バイアス抵抗の値を（入力信号の速度に関係なく）大きく設定することが可能であるため、より小さな光パルスエネルギーで大きなＯＦＦ信号（負の電気パルス）を得ることが可能となる。
その上、回路パラメータのばらつきや光パルスエネルギーの変動により、電気パルス（ＯＦＦ信号）の振幅が変動しても、トランジスタが一旦ＯＦＦした後であれば、電気パルス（ＯＦＦ信号）の振幅変動は、出力信号振幅に影響を与えることはなく、一定な振幅の出力パラレル電気信号を得ることが可能となる。

このように、本発明の効果は、光トリガ型シリアル−パラレル変換回路において、さらなる高速化・低パワー化・出力安定化を実現する。

本発明の実施例に係る光トリガ型シリアル−パラレル変換回路の構成を示した模式図である。 本発明の実施例における、負の電気パルス（ＯＦＦ信号）を示す信号波形図である。 本発明の利用形態を説明するための、光パケットスイッチの構成例を示した模式図である。 従来の光トリガ型シリアル−パラレル変換回路の構成を示した模式図である。 従来方法と本発明の動作原理を示した模式図である。

以下、本発明に係る光トリガ型パラレル−シリアル変換回路を、実施例に基づき詳細に説明する。

図１は、本発明の実施例に係る、1：N光トリガ型パラレル−シリアル変換回路１０を実施するための構成例を示す。

この光トリガ型パラレル−シリアル変換回路１０は、Ｎ個の光トリガ型トランジスタ回路１０−１〜１０−Ｎが、伝送線路Ｌに並列に接続されて構成されている。伝送線路Ｌには、Ｎビットのシリアル電気信号Ｓ_Sが伝播され、このシリアル電気信号Ｓ_Sが、各光トリガ型トランジスタ回路１０−１〜１０−Ｎに入力される。シリアル電気信号Ｓ_Sは、例えばラベル信号であり、先頭ビットは常に「１」で規定されている。
光トリガ型トランジスタ回路１０−１〜１０−Ｎは、Ｎビットのシリアル電気信号Ｓ_Sを構成する互いに異なる特定の１ビットの電気信号を取り込んで、パラレル電気信号Ｓ_Pとして出力するものである。

各光トリガ型トランジスタ回路１０−１〜１０−Ｎは、トランジスタＴｒ₁〜Ｔｒ_Nと、ホールド用キャパシタＣ_H1〜Ｃ_HNと、バッファ回路Ｂ₁〜Ｂ_Nと、ＭＳＭ−ＰＤ回路ｍ_10-1〜ｍ_10-Nとから構成されている。詳細構造は後述するが、ＭＳＭ−ＰＤ回路ｍ_10-1〜ｍ_10-Nは、従来のものとは異なり、充放電型ではない。

トランジスタＴｒ₁〜Ｔｒ_Nは、ドレイン端子が伝送線路Ｌに接続されている。ホールド用キャパシタＣ_H1〜Ｃ_HNは、トランジスタＴｒ₁〜Ｔｒ_Nのソース端子に接続されている。バッファ回路Ｂ₁〜Ｂ_Nは、トランジスタＴｒ₁〜Ｔｒ_Nのソース端子とホールド用キャパシタＣ_H1〜Ｃ_HNとを接続する接続ラインに接続されている。換言すると、バッファ回路Ｂ₁〜Ｂ_Nは、ホールド用キャパシタＣ_H1〜Ｃ_HNの端子のうちトランジスタＴｒ₁〜Ｔｒ_N側の端子に電気的に接続されている。

ＭＳＭ−ＰＤ回路ｍ_10-1〜ｍ_10-Nは、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nと、バイアス抵抗Ｒ_b1〜Ｒ_bNにより構成されている。
ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの出力側は、トランジスタＴｒ₁〜Ｔｒ_Nのゲート端子に接続されている。バイアス抵抗Ｒ_b1〜Ｒ_bNは、ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの出力側及びトランジスタＴｒ₁〜Ｔｒ_Nのゲート端子に対して、並列に接続されている。

ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nの入力側には、負のバイアス電圧Ｖ_M1〜Ｖ_MNが直接に印加さ
れている。
またバイアス抵抗Ｒ_b1〜Ｒ_bNを介して正のバイアス電圧Ｖ_b1，Ｖ_b2・・・Ｖ_bNが、トラ
ンジスタＴｒ₁〜Ｔｒ_Nのゲート端子に入力されている。このように正のバイアス電圧Ｖ_b1，Ｖ_b2・・・Ｖ_bNをゲート端子に入力しているため、トランジスタＴｒ₁〜Ｔｒ_Nはノ
ーマリオンに設定される。
なお、正のバイアス電圧Ｖ_b1，Ｖ_b2・・・Ｖ_bNの値は、トランジスタＴｒ₁〜Ｔｒ_Nを
十分にＯＮ状態にすることができる電圧値に設定している。

ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nには、光パルスＰ₁〜Ｐ_Nが順次照射されるようになっている。つまり、ＭＳＭ−ＰＤ Ｍ₁には光パルスＰ₁が照射され、ＭＳＭ−ＰＤ Ｍ₂には光パルスＰ₂が照射され、ＭＳＭ−ＰＤ Ｍ_kには光パルスＰ_kが照射され、ＭＳＭ−ＰＤ Ｍ_Nには光パルスＰ_Nが照射されるようになっている。

個々の光パルスＰ₁〜Ｐ_N相互には、シリアル電気信号Ｓ_Sのビット間隔に相当する時間差が順次設定されている。つまり、光パルスＰ₁の先頭ビットに対して光パルスＰ₂の先頭ビットがビット間隔に相当する時間だけ遅れ、光パルスＰ₂の先頭ビットに対して光パルスＰ₃の先頭ビットがビット間隔に相当する時間だけ遅れ、光パルスＰ_N-1の先頭ビットに対して光パルスＰ_Nの先頭ビットがビット間隔に相当する時間だけ遅れている。
なお、光パルスＰ₁〜Ｐ_Nの先頭ビットは常に「１」で規定されている。

しかも、光パルスＰ₁〜Ｐ_Nはシリアル電気信号Ｓ_Sに対して位相がズレている。このズレ量は、シリアル電気信号Ｓ_Sのビット間隔よりも僅かに短い予め決めた時間であり、光パルスＰ₁〜Ｐ_Nの位相はシリアル電気信号Ｓ_Sの位相に対して上記のズレ量（時間）だけ遅れている。
更に説明すると、シリアル電気信号Ｓ_Sに対する光パルスＰ₁〜Ｐ_Nの遅れ位相のズレ量（時間）は、シリアル電気信号Ｓ_Sの１ビットのビット信号がトランジスタＴｒに入力された時点から、この１ビットの信号がトランジスタＴｒを介してホールド用キャパシタＣ_Hに充電されて蓄電電荷が最大になる時点（次のビット信号が入力される前）までの時間間隔である。

ＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nは、光パルスＰ₁〜Ｐ_Nが照射されていないときには、その抵抗値が大きいが、光パルスＰ₁〜Ｐ_Nが照射されると、光伝導効果により、その抵抗値が急激に減少する特性を有している。

Ｎビットのシリアル電気信号（ラベル信号）Ｓ_Sの先頭ビットが伝送線路Ｌに入力されると、その電荷は１番目の光トリガ型トランジスタ回路１０−１のトランジスタＴｒ₁を通ってホールドキャパシタＣ_H1に充電される。

充電が最大に達した時に（第２ビットに切り替わる直前）、ＭＳＭ−ＰＤ Ｍ₁に光パルスＰ₁（光ラベル信号：先頭ビットは常に「１」で規定されている）を照射すると、図２に示すような、光ラベルの先頭ビットに起因した負の電気パルスＳ_OFF1がＭＳＭ−ＰＤ Ｍ₁から出力される。出力された電気パルスＳ_OFF1即ちゲート電圧は、トランジスタＴｒ₁の閾値を下回るため、トランジスタＴｒ₁はＯＦＦとなり、ホールド用キャパシタＣ_H1に蓄積された電荷はホールドされることとなる。

ＭＳＭ−ＰＤ Ｍ₁の応答信号（電気パルスＳ_OFF1）は、長いテールを有するため、光パルス（光ラベル信号）Ｐ₁の後続ビットが照射されるたびに、階段状に電位が低下し、光ラベルの最終ビットの照射後もしばらく継続してトランジスタＴｒ₁をＯＦＦ状態に保持することが可能となる。したがってホールド用キャパシタＣ_H1にホールドされた信号（電荷）は、バッファ回路Ｂ₁を介して、低速なパラレル電気信号ＳＰ₁として外部に出力される。

次に、シリアル電気信号（ラベル信号）Ｓ_Sの第２ビットが伝送線路Ｌに入力されると、同様に２番目の光トリガ型トランジスタ回路１０−２に、光パルスＰ₂が照射されることにより、その第２ビットがパラレル電気信号Ｓ_P2として取り出される。

その後、順次、シリアル電気信号（ラベル信号）Ｓ_Sのｋ番目のビットは、ｋ番目の光トリガトランジスタ回路１０−ｋから、パラレル電気信号Ｓ_Pkとして取り出すことが可能となる。

最終的には、各光トリガ型トランジスタ回路１０−１〜１０−Ｎから、パラレル電気信号Ｓ_P1〜Ｓ_PNが取り出される。
このようにして、高速なシリアル電気信号ＳＳを、低速なパラレル電気信号Ｓ_P1〜Ｓ_PNに変換することができる。

図３は、本発明をどのように利用するかを説明するための使用例として、光パケットスイッチの構成例を示す。

入力光パケット信号は、データが格納されたペイロードと転送情報が格納されたＮビットの光ラベルから構成され、その一部はタップされラベル処理器１００へと送られる。

ラベル処理器１００内では、まずラベル分離器１１０により、ペイロード部分は削除され、光ラベルのみがＰＤ（フォトダイオード）１２０および光分岐遅延回路１３０へと送られる。ＰＤ１２０で電気信号へ変換されたＮビットのラベル信号（シリアル電気信号）は、前述したとおり、本発明であるシリアル−パラレル変換回路１０の伝送線路Ｌへ入力される。

光分岐遅延回路１３０へ送られた他方の光ラベル（光パルス）は、Ｎ個に分岐され、入力光ラベルのビット間隔に相当する時間差τが与えられると共に、Ｎ個の光ラベル（光パルス）にはシリアル電気信号に対する上記の遅れ位相のズレ量（時間）が与えられる。このように相互にビット間隔に相当する時間差が与えられ、しかも、シリアル電気信号に対して遅れ位相のズレ量が与えられた光ラベル（光パルス）が、順次Ｎ個のＭＳＭ−ＰＤ Ｍ₁〜Ｍ_Nに照射される。前述したとおり、ＰＤ（フォトダイオード）１２０から出力されたＮビットのラベル信号（シリアル電気信号）は、本発明のシリアル−パラレル変換回路１０により、Ｎ個の低速なパラレル電気信号Ｓ_P1〜Ｓ_PNとして出力され、ＣＭＯＳ電子回路で構成されるラベル認識回路１４０へ送られる。

ラベル認識回路１４０内では、入力したラベル情報（転送先情報）と内部に保有するアドレステーブルを照合し、出力ポートを決定するとともに、光スイッチ１５０の制御信号を生成する。

このように、本発明の光トリガ型シリアル−パラレル変換回路１０は、光パケットルータ内のラベル処理器１００における、バーストモードの高速ラベル信号をＣＭＯＳ回路で処理するための低電力インターフェイスデバイスとして用いることができる。

本発明は、例えば前述したとおり、光パケットスイッチネットワークを実現するために不可欠な光ルータ内で用いられる光ラベル処理器において、高速ラベル情報をＣＭＯＳ電子回路で認識可能とするためのインターフェイスデバイス（高速非同期バーストシリアル光信号に対するシリアル−パラレル変換器）として利用することが可能である。

１、１０ 光トリガ型シリアル−パラレル変換回路
１−１〜１−Ｎ、１０−１〜１０−Ｎ 光トリガ型トランジスタ回路
ｍ₁〜ｍ_N、ｍ_10-1〜ｍ_10-N ＭＳＭ−ＰＤ回路（ＭＳＭフォトダイオード回路）、
Ｍ₁，Ｍ₂，・・・Ｍ_N ＭＳＭ−ＰＤ（ＭＳＭフォトダイオード）
Ｔｒ₁〜Ｔｒ_N トランジスタ
Ｒ_b1〜Ｒ_bN バイアス抵抗
Ｃ_H1〜Ｃ_HN ホールド用キャパシタ
Ｂ₁〜Ｂ_N バッファ回路

Claims (4)

1. Ｎビットのシリアル電気信号を伝播する伝送線路と、
   前記伝送線路に並列に接続されており、前記Ｎビットのシリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を取り込んで、パラレル電気信号として出力するＮ個の光トリガ型トランジスタ回路と、
   を備えており、
   前記光トリガ型トランジスタ回路は、
   前記伝送線路にドレイン端子が接続されたトランジスタと、
   前記トランジスタのソース端子に接続されたホールド用キャパシタと、
   前記ホールド用キャパシタの端子のうち前記トランジスタ側の端子に接続されたバッファ回路と、
   ＭＳＭ−ＰＤを有しており、正のバイアス電圧を前記トランジスタのゲート端子に入力して前記トランジスタの初期状態をノーマリオンにする一方、前記ＭＳＭ−ＰＤに光パルスが照射されたときに、前記トランジスタの閾値を下回る負の電気パルスを前記ゲート端子に入力して前記トランジスタをオフにするＭＳＭ−ＰＤ回路と、
   で構成されていることを特徴とする光トリガ型パラレル−シリアル変換回路。
2. 請求項１において、
   前記ＭＳＭ−ＰＤ回路は、
   入力側に負のバイアス電圧が直接に印加されると共に、光パルスが照射されると前記負の電気パルスを出力する前記ＭＳＭ−ＰＤと、
   前記ＭＳＭ−ＰＤの出力側及び前記ゲート端子に対して並列接続されており、前記ゲート端子に前記正のバイアス電圧を入力するバイアス抵抗と、
   で構成されていることを特徴とする光トリガ型パラレル−シリアル変換回路。
3. 請求項１または請求項２において、
   前記Ｎ個の光トリガ型トランジスタ回路の前記ＭＳＭ−ＰＤには、Ｎ個の前記光パルスが各々照射されると共に、
   前記ＭＳＭ−ＰＤに各々照射される前記光パルスには、前記シリアル電気信号のビット間隔に相当する時間差が互いに設けられると共に、前記ＭＳＭ−ＰＤに各々照射される前記光パルスは、前記シリアル電気信号のビット間隔よりも僅かに短い予め決めた時間だけ前記シリアル電気信号に対して位相が遅れていることを特徴とする光トリガ型パラレル−シリアル変換回路。
4. 請求項１乃至請求項３の何れか一項において、
   前記シリアル電気信号の先頭ビット及び前記光パルスの先頭ビットは、常に１に規定されていることを特徴とする光トリガ型パラレル−シリアル変換回路。

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