JP2014072488A - 半導体装置のレイアウト構造およびレイアウト方法 - Google Patents
半導体装置のレイアウト構造およびレイアウト方法 Download PDFInfo
- Publication number
- JP2014072488A JP2014072488A JP2012219407A JP2012219407A JP2014072488A JP 2014072488 A JP2014072488 A JP 2014072488A JP 2012219407 A JP2012219407 A JP 2012219407A JP 2012219407 A JP2012219407 A JP 2012219407A JP 2014072488 A JP2014072488 A JP 2014072488A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- line
- power supply
- ground line
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】第3の電源線26cをユニットセルと共有しさらに前記第3の電源線を迂回する迂回電源線30と制御信号に応答して前記迂回電源線を前記第3の電源線に接続するスイッチ28とを有するスイッチセル12と、第1の電源線26aを前記迂回電源線に接続する第4の電源線26dを有する第1の電源分離セル14と第2の電源線26bを前記迂回電源線に接続する第5の電源線26eを有する第2の電源分離セル16とを有する。
【選択図】図2
Description
(1)構造
図1は、実施の形態1のレイアウト構造2aを含む半導体装置4のフロアプランの一例である。図2は、実施の形態1のレイアウト構造2aの平面図である。
―レイアウト装置―
図3は、実施の形態1のレイアウト方法を実行するレイアウト装置32の構成図である。図3のレイアウト装置32は、例えばコンピュータである。
CPU34は、セルライブラリ48にアクセスして、複数のユニットセルに対応する第1のセルパターンを取得する。第1のセルパターンは、図2を参照して説明した通常セル8に対応するパターンである。
CPU34は、セルライブラリ48にアクセスして、ユニットセルに対応する第2のセルパターンを取得する。第2のセルパターンは、図2を参照して説明したパワーゲーティング・セル10に対応するパターンである。
CPU34は、セルライブラリ48にアクセスして、スイッチセル12に対応する第3のセルパターンを取得する。第3のセルパターンは、図2を参照して説明したスイッチセル12である。
CPU34は、セルライブラリ48にアクセスして、第1の電源分離セル14に対応する第4のセルパターンを取得する。第4のセルパターンは、図2を参照して説明した第1の電源分離セル14に対応するパターンである。
CPU34は、セルライブラリ48にアクセスして、第2の電源分離セル16に対応する第5のセルパターンを取得する。第5のセルパターンは、図2を参照して説明した第2の電源分離セル16に対応するパターンである。
半導体装置4が第1〜5のセルパターンとは異なる第6のセルパターンを含む場合、CPU34は第6のセルパターンを所得する。第1〜6のセルパターンは、レイヤー毎に取得されてもよいし、セルパターンごと取得されてもよい。
CPU34は、取得したセルパターンそれぞれに含まれ各レイヤー(例えば、メタル層)を、対応するレイヤー同士(例えば、メタル層同士)が共通の配置平面に含まれるように配置する。
その後CPU34は、配置されたセルパターンの入出力端子を接続する配線パターン(図示せず)を配置する。この時、半導体装置4の制御部(図示せず)に対応するパターンとスイッチセル12のパターンとを接続する配線パターンも配置される。これらの配線パターンは、第1のセル接地線18に対応するパターン等が配置される配置平面に配置されてもよいし、別の配置平面に配置されてもよい。
CPU34は配置されたセルパターンおよび配線パターン(マスクパターン)のデータを、GDS IIフォーマットまたはOASISフォーマットで出力する。これにより、半導体装置4のレイアウトは終了する。
パワーゲーティング・セル10は、休止期間を有する回路である。例えばパワーゲーティング・セル10は、長い信号線に設けられた大出力バッファ回路である。或いはパワーゲーティング・セル10は、休止期間を有する高速回路である。
次に、第1〜5のセルパターンの具体例を示す。
図8は、ユニットセル(通常セル8およびパワーゲーティング・セル10)のセルパターンの一例である。図8は、インバータのセルパターンである。
図9は、スイッチセル12のセルパターンの一例である。図9のスイッチセル12を形成するスイッチは、並列接続された複数のトランジスタを有している。
図11は、第1の電源分離セル14のセルパターンの一例である。
図12は、第2の電源分離セル16のセルパターンの一例である。
実施の形態2のレイアウト構造は、実施の形態1のレイアウト構造2aに類似している。したがって、実施の形態1と共通する部分については、説明を省略または簡単にする。
図13は、実施の形態2のレイアウト構造2bの平面図である。図14は、図13のXIV-XIV線に沿った断面のうち迂回電源線30b近傍の断面を示す図である。
通常セル8およびパワーゲーティング・セル10に対応するセルパターンの構造は、実施の形態1で説明したユニットセルに対応するセルパターンの構造と同じである。
図15及び16は、スイッチセル12bのセルパターンの一例である。スイッチセル12bを形成するスイッチは、並列接続された複数のトランジスタを有している。
図17及び18は、第1の電源分離セル14b(図13参照)のセルパターンの一例である。
第2の電源分離セル16bのセルパターンは、第1の電源分離セル14bのセルパターンに類似している。第2の電源分離セル16bのセルパターンは、図16及び17に示す各セルパターンを紙面に対して左右を反転したパターンである。
実施の形態3のレイアウト構造は、実施の形態1のレイアウト構造2aに類似している。したがって、実施の形態1と共通する部分については、説明を省略または簡単にする。
図19は、実施の形態3のレイアウト構造2cの平面図である。図19には、各セルが有する回路は示されていない。
一端に配置されたセル接地線と他端に配置されたセル電源線と前記セル接地線および前記セル電源線に接続された回路とをそれぞれ有し、かつ、前記セル接地線と前記セル電源線によって、第1の接地線と、前記第1の接地線に平行な第2の接地線と、前記第1の接地線と前記第2の接地線の間に配置された第1の電源線と、前記第1の接地線の延長線上に配置された第3の接地線と、前記第2の接地線の延長線上に配置された第4の接地線と、前記第1の電源線の延長線上で前記第3の接地線と前記第4の接地線の間に配置された第2の電源線とを形成するように配置された複数のユニットセルと、
前記第1の接地線と前記第3の接地線とを結ぶ線上に配置された第5の接地線と、前記第1の電源線と前記第2の電源線を結ぶ線上に配置された第3の電源線と、前記第3の電源線と前記第5の接地線とに接続された回路とを有するユニットセルと、
前記第3の電源線を前記ユニットセルと共有しさらに、前記第2の接地線と前記第4の接地線を結ぶ線上に配置された第6の接地線と、前記第3の電源線を迂回する迂回電源線と、制御信号に応答して前記迂回電源線を前記第3の電源線に接続するスイッチとを有するスイッチセルと、
前記第1の接地線を前記第5の接地線に接続する第7の接地線と、前記第2の接地線を前記第6の接地線に接続する第8の接地線と、前記第1の電源線を前記迂回電源線に接続する第4の電源線とを有する第1の電源分離セルと、
前記第3の接地線を前記第5の接地線に接続する第9の接地線と、前記第4の接地線を前記第6の接地線に接続する第10の接地線と、前記第2の電源線を前記迂回電源線に接続する第5の電源線とを有する第2の電源分離セルとを
有する半導体装置のレイアウト構造。
付記1に記載の半導体装置において、
前記迂回電源線は、前記第3の電源線と前記第6の接地線の間に配置されることを
特徴とする半導体装置のレイアウト構造。
付記1に記載の半導体装置において、
前記迂回電源線は、前記第3の電源線が配置された層間絶縁膜とは異なる層間絶縁膜に配置されていることを
特徴とする半導体装置のレイアウト構造。
付記1乃至3のいずれか1項に記載のレイアウト構造において、さらに、
平面視において前記第3の電源線を含み、第1導電型のウェルに囲まれた第2導電型のウェルと、
前記第2導電型のウェルに前記第3の電源線を接続する配線とを有することを
特徴とする半導体装置のレイアウト構造。
付記4に記載のレイアウト構造において、
前記配線は、前記第1の電源分離セルおよび前記第2の電源分離セルのいずれか一方または双方に配置されることを
特徴とする半導体装置のレイアウト構造。
付記1乃至5のいずれか1項に記載のレイアウト構造において、前記第1の電源分離セルおよび前記第2の電源分離セルは、平面視において、前記各ユニットセルおよび前記スイッチセルの2倍の高さを有することを
特徴とする半導体装置のレイアウト構造。
所定の高さと、一端に配置された第1のセル接地線と、他端に配置された第1のセル電源線と、前記第1のセル接地線および前記第1のセル電源線に接続された回路とを有するユニットセルに対応する複数の第1のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第2のセル接地線と、他端に配置された第2のセル電源線と、前記第2のセル接地線と前記第2のセル電源線に接続された回路とを有するユニットセルに対応する第2のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第3のセル接地線と、他端に配置された第3のセル電源線と、前記第3のセル電源線を迂回するセル迂回電源線と、制御信号に応答して前記セル迂回電源線を前記第3のセル電源線に接続するスイッチとを有するスイッチセルに対応する第3のセルパターンを取得する工程と、
前記所定の高さの2倍の高さと、一端に配置された第4のセル接地線と、他端に配置された第5のセル接地線と、平面視において前記第4のセル接地線と前記第5のセル接地線の間に配置された第4のセル電源線とを有し、前記第4のセル電源線の第1の端部は前記第4のセル接地線と前記第5のセル接地線に挟まれた第1の辺の中心に位置し、前記第4のセル電源線の第2の端部は平面視において前記第1の辺に対向する第2の辺のうち前記セル迂回電源線の一端に対応する位置に配置された第1の電源分離セルに対応する第4のセルパターンを取得する工程と、
前記所定の高さの2倍の高さと、一端に配置された第6のセル接地線と、他端に配置された第7のセル接地線と、平面視において前記第6のセル接地線と前記第7のセル接地線の間に配置された第5のセル電源線とを有し、前記第5のセル電源線の第3の端部は前記第6のセル接地線と前記第7のセル接地線に挟まれた第3の辺の中心に位置し、前記第5のセル電源線の第4の端部は平面視において前記第3の辺に対向する第4の辺のうち前記セル迂回電源線の他端に対応する位置に配置された第2の電源分離セルに対応する第5のセルパターンを取得する工程と、
前記複数のユニットセルの前記第1のセル電源線に対応するパターンが互いに重なって第1の電源線に対応するパターンと第2の電源線に対応するパターンを形成し、前記ユニットセルの前記第2のセル電源線に対応するパターンと前記スイッチセルの前記第3のセル電源線に対応するパターンが重なって第3の電源線に対応するパターンを形成し、前記第1乃至第3の電源線に対応するパターンと前記第1の電源分離セルの前記第4のセル電源線に対応するパターンと前記第2の電源分離セルの前記第5のセル電源線に対応するパターンが接続されるように取得した前記第1乃至第5のセルパターンを配置する工程とを
有する半導体装置のレイアウト方法。
8・・・複数のユニットセル(通常セル)
10・・・ユニットセル(パワーゲーティング・セル)
12・・・スイッチセル
14・・・第1の電源分離セル
16・・・第2の電源分離セル
18・・・セル接地線、18b・・・第2のセル接地線
18c・・・第3のセル接地線、18d・・・第4のセル接地線
18e・・・第5のセル接地線、18f・・・第6のセル接地線
18g・・・第7のセル接地線
20・・・セル電源線、20b・・・第2のセル電源線
20c・・・第3のセル電源線、20d・・・第4のセル電源線
20e・・・第5のセル電源線
22・・・回路
24a・・・第1の接地線、24b・・・第2の接地線、24c・・・第3の接地線
24d・・・第4の接地線、24e・・・第5の接地線、24f・・第6の接地線
24g・・第7の接地線、24h・・第8の接地線、24i・・第9の接地線
24j・・第10の接地線
26a・・・第1の電源線、26b・・・第2の電源線、26c・・・第3の電源線
26d・・・第4の電源線、26e・・・第5の電源線
28・・・スイッチ
30・・・迂回電源線
84・・・nウェル層
86・・・pウェル層
104・・・配線
106・・・p型ウェル
108a・・・n型ウェル
Claims (6)
- 一端に配置されたセル接地線と他端に配置されたセル電源線と前記セル接地線および前記セル電源線に接続された回路とをそれぞれ有し、かつ、前記セル接地線と前記セル電源線によって、第1の接地線と、前記第1の接地線に平行な第2の接地線と、前記第1の接地線と前記第2の接地線の間に配置された第1の電源線と、前記第1の接地線の延長線上に配置された第3の接地線と、前記第2の接地線の延長線上に配置された第4の接地線と、前記第1の電源線の延長線上で前記第3の接地線と前記第4の接地線の間に配置された第2の電源線とを形成するように配置された複数のユニットセルと、
前記第1の接地線と前記第3の接地線とを結ぶ線上に配置された第5の接地線と、前記第1の電源線と前記第2の電源線を結ぶ線上に配置された第3の電源線と、前記第3の電源線と前記第5の接地線とに接続された回路とを有するユニットセルと、
前記第3の電源線を前記ユニットセルと共有しさらに、前記第2の接地線と前記第4の接地線を結ぶ線上に配置された第6の接地線と、前記第3の電源線を迂回する迂回電源線と、制御信号に応答して前記迂回電源線を前記第3の電源線に接続するスイッチとを有するスイッチセルと、
前記第1の接地線を前記第5の接地線に接続する第7の接地線と、前記第2の接地線を前記第6の接地線に接続する第8の接地線と、前記第1の電源線を前記迂回電源線に接続する第4の電源線とを有する第1の電源分離セルと、
前記第3の接地線を前記第5の接地線に接続する第9の接地線と、前記第4の接地線を前記第6の接地線に接続する第10の接地線と、前記第2の電源線を前記迂回電源線に接続する第5の電源線とを有する第2の電源分離セルとを
有する半導体装置のレイアウト構造。 - 請求項1に記載の半導体装置において、
前記迂回電源線は、前記第3の電源線と前記第6の接地線の間に配置されることを
特徴とする半導体装置のレイアウト構造。 - 請求項1に記載の半導体装置において、
前記迂回電源線は、前記第3の電源線が配置された層間絶縁膜とは異なる層間絶縁膜に配置されていることを
特徴とする半導体装置のレイアウト構造。 - 請求項1乃至3のいずれか1項に記載のレイアウト構造において、さらに、
平面視において前記第3の電源線を含み、第1導電型のウェルに囲まれた第2導電型のウェルと、
前記第2導電型のウェルに前記第3の電源線を接続する配線とを有することを
特徴とする半導体装置のレイアウト構造。 - 請求項1乃至4のいずれか1項に記載のレイアウト構造において、前記第1の電源分離セルおよび前記第2の電源分離セルは、平面視において、前記各ユニットセルおよび前記スイッチセルの2倍の高さを有することを
特徴とする半導体装置のレイアウト構造。 - 所定の高さと、一端に配置された第1のセル接地線と、他端に配置された第1のセル電源線と、前記第1のセル接地線および前記第1のセル電源線に接続された回路とを有するユニットセルに対応する複数の第1のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第2のセル接地線と、他端に配置された第2のセル電源線と、前記第2のセル接地線と前記第2のセル電源線に接続された回路とを有するユニットセルに対応する第2のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第3のセル接地線と、他端に配置された第3のセル電源線と、前記第3のセル電源線を迂回するセル迂回電源線と、制御信号に応答して前記セル迂回電源線を前記第3のセル電源線に接続するスイッチとを有するスイッチセルに対応する第3のセルパターンを取得する工程と、
前記所定の高さの2倍の高さと、一端に配置された第4のセル接地線と、他端に配置された第5のセル接地線と、平面視において前記第4のセル接地線と前記第5のセル接地線の間に配置された第4のセル電源線とを有し、前記第4のセル電源線の第1の端部は前記第4のセル接地線と前記第5のセル接地線に挟まれた第1の辺の中心に位置し、前記第4のセル電源線の第2の端部は平面視において前記第1の辺に対向する第2の辺のうち前記セル迂回電源線の一端に対応する位置に配置された第1の電源分離セルに対応する第4のセルパターンを取得する工程と、
前記所定の高さの2倍の高さと、一端に配置された第6のセル接地線と、他端に配置された第7のセル接地線と、平面視において前記第6のセル接地線と前記第7のセル接地線の間に配置された第5のセル電源線とを有し、前記第5のセル電源線の第3の端部は前記第6のセル接地線と前記第7のセル接地線に挟まれた第3の辺の中心に位置し、前記第5のセル電源線の第4の端部は平面視において前記第3の辺に対向する第4の辺のうち前記セル迂回電源線の他端に対応する位置に配置された第2の電源分離セルに対応する第5のセルパターンを取得する工程と、
前記複数のユニットセルの前記第1のセル電源線に対応するパターンが互いに重なって第1の電源線に対応するパターンと第2の電源線に対応するパターンを形成し、前記ユニットセルの前記第2のセル電源線に対応するパターンと前記スイッチセルの前記第3のセル電源線に対応するパターンが重なって第3の電源線に対応するパターンを形成し、前記第1乃至第3の電源線に対応するパターンと前記第1の電源分離セルの前記第4のセル電源線に対応するパターンと前記第2の電源分離セルの前記第5のセル電源線に対応するパターンが接続されるように取得した前記第1乃至第5のセルパターンを配置する工程とを
有する半導体装置のレイアウト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012219407A JP6031675B2 (ja) | 2012-10-01 | 2012-10-01 | 半導体装置のレイアウト構造およびレイアウト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012219407A JP6031675B2 (ja) | 2012-10-01 | 2012-10-01 | 半導体装置のレイアウト構造およびレイアウト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014072488A true JP2014072488A (ja) | 2014-04-21 |
JP6031675B2 JP6031675B2 (ja) | 2016-11-24 |
Family
ID=50747394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012219407A Expired - Fee Related JP6031675B2 (ja) | 2012-10-01 | 2012-10-01 | 半導体装置のレイアウト構造およびレイアウト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6031675B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10797042B2 (en) | 2018-06-25 | 2020-10-06 | Socionext Inc. | Semiconductor device |
CN113555372A (zh) * | 2021-06-30 | 2021-10-26 | 广芯微电子(广州)股份有限公司 | 一种隔断填充单元及多电压域低功耗芯片 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102397635B1 (ko) * | 2020-10-14 | 2022-05-16 | 현대위아 주식회사 | 수직형 머시닝 센터용 조작 프로그램 박스 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07212217A (ja) * | 1994-01-19 | 1995-08-11 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
JP2005259879A (ja) * | 2004-03-10 | 2005-09-22 | Sony Corp | 半導体集積回路 |
JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
JP2009289797A (ja) * | 2008-05-27 | 2009-12-10 | Nec Electronics Corp | 半導体装置 |
-
2012
- 2012-10-01 JP JP2012219407A patent/JP6031675B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07212217A (ja) * | 1994-01-19 | 1995-08-11 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
JP2005259879A (ja) * | 2004-03-10 | 2005-09-22 | Sony Corp | 半導体集積回路 |
JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
JP2009289797A (ja) * | 2008-05-27 | 2009-12-10 | Nec Electronics Corp | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10797042B2 (en) | 2018-06-25 | 2020-10-06 | Socionext Inc. | Semiconductor device |
US11233044B2 (en) | 2018-06-25 | 2022-01-25 | Socionext Inc. | Semiconductor device |
CN113555372A (zh) * | 2021-06-30 | 2021-10-26 | 广芯微电子(广州)股份有限公司 | 一种隔断填充单元及多电压域低功耗芯片 |
Also Published As
Publication number | Publication date |
---|---|
JP6031675B2 (ja) | 2016-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8742464B2 (en) | Power routing in standard cells | |
KR101532858B1 (ko) | 표준 셀 설계들에서의 전력 라우팅 | |
US9589091B2 (en) | Scalable meta-data objects | |
JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
US8739104B1 (en) | Systems and methods for forming an integrated circuit using a standard cell library | |
US8132142B2 (en) | Various methods and apparatuses to route multiple power rails to a cell | |
JP2003158189A (ja) | マルチスレショールド電圧mis集積回路装置及びその回路設計方法 | |
JP2008078508A (ja) | 半導体集積回路及び半導体集積回路の製造方法 | |
JP6031675B2 (ja) | 半導体装置のレイアウト構造およびレイアウト方法 | |
JP2006073696A (ja) | スタンダードセルを用いた半導体集積回路とその設計方法 | |
JP2002299450A (ja) | 基本セル、半導体集積回路装置、配線方法、及び配線装置 | |
JP4492736B2 (ja) | 半導体集積回路 | |
JP2006245276A (ja) | 半導体集積回路装置 | |
US7309908B2 (en) | Standard cell, semiconductor integrated circuit device of standard cell scheme and layout design method for semiconductor integrated circuit device | |
TW522523B (en) | Semiconductor device, method of manufacturing the same and storage media | |
JP4983068B2 (ja) | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム | |
JP2006210678A (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
CN110364521B (zh) | 一种标准单元的版图布局方法及其版图 | |
US10417368B2 (en) | Semiconductor device and layout design method thereof | |
JP2005229061A (ja) | スタンダードセル、セル列および複合セル列 | |
JP2016046479A (ja) | 半導体装置及び半導体装置の設計方法とプログラム | |
JP2006173262A (ja) | 半導体集積回路のレイアウト設計方法及びシステム | |
JP2004031830A (ja) | 半導体集積回路 | |
JP2004172594A (ja) | 半導体集積回路装置製造方法、半導体集積回路装置製造装置、プログラム、半導体集積回路装置および半導体集積回路装置の自動配置指示方法 | |
JP2007149826A (ja) | スタンダードセルおよびこれを備えた半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160623 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160815 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160906 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20160926 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160926 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160926 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6031675 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |