JP2014072371A - Printed wiring board and printed wiring board manufacturing method - Google Patents
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Abstract
Description
本発明は、層間絶縁層と導体パターンとが交互に積層されて成るビルドアップ層を有するプリント配線板、及び、該プリント配線板の製造方法に関する。 The present invention relates to a printed wiring board having a build-up layer formed by alternately laminating interlayer insulating layers and conductor patterns, and a method for manufacturing the printed wiring board.
近年、電子機器の小型化、薄型化に伴い、実装されるプリント配線板も薄型化の要求が強い。プリント配線板の薄型化の要求を満たすため、ビルドアッププリント配線板において、ビルドアップ層の層数を少なくし、より少ない層数で導体パターンを引き回す必要がある。特許文献１には、ランド（パッド）を設けないことで、導体パターンを配置できるスペースを拡大し、導体パターンの本数を増やす構成が開示されている。 In recent years, with the miniaturization and thinning of electronic devices, printed wiring boards to be mounted are strongly demanded to be thin. In order to satisfy the demand for thinner printed wiring boards, it is necessary to reduce the number of build-up layers in the build-up printed wiring board and route the conductor pattern with a smaller number of layers. Patent Document 1 discloses a configuration in which a land (pad) is not provided so that a space in which a conductor pattern can be arranged is expanded and the number of conductor patterns is increased.
しかしながら、特許文献１で、ランドレスの導体パターン上にバンプを設けたと仮定すると、バンプと導体パターン（パッド）との接触面積が小さくなるため、バンプの接続信頼性の低下が避けられない。また、バンプの体積も小さくなるため、ＩＣチップ等のダイを実装する際に加わる応力緩和能力も低下すると考えられる。 However, if it is assumed in Patent Document 1 that bumps are provided on the conductor pattern of the landless, the contact area between the bumps and the conductor pattern (pad) becomes small, so that the connection reliability of the bumps cannot be avoided. In addition, since the volume of the bump is reduced, it is considered that the stress relaxation ability applied when mounting a die such as an IC chip is also reduced.
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、最外層の導体パターンの密度を高めながら、バンプの接続信頼性を確保することが可能なプリント配線板、及び該プリント配線板の製造方法を提供することにある。 The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a printed wiring capable of ensuring the connection reliability of bumps while increasing the density of the outermost conductor pattern. It is providing the manufacturing method of a board and this printed wiring board.
請求項１に記載の発明は、層層間絶縁層と、該層間絶縁層上に形成される導体パターンと、前記導体パターンの少なくとも一部及び該導体パターンの周囲に位置する前記層間絶縁層を露出させる開口を有するソルダーレジスト層とを備えるプリント配線板であって、前記開口からは、導体パターンの端部が露出され、前記開口から露出される、前記導体パターン上及び前記層間絶縁層上には金属層が形成され、該金属層上であって前記開口内にはバンプが設けられていることを技術的特徴とする。 The invention according to claim 1 exposes the interlayer insulating layer, the conductor pattern formed on the interlayer insulating layer, at least a part of the conductor pattern, and the interlayer insulating layer located around the conductor pattern. A printed wiring board having a solder resist layer having an opening to be exposed, wherein an end of a conductor pattern is exposed from the opening, and is exposed from the opening on the conductor pattern and the interlayer insulating layer. A technical feature is that a metal layer is formed and bumps are provided on the metal layer and in the openings.
請求項１のプリント配線板では、導体パターンの少なくとも一部と導体パターンの周囲に位置する層間絶縁層とがソルダーレジスト層の開口から露出される。すなわち、導体パターン（パッド）の幅がソルダーレジスト層の開口の径よりも小さく設定されている。このため、ソルダーレジスト層の開口の径がパッドの径よりも小さい場合と比較して、パッドの占有領域が小さくなり、その分、導体パターンの高密度な引き回しが可能になる。
ここで、ソルダーレジスト層の開口が所望の箇所からずれてしまった場合（導体パターンの延びる方向に沿ってずれた場合）、開口から露出される導体パターンの表面積は小さくなる。その結果、バンプとの接触面積が小さくなり、導体パターンに対するバンプの接続信頼性が低下する可能性がある。
しかしながら、本願発明においてはソルダーレジスト層の開口から露出される、導体パターン上及び層間絶縁層上に金属層が形成され、この金属層上にバンプが設けられている。このため、ソルダーレジスト層の開口内において、導体パターン上に加えてその周囲の層間絶縁層上にもバンプが形成されることになる。すなわち、開口から露出される箇所のほぼ全面にバンプが設けられることになる。その結果、半導体素子の接続信頼性を確保するとともに、実装時の応力緩和を可能にし得るバンプの形成が容易となる。
In the printed wiring board according to the first aspect, at least a part of the conductor pattern and the interlayer insulating layer positioned around the conductor pattern are exposed from the opening of the solder resist layer. That is, the width of the conductor pattern (pad) is set smaller than the diameter of the opening of the solder resist layer. For this reason, compared with the case where the diameter of the opening of the solder resist layer is smaller than the diameter of the pad, the occupied area of the pad is reduced, and accordingly, the conductor pattern can be routed at a high density.
Here, when the opening of the solder resist layer is deviated from a desired position (when deviated along the direction in which the conductor pattern extends), the surface area of the conductor pattern exposed from the opening is reduced. As a result, the contact area with the bump is reduced, and there is a possibility that the connection reliability of the bump with respect to the conductor pattern is lowered.
However, in the present invention, a metal layer is formed on the conductor pattern and the interlayer insulating layer exposed from the opening of the solder resist layer, and bumps are provided on the metal layer. For this reason, in the opening of the solder resist layer, bumps are formed not only on the conductor pattern but also on the surrounding interlayer insulating layer. That is, bumps are provided on almost the entire surface exposed from the opening. As a result, it becomes easy to form bumps that can ensure the connection reliability of the semiconductor elements and can relieve stress during mounting.
[第１実施形態]
本発明の第１実施形態に係るプリント配線板１０の構成が図６に示される。プリント配線板１０は、第１面Ｆ（上面：半導体素子が搭載される側）と、第２面Ｓ（下面：マザーボードが実装される側）とを有するコア基板３０を有している。
コア基板３０の第１面Ｆ上には第１導体パターン３４Ｆが、第２面Ｓ上には第２導体パターン３４Ｓが形成されている。コア基板３０の内部にはスルーホール導体３６が設けられ、このスルーホール導体３６を介して第１導体パターン３４Ｆと第２導体パターン３４Ｓとが接続されている。
[First embodiment]
The configuration of the printed wiring board 10 according to the first embodiment of the present invention is shown in FIG. The printed wiring board 10 includes a core substrate 30 having a first surface F (upper surface: a side on which a semiconductor element is mounted) and a second surface S (lower surface: a side on which a motherboard is mounted).
A first conductor pattern 34F is formed on the first surface F of the core substrate 30, and a second conductor pattern 34S is formed on the second surface S. A through-hole conductor 36 is provided inside the core substrate 30, and the first conductor pattern 34 </ b> F and the second conductor pattern 34 </ b> S are connected via the through-hole conductor 36.
スルーホール導体３６の端部のうち、第１面Ｆ側には第１導体ランド３６ｆが、第２面Ｓ側には第２導体ランド３６ｓが形成されている。コア基板３０の第１面Ｆと第１導体パターン３４Ｆとを覆うように第１層間絶縁層５０Ｆが形成されている。第１層間絶縁層５０Ｆ上には導体パターン５８Ｆが形成されており、この導体パターン５８Ｆと第１導体パターン３４Ｆとがバイアホール６０Ｆにより接続されている。
第１層間絶縁層５０Ｆ及び第１導体パターン３４Ｆを覆うようにソルダーレジスト層７０Ｆが設けられている。このソルダーレジスト層７０Ｆは開口７１Ｆを有している。そして、開口７１Ｆの内部には半田バンプ７６Ｆが形成されている。
Of the end portions of the through-hole conductors 36, first conductor lands 36f are formed on the first surface F side, and second conductor lands 36s are formed on the second surface S side. A first interlayer insulating layer 50F is formed so as to cover the first surface F of the core substrate 30 and the first conductor pattern 34F. A conductor pattern 58F is formed on the first interlayer insulating layer 50F, and the conductor pattern 58F and the first conductor pattern 34F are connected by a via hole 60F.
A solder resist layer 70F is provided so as to cover the first interlayer insulating layer 50F and the first conductor pattern 34F. The solder resist layer 70F has an opening 71F. A solder bump 76F is formed in the opening 71F.
また、コア基板３０の第２面Ｓと第２導体パターン３４Ｓとを覆うように第２層間絶縁層５０Ｓが形成されている。第２層間絶縁層５０Ｓ上には導体パターン５８Ｓが形成されており、この導体パターン５８Ｓと第１導体パターン３４Ｓとがバイアホール６０Ｓにより接続されている。第２層間絶縁層５０Ｓ及び第２導体パターン３４Ｓを覆うようにソルダーレジスト層７０Ｓが設けられている。このソルダーレジスト層７０Ｓは開口７１Ｓを有している。そして、開口７１Ｓの内部には半田バンプ７６Ｓが形成されている。 A second interlayer insulating layer 50S is formed so as to cover the second surface S of the core substrate 30 and the second conductor pattern 34S. A conductor pattern 58S is formed on the second interlayer insulating layer 50S, and the conductor pattern 58S and the first conductor pattern 34S are connected by a via hole 60S. A solder resist layer 70S is provided so as to cover the second interlayer insulating layer 50S and the second conductor pattern 34S. The solder resist layer 70S has an opening 71S. A solder bump 76S is formed inside the opening 71S.
図７（Ａ）は、第１層間絶縁層５０Ｆ上に設けられている導体パターン５８Ｆの平面図を示す。図７（Ａ）における鎖線は、ソルダーレジスト層７０Ｆの開口７１Ｆを示している。導体パターン５８Ｆにおいて、ソルダーレジスト層７０Ｆの開口７１Ｆから露出される箇所がパッド部５８ＦＰとして機能する。このパッド部５８ＦＰには、半導体素子を接続するための半田バンプ７６Ｆが設けられる。さらに、導体パターン５８Ｆは、パッド部５８ＦＰから延びる配線部５８ＦＬを有している。 FIG. 7A shows a plan view of a conductor pattern 58F provided on the first interlayer insulating layer 50F. A chain line in FIG. 7A indicates the opening 71F of the solder resist layer 70F. In the conductor pattern 58F, a portion exposed from the opening 71F of the solder resist layer 70F functions as the pad portion 58FP. The pad portion 58FP is provided with solder bumps 76F for connecting semiconductor elements. Furthermore, the conductor pattern 58F has a wiring part 58FL extending from the pad part 58FP.
第１実施形態では、開口７１Ｆの直径は約５０μｍである。そして、パッド部５８ＦＰの幅Ｗ１は約１５μｍである。このとき、パッド部５８ＦＰの幅Ｗ１は、配線部５８ＦＬの幅Ｗ２と略同一に設定されている。なお、一部のパッド部５８ＦＰ１の幅Ｗ３は約３０μｍとなっている。これらのパッド部５８ＦＰは、平面視略方形を呈している。 In the first embodiment, the diameter of the opening 71F is about 50 μm. The pad portion 58FP has a width W1 of about 15 μm. At this time, the width W1 of the pad portion 58FP is set to be substantially the same as the width W2 of the wiring portion 58FL. Note that the width W3 of some of the pad portions 58FP1 is about 30 μm. These pad portions 58FP have a substantially square shape in plan view.
パッド部５８ＦＰ、５８ＦＰ１の端部５８ＦＥ及び端面（表面）は、ソルダーレジスト層７０Ｆの開口７１Ｆから露出される。なお、一部の導体パターン５８Ｆにおいては、パッド部５８ＦＰ１と配線部５８ＦＬ１との境界部Ｋがソルダーレジスト層７０Ｆに被覆されている。これにより、境界部Ｋと半田バンプ７６Ｆとの接触が避けられ、境界部Ｋを起点とした半田バンプ７６Ｆ内部へのクラックの発生が抑制される。
さらに、ソルダーレジスト層７０Ｆの開口７１Ｆからは、パッド部５８ＦＰの周囲に位置する第１層間絶縁層５０Ｆの表面Ｈが露出される。
The end portions 58FE and end surfaces (surfaces) of the pad portions 58FP and 58FP1 are exposed from the openings 71F of the solder resist layer 70F. In some of the conductor patterns 58F, the boundary portion K between the pad portion 58FP1 and the wiring portion 58FL1 is covered with the solder resist layer 70F. Thereby, the contact between the boundary K and the solder bump 76F is avoided, and the occurrence of cracks inside the solder bump 76F starting from the boundary K is suppressed.
Furthermore, the surface H of the first interlayer insulating layer 50F located around the pad portion 58FP is exposed from the opening 71F of the solder resist layer 70F.
図９（Ｃ１）は、図６中の第１面Ｆ側のソルダーレジスト層７０Ｆの開口７１Ｆにより露出されるパッド７１ＦｐのサークルＣｃ内の拡大図であり、図９（Ｃ２）は、該部位の縦断面図であり、図１０は図９（Ｃ１）部分の顕微鏡写真である。
上述したように、ソルダーレジスト層７０Ｆの開口７１Ｆから層間絶縁層５０Ｆ及びパッド部５８ＦＰが露出されている。開口７１Ｆから露出される層間絶縁層５０Ｆの表面は粗化されている。
パッド部５８ＦＰの角部は断面略弧状に形成されている。これにより、仮にプリント配線板に熱履歴が生じた際、パッド部５８ＦＰの角部へ加わる応力が緩和される。その結果、パッド部５８ＦＰの角部を起点とした、半田バンプ７６Ｆ内部へのクラックの発生が抑制されると考えられる。
そして、開口７１Ｆから露出される層間絶縁層５０Ｆ上及びパッド部５８ＦＰ上には、ニッケルめっき層７２、金めっき層７４からなる金属層８０が設けられている。金属層８０の表面は、パッド部５８ＦＰ上で断面形状が略半円状になり湾曲されて形成されている。
また、金属層８０は、パッド部５８ＦＰの角部で厚みが薄くなり、パッド部５８ＦＰの上面において厚みが相対的に厚くなるように形成されている。
金属層８０上に形成される半田バンプ７６Ｆは、開口７１Ｆ内に隙間無く充填され、開口７１Ｆの側面全面と接触している。
FIG. 9C1 is an enlarged view in the circle Cc of the pad 71Fp exposed by the opening 71F of the solder resist layer 70F on the first surface F side in FIG. 6, and FIG. FIG. 10 is a longitudinal sectional view, and FIG. 10 is a photomicrograph of the portion of FIG. 9 (C1).
As described above, the interlayer insulating layer 50F and the pad portion 58FP are exposed from the opening 71F of the solder resist layer 70F. The surface of the interlayer insulating layer 50F exposed from the opening 71F is roughened.
The corner portion of the pad portion 58FP is formed in a substantially arc shape in cross section. Thereby, when a thermal history arises in a printed wiring board, the stress added to the corner | angular part of the pad part 58FP is relieved. As a result, it is considered that the occurrence of cracks in the solder bumps 76F starting from the corners of the pad portions 58FP is suppressed.
A metal layer 80 including a nickel plating layer 72 and a gold plating layer 74 is provided on the interlayer insulating layer 50F and the pad portion 58FP exposed from the opening 71F. The surface of the metal layer 80 is formed to have a substantially semicircular cross section on the pad portion 58FP.
Further, the metal layer 80 is formed so that the thickness is reduced at the corners of the pad portion 58FP and the thickness is relatively increased on the upper surface of the pad portion 58FP.
The solder bumps 76F formed on the metal layer 80 are filled in the openings 71F without gaps, and are in contact with the entire side surfaces of the openings 71F.
図８（Ａ）はパッド部５８ＦＰと開口７１Ｆとの位置関係を示す断面図であり、図８（Ｂ）は平面図である。開口７１Ｆの中心Ｃ１と、パッド部５８ＦＰの幅方向における中心を通り長さ方向に延びる仮想線Ｃ２とが交差するように位置決めされている。このため、パッド部の軸方向の中心Ｃ２から左側のバンプ７６Ｆ左部分と、右側のバンプ７６Ｆ右部分とが対称になり、応力が局所的に集中せず、バンプ７６Ｆの接続信頼性が確保されやすくなる。 FIG. 8A is a cross-sectional view showing the positional relationship between the pad portion 58FP and the opening 71F, and FIG. 8B is a plan view. The center C1 of the opening 71F and the virtual line C2 extending in the length direction through the center in the width direction of the pad portion 58FP are positioned so as to intersect. For this reason, the left portion of the left bump 76F and the right portion of the right bump 76F are symmetrical from the center C2 in the axial direction of the pad portion, and the stress is not concentrated locally, and the connection reliability of the bump 76F is ensured. It becomes easy.
図８（Ｃ）は、パッド部５８ＦＰと開口７１Ｆとの許容誤差を示している。開口７１Ｆは、誤差の無い開口を示している。開口７１Ｆと、パッド部５８ＦＰの側壁との間に距離Ｔ（（５０−１５）÷２＝１７．５μｍ）が設けられている。７１Ｆ’は、最大許容誤差ｔを有する開口を示している。第１実施形態では、距離Ｔよりも最大許容誤差ｔが小さいように形成される。 FIG. 8C shows an allowable error between the pad portion 58FP and the opening 71F. The opening 71F indicates an opening without error. A distance T ((50-15) ÷ 2 = 17.5 μm) is provided between the opening 71F and the side wall of the pad portion 58FP. 71F 'indicates an opening having the maximum allowable error t. In the first embodiment, the maximum allowable error t is smaller than the distance T.
第１実施形態のプリント配線板では、図７（Ｂ）に示す従来技術の円形パッド１５８Ｐを用いることなく、パッドとして機能する箇所（パッド部５８ＦＰ：幅ｗ１）と、それ以外の配線ライン５８ＦＬ（幅Ｗ１）の箇所とを略同一幅に形成している。ここで、従来技術においては、円形パッド１５８Ｐと導体パターン１５８との絶縁距離ｄ２（ｄ２≒ｄ１）を保つために、必然的に導体パターン間のスペースＤ２は大きくなる（Ｄ２＞Ｄ１）。
一方、図７（Ａ）に示すように、第１実施形態では、パッド部５８ＦＰが矩形状をなし、その幅は配線部の幅と略同一であるため、パッド部５８ＦＰ同士の距離ｄ１が上記ｄ２と同じ場合、導体パターン間のスペースＤ１は上記Ｄ２よりも小さくなる。すなわち、第１実施形態においては、従来技術と比較して単位面積当たりの導体パターンの本数を増加させることができ、導体パターンの高密度な引き回しが可能になる。
In the printed wiring board according to the first embodiment, without using the conventional circular pad 158P shown in FIG. 7B, a portion that functions as a pad (pad portion 58FP: width w1) and other wiring lines 58FL ( The portion of the width W1) is formed to have substantially the same width. Here, in the prior art, in order to maintain the insulation distance d2 (d2≈d1) between the circular pad 158P and the conductor pattern 158, the space D2 between the conductor patterns inevitably increases (D2> D1).
On the other hand, as shown in FIG. 7A, in the first embodiment, the pad portion 58FP has a rectangular shape, and the width thereof is substantially the same as the width of the wiring portion. Therefore, the distance d1 between the pad portions 58FP is the above-described distance. In the same case as d2, the space D1 between the conductor patterns is smaller than D2. That is, in the first embodiment, the number of conductor patterns per unit area can be increased as compared with the prior art, and the conductor patterns can be drawn at a high density.
第１実施形態のプリント配線板では、導体パターンの少なくとも一部と導体パターンの周囲に位置する層間絶縁層とがソルダーレジスト層の開口から露出される。すなわち、導体パターン（パッド）の幅がソルダーレジスト層の開口の径よりも小さく設定されている。このため、ソルダーレジスト層の開口の径がパッドの径よりも小さい場合と比較して、パッドの占有領域が小さくなり、その分、導体パターンの高密度な引き回しが可能になる。 In the printed wiring board of the first embodiment, at least a part of the conductor pattern and the interlayer insulating layer positioned around the conductor pattern are exposed from the opening of the solder resist layer. That is, the width of the conductor pattern (pad) is set smaller than the diameter of the opening of the solder resist layer. For this reason, compared with the case where the diameter of the opening of the solder resist layer is smaller than the diameter of the pad, the occupied area of the pad is reduced, and accordingly, the conductor pattern can be routed at a high density.
通常、半導体素子を搭載するプリント配線板は、半導体素子の微細な電極をマザーボード側の電極へ接続させるため、半導体素子直下の最外層（最上層の層間絶縁層上）から徐々にファンアウトして、マザーボード側の最外層（最下層の層間絶縁層上）に向けて導体パターンの間隔が広がっていく。従って、最上層の導体パターンの密度が一番高くなり、この一番高い密度が要求される最上層の導体パターンの密度をさらに高めることが可能となる。 Usually, printed circuit boards on which semiconductor elements are mounted gradually fan out from the outermost layer (on the uppermost interlayer insulating layer) directly below the semiconductor elements in order to connect the fine electrodes of the semiconductor elements to the electrodes on the motherboard side. The distance between the conductor patterns increases toward the outermost layer on the mother board side (on the lowermost interlayer insulating layer). Therefore, the density of the uppermost conductor pattern is the highest, and the density of the uppermost conductor pattern requiring the highest density can be further increased.
また、ソルダーレジスト層７０Ｆの開口７１Ｆの径を導体パターン５８Ｆの幅よりも大きくすることで、開口７１Ｆを形成する際に、仮に導体パターンに対して精度誤差があっても、導体パターン５８Ｆ（パッド部）を露出させることが容易となる。その結果、導体パターン５８Ｆ（パッド部）に対する半田バンプ７６Ｆの接続が確保されやすく、双方の充分な接続信頼性を得ることが可能となる。 Further, by making the diameter of the opening 71F of the solder resist layer 70F larger than the width of the conductor pattern 58F, even if there is an accuracy error with respect to the conductor pattern when the opening 71F is formed, the conductor pattern 58F (pad Part) is easily exposed. As a result, it is easy to ensure the connection of the solder bumps 76F to the conductor pattern 58F (pad portion), and sufficient connection reliability of both can be obtained.
さらに、ソルダーレジスト層７０Ｆの開口７１Ｆから露出される、導体パターン上及び層間絶縁層上に金属層８０が形成され、この金属層８０上に半田バンプ７６Ｆが設けられている。このため、ソルダーレジスト層７０Ｆの開口７１Ｆ内において、導体パターン上に加えてその周囲の層間絶縁層上にも半田バンプが形成されることになる。すなわち、開口から露出される箇所のほぼ全面にバンプが設けられることになる。その結果、半導体素子の接続信頼性を確保するとともに、実装時の応力緩和を可能にし得るバンプの形成が容易となる。 Further, a metal layer 80 is formed on the conductor pattern and the interlayer insulating layer exposed from the opening 71F of the solder resist layer 70F, and a solder bump 76F is provided on the metal layer 80. For this reason, in the opening 71F of the solder resist layer 70F, solder bumps are formed not only on the conductor pattern but also on the surrounding interlayer insulating layer. That is, bumps are provided on almost the entire surface exposed from the opening. As a result, it becomes easy to form bumps that can ensure the connection reliability of the semiconductor elements and can relieve stress during mounting.
図６中のプリント配線板１０の製造方法が図１〜図６に示される。
（１）ガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂をガラスクロス等の芯材に含浸させた厚さ０．２ｍｍの絶縁性基板３０を出発材料とする（図１（Ａ））。上面（第１面Ｆ）側及び下面（第２面Ｓ）側から例えばレーザーによりスルーホール導体用の貫通孔３１が形成される（図１（Ｂ））。
The manufacturing method of the printed wiring board 10 in FIG. 6 is shown in FIGS.
(1) An insulating substrate 30 having a thickness of 0.2 mm obtained by impregnating a glass cloth or other core material with glass epoxy resin or BT (bismaleimide triazine) resin is used as a starting material (FIG. 1A). Through holes 31 for through-hole conductors are formed from the upper surface (first surface F) side and the lower surface (second surface S) side by, for example, a laser (FIG. 1B).
（２）絶縁性基板３０上面に、パラジウム触媒（アトテック製）が付与され、無電解銅めっきが施されることにより、基板上面及びスルーホール用貫通孔３１側壁に厚さ０．６μｍの無電解銅めっき膜（シールド層）３２が形成される（図１（Ｃ））。 (2) A palladium catalyst (manufactured by Atotech) is applied to the upper surface of the insulating substrate 30 and electroless copper plating is performed, so that an electroless thickness of 0.6 μm is formed on the upper surface of the substrate and the through-hole through-hole 31 side wall. A copper plating film (shield layer) 32 is formed (FIG. 1C).
（３）そして、絶縁性基板３０の両面に、市販のドライフィルムが張り付けられ、露光・現像を経てめっきレジスト３５が形成される（図２（Ａ））。 (3) Then, a commercially available dry film is attached to both surfaces of the insulating substrate 30, and a plating resist 35 is formed through exposure and development (FIG. 2A).
（４）電解めっきが施され、貫通孔３１内、及び、基板３０のめっきレジスト３５非形成部に電解銅めっき膜３３が形成される（図２（Ｂ））。 (4) Electrolytic plating is performed, and an electrolytic copper plating film 33 is formed in the through hole 31 and in the portion where the plating resist 35 is not formed on the substrate 30 (FIG. 2B).
（５）そして、めっきレジスト３５がアミン溶液を用いて剥離された後、めっきレジストを形成していた部分の無電解めっき膜３２が、塩化第２銅を主成分とするエッチング液にて溶解除去され、第１導体ランド３６ｆ、第２導体ランド３６ｓを含む第１導体パターン３４Ｆ、第２導体パターン３４Ｓが形成される（図２（Ｃ））。 (5) Then, after the plating resist 35 is peeled off using an amine solution, the electroless plating film 32 where the plating resist was formed is dissolved and removed with an etching solution mainly containing cupric chloride. Thus, the first conductor pattern 34F and the second conductor pattern 34S including the first conductor land 36f and the second conductor land 36s are formed (FIG. 2C).
（６）基板３０の上面（第１面）及び下面（第２面）に、芯材を備えず基板より少し小さめの層間絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）が載置され、仮圧着され裁断された後、さらに、真空ラミネーター装置を用いて貼り付けられることにより、第１層間絶縁層５０Ｆ、第２層間絶縁層５０Ｓが形成される（図２（Ｄ））。 (6) On the upper surface (first surface) and lower surface (second surface) of the substrate 30, there is a resin film for an interlayer insulating layer (Ajinomoto Co., Inc .; trade name; ABF-45SH) that does not include a core material and is slightly smaller than the substrate. The first interlayer insulating layer 50F and the second interlayer insulating layer 50S are formed by being mounted, provisionally pressure-bonded and cut, and then attached using a vacuum laminator device (FIG. 2D). .
（７）次に、ＣＯ２ ガスレーザにて、層間絶縁層５０Ｆ、５０Ｓにバイアホール用開口５１Ｆ、５１Ｓが形成される（図３（Ａ））。 (7) Next, via hole openings 51F and 51S are formed in the interlayer insulating layers 50F and 50S by a CO2 gas laser (FIG. 3A).
（８）バイアホール用開口５１Ｆ、５１Ｓを形成した基板が、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬され、層間絶縁層５０Ｆ、５０Ｓの上面に存在する粒子が除去されることにより、バイアホール用開口５１の内壁を含む層間絶縁層５０Ｆ、５０Ｓの上面が粗化され粗化面が形成される（図示せず）。 (8) The substrate on which the via holes 51F and 51S are formed is immersed in a solution at 80 ° C. containing 60 g / l of permanganic acid for 10 minutes, and particles existing on the upper surfaces of the interlayer insulating layers 50F and 50S are removed. As a result, the upper surfaces of the interlayer insulating layers 50F and 50S including the inner wall of the via hole opening 51 are roughened to form a roughened surface (not shown).
（９）次に、上記処理を終えた基板が、中和溶液（シプレイ社製）に浸漬されてから水洗いされる。さらに、粗面化処理した該基板の上面に、パラジウム触媒が付与されることにより、層間絶縁層の上面およびバイアホール用開口の内壁面に触媒核が付着される。 (9) Next, the substrate after the above treatment is immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and then washed with water. Furthermore, by applying a palladium catalyst to the upper surface of the roughened substrate, catalyst nuclei are attached to the upper surface of the interlayer insulating layer and the inner wall surface of the via hole opening.
（１０）次に、上村工業社製の無電解銅めっき水溶液（スルカップＰＥＡ）中に、触媒を付与した基板が浸漬され、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜が形成され、バイアホール用開口５１Ｆ、５１Ｓの内壁を含む第１層間絶縁層５０Ｆ、第２層間絶縁層５０Ｓの上面に無電解銅めっき膜５２の形成された基板が得られる（図３（Ｂ））。 (10) Next, a substrate provided with a catalyst is immersed in an electroless copper plating aqueous solution (Sulcup PEA) manufactured by Uemura Kogyo Co., Ltd., and the entire surface is electroless copper plated with a thickness of 0.3 to 3.0 μm. A film is formed, and a substrate on which the electroless copper plating film 52 is formed on the upper surfaces of the first interlayer insulating layer 50F and the second interlayer insulating layer 50S including the inner walls of the via hole openings 51F and 51S is obtained (FIG. 3 ( B)).
（１１）無電解銅めっき膜５２の形成された基板に市販の感光性ドライフィルムが張り付けられ、マスクが載置され、露光・現像処理されることにより、めっきレジスト５４が設けられる（図３（Ｃ））。 (11) A commercially available photosensitive dry film is attached to the substrate on which the electroless copper plating film 52 is formed, a mask is placed, and exposure / development processing is performed to provide a plating resist 54 (FIG. 3 ( C)).
（１２）基板が５０℃の水で洗浄されて脱脂され、水洗された後、さらに硫酸で洗浄されてから、電解めっきが施され、めっきレジスト５４非形成部に、厚さ１５μｍの電解銅めっき膜５６が形成される（図４（Ａ））。 (12) The substrate is washed with water at 50 ° C., degreased, washed with water, and further washed with sulfuric acid, and then subjected to electrolytic plating, and the plating resist 54 non-formed portion is subjected to electrolytic copper plating with a thickness of 15 μm. A film 56 is formed (FIG. 4A).
（１３）さらに、めっきレジスト５４が５％ＫＯＨで剥離除去された後、そのめっきレジスト下の無電解めっき膜が硫酸と過酸化水素との混合液でエッチング溶解除去され、導体パターン５８Ｆ、５８Ｓ及びバイアホール６０Ｆ、６０Ｓが形成される（図４（Ｂ））。ついで、導体パターン５８Ｆ、５８Ｓ及びバイアホール６０Ｆ、６０Ｓの上面が粗化される。 (13) Further, after the plating resist 54 is peeled and removed with 5% KOH, the electroless plating film under the plating resist is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and the conductive patterns 58F, 58S and Via holes 60F and 60S are formed (FIG. 4B). Next, the upper surfaces of the conductor patterns 58F and 58S and the via holes 60F and 60S are roughened.
（１４）次に、多層配線基板の両面に、市販のソルダーレジスト組成物が２０μｍの厚さで塗布され、乾燥処理が行われた後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクがソルダーレジスト層に密着されて紫外線で露光され、ＤＭＴＧ溶液で現像処理され、上面側に小径の開口７１Ｆ、下面側に大径の開口７１Ｓが形成される（図４（Ｃ））。開口７１Ｆにより露出された導体パターン５８Ｆがパッド部５８ＦＰを構成する。さらに、加熱処理によりソルダーレジスト層が硬化され、開口を有し、その厚さが１５〜２５μｍのソルダーレジスト層７０Ｆ、７０Ｓが形成される。 (14) Next, a commercially available solder resist composition is applied to both surfaces of the multilayer wiring board at a thickness of 20 μm, and after drying treatment, a pattern of the solder resist opening is drawn to a thickness of 5 mm. A photomask is brought into close contact with the solder resist layer, exposed to ultraviolet light, and developed with a DMTG solution to form a small-diameter opening 71F on the upper surface side and a large-diameter opening 71S on the lower surface side (FIG. 4C). The conductor pattern 58F exposed through the opening 71F constitutes the pad portion 58FP. Furthermore, the solder resist layer is cured by heat treatment, and solder resist layers 70F and 70S having openings and a thickness of 15 to 25 μm are formed.
（１５）ソルダーレジスト層７１Ｆの開口７１Ｆ内に酸素プラズマ処理が施され、該開口内で露出された層間絶縁層５０Ｆの表面が粗化される（図５（Ａ））。図５（Ａ）中のサークルＣａ内が拡大され図９（Ａ１）に示される。図９（Ａ２）は該部位の縦断面図である。 (15) Oxygen plasma treatment is performed in the opening 71F of the solder resist layer 71F, and the surface of the interlayer insulating layer 50F exposed in the opening is roughened (FIG. 5A). The inside of the circle Ca in FIG. 5 (A) is enlarged and shown in FIG. 9 (A1). FIG. 9A2 is a longitudinal sectional view of the portion.
（１６）次に、ソルダーレジスト層７０Ｆ、７０Ｓを形成した基板が無電解ニッケルめっき液に浸漬されて、開口部７１Ｆ、７１Ｓに厚さ５μｍのニッケルめっき層７２が形成される。さらに、その基板が無電解金めっき液に浸漬されて、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４が形成される（図５（Ｂ））。このとき、開口部７１Ｆから露出される箇所の全体に亘ってパラジウム触媒が残留しているため、ニッケルめっき層７２及び金めっき層７４からなる金属層は、開口部７１Ｆから露出される箇所の全体に亘って形成される。
図５（Ｂ）中のサークルＣｂ内が拡大され図９（Ｂ１）に示される。図９（Ｂ２）は該部位の縦断面図である。
金属層としてニッケル−金層以外にも、ニッケル−パラジウム−金層の３層、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。上述したように金属層８０の表面は、パッド部５８ＦＰ上で断面形状が半円状になり湾曲されている。また、金めっき層７４の表面は、パッド部５８ＦＰの端部で厚みが薄くなり湾曲状に形成されている。
(16) Next, the substrate on which the solder resist layers 70F and 70S are formed is dipped in an electroless nickel plating solution to form a nickel plating layer 72 having a thickness of 5 μm in the openings 71F and 71S. Further, the substrate is immersed in an electroless gold plating solution, and a gold plating layer 74 having a thickness of 0.03 μm is formed on the nickel plating layer 72 (FIG. 5B). At this time, since the palladium catalyst remains over the entire portion exposed from the opening 71F, the metal layer composed of the nickel plating layer 72 and the gold plating layer 74 is the entire portion exposed from the opening 71F. It is formed over.
The inside of the circle Cb in FIG. 5 (B) is enlarged and shown in FIG. 9 (B1). FIG. 9 (B2) is a longitudinal sectional view of the portion.
In addition to the nickel-gold layer, a single layer of a nickel-palladium-gold layer, tin, and a noble metal layer (gold, silver, palladium, platinum, etc.) may be formed as the metal layer. As described above, the surface of the metal layer 80 is curved with a semicircular cross-sectional shape on the pad portion 58FP. Further, the surface of the gold plating layer 74 is formed in a curved shape with a reduced thickness at the end of the pad portion 58FP.
（１７）開口７１Ｆ、７１Ｓ内にフラックス（図示せず）が塗布された後、上面側ソルダーレジスト層７０Ｆの開口７１Ｆに半田ボール７７Ｆｂが搭載され、下面側ソルダーレジスト層７０Ｓの開口７１Ｓに半田ボール７７Ｓｂが搭載される（図５（Ｃ））。次いで、リフローにより上面に半田バンプ７６Ｆが、下面側に半田バンプ７６Ｓが形成される（図６）。半田ボール７７Ｆｂのリフローの際に、上述した金めっき層７４の高い半田濡れ性により、該金めっき層７４上に形成される半田バンプ７６Ｆは、開口７１Ｆ内に隙間無く充填され、開口７１Ｆの側面全面と接触する。 (17) After a flux (not shown) is applied in the openings 71F and 71S, solder balls 77Fb are mounted on the openings 71F of the upper surface side solder resist layer 70F, and solder balls are mounted on the openings 71S of the lower surface side solder resist layer 70S. 77Sb is mounted (FIG. 5C). Next, solder bumps 76F are formed on the upper surface and solder bumps 76S are formed on the lower surface side by reflow (FIG. 6). When the solder balls 77Fb are reflowed, the solder bumps 76F formed on the gold plating layer 74 are filled in the openings 71F without gaps due to the high solder wettability of the gold plating layer 74 described above. Contact the entire surface.
プリント配線板１０に半導体素子が搭載され、リフローにより、半田バンプ７６Ｆを介してプリント配線板のパッド部と半導体素子の電極とが接続される（図示せず）。 A semiconductor element is mounted on the printed wiring board 10, and the pad portion of the printed wiring board and the electrode of the semiconductor element are connected via the solder bumps 76F by reflow (not shown).
第１実施形態のプリント配線板の製造方法では、ソルダーレジスト層７０Ｆを形成した後、開口７１Ｆにより露出される層間絶縁層５０Ｆの表面を粗化している。そして、この粗化された層間絶縁層の表面に金属層が設けられ、金属層上にバンプが形成される。このため、開口７１Ｆにより露出される箇所（層間絶縁層）に対するバンプの接続信頼性を高めることが可能となる。 In the method for manufacturing a printed wiring board according to the first embodiment, after forming the solder resist layer 70F, the surface of the interlayer insulating layer 50F exposed through the opening 71F is roughened. A metal layer is provided on the surface of the roughened interlayer insulating layer, and bumps are formed on the metal layer. For this reason, it becomes possible to improve the connection reliability of the bump with respect to the location (interlayer insulating layer) exposed by the opening 71F.
[第１実施形態の第１改変例]
図１１（Ａ）は、第１実施形態の第１改変例に係るプリント配線板の導体パターン５８Ｆの平面図である。第１実施形態の第１改変例では、パッド部５８ＦＰは、矩形状のパッド５８ＦＰＰに設けられる。第１実施形態の第１改変例では、パッド部５８ＦＰの幅が広い分、該パッド部５８ＦＰとバンプとの接続信頼性が高まる。
[First Modification of First Embodiment]
FIG. 11A is a plan view of a conductor pattern 58F of the printed wiring board according to the first modification of the first embodiment. In the first modification of the first embodiment, the pad portion 58FP is provided on a rectangular pad 58FPP. In the first modified example of the first embodiment, the connection reliability between the pad portion 58FP and the bump is increased by the width of the pad portion 58FP being wider.
[第１実施形態の第２改変例]
図１１（Ｂ）は、第１実施形態の第２改変例に係るプリント配線板の導体パターン５８Ｆの平面図である。第１実施形態の第２改変例では、矩形状のパッド部が設けられない。第１実施形態の第２改変例では、導体パターンの密度を更に高めることができる。
[Second modification of the first embodiment]
FIG. 11B is a plan view of the conductor pattern 58F of the printed wiring board according to the second modification of the first embodiment. In the second modification of the first embodiment, the rectangular pad portion is not provided. In the second modification of the first embodiment, the density of the conductor pattern can be further increased.
[第２実施形態]
図１２は、第２実施形態に係るプリント配線板の製造方法を示す。
図４（Ｂ）を参照して上述した第１実施形態の導体パターン５８Ｆを形成する際のめっきレジスト下の無電解めっき膜が除去される際に、無電解めっき用の触媒核として塗布したパラジウム触媒が層間絶縁層５０Ｆ上に短絡が生じないよう離散的に残される（図１２（Ａ））。そして、該パラジウム触媒により、ソルダーレジスト層７０Ｆの開口７１Ｆ内の露出された層間絶縁層５０Ｆ上に、ニッケルめっき層７２、金めっき層７４が設けられる（図１２（Ｂ））。そして、第１実施形態と同様にして開口７１内にバンプ７６Ｆが設けられる（図１２（Ｃ））。
[Second Embodiment]
FIG. 12 shows a method for manufacturing a printed wiring board according to the second embodiment.
Palladium applied as a catalyst core for electroless plating when the electroless plating film under the plating resist when forming the conductor pattern 58F of the first embodiment described above with reference to FIG. 4B is removed. The catalyst is left discretely so as not to cause a short circuit on the interlayer insulating layer 50F (FIG. 12A). Then, with the palladium catalyst, a nickel plating layer 72 and a gold plating layer 74 are provided on the exposed interlayer insulating layer 50F in the opening 71F of the solder resist layer 70F (FIG. 12B). As in the first embodiment, bumps 76F are provided in the openings 71 (FIG. 12C).
第２実施形態のプリント配線板の製造方法では、導体パターン５８Ｆを形成する際に、層間絶縁層５０Ｆ上にパラジウム触媒が残されるので、該パラジウム触媒を介してソルダーレジスト層の開口７１Ｆにより露出される層間絶縁層の表面にめっきにより金属層（ニッケルめっき膜７２、金めっき膜７４）が形成される。すなわち、ソルダーレジスト層の開口７１Ｆにより露出される箇所の全体に亘ってバンプ７６Ｆが形成されることになり、上述の第１実施形態と同様の効果を奏することが可能となる。 In the method of manufacturing the printed wiring board according to the second embodiment, when the conductor pattern 58F is formed, the palladium catalyst is left on the interlayer insulating layer 50F, so that it is exposed through the opening 71F of the solder resist layer through the palladium catalyst. A metal layer (nickel plating film 72, gold plating film 74) is formed on the surface of the interlayer insulating layer by plating. That is, the bump 76F is formed over the entire portion exposed by the opening 71F of the solder resist layer, and the same effect as that of the first embodiment described above can be achieved.
３０ コア基板
３４Ｆ、３４Ｓ 導体パターン
５０Ｆ、５０Ｓ 層間絶縁層
５８Ｆ、５８Ｓ 導体パターン
５８ＦＰ パッド部
６０Ｆ、６０Ｓ ビア導体
７０Ｆ、７０Ｓ ソルダーレジスト層
７１Ｆ 開口
８０ 金属層
７６Ｆ バンプ
30 Core substrate 34F, 34S Conductor pattern 50F, 50S Interlayer insulation layer 58F, 58S Conductor pattern 58FP Pad portion 60F, 60S Via conductor 70F, 70S Solder resist layer 71F Opening 80 Metal layer 76F Bump
Claims (10)
前記開口からは、導体パターンの端部が露出され、
前記開口から露出される、前記導体パターン上及び前記層間絶縁層上には金属層が形成され、
該金属層上であって前記開口内にはバンプが設けられている。 An interlayer insulation layer; a conductor pattern formed on the interlayer insulation layer; and a solder resist layer having an opening exposing at least a part of the conductor pattern and the interlayer insulation layer located around the conductor pattern. A printed wiring board:
From the opening, the end of the conductor pattern is exposed,
A metal layer is formed on the conductor pattern and the interlayer insulating layer exposed from the opening,
Bumps are provided on the metal layer and in the openings.
前記開口からは、導体パターンの端面が露出される。 The printed wiring board of claim 1, wherein:
The end face of the conductor pattern is exposed from the opening.
前記開口から露出される箇所の全体に亘って前記金属層が形成されている。 The printed wiring board of claim 1, wherein:
The metal layer is formed over the entire portion exposed from the opening.
前記バンプは、前記開口の側壁全面と接触している。 The printed wiring board of claim 1, wherein:
The bump is in contact with the entire side wall of the opening.
前記導体パターン上に形成される前記金属層は、湾曲面を有する。 The printed wiring board of claim 1, wherein:
The metal layer formed on the conductor pattern has a curved surface.
前記導体パターンは、前記バンプが形成されるパッド部と、該パッド部から延びる配線部とを備え、該パッド部は平面視略方形を呈する。 The printed wiring board of claim 1, wherein:
The conductor pattern includes a pad portion on which the bump is formed and a wiring portion extending from the pad portion, and the pad portion has a substantially square shape in plan view.
前記パッド部の角部は断面略弧状に形成されている。 The printed wiring board of claim 6, wherein:
The corner portion of the pad portion is formed in an arc shape in cross section.
前記配線部と前記パッド部との幅は略同一である。 The printed wiring board of claim 6, wherein:
The wiring part and the pad part have substantially the same width.
前記層間絶縁層上に触媒を設けることと；
前記層間絶縁層上に無電解めっき膜を形成することと；
前記無電解めっき膜上に所定パターンのめっきレジストを形成することと；
前記めっきレジストの非形成部に位置する無電解めっき膜上に電解めっき膜を設けることと；
前記めっきレジストを剥離し、前記電解めっき膜から露出する前記無電解めっき膜を除去して導体パターンを形成することと；
記導体パターンの少なくとも一部及び該導体パターンの周囲に位置する前記層間絶縁層を露出させる開口を有するソルダーレジスト層を形成することと、
を有するプリント配線板の製造方法であって、
前記開口から導体パターンの端部を露出させ、
前記開口から露出される、前記導体パターン上及び前記層間絶縁層上に金属層を設け、
該金属層上であって前記開口内にバンプを設ける。 Forming an interlayer insulation layer;
Providing a catalyst on the interlayer insulating layer;
Forming an electroless plating film on the interlayer insulating layer;
Forming a predetermined pattern of plating resist on the electroless plating film;
Providing an electrolytic plating film on an electroless plating film located in a non-formation portion of the plating resist;
Peeling off the plating resist and removing the electroless plating film exposed from the electrolytic plating film to form a conductor pattern;
Forming a solder resist layer having an opening that exposes at least part of the conductor pattern and the interlayer insulating layer located around the conductor pattern;
A method of manufacturing a printed wiring board having:
Exposing the end of the conductor pattern from the opening;
A metal layer is provided on the conductor pattern and on the interlayer insulating layer exposed from the opening,
Bumps are provided on the metal layer and in the openings.
前記電解めっき膜から露出する前記無電解めっき膜を除去する際、前記層間絶縁層上に前記触媒を残留させる。 A method of manufacturing a printed wiring board according to claim 9, wherein:
When the electroless plating film exposed from the electrolytic plating film is removed, the catalyst is left on the interlayer insulating layer.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9526168B2 (en) | 2014-05-22 | 2016-12-20 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229272A (en) * | 1997-02-17 | 1998-08-25 | Ibiden Co Ltd | Printed wiring board |
| JPH11191670A (en) * | 1997-12-25 | 1999-07-13 | Victor Co Of Japan Ltd | Printed wiring board and manufacture thereof |
| WO2003098983A1 (en) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Printed wiring board |
| JP2008535225A (en) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | Flip chip wiring having a narrow wiring portion on a substrate |
| JP2008294296A (en) * | 2007-05-25 | 2008-12-04 | Fujitsu Ltd | Manufacturing method of circuit board |
| JP2012506628A (en) * | 2008-10-21 | 2012-03-15 | アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | Method for forming a solder deposit on a substrate |
| JP2012054297A (en) * | 2010-08-31 | 2012-03-15 | Kyocer Slc Technologies Corp | Wiring board and method of manufacturing the same |
-
2012
- 2012-09-28 JP JP2012217282A patent/JP2014072371A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229272A (en) * | 1997-02-17 | 1998-08-25 | Ibiden Co Ltd | Printed wiring board |
| JPH11191670A (en) * | 1997-12-25 | 1999-07-13 | Victor Co Of Japan Ltd | Printed wiring board and manufacture thereof |
| WO2003098983A1 (en) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Printed wiring board |
| JP2008535225A (en) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | Flip chip wiring having a narrow wiring portion on a substrate |
| JP2008294296A (en) * | 2007-05-25 | 2008-12-04 | Fujitsu Ltd | Manufacturing method of circuit board |
| JP2012506628A (en) * | 2008-10-21 | 2012-03-15 | アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | Method for forming a solder deposit on a substrate |
| JP2012054297A (en) * | 2010-08-31 | 2012-03-15 | Kyocer Slc Technologies Corp | Wiring board and method of manufacturing the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9526168B2 (en) | 2014-05-22 | 2016-12-20 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
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