JP2008124260A - Multilayer wiring substrate and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、各種電子機器の配線基板に関し、更に詳しくは特に半導体素子などの複数の電子部品を内蔵する多層配線基板に関するものである。 The present invention relates to wiring boards for various electronic devices, and more particularly to a multilayer wiring board in which a plurality of electronic components such as semiconductor elements are incorporated.
近年、電子機器、特に携帯機器においては、高機能化、高性能化の要求と同時に特に高密度実装が強く求められている。その対策として、配線基板を積層し、更には半導体素子等の複数の電子部品が内蔵される多層配線基板が多用されている。ここで一般的に多層配線基板は、大きな基板サイズで一連の工程を通して複数の配線基板を一括して形成し、その後それぞれを切り離すことで製造する。その際、配線基板の配線形成方法としては、一般にフォトレジストの一括露光現像を行った後、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法と呼ばれる所謂ウエットエッチングで行う方式が用いられている。 In recent years, electronic devices, particularly portable devices, have been strongly demanded for high-density mounting at the same time as requests for higher functionality and higher performance. As a countermeasure, a multilayer wiring board in which wiring boards are stacked and a plurality of electronic components such as semiconductor elements are built in is often used. Here, in general, a multilayer wiring board is manufactured by forming a plurality of wiring boards at a time through a series of processes with a large board size and then separating each of the wiring boards. At that time, as a wiring formation method of the wiring board, a method of performing so-called wet etching called a subtractive method after performing a batch exposure development of a photoresist is generally used.
かかる多層配線基板の製造方法については、 特許文献１に、半導体素子の電極上に金等の突起電極（以下、バンプという。）を形成し、配線基板上の電極と半導体素子の電極上のバンプとを非導電性接着剤ＮＣＦ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を介して、フェイスダウン方式により実装を行った後、上層回路の積層を行うことで半導体素子を内蔵化する方法が示されている。 With respect to a method for manufacturing such a multilayer wiring board, in Patent Document 1, bump electrodes on the wiring board and bumps on the electrodes of the semiconductor element are formed by forming protruding electrodes (hereinafter referred to as bumps) such as gold on the electrodes of the semiconductor element. Is mounted by a face-down method via a non-conductive adhesive NCF (Non-Conductive Film) or the like, and then a semiconductor device is built in by stacking an upper layer circuit.
しかし、この方法の場合、半導体素子の周辺に配線を引き出して上層の回路に接続するため、配線基板の小型化の要求に応えることが困難であり、また、配線長が長くなるため良好な電気特性を得ることが難しいという問題点があった。 However, in this method, it is difficult to meet the demand for downsizing of the wiring board because the wiring is drawn out to the periphery of the semiconductor element and connected to the upper layer circuit, and the wiring length becomes long, so that a good electrical property can be obtained. There was a problem that it was difficult to obtain characteristics.
そこで、特許文献２に示されるフェイスアップ方式で半導体素子を配線基板に設置し、絶縁層を積層した後、ビアホールを形成して上層回路との接続を行う方法が提案されている。図を用いて概略を説明する。図９は、特許文献２に提案された多層配線基板の製造方法を示す図である。 In view of this, a method has been proposed in which a semiconductor element is placed on a wiring board by the face-up method shown in Patent Document 2, an insulating layer is stacked, a via hole is formed, and a connection with an upper layer circuit is made. The outline will be described with reference to the drawings. FIG. 9 is a diagram showing a method for manufacturing a multilayer wiring board proposed in Patent Document 2. In FIG.
図９において、まず、電極１上に、金等のバンプ２を形成する。次に、半導体素子３をフェイスアップ方式で配線基板１００上のダイパッド４上に接着剤５を介して設置し、絶縁層６を積層する。次に、炭酸ガスレーザー等でバンプ２及び配線基板１００の電極１上の絶縁層６にビアホールを開ける（以下、このようなレーザーによってビアホールを開ける加工を、レーザービア加工という。）。続いて、無電解めっきや電解めっきによってビア１４、ランド７及び上層配線８を形成し、ビア１４を介して上層回路との接続を行う。以上の方法により、多層配線基板が形成される。 In FIG. 9, first, bumps 2 such as gold are formed on the electrodes 1. Next, the semiconductor element 3 is placed on the die pad 4 on the wiring substrate 100 with an adhesive 5 in a face-up manner, and the insulating layer 6 is laminated. Next, a via hole is opened in the insulating layer 6 on the bump 2 and the electrode 1 of the wiring substrate 100 with a carbon dioxide gas laser or the like (hereinafter, the process of opening a via hole with such a laser is referred to as laser via processing). Subsequently, vias 14, lands 7, and upper layer wirings 8 are formed by electroless plating or electrolytic plating, and are connected to upper layer circuits via the vias 14. A multilayer wiring board is formed by the above method.
しかし、この方法では、配線基板１００のダイパッド４上へ接着剤５を介して半導体素子３を接着するため、配線基板１００の回路パターンと半導体素子３との実装位置精度（実装時の位置合せの精度）が問題となる。特に近年の半導体素子３の電極ピッチＰ（電極の長さＬと隣接する電極との間隔Ｓの合計）の微細化に伴い、第１の問題点として、レーザービア加工を行った場合、位置ずれにより半導体素子３の回路上にレーザーが当たり回路を破壊してしまうという問題があった。また、この方法では、レーザーによってビアホールを開け、更に現像工程によってランド７及び上層配線８を形成する。従って、レーザー加工位置精度（レーザーの照射位置合せの精度）、上層回路パターンの位置精度（上層回路パターンの位置合わせの精度）、露光精度及びサイドエッチング量（エッチングの際に側壁面方向にエッチングされる量）が問題となる。半導体素子３の電極ピッチＰの狭ピッチ化により、第２の問題点として、上記各種位置精度のマージンを十分に取ってランド７を形成した場合、隣接するランド７がショートしてしまい、現状の精度のままでは今後の電極ピッチの狭ピッチ化に対応できない（ランドが形成できない）という問題があった。 However, in this method, since the semiconductor element 3 is bonded onto the die pad 4 of the wiring board 100 via the adhesive 5, the mounting position accuracy between the circuit pattern of the wiring board 100 and the semiconductor element 3 (alignment at the time of mounting) Accuracy) is a problem. In particular, along with the recent miniaturization of the electrode pitch P of the semiconductor element 3 (the sum of the electrode length L and the distance S between adjacent electrodes), as a first problem, when laser via processing is performed, the position shift Therefore, there is a problem that the laser hits the circuit of the semiconductor element 3 to destroy the circuit. Also, in this method, via holes are opened by a laser, and lands 7 and upper wirings 8 are formed by a development process. Therefore, laser processing position accuracy (laser irradiation alignment accuracy), upper layer circuit pattern position accuracy (upper layer circuit pattern alignment accuracy), exposure accuracy and side etching amount (etched in the direction of the side wall during etching) Problem). Due to the narrowing of the electrode pitch P of the semiconductor element 3, as a second problem, when the lands 7 are formed with sufficient margins of the above various positional accuracy, the adjacent lands 7 are short-circuited, and the current situation There is a problem that the electrode pitch cannot be narrowed in the future (the land cannot be formed) if the accuracy is maintained.
本発明は、前記問題点を鑑みてなされたものであり、レーザービア加工に伴い電子部品（主として半導体素子）の回路にレーザーが当たり、回路を破壊してしまう問題を回避すべく、電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続する多層配線基板及びその製造方法を提供すること、並びに上層回路パターンを形成する際に、電子部品の電極ピッチの狭ピッチ化が進行してもランド形成が可能な多層配線基板及びその製造方法を提供することを課題とする。 The present invention has been made in view of the above problems, and in order to avoid a problem that a laser hits a circuit of an electronic component (mainly a semiconductor element) and destroys the circuit due to laser via processing, To provide a multilayer wiring board for connecting to an upper layer circuit by only a bump without performing laser via processing and a manufacturing method thereof, and to narrow an electrode pitch of an electronic component when forming an upper layer circuit pattern It is an object of the present invention to provide a multilayer wiring board capable of forming a land even if the process proceeds and a method for manufacturing the same.
本発明の請求項１に係る発明は、配線と絶縁層が積層された配線基板と、所定のピッチで配列された複数の電極及び前記複数の電極のそれぞれの上に形成された複数のバンプを有する電子部品と、前記複数のバンプと上層回路の配線とを接続するための複数のランドと、を有する多層配線基板であって、前記複数のバンプはそれぞれ上部に平坦面を有し、且つそれぞれの前記平坦面が前記複数のランドと直接接続されていることを特徴とする多層配線基板としたものである。 According to a first aspect of the present invention, there is provided a wiring board in which wiring and an insulating layer are laminated, a plurality of electrodes arranged at a predetermined pitch, and a plurality of bumps formed on each of the plurality of electrodes. A multilayer wiring board having electronic components, and a plurality of lands for connecting the plurality of bumps and the wiring of the upper layer circuit, each of the plurality of bumps having a flat surface on the top, and The multi-layer wiring board is characterized in that the flat surface is directly connected to the plurality of lands.
本発明の請求項２に係る発明は、前記電子部品は前記配線基板上に設置されて前記絶縁層によって封止され、前記絶縁層は上部に平坦面を有し、前記電子部品上の位置において前記絶縁層の平坦面と前記複数のバンプのそれぞれの平坦面とが同一の平面を形成していることを特徴とする請求項１に記載の多層配線基板としたものである。 In the invention according to claim 2 of the present invention, the electronic component is placed on the wiring board and sealed by the insulating layer, and the insulating layer has a flat surface on the upper portion, at a position on the electronic component. 2. The multilayer wiring board according to claim 1, wherein the flat surface of the insulating layer and the flat surfaces of the plurality of bumps form the same plane.
本発明の請求項３に係る発明は、前記複数のランドの径をＤＲ、前記電子部品の前記電極のピッチをｐ、前記電子部品の実装位置ずれの最大値及び露光ずれの最大値の合計をａ、前記複数のバンプの前記配線基板垂直方向上部平坦面の径をＤＢとすると、前記複数のランド径ＤＲは、以下の式（１）及び（２）を満たすことを特徴とする請求項1に記載の多層配線基板としたものである。
ＤＲ>２ａ−ＤＢ・・・・・（１）
ｐ>ＤＲ>０・・・・・・・（２）
According to a third aspect of the present invention, the diameter of the plurality of lands is D R , the pitch of the electrodes of the electronic component is p, the sum of the maximum mounting position deviation and the maximum exposure deviation of the electronic component. the a, when the diameter of the wiring board vertically upper flat surface of said plurality of bumps and D B, the plurality of lands diameter D R is characterized by satisfying the following formula (1) and (2) The multilayer wiring board according to claim 1 is provided.
D R> 2a-D B ····· (1)
p> D R > 0 (2)
本発明の請求項４に係る発明は、前記複数のバンプは、それぞれが複数のバンプを積層して形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の多層配線基板としたものである。 The invention according to claim 4 of the present invention is characterized in that the plurality of bumps are each formed by stacking a plurality of bumps. It is a substrate.
本発明の請求項５に係る発明は、前記電子部品は、半導体素子であることを特徴とする請求項１乃至請求項４のいずれかに記載の多層配線基板としたものである。 The invention according to claim 5 of the present invention is the multilayer wiring board according to any one of claims 1 to 4, wherein the electronic component is a semiconductor element.
本発明の請求項６に係る発明は、電子部品の複数の電極上にそれぞれバンプを形成し、配線基板上に前記電子部品を電極面を上にして設置し、前記配線基板及び前記電子部品上に絶縁層を積層し、前記複数のバンプが所望の径だけ前記絶縁層から露出するように前記電子部品上の該絶縁層及び該複数のバンプを一括して研磨し、前記複数のバンプ上に上層回路の配線を接続するためのランドを形成することを特徴とする多層配線基板の製造方法としたものである。 According to a sixth aspect of the present invention, a bump is formed on each of a plurality of electrodes of an electronic component, the electronic component is placed on the wiring board with the electrode surface facing upward, and the wiring board and the electronic component are mounted. An insulating layer is stacked on the insulating layer, and the insulating layer and the plurality of bumps on the electronic component are collectively polished so that the plurality of bumps are exposed from the insulating layer by a desired diameter, and the bumps are formed on the plurality of bumps. A method for manufacturing a multilayer wiring board is characterized in that lands for connecting wiring of upper layer circuits are formed.
本発明によれば、電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続でき、且つ上層回路パターンを形成する際に、電子部品の電極ピッチの狭ピッチ化が進行してもランド形成が可能となる。 According to the present invention, the connection between the electronic component and the upper layer circuit can be performed only by the bump without performing the laser via processing, and when the upper layer circuit pattern is formed, the electrode pitch of the electronic component is reduced. Even so, the land can be formed.
以下に、本発明について図を用いながら詳細に説明する。本明細書においては、同一部材については同一符号を付し、説明を省略または簡略化する。 The present invention will be described in detail below with reference to the drawings. In the present specification, the same members are denoted by the same reference numerals, and description thereof is omitted or simplified.
（本発明に至る経緯）
上述したように、従来の技術においては、レーザービア加工において半導体素子の回路にレーザーが当たり回路を破壊してしまう問題があり、また微細化が進行した場合に、従来の配線形成方法ではランド形成ができなくなるという問題があった。本発明について説明する前に、かかる従来方法の問題点について、更に図面を用いながら詳細に説明し、その後、本発明の内容及び効果を明らかにする。
(Background to the present invention)
As described above, in the conventional technique, there is a problem that a laser hits a circuit of a semiconductor element in laser via processing and destroys the circuit, and when miniaturization progresses, the conventional wiring forming method forms a land. There was a problem that could not be. Before describing the present invention, the problems of the conventional method will be described in detail with reference to the drawings, and then the contents and effects of the present invention will be clarified.
上述したように、従来方法のサブトラクティブ法においては各種位置精度が問題となるが、現状において、このサブトラクティブ法による微細化の最高精度は、レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、サイドエッチング量±１０μｍ及び最小ビアホール径５０μｍとなっている。 As described above, various positional accuracies are problematic in the conventional subtractive method. At present, the maximum accuracy of miniaturization by this subtractive method is laser processing positional accuracy ± 10 μm, exposure accuracy ± 15 μm, side The etching amount is ± 10 μm and the minimum via hole diameter is 50 μm.
ここで、半導体素子の電極と上層配線基板とは、ビアを介して上層配線基板に形成されたランドと呼ばれる導体パターンを介して接続される。従ってランドは、上述したレーザー加工位置精度や露光精度による「ずれ」に対してマージンを持って形成される。即ち、ランドの径は、実装位置ずれや露光ずれ等が発生した場合でも、以後の工程において薬液でエッチング処理することを考慮して、レーザービア加工によって形成されるビアを完全に覆い隠すランドの大きさが求められる。この「ずれ」は上下左右いずれの方向においても発生するため、前記マージンは上下左右に対して取る必要があり、サブトラクティブ法における配線形成技術の最高精度であるレーザー加工位置精度±１０μｍと露光精度±１５μｍとの合計の２倍（上下左右いずれの方向に「ずれ」が生じても吸収できるように）の５０μｍ取られている。従って、加工するビアホール径を現状で最小の５０μｍとした場合、ランド径は最低でもビアホール径５０μｍと前記マージン５０μｍの合計１００μｍ必要となる。現状において最小ランド径は１００μｍである。 Here, the electrode of the semiconductor element and the upper wiring board are connected via a conductor pattern called a land formed on the upper wiring board through a via. Accordingly, the land is formed with a margin with respect to the “deviation” due to the above-described laser processing position accuracy and exposure accuracy. In other words, the diameter of the land is such that even when mounting position deviation or exposure deviation occurs, the land that completely covers the via formed by laser via processing is considered in consideration of etching processing with a chemical solution in the subsequent process. Size is required. Since this “deviation” occurs in any direction, up, down, left and right, the margin needs to be taken from top, bottom, left, and right. 50 μm, which is twice the total of ± 15 μm (so that it can be absorbed even if “deviation” occurs in any of the upper, lower, left and right directions). Accordingly, when the via hole diameter to be processed is 50 μm, which is the minimum at present, the land diameter needs to be 100 μm in total including the via hole diameter of 50 μm and the margin of 50 μm. At present, the minimum land diameter is 100 μm.
更に、配線基板に用いられる配線の配線幅Ｌと隣接する配線との間隔Ｓとを合わせた距離（以下、配線ピッチＰという。）は、現状配線幅Ｌが３０μｍ、隣接配線間隔Ｓが３０μｍの６０μｍとなっている。なお、以下においては、配線ピッチＰを表示する場合、前記を例に取れば、配線ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）のように表示する。また、この表示は、電子部品（主として、半導体素子。）の電極の長さＬと隣接する電極との間隔Ｓとを合わせた距離（以下、電極ピッチＰという。）を表示する場合にも同様とし、電極ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）のように表示する。 Further, the distance (hereinafter referred to as the wiring pitch P) of the wiring width L of the wiring used for the wiring board and the distance S between the adjacent wirings is as follows: the current wiring width L is 30 μm, and the adjacent wiring spacing S is 30 μm. It is 60 μm. In the following, when the wiring pitch P is displayed, if the above is taken as an example, the wiring pitch P is displayed as 60 μm (L / S = 30/30). This display also applies to the case of displaying a distance (hereinafter referred to as electrode pitch P) that combines the length L of the electrode of the electronic component (mainly a semiconductor element) and the distance S between adjacent electrodes. And an electrode pitch P60 μm (L / S = 30/30).
また現状、電子部品の実装位置精度、特に配線基板のダイパッド上への半導体素子の実装位置精度は、±２０μｍとなっている。 At present, the mounting position accuracy of electronic components, particularly the mounting position accuracy of semiconductor elements on a die pad of a wiring board is ± 20 μm.
現状の各種位置精度を考慮した場合、従来方法による配線基板の形成の問題点を図に基づいて説明する。図１０は、従来の多層配線基板の製造方法によるレーザー加工ずれを示す模式図である。また、図１１は、従来方法によるランド形成を示す模式図であり、図１２は、図１１に示したランド形成方法によって形成されたランドのショートを示す模式図である。 Considering the current various positional accuracy, problems of the formation of the wiring board by the conventional method will be described with reference to the drawings. FIG. 10 is a schematic view showing a laser processing shift by a conventional method for manufacturing a multilayer wiring board. FIG. 11 is a schematic diagram showing land formation by a conventional method, and FIG. 12 is a schematic diagram showing short-circuiting of lands formed by the land formation method shown in FIG.
図１０を参照する。図１０においては、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）、バンプ２径５５μｍ、バンプ２高さ４０μｍの半導体素子３を用い、バンプ２上の絶縁層６の樹脂厚が５０μｍになるように半導体素子３を内蔵した場合を示す。図１０（ａ）は、実装位置精度及びレーザー加工位置精度に「ずれ」がない場合を示し、図１０（ｂ）は、実装位置精度が２０μｍずれ、一方、レーザー加工位置精度には「ずれ」がない場合を示している。 Please refer to FIG. In FIG. 10, a semiconductor element 3 having an electrode pitch P of 120 μm (L / S = 60/60), a bump 2 diameter of 55 μm, and a bump 2 height of 40 μm is used, and the resin thickness of the insulating layer 6 on the bump 2 is 50 μm. The case where the semiconductor element 3 is incorporated is shown in FIG. FIG. 10A shows a case where there is no “deviation” in the mounting position accuracy and the laser processing position accuracy, and FIG. 10B shows a “deviation” in the laser processing position accuracy while the mounting position accuracy is 20 μm. The case where there is no is shown.
従来方法により配線基板を製造する場合、図１０（ａ）に示すとおり、実装位置ずれ及びレーザー加工位置ずれがない場合、即ち、設計どおりに加工された場合、半導体素子３の電極１上に形成されたバンプ２の中心線に沿って、レーザービア加工によって５０μｍ径のビアホール１３が形成され、ビアホール１３の中心線は、バンプ２の中心線に重なる。 When a wiring board is manufactured by a conventional method, as shown in FIG. 10A, when there is no mounting position shift and laser processing position shift, that is, when processed as designed, it is formed on the electrode 1 of the semiconductor element 3. A via hole 13 having a diameter of 50 μm is formed along the center line of the bump 2 by laser via processing, and the center line of the via hole 13 overlaps the center line of the bump 2.
一方、半導体素子３のダイパッド４上への実装位置が２０μｍずれた場合、図１０（ｂ）に示すように、５０μｍ径のビアホール１３を形成するために照射されるレーザーは、レーザー加工位置にずれがない場合、バンプ２の中心線から２０μｍずれた中心線に対して照射されることになる。バンプ２径５５μｍであるため、レーザー照射の中心線は、バンプ２の外周から２、５μｍ内側の部分に位置することになる。従って、径５０μｍのビアホール、言い換えれば半径２５μｍのビアホール形成するために照射されるレーザーは、バンプ２の外周から２、５μｍ内側を中心に、半径２５μｍで照射されることになる。実装位置ずれにより半導体素子３上の回路上にも照射されることが容易に理解される。レーザービア加工の場合、形成されるビアホールはテーパー状となるが、照射する中心がこのようにずれていれば、半導体素子３上の回路上に照射されることは免れない。従って、本例において、更に、現状の技術において１０μｍである最大レーザー加工位置ずれが生じた場合には、実装位置ずれと相俟って半導体素子３の回路上の広範囲にレーザーが照射されてしまい、回路が破壊されてしまう確率が更に高まることになる。 On the other hand, when the mounting position of the semiconductor element 3 on the die pad 4 is shifted by 20 μm, the laser irradiated to form the via hole 13 having a diameter of 50 μm is shifted to the laser processing position as shown in FIG. In the case where there is not, the irradiation is performed on the center line shifted by 20 μm from the center line of the bump 2. Since the diameter of the bump 2 is 55 μm, the center line of the laser irradiation is located in a portion 2 to 5 μm inside from the outer periphery of the bump 2. Therefore, the laser irradiated to form a via hole having a diameter of 50 μm, in other words, a via hole having a radius of 25 μm, is irradiated with a radius of 25 μm centering on the inside of the bump 2 at a distance of 2 to 5 μm. It is easily understood that the circuit on the semiconductor element 3 is irradiated due to the mounting position shift. In the case of laser via processing, the via hole to be formed has a tapered shape, but if the irradiation center is shifted in this way, it is inevitable that the circuit on the semiconductor element 3 is irradiated. Therefore, in this example, when the maximum laser processing position deviation of 10 μm occurs in the current technology, the laser is irradiated over a wide area on the circuit of the semiconductor element 3 in combination with the mounting position deviation. The probability that the circuit will be destroyed is further increased.
次に、図１１及び図１２を参照する。図１１において、電極ピッチＰ、バンプ２径等は図１０に示した例と同様である。レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、最小ビアホール径５０μｍ、サイドエッチング量１０μｍという現状の微細化の最高精度に基づいて従来方法によって設計した場合、図１１に示すように、ランド７を形成するためのフォトレジストパターン１５は１２０μｍ径となる。即ち、ビアホール径５０μｍに対して、ランド７径は、レーザー加工位置精度±１０μｍ及び露光精度±１５μｍに対するマージンが必要となり、更にランド７を形成するためのフォトレジストパターン１５は、サイドエッチング量１０μｍのマージンが必要となるからである。このフォトレジストパターン１５の径１２０μｍは、電極ピッチＰ１２０μｍと同一であるため、図１１に示すように、隣接するランド７を形成するためのフォトレジストパターン１５同士が接することとなる。かかるフォトレジストパターン１５によって形成されたランド７は、この接点部分においてエッチングがうまく行われず、図１２に示すようにエッチング後に、該接点において接続されたままとなってしまい、この接点でショートしてしまう場合が生じる。 Reference is now made to FIGS. In FIG. 11, the electrode pitch P, the diameter of the bump 2 and the like are the same as in the example shown in FIG. When designing by the conventional method based on the current miniaturization accuracy of laser processing position accuracy ± 10 μm, exposure accuracy ± 15 μm, minimum via hole diameter 50 μm, and side etching amount 10 μm, the land 7 is formed as shown in FIG. The photoresist pattern 15 to be made has a diameter of 120 μm. That is, for the via hole diameter of 50 μm, the land 7 diameter requires a margin for laser processing position accuracy ± 10 μm and exposure accuracy ± 15 μm, and the photoresist pattern 15 for forming the land 7 has a side etching amount of 10 μm. This is because a margin is required. Since the diameter 120 μm of the photoresist pattern 15 is the same as the electrode pitch P 120 μm, the photoresist patterns 15 for forming adjacent lands 7 are in contact with each other as shown in FIG. The land 7 formed by the photoresist pattern 15 is not etched well at this contact portion, and remains connected at the contact after etching as shown in FIG. May occur.
現状の最高精度では、上述のとおり電極ピッチＰ１２０μｍにおいてかかる隣接するランド７を形成するためのフォトレジストパターンが接してしまう現象が発生する。従って、電極ピッチＰが更に狭ピッチの、例えば電極ピッチＰ１００μｍ（Ｌ／Ｓ＝５０／５０）の場合、隣接するランド７形成のためのフォトレジストパターン１５が相互に重なってしまい、エッチング後に形成されたランド７は、より大きな接点を有することになり、ショートが発生する場合が格段に増加する。レーザービア加工でビアホールを形成し、ビアホールにビアを形成してランドと接続する方法によっては、今後更なる電極ピッチＰの狭ピッチ化が進行した場合、現状の微細化の最高精度をもってしても対応できず、ランド７の形成が不可能となる（ランド７を形成しても、形成されたランド７が全てショートしてしまう。）ことが理解される。 At the current highest accuracy, as described above, a phenomenon occurs in which the photoresist pattern for forming the adjacent land 7 is in contact at the electrode pitch P120 μm. Therefore, when the electrode pitch P is a narrower pitch, for example, the electrode pitch P is 100 μm (L / S = 50/50), the photoresist patterns 15 for forming the adjacent lands 7 overlap each other and are formed after etching. The land 7 has a larger contact, and the number of cases where a short circuit occurs is greatly increased. Depending on the method of forming via holes by laser via processing, forming vias in via holes, and connecting to lands, even if the electrode pitch P is further narrowed in the future, even with the highest precision of current miniaturization It is understood that the land 7 cannot be formed (even if the land 7 is formed, all the formed lands 7 are short-circuited).
上述した各種位置精度マージンを無視して、仮にランド７径を１００μｍ以下とすることも考えられる。しかし、この場合、サブトラクティブ法によって多層配線基板を形成する際に、最大の位置ずれが生じた場合に、銅等の酸で腐食される金属で形成されたビアがエッチング液で腐食され、半導体素子３との接続不良が発生してしまい現実的でない。従って、上記の加工精度が飛躍的に向上しない限り、サブトラクティブ法によって配線を形成する場合には、ランド径７は１００μｍより小さくできない。以上述べたとおり、従来方法によってはこれ以上の電極ピッチの狭ピッチ化に対応できないのである。 It is also conceivable that the land 7 diameter is set to 100 μm or less ignoring the above-described various position accuracy margins. However, in this case, when the maximum misalignment occurs when forming a multilayer wiring board by the subtractive method, a via formed of a metal that is corroded by an acid such as copper is corroded by an etching solution, and the semiconductor Connection failure with the element 3 occurs, which is not realistic. Therefore, the land diameter 7 cannot be smaller than 100 μm when the wiring is formed by the subtractive method unless the above processing accuracy is dramatically improved. As described above, the conventional method cannot cope with further narrowing of the electrode pitch.
本発明はかかる問題を鑑みてなされたものである。以下に本発明を実施するための最良の形態について、図に基づいて詳細に説明する。 The present invention has been made in view of such problems. The best mode for carrying out the present invention will be described below in detail with reference to the drawings.
図１及び図２は本発明の一実施形態に係る多層配線基板の断面図である。図１及び図２に示す本発明の一実施形態に係る多層配線基板においては、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）の半導体素子３を使用し、半導体素子３の電極１上に径５５μｍで高さ４０μｍの金のバンプ２を形成している。但し、一例であり、これに限定されるわけではない。また、バンプ２の材料は金に限られず、エッチング液に腐食されない金属であればよい。 1 and 2 are cross-sectional views of a multilayer wiring board according to an embodiment of the present invention. In the multilayer wiring board according to one embodiment of the present invention shown in FIGS. 1 and 2, the semiconductor element 3 having an electrode pitch P of 120 μm (L / S = 60/60) is used, and the diameter is formed on the electrode 1 of the semiconductor element 3. A gold bump 2 having a height of 55 μm and a height of 40 μm is formed. However, this is an example, and the present invention is not limited to this. The material of the bump 2 is not limited to gold, and any metal that does not corrode by the etching solution may be used.
図１及び図２に示すように、本発明の一実施形態に係る多層配線基板は、電極１上に金のバンプ２が形成された半導体素子３が、配線基板１００上のダイパッド４に、接着剤５を介してフェイスアップ方式で設置され、更に配線基板１００上全面に絶縁層６が積層されている。バンプ２及び絶縁層６の上部は一括して研磨され、バンプ２及び絶縁層６はそれぞれ平坦面を有し、且つそれぞれの平坦面が同一の平面を構成している。言い換えれば、積層された絶縁層６の配線基板垂直方向上部からバンプ２が露出し、露出したバンプ２と絶縁層６が一括して平坦化されている。なお、バンプ２の露出した平面の径は、予め定められた所望の径である（以後、本発明の一実施形態に係る多層配線基板において、絶縁層上部に露出しているバンプの径を、露出バンプ径という。）。更に、バンプ２の上部平坦面に、上層配線８に接続されたランド７が直接接続されている。従って、バンプ２及びランド７を介して、半導体素子３の電極１と上層配線８とが電気的に接続されている。 As shown in FIGS. 1 and 2, in the multilayer wiring board according to the embodiment of the present invention, the semiconductor element 3 in which the gold bump 2 is formed on the electrode 1 is bonded to the die pad 4 on the wiring board 100. It is installed face-up via the agent 5, and an insulating layer 6 is further laminated on the entire surface of the wiring substrate 100. The upper portions of the bumps 2 and the insulating layer 6 are polished together. The bumps 2 and the insulating layer 6 each have a flat surface, and the flat surfaces form the same plane. In other words, the bump 2 is exposed from the upper part of the laminated insulating layer 6 in the direction perpendicular to the wiring board, and the exposed bump 2 and the insulating layer 6 are flattened together. In addition, the diameter of the exposed plane of the bump 2 is a predetermined desired diameter (hereinafter, in the multilayer wiring board according to an embodiment of the present invention, the diameter of the bump exposed on the insulating layer is This is called the exposed bump diameter.) Further, the land 7 connected to the upper wiring 8 is directly connected to the upper flat surface of the bump 2. Therefore, the electrode 1 of the semiconductor element 3 and the upper wiring 8 are electrically connected via the bump 2 and the land 7.
従来方法においては、バンプ２が絶縁層６に覆われているため、バンプ２に直接上層回路と接続するためのランド７を接続することができず、レーザービア加工によってビアホールを形成し、ビアホールにビアを形成してビアを介してバンプ２とランド７を接続していた。一方、上述のように、本発明の一実施形態に係る多層配線基板においては、バンプ２及び絶縁層６は配線基板垂直方向上部に平坦面を有し、且つそれぞれの平坦面は同一の平面を構成しているため、バンプ２に直接ランド７を接続することができる。従って、本発明の一実施形態に係る多層配線基板においては、電極１に形成されたバンプ２と上層配線８とを接続するために、ビアホールに形成されたビアを必要とせず、ビアホール自体の形成（即ち、レーザービア加工）が不要である。本発明によって、多層配線基板において、配線基板に内蔵される電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続できる。 In the conventional method, since the bump 2 is covered with the insulating layer 6, the land 7 for directly connecting to the upper layer circuit cannot be connected to the bump 2, and a via hole is formed by laser via processing. A via was formed and the bump 2 and the land 7 were connected via the via. On the other hand, as described above, in the multilayer wiring board according to the embodiment of the present invention, the bump 2 and the insulating layer 6 have a flat surface in the upper part of the wiring board in the vertical direction, and each flat surface has the same plane. Since it is configured, the land 7 can be directly connected to the bump 2. Therefore, in the multilayer wiring board according to the embodiment of the present invention, the via hole formed in the via hole is not required to connect the bump 2 formed on the electrode 1 and the upper layer wiring 8, and the via hole itself is formed. (That is, laser via processing) is unnecessary. According to the present invention, in the multilayer wiring board, the connection between the electronic component incorporated in the wiring board and the upper circuit can be made only by the bump without performing the laser via processing.
上述した構成に係る本発明の一実施形態に係る多層配線基板の製造方法について説明する。配線基板１００上のダイパッド４に、電極１上にバンプ２を形成した半導体素子３を、接着剤５を介してフェイスアップ方式で設置し、続いて、配線基板１００上全面に絶縁層６を積層する。半導体素子３を実装する配線基板１００は、半導体素子３の実装部が開口（凹型）された配線基板、又は平坦な配線基板のいずれでもよい。接着剤５は銀ペーストを使用したが、一例でありこれに限られるわけではない。更に絶縁層６を形成する積層絶縁材料は、ガラスクロス入り樹脂やフィラー入り樹脂、又はその組合せを所望の構成によって使用する。 A method for manufacturing a multilayer wiring board according to an embodiment of the present invention having the above-described configuration will be described. The semiconductor element 3 having the bumps 2 formed on the electrodes 1 is placed on the die pad 4 on the wiring substrate 100 in a face-up manner through the adhesive 5, and then the insulating layer 6 is laminated on the entire surface of the wiring substrate 100. To do. The wiring board 100 on which the semiconductor element 3 is mounted may be either a wiring board in which a mounting portion of the semiconductor element 3 is opened (concave) or a flat wiring board. Although the adhesive 5 used silver paste, it is an example and it is not restricted to this. Furthermore, the laminated insulating material forming the insulating layer 6 uses a glass cloth-containing resin, a filler-containing resin, or a combination thereof according to a desired configuration.
絶縁層６を積層した後、続いて配線基板１００上に積層された前記絶縁層６を機械的に研磨してバンプ２を露出させ、更に前記バンプ２の径が所望の径になるまで前記絶縁層６及び前記バンプ２を一括して研磨する。従って、図１及び図２に示すようにバンプ２の上部は研磨されて平坦な平坦面を有し、且つ少なくとも半導体素子３上においては、平坦化された絶縁層６の上部平坦面と同一平面を形成する。 After the insulating layer 6 is laminated, the insulating layer 6 laminated on the wiring substrate 100 is then mechanically polished to expose the bumps 2, and further, the insulation is performed until the diameter of the bumps 2 reaches a desired diameter. The layer 6 and the bump 2 are polished together. Therefore, as shown in FIGS. 1 and 2, the upper portion of the bump 2 is polished to have a flat flat surface, and at least on the semiconductor element 3, it is flush with the upper flat surface of the flattened insulating layer 6. Form.
なお、絶縁層６の研磨は、配線基板１００上全面について研磨する必要はなく、半導体素子３上に位置する部分だけ研磨すればよい。例えば、ブレスト法によれば、容易に絶縁層６を除去できる。従って、バンプ２を露出しやすくするため、バンプ２上の絶縁層６厚をできる限り薄く積層することがよい。また、他の部品との関係で絶縁層６全体の厚さを一定の厚さ以上確保する必要がある場合には、絶縁層６の全体の高さを稼ぐために、バンプ２を図２に示すように複数を段状に積み重ねて形成する、所謂多段バンプとしてもよい。この場合も、バンプ２の材料は後工程のエッチングを考慮して、金等の腐食に強い金属を選択する。 The insulating layer 6 need not be polished on the entire surface of the wiring substrate 100, and only the portion located on the semiconductor element 3 may be polished. For example, according to the breast method, the insulating layer 6 can be easily removed. Therefore, in order to make the bump 2 easy to be exposed, the insulating layer 6 on the bump 2 is preferably laminated as thin as possible. Further, when it is necessary to secure the entire thickness of the insulating layer 6 to a certain thickness or more in relation to other components, the bump 2 is shown in FIG. 2 in order to earn the entire height of the insulating layer 6. As shown, a plurality of bumps may be formed so as to be stacked in a step shape. Also in this case, the material of the bump 2 is selected from a metal that is resistant to corrosion, such as gold, in consideration of subsequent etching.
続いて、ランド７及び上層配線８を、サブトラクティブ法により形成する。具体的には、絶縁層６及びバンプ２を、バンプ２の径が所望の径になるまで研磨した後、配線基板１００全面に無電解めっき及び電解めっきにより銅等の金属層を形成し、前記金属層の上に、所望のランド７及び上層配線８のパターン状にフォトレジストを形成して塩化第２銅液等の薬液でエッチングを行う。その後フォトレジストを剥離してランド７及び上層配線８を形成する。なお、金属層は銅に限定されるわけではなく、また薬液も塩化鉄などの薬液でもよい。 Subsequently, the land 7 and the upper layer wiring 8 are formed by a subtractive method. Specifically, after the insulating layer 6 and the bump 2 are polished until the diameter of the bump 2 reaches a desired diameter, a metal layer such as copper is formed on the entire surface of the wiring substrate 100 by electroless plating and electrolytic plating. A photoresist is formed on the metal layer in a pattern of desired lands 7 and upper layer wirings 8 and etched with a chemical such as cupric chloride. Thereafter, the photoresist is removed to form lands 7 and upper layer wirings 8. The metal layer is not limited to copper, and the chemical solution may be a chemical solution such as iron chloride.
ここで、ランド７の形成にあたっては、半導体素子３上の電極ピッチＰ、露出バンプ２径、配線基板１００のダイパッド４上への半導体素子３実装位置精度±２０μｍ及び露光精度±１５μｍを考慮して、ランド７径は、層間配線接続に用いられるランドの径１００μｍよりも小さい５０μｍに設定しているが、これに限定されるわけでない。本発明の一実施形態に係る多層配線基板のバンプ２は、上述したように酸に腐食されない金等で形成されているため、位置ずれが生じた場合であっても後工程のエッチングの際バンプ２が腐食されないように、ランド７径を露出バンプ２径及び実装位置精度等を考慮して設計する必要がない。ランド７の径の設定は、工程内の半導体素子３実装位置精度及び露光精度の最大ずれ量と、該ランド７が接続されるバンプ２に隣接するバンプ（以下、隣接バンプという。）２との間隔量（以下、隣接バンプ間隔という。また、この間隔は、絶縁を確保する間隔である。）から任意に設定することができる。即ち、最大ずれが生じた場合でも該ランド７とバンプ２との接続が確保され、且つ該ランド７と隣接バンプ２との絶縁が確保できるようにランド７径を設定すればよい。本発明の一実施形態に係る多層配線基板は、上述したようにビアホール形成を行わないため、最小ビアホール径を考慮する必要がないからである。従って、本発明の一実施形態に係る多層配線基板のランド７径をＤＲ、電子部品の電極のピッチをｐ、電子部品の実装位置ずれの最大値及び露光ずれの最大値の合計をａ、複数のバンプの配線基板垂直方向上部平坦面の径をＤＢとすると、複数のランド径ＤＲは、以下の式（１）及び（２）を満たせばよい。
ＤＲ>２ａ−ＤＢ・・・・・（１）
ｐ>ＤＲ>０・・・・・・・（２）
また、露光現像によってランド等のパターンを形成するため、ランド７径は、半導体素子３の電極ピッチＰよりも小さければよく、基本的には露出バンプ径と同一以上の大きさとすることができる。隣接するランド７を形成するためのフォトレジストが接触することなく、エッチングに影響が出ないからである。
Here, in forming the land 7, the electrode pitch P on the semiconductor element 3, the exposed bump 2 diameter, the mounting accuracy of the semiconductor element 3 on the die pad 4 of the wiring substrate 100 ± 20 μm, and the exposure precision ± 15 μm are taken into consideration. The diameter of the land 7 is set to 50 μm, which is smaller than the diameter of the land 100 μm used for interlayer wiring connection, but is not limited to this. The bump 2 of the multilayer wiring board according to the embodiment of the present invention is formed of gold or the like that is not corroded by acid as described above. It is not necessary to design the diameter of the land 7 in consideration of the diameter of the exposed bump 2 and the mounting position accuracy so that 2 is not corroded. The diameter of the land 7 is set with respect to the maximum deviation amount of the mounting position accuracy and exposure accuracy of the semiconductor element 3 in the process and the bump 2 adjacent to the bump 2 to which the land 7 is connected (hereinafter referred to as an adjacent bump) 2. The distance can be arbitrarily set from the amount of spacing (hereinafter referred to as adjacent bump spacing, which is the spacing for ensuring insulation). That is, the diameter of the land 7 may be set so that the connection between the land 7 and the bump 2 is ensured and the insulation between the land 7 and the adjacent bump 2 can be secured even when the maximum deviation occurs. This is because the multilayer wiring board according to one embodiment of the present invention does not need to consider the minimum via hole diameter because the via hole is not formed as described above. Therefore, the multilayer wiring lands 7 diameter D R of the substrate according to one embodiment of the invention, p the pitch of the electrodes of the electronic component, the sum of the maximum value of the maximum value and the exposure deviation of the mounting position deviation of the electronic component a, When the diameter of the wiring board vertically upper flat surfaces of the plurality of bumps and D B, a plurality of land diameter D R may satisfy the following equation (1) and (2).
D R> 2a-D B ····· (1)
p> D R > 0 (2)
Further, in order to form a pattern such as a land by exposure and development, the land 7 diameter only needs to be smaller than the electrode pitch P of the semiconductor element 3, and can be basically equal to or larger than the exposed bump diameter. This is because the photoresist for forming the adjacent lands 7 does not come into contact and the etching is not affected.
なお、前記ランド７及び上層配線８は、セミアディティブ（Ｓｅｍｉ−ａｄｄｉｔｉｖｅ）法によって形成してもよい。この場合は、半導体素子３上に形成するバンプ２は、金等のエッチング液に強い金属に限られず、エッチング液で腐食してしまう銅等の金属であってもよく、コスト面で有効である。セミアディティブ法によれば、エッチング液による腐食が極わずかなためである。 The land 7 and the upper wiring 8 may be formed by a semi-additive method. In this case, the bump 2 formed on the semiconductor element 3 is not limited to a metal strong against an etching solution such as gold, but may be a metal such as copper that is corroded by the etching solution, which is effective in terms of cost. . This is because according to the semi-additive method, the corrosion by the etching solution is very small.
その後、一連の多層配線基板の製造工程を行うことにより、本発明の一実施形態に係る多層配線基板を製造することができる。 Thereafter, a multilayer wiring board according to an embodiment of the present invention can be manufactured by performing a series of manufacturing processes of the multilayer wiring board.
本発明の多層配線基板の効果について、図を基に説明する。図３は、本発明の一実施形態に係る多層配線基板において、位置ずれが生じない場合と位置ずれが生じた場合を対比的に示す平面模式図である。図３（ａ）は、位置ずれが生じない場合を示し、図３（ｂ）は、位置ずれが生じた場合を示す。 The effect of the multilayer wiring board of the present invention will be described with reference to the drawings. FIG. 3 is a schematic plan view illustrating a case where no positional deviation occurs and a case where positional deviation occurs in the multilayer wiring board according to the embodiment of the present invention. FIG. 3A shows a case where no displacement occurs, and FIG. 3B shows a case where displacement occurs.
本発明の一実施形態に係る多層配線基板は、図１乃至図２に示したとおり、電極１上に金でバンプ２が形成された半導体素子３を、配線基板１００のダイパット４上に接着剤５で接着し、更に、その上に絶縁層６を積層する。その後バンプ２の所定の径（本例においては、露出バンプ２径５０μｍである。）が露出するまで、絶縁層６及びバンプ２を機械的に研磨してバンプ２を露出させる。次に無電解めっき又は電解めっきを行い、銅等の金属層を形成し、金属層の表面にフォトレジストパターンを形成してエッチングを行いランド７及び上層配線８を形成する。従って、ランド７と半導体素子３はバンプ２のみによって直接接続されている。この際、ランド７径は、層間配線接続に用いられるランドの径よりも小さく設定することができ、図３においてはランド７径５０μｍに設定されている。なお、図３において、電極ピッチは１２０μｍ（Ｌ／Ｓ＝６０／６０）であり、レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、サイドエッチング量１０μｍである。 As shown in FIGS. 1 to 2, the multilayer wiring board according to the embodiment of the present invention is configured so that the semiconductor element 3 having the bumps 2 made of gold on the electrode 1 is bonded onto the die pad 4 of the wiring board 100. Then, the insulating layer 6 is laminated thereon. Thereafter, the insulating layer 6 and the bump 2 are mechanically polished to expose the bump 2 until a predetermined diameter of the bump 2 (in this example, the diameter of the exposed bump 2 is 50 μm) is exposed. Next, electroless plating or electrolytic plating is performed to form a metal layer such as copper, a photoresist pattern is formed on the surface of the metal layer, and etching is performed to form the land 7 and the upper wiring 8. Therefore, the land 7 and the semiconductor element 3 are directly connected only by the bump 2. At this time, the diameter of the land 7 can be set smaller than the diameter of the land used for the interlayer wiring connection. In FIG. 3, the diameter of the land 7 is set to 50 μm. In FIG. 3, the electrode pitch is 120 μm (L / S = 60/60), the laser processing position accuracy is ± 10 μm, the exposure accuracy is ± 15 μm, and the side etching amount is 10 μm.
図３（ａ）に、位置ずれが生じない場合を示すが、バンプ２の中心と、ランド７の中心が一致し、図面上ではバンプ２がランド７の下に重なり見えない。この時、隣接バンプ間隔は７０μｍとなる。即ち、半導体素子３の電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）であるが、この電極ピッチＰは、隣接する電極の中心同士の間隔でもある。従って、ランド２径５０μｍであるため、ランド２は相互に中心から該ランドの半径２５μｍずつ接近しており、隣接するランド７の間隔は、１２０μｍ−（２５μｍ×２）＝７０μｍとなる。 FIG. 3A shows a case where no positional deviation occurs, but the center of the bump 2 and the center of the land 7 coincide with each other, and the bump 2 cannot be seen under the land 7 in the drawing. At this time, the interval between adjacent bumps is 70 μm. That is, the electrode pitch P of the semiconductor element 3 is 120 μm (L / S = 60/60), but this electrode pitch P is also the distance between the centers of adjacent electrodes. Therefore, since the land 2 diameter is 50 μm, the lands 2 are close to each other by a radius of 25 μm from the center, and the interval between the adjacent lands 7 is 120 μm− (25 μm × 2) = 70 μm.
一方、図３（ｂ）に、位置ずれが最大限生じた場合を示す。配線基板１００のダイパット４上への半導体素子３の実装位置精度±２０μｍ及び露光精度±１５μｍより、バンプ２中心とランド７中心は最大３５μｍずれることになる。このように最大のずれが生じた場合であっても、露出バンプ２径とランド７径は、それぞれ５０μｍであるため、５０μｍ−３５μｍ＝１５μｍとなり、１５μｍの幅で接続されている。また、隣接バンプ間隔は、図３(a)に示した位置ずれが生じていない場合の間隔７０μｍ−最大ずれ３５μｍ＝３５μｍとなり、絶縁性を十分確保できることが理解される。 On the other hand, FIG. 3 (b) shows a case where the maximum positional deviation has occurred. From the mounting position accuracy of ± 20 μm of the semiconductor element 3 on the die pad 4 of the wiring substrate 100 and the exposure accuracy of ± 15 μm, the center of the bump 2 and the center of the land 7 are shifted by a maximum of 35 μm. Even when the maximum deviation occurs as described above, the diameter of the exposed bump 2 and the diameter of the land 7 are 50 μm, respectively, and therefore, 50 μm−35 μm = 15 μm, and they are connected with a width of 15 μm. Further, it is understood that the adjacent bump interval is 70 μm when the positional deviation shown in FIG. 3A does not occur−maximum deviation 35 μm = 35 μm, and sufficient insulation can be secured.
次に、現状の最高の加工精度を基に、半導体素子３の電極ピッチＰが狭ピッチ化された場合に、本発明の一実施形態に係る多層配線基板の対応可能性について説明する。一例として、電極ピッチＰ１００μｍ（Ｌ／Ｓ＝５０／５０）となった場合について説明するする。 Next, the possibility of handling the multilayer wiring board according to the embodiment of the present invention when the electrode pitch P of the semiconductor element 3 is narrowed based on the current highest processing accuracy will be described. As an example, a case where the electrode pitch P is 100 μm (L / S = 50/50) will be described.
上述のしたように、本発明の一実施形態に係る多層配線基板は、レーザービア加工を行わないため、現状の最小ビア径５０μｍを考慮する必要がない。考慮しなければならない位置精度は、半導体素子３の実装位置精度±２０μｍと露光精度±１５μｍのみである。 As described above, since the multilayer wiring board according to the embodiment of the present invention does not perform laser via processing, it is not necessary to consider the current minimum via diameter of 50 μm. The positional accuracy that must be considered is only the mounting positional accuracy of the semiconductor element 3 ± 20 μm and the exposure accuracy of ± 15 μm.
図４に、図３に示した本発明の一実施形態に係る多層配線基板において、絶縁層６上に露出する露出バンプ２径を４０μｍとし、ランド７径も同様に４０μｍとしたとき、位置ずれが生じない場合と位置ずれが最大限生じた場合を示す。図４（ａ）に、位置ずれが生じない場合を示し、図４（ｂ）に位置ずれが最大限生じた場合を示す。図４（ａ）においては位置ずれが生じていないため、同一径であるバンプ２とランド７は相互に重なり、隣接バンプ間隔は６０μｍとなる。一方、配線基板１００のダイパット４上への半導体素子３の実装位置精度±２０μｍ及び露光精度±１５μｍより、図４（ｂ）においては、バンプ２中心とランド７中心は最大３５μｍずれることになる。図４（ｂ）に示すように、このような最大のずれが生じた場合であっても、バンプ２とランド７はそれぞれの径が４０μｍであるため、位置ずれが生じたランド７径４０μｍ−最大ずれ量３５μｍ＝５μｍとなり、５μｍの幅で接続されている。また、一のバンプ２に接続するランド７と隣接するバンプ２との間隔（隣接バンプ間隔）は、位置ずれが生じていない場合の間隔６０μｍ（電極ピッチＰ１００μｍ−バンプ２半径２０μｍ×２）−最大ずれ量３５μｍ＝２５μｍとなり、絶縁性を十分確保できることが理解される。 4, in the multilayer wiring board according to the embodiment of the present invention shown in FIG. 3, when the diameter of the exposed bump 2 exposed on the insulating layer 6 is 40 μm and the land 7 diameter is also 40 μm, the positional deviation is shown. The case where no misalignment occurs and the case where the maximum misalignment occurs are shown. FIG. 4A shows a case where no positional deviation occurs, and FIG. 4B shows a case where maximum positional deviation occurs. In FIG. 4A, since there is no positional shift, the bump 2 and the land 7 having the same diameter overlap each other, and the distance between adjacent bumps is 60 μm. On the other hand, from the mounting position accuracy of ± 20 μm and the exposure accuracy of ± 15 μm of the semiconductor element 3 on the die pad 4 of the wiring substrate 100, the bump 2 center and the land 7 center are shifted by a maximum of 35 μm in FIG. As shown in FIG. 4B, even when such a maximum deviation occurs, the diameters of the bumps 2 and the lands 7 are 40 μm. The maximum displacement is 35 μm = 5 μm, and the connection is made with a width of 5 μm. Further, the distance between the land 7 connected to one bump 2 and the adjacent bump 2 (adjacent bump distance) is 60 μm when no positional deviation occurs (electrode pitch P 100 μm−bump 2 radius 20 μm × 2) −maximum. The deviation amount is 35 μm = 25 μm, and it is understood that sufficient insulation can be secured.
バンプ２とランド７の接続幅が５μｍで不足な場合、同じ例において露出バンプ２径及びランド７径をそれぞれ４５μｍとすると、接続幅は、位置ずれが生じたランド７径４５μｍ−最大ずれ量３５μｍ＝１０μｍとなる。このとき、隣接バンプ間隔は、位置ずれが生じていない場合の間隔６０μｍ（電極ピッチＰ１００μｍ−バンプ２半径２２、５μｍ×２）−最大ずれ量３５μｍ＝２０μｍである。更に露出バンプ２径とランド７径を異なる大きさ、例えば露出バンプ２径を４０μｍとしランド７径を５０μｍとすると、接続幅は１５μｍ、隣接バンプ間隔は２５μｍとなる。以上のように、本発明の一実施形態に係る多層配線基板においては、露出バンプ２径とランド７径を一定の範囲内で自由に設定することにより、所望の接続幅と絶縁間隔（隣接バンプ間隔）を確保することができる。 If the connection width between the bump 2 and the land 7 is insufficient at 5 μm and the exposed bump 2 diameter and the land 7 diameter are 45 μm respectively in the same example, the connection width is the land 7 diameter 45 μm where the positional deviation has occurred−the maximum deviation 35 μm. = 10 μm. At this time, the interval between adjacent bumps is 60 μm when no positional deviation occurs (electrode pitch P 100 μm−bump 2 radius 22, 5 μm × 2) −maximum displacement 35 μm = 20 μm. Further, if the exposed bump 2 diameter and the land 7 diameter are different sizes, for example, if the exposed bump 2 diameter is 40 μm and the land 7 diameter is 50 μm, the connection width is 15 μm and the adjacent bump interval is 25 μm. As described above, in the multilayer wiring board according to an embodiment of the present invention, the desired connection width and insulation interval (adjacent bumps) can be obtained by freely setting the exposed bump 2 diameter and the land 7 diameter within a certain range. (Interval) can be secured.
本発明の一実施形態に係る配線基板は、絶縁層６とバンプ２を一括して機械的に研磨するため、絶縁層６上に露出するバンプ２径を制御することができる。従ってレーザービア加工の場合と異なり、最小ビアホール径に影響されない。バンプ２径は研磨する工程において所望の径を絶縁層６上に露出させることができる。一方、ランド７径は、現状の最小配線ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）から、最小配線幅３０μｍ以上であることが必要であり、また、最大の位置ずれが生じた場合でもバンプ２との接続を確保するため、最大ずれ３５μｍ以上が必要である。しかし、上述した最小配線ピッチ及び半導体素子の実装位置精度と露光精度が向上すれば、更に縮小可能である。 Since the wiring substrate according to the embodiment of the present invention mechanically polishes the insulating layer 6 and the bumps 2 collectively, the diameter of the bumps 2 exposed on the insulating layer 6 can be controlled. Therefore, unlike the case of laser via processing, it is not affected by the minimum via hole diameter. A desired diameter of the bump 2 can be exposed on the insulating layer 6 in the polishing step. On the other hand, the diameter of the land 7 needs to be 30 μm or more from the current minimum wiring pitch P 60 μm (L / S = 30/30), and even when the maximum positional deviation occurs, the bump 2 In order to secure the connection to the maximum deviation of 35 μm or more is required. However, if the above-described minimum wiring pitch, semiconductor device mounting position accuracy, and exposure accuracy are improved, further reduction is possible.
以上説明したように、本発明の一実施形態に係る多層配線基板は、半導体素子と上層配線との接続において、レーザービア加工によるビアホールの形成及びその後のビア形成を行わない。半導体素子３上のバンプ２のみによってランド７に接続し、該ランド７に接続された上層配線８と接続されることになる。従って、レーザービア加工を用いないため、半導体素子３の回路にレーザーが当たって回路を破壊する問題を解消できる。 As described above, the multilayer wiring board according to one embodiment of the present invention does not perform via hole formation by laser via processing and subsequent via formation in connection between the semiconductor element and the upper layer wiring. Only the bump 2 on the semiconductor element 3 is connected to the land 7 and is connected to the upper layer wiring 8 connected to the land 7. Therefore, since laser via processing is not used, it is possible to solve the problem of the laser hitting the circuit of the semiconductor element 3 and destroying the circuit.
また、本発明の一実施形態に係る多層配線基板は、レーザービア加工を用いないため、ランド７の形成において、レーザー加工位置精度や最小ビアホール径を考慮する必要がない。また、上層配線のランドと直接接続するバンプについて、絶縁層上に露出するバンプの径（露出バンプ径）を、従来方法における最小ビアホール径以下にすることができ、しかも、一定の範囲内で所望の大きさにすることができる。従って、上層回路パターンを形成する際、ランド７径を従来よりも小さくすることができ、また、ランド７径を小さくしても接続を確保できるため、半導体素子３の電極ピッチの狭ピッチ化に対応してランド形成することができる。 In addition, since the multilayer wiring board according to the embodiment of the present invention does not use laser via processing, it is not necessary to consider the laser processing position accuracy and the minimum via hole diameter in forming the land 7. In addition, for bumps directly connected to the land of the upper layer wiring, the diameter of the bump exposed on the insulating layer (exposed bump diameter) can be made smaller than the minimum via hole diameter in the conventional method, and desired within a certain range. The size can be Therefore, when forming the upper layer circuit pattern, the land 7 diameter can be made smaller than before, and the connection can be ensured even if the land 7 diameter is made smaller, so that the electrode pitch of the semiconductor element 3 can be reduced. A land can be formed correspondingly.
更に、本発明の一実施形態に係る多層配線基板は、半導体素子の電極と上層配線とを接続するためにビアを必要とせず、またバンプ及び絶縁層を機械的に研磨している。従って、多層配線基板内に内蔵される他の電子部品等の高さにもよるが、ビアの高さ及び研磨されたバンプの高さの分だけ、多層配線基板の厚さを薄くすることが可能であり、コンパクト化及びスリム化の要求に応えることもできる。 Furthermore, the multilayer wiring board according to one embodiment of the present invention does not require vias to connect the electrodes of the semiconductor element and the upper layer wiring, and mechanically polishes the bumps and the insulating layer. Therefore, although depending on the height of other electronic components incorporated in the multilayer wiring board, the thickness of the multilayer wiring board can be reduced by the height of the via and the height of the polished bump. It is possible to meet demands for compactness and slimming.
なお、上述した本発明の一実施形態によれば、配線基板１００のダイパッド４上に接着剤５で設置されて内蔵される電子部品は、半導体素子３に限られず、同様の方法でキャパシタや抵抗体等の他の電子部品を内蔵することもできる。 According to the above-described embodiment of the present invention, the electronic component that is installed and built in the adhesive 5 on the die pad 4 of the wiring board 100 is not limited to the semiconductor element 3, and a capacitor or resistor can be formed by the same method. Other electronic parts such as a body can be incorporated.
以下、本発明の第１の実施例を、図を基に具体的に説明する。図５乃至図８は、本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。まず、シリコン９厚１００μｍ、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）で、電極１に径５５μｍの金バンプ２を２段重ねしてバンプ２高さ７０μｍとしたダイボンディングフィルム（エポキシ系接着フィルム。ここでは、日立化成工業株式会社製、商品名ハイアタッチを用いた。）１０付き半導体素子３を準備した。多層配線基板製造の途中工程において、配線基板１００のダイパッド４上に、ダイボンディングフィルム１０を介して半導体素子３を１７０℃前後でダイボンドした（図５参照）。 Hereinafter, a first embodiment of the present invention will be specifically described with reference to the drawings. 5 to 8 are sectional views showing a multilayer wiring board and a method for manufacturing the same according to the first embodiment of the present invention. First, a die bonding film (epoxy-based adhesive) having a silicon 9 thickness of 100 μm, an electrode pitch P of 120 μm (L / S = 60/60), and a gold bump 2 having a diameter of 55 μm stacked on the electrode 1 in two stages to make the bump 2 height 70 μm. Film: Here, Hitachi Chemical Co., Ltd., trade name High attach was used.) A semiconductor element 3 with 10 was prepared. In the process of manufacturing the multilayer wiring board, the semiconductor element 3 was die-bonded at around 170 ° C. via the die bonding film 10 on the die pad 4 of the wiring board 100 (see FIG. 5).
次に、厚さ２００μｍのフィラー高充填エポキシ系絶縁樹脂１１を介して、銅箔１２を配線基板１００全面に配置し、最高加熱温度１７５℃で２時間程度加熱プレスした（図６参照）。プレス後の銅箔１２とバンプ２との距離は５μｍ程度であった。なお、銅箔１２の代わりに、再利用可能なテフロン（登録商標）シートを用いてもよい。 Next, the copper foil 12 was disposed on the entire surface of the wiring board 100 through the filler-filled epoxy insulating resin 11 having a thickness of 200 μm and heated and pressed at a maximum heating temperature of 175 ° C. for about 2 hours (see FIG. 6). The distance between the pressed copper foil 12 and the bump 2 was about 5 μm. A reusable Teflon (registered trademark) sheet may be used instead of the copper foil 12.
次に、銅箔１２を塩化第２銅液等でエッチング除去し、エポキシ系絶縁樹脂１１の表面を機械的に研磨し、バンプ２が露出した後は、前記エポキシ系絶縁樹脂１１と前記バンプ２とを機械的に研磨し、露出バンプ２径が略５０μｍとなるまで研磨した（図７参照）。 Next, the copper foil 12 is etched away with a cupric chloride solution or the like, the surface of the epoxy insulating resin 11 is mechanically polished, and after the bumps 2 are exposed, the epoxy insulating resin 11 and the bumps 2 are exposed. Were polished until the exposed bump 2 diameter was approximately 50 μm (see FIG. 7).
次に、炭酸ガスレーザーにより、層間配線接続を行うためのビアホールを開け、無電解銅めっき及び電解銅めっきを行い、ビア及び銅層を形成した（図示せず）。 Next, a via hole for performing interlayer wiring connection was opened with a carbon dioxide laser, and electroless copper plating and electrolytic copper plating were performed to form a via and a copper layer (not shown).
次に、前記銅層表面にフォトレジストを形成し、塩化第２銅液等でエッチングを行い、所望のランド７及び上層配線８パターンを形成した後、フォトレジストを剥離してランド７及び上層配線８を形成した。更に一連の多層配線基板の製造工程を経ることにより、本発明の一実施形態に係る多層配線基板を製造することができた（図８参照）。なお、本実施例においては、半導体素子３上の電極ピッチＰ１２０μｍ、研磨後の露出バンプ２径５０μｍ、配線基板１００のダイパッド４上への半導体素子３実装位置精度±２０μｍ及び露光精度１５μｍを考慮して、ランド７径は５０μｍに設定した。このランド７径は、例えば層間配線接続に用いられるランドの径１００μｍよりも小さい径である。 Next, a photoresist is formed on the surface of the copper layer, and etching is performed with a cupric chloride solution or the like to form a desired land 7 and upper layer wiring 8 pattern. 8 was formed. Furthermore, the multilayer wiring board according to an embodiment of the present invention could be manufactured through a series of manufacturing processes of the multilayer wiring board (see FIG. 8). In this embodiment, the electrode pitch P of 120 μm on the semiconductor element 3, the exposed bump 2 diameter of 50 μm after polishing, the mounting accuracy of the semiconductor element 3 on the die pad 4 of the wiring board 100, and the exposure accuracy of 15 μm are considered. The land 7 diameter was set to 50 μm. The diameter of the land 7 is smaller than, for example, a land diameter of 100 μm used for interlayer wiring connection.
本発明の第２の実施例を具体的に説明する。まず、多層配線基板の途中工程において、半導体素子の実装部が深さ１００μｍ程度開口された配線基板上の電極に、スクリーン印刷により所望の位置に、径６０μｍ、高さ７０μｍ程度の銀バンプを形成した。 The second embodiment of the present invention will be specifically described. First, in the middle step of a multilayer wiring board, a silver bump having a diameter of 60 μm and a height of about 70 μm is formed at a desired position by screen printing on an electrode on the wiring board in which the mounting portion of the semiconductor element is opened at a depth of about 100 μm. did.
次に、シリコン厚１００μｍ、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）で、電極に径５５μｍの銅バンプを２段重ねしてバンプ高さ６０μｍとしたダイボンディングフィルム（エポキシ系接着フィルム。ここでは、日立化成工業株式会社製、商品名ハイアタッチを用いた。）付き半導体素子を準備し、前記配線基板のダイパッド上にダイボンディングフィルムを介して前記半導体素子を１７０℃前後でダイボンドした。 Next, a die bonding film (epoxy adhesive film, here having a silicon thickness of 100 μm, an electrode pitch P of 120 μm (L / S = 60/60), and a bump height of 60 μm by stacking two copper bumps having a diameter of 55 μm on the electrode. Then, Hitachi Chemical Co., Ltd., product name High Attach was used.) Was prepared, and the semiconductor element was die-bonded at about 170 ° C. via a die bonding film on a die pad of the wiring board.
次に、厚さ１００μｍのフィラー高充填エポキシ系絶縁樹脂を介して、銅箔を配線基板全面に配置し、最高加熱温度１７５℃で２時間程度加熱プレスした。この際、プレス後の銅箔とバンプとの距離は５μｍ程度であった。 Next, a copper foil was placed on the entire surface of the wiring board through a 100 μm thick highly filled epoxy insulating resin, and heated and pressed at a maximum heating temperature of 175 ° C. for about 2 hours. At this time, the distance between the pressed copper foil and the bump was about 5 μm.
次に、銅箔を塩化第２銅液等でエッチング除去し、エポキシ系絶縁樹脂の表面を機械的に研磨し、バンプが露出した後は、エポキシ系絶縁樹脂とバンプとを機械的に研磨し、配線基板上及び半導体素子上のバンプを、露出バンプ径が略５０μｍとなるまで研磨した。 Next, the copper foil is etched away with a cupric chloride solution or the like, and the surface of the epoxy insulating resin is mechanically polished. After the bump is exposed, the epoxy insulating resin and the bump are mechanically polished. The bumps on the wiring board and the semiconductor element were polished until the exposed bump diameter was approximately 50 μm.
次に、無電解銅めっき及び電解銅めっきを行い、配線基板全面に厚さ１μｍ程度の銅層を形成した。 Next, electroless copper plating and electrolytic copper plating were performed to form a copper layer having a thickness of about 1 μm on the entire surface of the wiring board.
次に、前記銅層表面にフォトレジストを形成し、露光現像を行い、セミアディティブ法により電解銅めっきを行い、所望のランド及び配線のパターンを形成した。 Next, a photoresist was formed on the surface of the copper layer, exposed and developed, and electrolytic copper plating was performed by a semi-additive method to form desired land and wiring patterns.
次に、フォトレジストを剥離し、更に、厚さ１μｍ程度の銅層を、過硫酸アンモニウム液によってソフトエッチングを行い、所望の配線を形成した。 Next, the photoresist was peeled off, and the copper layer having a thickness of about 1 μm was soft etched with an ammonium persulfate solution to form a desired wiring.
更に一連の多層配線基板の製造工程を経ることにより、本発明の一実施形態に係る多層配線基板を製造することができた。なお、半導体素子上の電極ピッチＰ１２０μｍ、研磨して露出した露出バンプ径５０μｍ、配線基板のダイパッド上への半導体素子実装位置精度±２０μｍ及び露光精度１５μｍを考慮して、ランド径は、層間配線接続に用いられるランドの径１００μｍよりも小さい５０μｍに設定した。また、層間配線接続に用いられるランドの径についても、狭ピッチが要求される領域については５０μｍに設定した。 Furthermore, the multilayer wiring board according to an embodiment of the present invention could be manufactured through a series of manufacturing processes of the multilayer wiring board. In consideration of the electrode pitch P120 μm on the semiconductor element, the exposed bump diameter 50 μm exposed by polishing, the semiconductor element mounting position accuracy ± 20 μm on the die pad of the wiring board and the exposure accuracy 15 μm, the land diameter is the interlayer wiring connection The diameter of the land used in the test was set to 50 μm, which was smaller than 100 μm. Also, the diameter of the land used for interlayer wiring connection was set to 50 μm in the region where a narrow pitch is required.
本発明の一実施形態に係る多層配線基板は、特に、携帯電話等の配線基板の小型化及び電気的特性の向上に有用であり、またその製造方法は、能動素子や受動素子を内蔵する配線基板の製造に利用可能であり、特に、半導体素子の電極ピッチの狭ピッチ化に対応したランド形成（接続）を可能とする。 A multilayer wiring board according to an embodiment of the present invention is particularly useful for downsizing a wiring board such as a mobile phone and improving electrical characteristics, and a method for manufacturing the wiring board includes an active element and a passive element. The present invention can be used for manufacturing a substrate, and particularly enables land formation (connection) corresponding to the narrowing of the electrode pitch of a semiconductor element.
１：電極
２：バンプ
３：半導体素子
４：ダイパッド
５：接着剤
６：絶縁層
７：ランド
８：上層配線
９：シリコン
１０：ダイボンディングフィルム
１１：エポキシ系絶縁樹脂
１２：銅箔
１３：ビアホール
１４：ビア
１５：フォトレジストパターン
１６：ショート
１００：配線基板
1: Electrode 2: Bump 3: Semiconductor element 4: Die pad 5: Adhesive 6: Insulating layer 7: Land 8: Upper layer wiring 9: Silicon 10: Die bonding film 11: Epoxy insulating resin 12: Copper foil 13: Via hole 14 : Via 15: Photoresist pattern 16: Short 100: Wiring board
Claims (6)
所定のピッチで配列された複数の電極及び前記複数の電極のそれぞれの上に形成された複数のバンプを有する電子部品と、
前記複数のバンプと上層回路の配線とを接続するための複数のランドと、を有する多層配線基板であって、
前記複数のバンプはそれぞれ上部に平坦面を有し、且つそれぞれの前記平坦面が前記複数のランドと直接接続されていることを特徴とする多層配線基板。 A wiring board in which wiring and an insulating layer are laminated;
An electronic component having a plurality of electrodes arranged at a predetermined pitch and a plurality of bumps formed on each of the plurality of electrodes;
A multilayer wiring board having a plurality of lands for connecting the plurality of bumps and the wiring of the upper layer circuit,
Each of the plurality of bumps has a flat surface on the top, and each of the flat surfaces is directly connected to the plurality of lands.
前記絶縁層は上部に平坦面を有し、
前記電子部品上の位置において前記絶縁層の平坦面と前記複数のバンプのそれぞれの平坦面とが同一の平面を形成していることを特徴とする請求項１に記載の多層配線基板。 The electronic component is installed on the wiring board and sealed by the insulating layer,
The insulating layer has a flat surface on top;
2. The multilayer wiring board according to claim 1, wherein a flat surface of the insulating layer and a flat surface of each of the plurality of bumps form the same plane at a position on the electronic component.
ＤＲ>２ａ−ＤＢ
ｐ>ＤＲ>０ The diameter of the plurality of lands is D R , the pitch of the electrodes of the electronic component is p, the sum of the maximum mounting position deviation and the maximum exposure deviation of the electronic component is a, and the wiring board of the plurality of bumps When the diameter of the vertical upper flat surface and D B, the plurality of lands diameter D R, a multilayer wiring board according to claim 1, characterized by satisfying the following equation.
D R > 2a-D B
p> D R > 0
配線基板上に前記電子部品を電極面を上にして設置し、
前記配線基板及び前記電子部品上に絶縁層を積層し、
前記複数のバンプが所望の径だけ前記絶縁層から露出するように前記電子部品上の該絶縁層及び該複数のバンプを一括して研磨し、
前記複数のバンプ上に上層回路の配線を接続するためのランドを形成することを特徴とする多層配線基板の製造方法。 Form bumps on multiple electrodes of electronic components,
Place the electronic component on the wiring board with the electrode side up,
Laminating an insulating layer on the wiring board and the electronic component,
Polishing the insulating layer and the plurality of bumps on the electronic component together so that the plurality of bumps are exposed from the insulating layer by a desired diameter,
A method of manufacturing a multilayer wiring board, comprising: forming lands for connecting wirings of upper layer circuits on the plurality of bumps.
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