JP2014067883A - 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法 - Google Patents
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Abstract
【解決手段】積層構造体は、絶縁基板上に、第1電極層を有し、その上に第1絶縁膜を有し、その上に第2電極層を有し、その上に第2絶縁膜を有し、その上に第3電極層を有する構造体であって、第1電極層と第2電極層とを接続する部分を有し、その部分が、第1電極層と、第1絶縁膜の開口と、第2電極層と、第2絶縁膜の開口と、第3電極層との積層構造であり、第2絶縁膜の開口内において、第3電極層が、第1電極層と、第1絶縁膜上の第2電極層との接続を中継または補強する。
【選択図】図1
Description
本発明の第1の実施形態に係わる積層構造体(以下、「構造体」と略す)の例を、図1〜2に示す。基板1上に第1電極2を形成し、該第1電極2上に開口を有する第1絶縁膜3を形成し、その上に第2電極4を形成した構造体において、その上に開口を有する第2絶縁膜5を形成し、その上に第3電極6を形成し、該第3電極6が、第1電極2と第2電極4の接続を中継または補強している。図1(a)は、従来の図45(a)の接続を中継した構造であり、第3電極6が、第1絶縁膜3の開口内の第1電極2に接触するとともに、第1絶縁膜3上の第2電極6に接触し、第1電極2と第2電極4の接続を行う。図1(b)は、従来の図45(b)の接続を中継した構造であり、第3電極6が、第1絶縁膜3の開口内の第1電極2上の第2電極6に接触するとともに、第1絶縁膜3上の第2電極6に接触し、第1電極2と第2電極4の接続を行う。図1(c)は、従来の図45(c)の接続を補強した構造であり、第3電極6が、第1絶縁膜3の開口内から第1絶縁膜3の上にかけて第2電極6に接触し、第1電極2と第2電極4の接続の補強を行う。
このように、積層構造体は、絶縁基板上に第1電極層を有してなる第1積層構造と、該第1積層構造の上に第1絶縁膜を有してなる第2積層構造と、該第2積層構造の上に第2電極層を有してなる第3積層構造と、該第3積層構造の上に第2絶縁膜を有してなる第4積層構造と、該第4積層構造の上に第3電極層を有してなる第5積層構造とを含む積層構造体である。さらに、当該積層構造体は、第1電極層と第2電極層とを接続する部分を有し、該部分が、第1電極層と、第1絶縁膜の開口と、第2電極層と、第2絶縁膜の開口と、第3電極層との第6積層構造、すなわち、第1絶縁膜の開口および第2絶縁膜の開口の領域を介するように第1電極層と第2電極層と第3電極層とが積層されている第6積層構造をなしており、第2絶縁膜の開口内において、第3電極層が、第1電極層と、第1絶縁膜上の第2電極層との接続を中継または補強する。
本発明の第2の実施形態に係わる薄膜トランジスタの例を、図5、9、13に示す。これらは、構造体がボトムゲート型薄膜トランジスタであり、第1電極2と第2電極4を接続する部分が保護素子に使われている。なお、保護素子は薄膜トランジスタを静電気破壊から保護するものであり、図3のように、各配線と共通電極20の間、即ちゲート配線12’とゲート共通電極20Gの間や、ソース配線14’とソース共通電極20Sの間に設けられる。図3には示していないが、共通電極20は、アース電位またはキャパシタ配線17’に接続されているか、あるいは抵抗を介して接続されている。ゲート側共通電極20Gとソース側共通電極20Sは互いに接続されていてもよいし、それぞれが個別に抵抗を介してアース電位またはキャパシタ配線17’に接続されていてもよい。また、保護素子として、具体的には、ドレイン25とゲート22を短絡した薄膜トランジスタ(ダイオード接続構造)を逆向きに並列接続したもの(図4(a))、ダイオード接続構造の薄膜トランジスタを逆向きに直列接続したもの(図4(b))、ゲート電極22がどこにも接続されていないフローティングゲート型薄膜トランジスタ(図4(c))などが用いられる。なお、フローティングゲート型薄膜トランジスタでは、ゲート電極22とソース電極24、ゲート電極22とドレイン電極25との重なりを同等にすることにより、ゲート電極22の電位はキャパシタ結合によってソース電極24とドレイン電極25の中間になる(図4(d))。
本発明の第3の実施形態に係わる薄膜トランジスタの例を、図17、21に示す。これらは、構造体がボトムゲート型薄膜トランジスタであり、第1電極層2と第2電極層4を接続する部分が、配線を第2電極層4から第1電極層2に切替えるか、第1電極層2から第2電極層4に切替えることに用いたものである。
本発明の第4の実施形態に係わる薄膜トランジスタの例を、図25、29、33に示す。これらは、構造体がトップゲート型薄膜トランジスタであり、第1電極2と第2電極4を接続する部分が保護素子に使われている。なお、保護素子は薄膜トランジスタを静電気破壊から保護するものであり、図3のように、各配線と共通電極20の間、即ちゲート配線12’とゲート共通電極20Gの間や、ソース配線14’とソース共通電極20Sの間に設けられる。図3には示していないが、共通電極20は、アース電位またはキャパシタ配線17’に接続されているか、あるいは抵抗を介して接続されている。ゲート側共通電極20Gとソース側共通電極20Sは互いに接続されていてもよいし、それぞれが個別に抵抗を介してアース電位またはキャパシタ配線17’に接続されていてもよい。また、保護素子として、具体的には、ドレイン25とゲート22を短絡した薄膜トランジスタ(ダイオード接続構造)を逆向きに並列接続したもの(図4(a))、ダイオード接続構造の薄膜トランジスタを逆向きに直列接続したもの(図4(b))、ゲート電極22がどこにも接続されていないフローティングゲート型薄膜トランジスタ(図4(c))などが用いられる。なお、フローティングゲート型薄膜トランジスタでは、ゲート電極22とソース電極24、ゲート電極22とドレイン電極25との重なりを同等にすることにより、ゲート電極22の電位はキャパシタ結合によってソース電極24とドレイン電極25の中間になる(図4(d))。
本発明の第5の実施形態に係わる薄膜トランジスタの例を、図37、41に示す。これらは、構造体がトップゲート型薄膜トランジスタであり、第1電極層2と第2電極層4を接続する部分が、配線を第2電極層4から第1電極層2に切替えるか、第1電極層2から第2電極層4に切替えることに用いたものである。
本発明の実施例について、図1を用いて説明する。図1(a)〜(c)が混在する構造体を作製した。まず初めに、絶縁基板1であるガラス上に、スパッタでAlを50nm厚に成膜し、フォトリソ・エッチングによって第1電極層2を形成した。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口3Aを有する第1絶縁膜3を1μm厚に形成した。さらに、第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した。
比較例について、図45を用いて説明する。まず初めに、絶縁基板1であるガラス上に、スパッタでAlを50nm厚に成膜し、フォトリソ・エッチングによって第1電極層2を形成した。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口3Aを有する第1絶縁膜3を1μm厚に形成した。さらに、第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した。
本発明の実施例について、図5および図6〜8を用いて説明する。図5に示す素子を、図6(a)〜図8(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第1電極層2を形成した(図6(a))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図6(b))。さらに、ソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図7(c))。
本発明の実施例について、図9および図10〜12を用いて説明する。図9に示す素子を、図10(a)〜図12(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第1電極層2を形成した(図10(a))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図10(b))。さらに、ソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図11(c))。
本発明の実施例について、図13および図14〜16を用いて説明する。図13に示す素子を、図14(a)〜図16(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第1電極層2を形成した(図14(a))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図14(b))。さらに、ソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図15(c))。
本発明の実施例について、図17および図18〜20を用いて説明する。図17に示す素子を、図18(a)〜図20(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート接続電極12Cと、ソース接続電極14Cとを含む第1電極層2を形成した(図18(a))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図18(b))。さらに、ソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’とを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図19(c))。
本発明の実施例について、図21および図22〜24を用いて説明する。図21に示す素子を、図22(a)〜図24(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’とを含む第1電極層2を形成した(図22(a))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図22(b))。さらに、ソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート接続電極12Cと、ソース接続電極14Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図23(c))。
本発明の実施例について、図25および図26〜28を用いて説明する。図25に示す素子を、図26(a)〜図28(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第1電極層2を形成した(図26(a))。さらに、ポリチオフェン溶液をインクジェット印刷、100℃焼成することにより、半導体層16と、ゲート保護素子の半導体36と、ソース保護素子の半導体46とを形成した(図26(b))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図27(c))。さらに、ゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図27(d))。
本発明の実施例について、図29および図30〜32を用いて説明する。図29に示す素子を、図30(a)〜図32(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第1電極層2を形成した(図30(a))。さらに、ポリチオフェン溶液をインクジェット印刷、100℃焼成することにより、半導体層16と、ゲート保護素子の半導体36と、ソース保護素子の半導体46とを形成した(図30(b))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図31(c))。さらに、ゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図31(d))。
本発明の実施例について、図33および図34〜36を用いて説明する。図33に示す素子を、図34(a)〜図36(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート保護素子のソース電極34と、ゲート保護素子のドレイン電極35と、ソース保護素子のソース電極44と、ソース保護素子のドレイン電極45と、ゲート側共通電極20Gと、ソース接続電極14Cとを含む第1電極層2を形成した(図34(a))。さらに、ポリチオフェン溶液をフレキソ印刷、100℃焼成することにより、半導体層16と、ゲート保護素子の半導体36と、ソース保護素子の半導体46とを形成した(図34(b))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図35(c))。さらに、ゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート保護素子のゲート電極32と、ソース保護素子のゲート電極42と、ソース側共通電極20Sと、ゲート接続電極12Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図35(d))。
本発明の実施例について、図37および図38〜40を用いて説明する。図37に示す素子を、図38(a)〜図40(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’と、ゲート接続電極12Cと、ソース接続電極14Cとを含む第1電極層2を形成した(図38(a))。さらに、ポリチオフェン溶液をインクジェット印刷、100℃焼成することにより、半導体層16を形成した(図38(b))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図39(c))。さらに、ゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’とを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図39(d))。
本発明の実施例について、図41および図42〜44を用いて説明する。図41に示す素子を、図42(a)〜図44(f)の工程によって作製した。まず初めに、絶縁基板1であるPEN上に、反転オフセット印刷によってAgインクを印刷・焼成してソース電極14と、ソース配線14’と、ドレイン電極15と、画素電極15’とを含む第1電極層2を形成した(図42(a))。さらに、ポリチオフェン溶液をフレキソ印刷、100℃焼成することにより、半導体層16を形成した(図42(b))。次に、感光性有機材料をスピンコートし、露光・現像することにより、開口13Aを有するゲート絶縁膜13、即ち開口3Aを有する第1絶縁膜3を1μm厚に形成した(図43(c))。さらに、ゲート電極12と、ゲート配線12’と、キャパシタ電極17と、キャパシタ配線17’と、ゲート接続電極12Cと、ソース接続電極14Cとを含む第2電極層4として、Agインクを反転印刷し180℃で焼成することによって厚さ50nmのパターンを形成した(図43(d))。
2 … 第1電極層
3 … 第1絶縁膜
3A … 第1絶縁膜の開口
4 … 第2電極層
5 … 第2絶縁膜
5A … 第2絶縁膜の開口
6 … 第3電極層
10 … 薄膜トランジスタ
12 … ゲート電極
12’ … ゲート配線
12C … ゲート接続電極
13 … ゲート絶縁膜
13A … ゲート絶縁膜の開口
14 … ソース電極
14’ … ソース配線
14C … ソース接続電極
15 … ドレイン電極
15’ … 画素電極
16 … 半導体
17 … キャパシタ電極
17’ … キャパシタ配線
18 … 層間絶縁膜
18A … 層間絶縁膜の開口
19 … 上部画素電極
20 … 共通電極
20G … ゲート共通電極
20S … ソース共通電極
30 … ゲート保護素子
32 … ゲート保護素子のゲート電極
34 … ゲート保護素子のソース電極
35 … ゲート保護素子のドレイン電極
36 … ゲート保護素子の半導体
39 … ゲート保護素子の接続補強電極
40 … ソース保護素子
42 … ソース保護素子のゲート電極
44 … ソース保護素子のソース電極
45 … ソース保護素子のドレイン電極
46 … ソース保護素子の半導体
49 … ソース保護素子の接続補強電極
52 … ゲート配線の接続補強電極
54 … ソース配線の接続補強電極
Claims (20)
- 絶縁基板上に第1電極層を有し、その上に第1絶縁膜を有し、その上に第2電極層を有し、その上に第2絶縁膜を有し、その上に第3電極層を有する積層構造体であって、
第1電極層と第2電極層とを接続する部分を有し、その部分が、第1電極層と、第1絶縁膜の開口と、第2電極層と、第2絶縁膜の開口と、第3電極層との積層構造であり、第2絶縁膜の開口内において、第3電極層が、第1電極層と、第1絶縁膜上の第2電極層との接続を中継または補強することを特徴とする積層構造体。 - 絶縁基板上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極とを含む第1電極層を有し、該第1電極層の上にゲート絶縁膜を有し、該ゲート絶縁膜の上に、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極とを含む第2電極層を有し、ソース電極・ドレイン電極間に半導体を有し、ゲート電極がゲート絶縁膜を介して該半導体に重なっており、キャパシタ電極がゲート絶縁膜を介して該画素電極に重なっており、該画素電極上に開口を有する層間絶縁膜を有し、該開口を介して画素電極に接続された上部画素電極を含む第3電極層を有する薄膜トランジスタアレイであって、
第1電極層と第2電極層とを接続する部分を有し、その部分が、第1電極層と、ゲート絶縁膜の開口と、第2電極層と、層間絶縁膜の開口と、第3電極層との積層構造であり、層間絶縁膜の開口内において、第3電極層が、第1電極層と、ゲート絶縁膜上の第2電極層との接続を中継または補強することを特徴とする薄膜トランジスタアレイ。 - 前記薄膜トランジスタアレイの周囲に共通電極を有し、共通電極はゲート側共通電極とソース側共通電極とからなり、各ゲート配線とゲート側共通電極との間にゲート保護素子を有し、各ソース配線とソース側共通電極との間にソース保護素子を有し、共通電極はアース電位に直接接続されているか、あるいは抵抗を介してアース電位に接続されており、
ゲート側共通電極は第2電極層であり、ソース側共通電極は第1電極層であり、
該ゲート保護素子および/またはソース保護素子は薄膜トランジスタをダイオード接続したものを逆向きに2個並列接続したものか、薄膜トランジスタをダイオード接続したものを逆向きに2個直列接続したものか、あるいは1個のフローティングゲートトランジスタのいずれかであり、
該ゲート保護素子のゲート電極とドレイン電極との短絡部と、ソース保護素子のゲート電極とドレイン電極との短絡部と、ゲート配線とゲート保護素子との接続部と、ソース保護素子とソース側共通電極との接続部との少なくとも1つが、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項2記載の薄膜トランジスタアレイ。 - 前記薄膜トランジスタアレイのゲート接続電極およびソース接続電極がいずれも第1電極層にあり、該ソース接続電極と前記ソース配線とを接続する部分が、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項2または3記載の薄膜トランジスタアレイ。
- 前記薄膜トランジスタアレイのゲート接続電極およびソース接続電極がいずれも第2電極層にあり、前記ゲート配線と該ゲート接続電極とを接続する部分が、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項2または3記載の薄膜トランジスタアレイ。
- 絶縁基板上に、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極とを含む第1電極層を有し、ソース電極・ドレイン電極間に半導体を有し、該画素電極上に開口を有するゲート絶縁膜を有し、該ゲート絶縁膜の上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極とを含む第2電極層を有し、該ゲート電極がゲート絶縁膜を介して半導体に重なっており、該キャパシタ電極がゲート絶縁膜を介して画素電極に重なっており、該画素電極上のゲート絶縁膜開口上に開口を有する層間絶縁膜を有し、該開口を介して画素電極に接続された上部画素電極を含む第3電極層を有する薄膜トランジスタアレイであって、
第1電極層と第2電極層とを接続する部分を有し、その部分が、第1電極層と、ゲート絶縁膜の開口と、第2電極層と、層間絶縁膜の開口と、第3電極層との積層構造であり、層間絶縁膜の開口内において、第3電極層が、第1電極層と、ゲート絶縁膜上の第2電極層との接続を中継または補強することを特徴とする薄膜トランジスタアレイ。 - 前記薄膜トランジスタアレイの周囲に共通電極を有し、共通電極はゲート側共通電極とソース側共通電極とからなり、各ゲート配線とゲート側共通電極との間にゲート保護素子を有し、各ソース配線とソース側共通電極との間にソース保護素子を有し、共通電極はアース電位に直接接続されているか、あるいは抵抗を介してアース電位に接続されており、
ゲート側共通電極は第1電極層であり、ソース側共通電極は第2電極層であり、
該ゲート保護素子および/またはソース保護素子は薄膜トランジスタをダイオード接続したものを逆向きに2個並列接続したものか、薄膜トランジスタをダイオード接続したものを逆向きに2個直列接続したものか、あるいは1個のフローティングゲートトランジスタのいずれかであり、
該ゲート保護素子のドレイン電極とゲート電極との短絡部と、ソース保護素子のドレイン電極とゲート電極との短絡部と、ゲート保護素子とゲート配線との接続部と、ソース側共通電極とソース保護素子との接続部との少なくとも1つが、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項6記載の薄膜トランジスタアレイ。 - 前記薄膜トランジスタアレイのゲート接続電極およびソース接続電極がいずれも第1電極層にあり、該ゲート接続電極と前記ゲート配線とを接続する部分が、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項6または7記載の薄膜トランジスタアレイ。
- 前記薄膜トランジスタアレイのゲート接続電極およびソース接続電極がいずれも第2電極層にあり、前記ソース配線と該ソース接続電極とを接続する部分が、第3電極層が第1電極層と第2電極層との接続を中継または補強する構造であることを特徴とする請求項6または7記載の薄膜トランジスタアレイ。
- 絶縁基板上に、第1電極層を形成する工程と、少なくとも第1電極層の一部を開口する第1絶縁膜を形成する工程と、少なくとも該第1絶縁膜開口部の一部に重なるか近接するように第2電極層を形成する工程と、少なくとも該第1絶縁膜開口部内の第1電極層の一部と第2電極層の一部とを含むような開口を有する第2絶縁膜を形成する工程と、少なくとも第2絶縁膜開口内で第1絶縁膜開口内の第1電極層の一部と第2絶縁膜開口内の第2電極層の一部とを接続するように第3電極層を形成する工程と、を有する積層構造体の製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする積層構造体の製造方法。 - 絶縁基板上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極と、保護素子のゲート電極と、ソース側共通配線とを含む第1電極層を形成する工程と、該第1電極層が形成された基板の上に保護素子のゲート電極とソース側共通電極とに開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極と、保護素子のソース電極・ドレイン電極と、ゲート側共通配線とを含む第2電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ゲート保護素子のゲート電極\ゲート絶縁膜開口\保護素子のドレイン電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ゲート配線\ゲート絶縁膜開口\保護素子のソース・ドレイン電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ソース保護素子のゲート電極\ゲート絶縁膜開口\保護素子のドレイン電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ソース側共通電極\ゲート絶縁膜開口\保護素子のソースまたはドレイン電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁基板上に、ゲート接続電極と、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極と、ソース接続電極とを含む第1電極層を形成する工程と、ソース接続電極上に開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ソース配線、それに接続されたソース電極、ドレイン電極、該ドレイン電極に接続された画素電極とを含む第2電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ソース接続電極\ゲート絶縁膜開口\ソース配線\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁基板上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極とを含む第1電極層を形成する工程と、ゲート配線上に開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ソース接続電極と、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極と、ゲート接続電極とを含む第2電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ゲート配線\ゲート絶縁膜開口\ゲート接続電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁基板上に、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極と、保護素子のソース電極・ドレイン電極と、ゲート側共通配線とを含む第1電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、該第1電極層および該半導体が形成された基板の上に保護素子のドレイン電極とゲート側共通電極に開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極と、保護素子のゲート電極と、ソース側共通配線とを含む第2電極層を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ゲート保護素子のドレイン電極\ゲート絶縁膜開口\ゲート保護素子のゲート電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ゲート保護素子のソース・ドレイン電極\ゲート絶縁膜開口\ゲート側共通電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ソース保護素子のドレイン電極\ゲート絶縁膜開口\ソース保護素子のゲート電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、ソース保護素子のソース・ドレイン電極\ゲート絶縁膜開口\ソース側共通電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁基板上に、ソース接続電極と、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極と、ゲート接続電極とを含む第1電極層を形成する工程と、ゲート接続電極上に開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極とを含む第2電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ゲート接続電極\ゲート絶縁膜開口\ゲート配線\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 絶縁基板上に、ソース配線と、該ソース配線に接続されたソース電極と、ドレイン電極と、該ドレイン電極に接続された画素電極とを含む第1電極層を形成する工程と、ソース電極・ドレイン電極間に半導体を形成する工程と、ソース配線上に開口を有するゲート絶縁膜を形成する工程と、該ゲート絶縁膜が形成された基板の上に、ゲート接続電極と、ゲート配線と、該ゲート配線に接続されたゲート電極と、キャパシタ配線と、該キャパシタ配線に接続されたキャパシタ電極と、ソース接続電極とを含む第2電極層を形成する工程と、画素電極上およびゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、画素電極上の層間絶縁膜開口を介して画素電極に接続された上部画素電極と、ソース配線\ゲート絶縁膜開口\ソース接続電極\層間絶縁膜開口の順に並ぶ層構造の上の接続補強電極と、を含む第3電極層を形成する工程と、を有する薄膜トランジスタアレイの製造方法であって、
該第2電極層を形成する工程が印刷であることを特徴とする薄膜トランジスタアレイの製造方法。 - 少なくとも第2電極層を形成する工程が、反転オフセット印刷であることを特徴する請求項10記載の積層構造体の製造方法。
- 少なくとも第3電極層を形成する工程が、スクリーン印刷またはグラビアオフセット印刷であることを特徴する請求項10または17記載の積層構造体の製造方法。
- 少なくとも第2電極層を形成する工程が、反転オフセット印刷であることを特徴する請求項11〜16のいずれか1項記載の薄膜トランジスタアレイの製造方法。
- 少なくとも第3電極層を形成する工程が、スクリーン印刷またはグラビアオフセット印刷であることを特徴する請求項11〜16、19のいずれか1項記載の薄膜トランジスタアレイの製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012735A (ja) * | 1996-06-18 | 1998-01-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2004088121A (ja) * | 1992-11-04 | 2004-03-18 | Seiko Epson Corp | アクティブマトリックス基板、及び液晶表示装置 |
JP2010056356A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 電子基板、電子基板の製造方法、および表示装置 |
JP2010212326A (ja) * | 2009-03-09 | 2010-09-24 | Seiko Epson Corp | 半導体装置 |
JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
JP2012028761A (ja) * | 2010-06-25 | 2012-02-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW334582B (en) | 1996-06-18 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor device and method of fabtricating same |
KR20060100872A (ko) * | 2005-03-18 | 2006-09-21 | 삼성전자주식회사 | 반투과 액정 표시 장치 패널 및 그 제조 방법 |
US7528017B2 (en) * | 2005-12-07 | 2009-05-05 | Kovio, Inc. | Method of manufacturing complementary diodes |
JP4211805B2 (ja) * | 2006-06-01 | 2009-01-21 | エプソンイメージングデバイス株式会社 | 電気光学装置および電子機器 |
JP5521270B2 (ja) * | 2007-02-21 | 2014-06-11 | 凸版印刷株式会社 | 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ |
JP5286826B2 (ja) * | 2007-03-28 | 2013-09-11 | 凸版印刷株式会社 | 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ |
US7768008B2 (en) * | 2007-11-13 | 2010-08-03 | Toppan Printing Co., Ltd. | Thin film transistor, method for manufacturing the same and display using the same |
JP4661913B2 (ja) * | 2008-07-19 | 2011-03-30 | カシオ計算機株式会社 | 液晶表示装置 |
WO2010107027A1 (ja) * | 2009-03-17 | 2010-09-23 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置 |
US9177974B2 (en) * | 2009-11-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided |
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KR101345535B1 (ko) * | 2010-12-08 | 2013-12-26 | 샤프 가부시키가이샤 | 반도체 장치 및 표시 장치 |
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US8698137B2 (en) * | 2011-09-14 | 2014-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR101302622B1 (ko) * | 2012-02-22 | 2013-09-03 | 엘지디스플레이 주식회사 | 액정표시장치 및 액정표시장치의 리페어 방법 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004088121A (ja) * | 1992-11-04 | 2004-03-18 | Seiko Epson Corp | アクティブマトリックス基板、及び液晶表示装置 |
JPH1012735A (ja) * | 1996-06-18 | 1998-01-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JP2010056356A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 電子基板、電子基板の製造方法、および表示装置 |
JP2010212326A (ja) * | 2009-03-09 | 2010-09-24 | Seiko Epson Corp | 半導体装置 |
JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
JP2012028761A (ja) * | 2010-06-25 | 2012-02-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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