JP2014063889A - 固体撮像素子および方法、並びに、電子機器 - Google Patents
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Abstract
【課題】電荷溢れによる残像の発生を低減させることができる固体撮像素子および方法、並びに、電子機器を提供する。
【解決手段】受光した光に応じた電荷を生成して蓄積する光電変換部221と、前記光電変換部221に蓄積された電荷が浮遊拡散領域(FD)に転送される前に、所定の時間保持する電荷保持部223と、前記光電変換部に蓄積された電荷を前記電荷保持部223に転送する第1転送ゲート222と、前記電荷保持部223に保持された電荷を前記浮遊拡散領域(FD)に転送する第2転送ゲート224と、前記光電変換部221の電荷を排出させる電荷排出ゲート229を備え、次フレームに向けた前記光電変換部221への電荷の蓄積が開始される前に、前記電荷保持部223に蓄積された電荷の一部が排出される。
【選択図】図13
【解決手段】受光した光に応じた電荷を生成して蓄積する光電変換部221と、前記光電変換部221に蓄積された電荷が浮遊拡散領域(FD)に転送される前に、所定の時間保持する電荷保持部223と、前記光電変換部に蓄積された電荷を前記電荷保持部223に転送する第1転送ゲート222と、前記電荷保持部223に保持された電荷を前記浮遊拡散領域(FD)に転送する第2転送ゲート224と、前記光電変換部221の電荷を排出させる電荷排出ゲート229を備え、次フレームに向けた前記光電変換部221への電荷の蓄積が開始される前に、前記電荷保持部223に蓄積された電荷の一部が排出される。
【選択図】図13
Description
本技術は、固体撮像素子および方法、並びに、電子機器に関し、特に、電荷溢れによる残像の発生を低減させることができるようにする固体撮像素子および方法、並びに、電子機器に関する。
固体撮像素子を有する固体撮像装置として、例えば、光電変換素子であるフォトダイオードのpn接合容量に蓄積した光電荷を、MOSトランジスタを介して読み出すCMOSイメージセンサが用いられている。CMOSイメージセンサでは、画素毎、行毎などでフォトダイオードに蓄積した光電荷の読み出し動作を実行する。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影時に歪みが発生することがある。
CMOSイメージセンサの単位画素は、フォトダイオード、転送ゲート、浮遊拡散領域(FD)、リセットトランジスタ、増幅トランジスタ、選択トランジスタを有する。
この単位画素において、フォトダイオードは、例えばN型基板上に形成されたP型ウェル層に対して、P型層を表面に形成してN型埋め込み層を埋め込むことによって形成された、埋め込み型フォトダイオードである。転送ゲートは、フォトダイオードのpn接合で蓄積された電荷を、浮遊拡散領域(FD)に転送する。
全画素同一の露光期間で撮像を行うグローバル露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッター方式が広く使われている。この機械的な遮光手段によって、全画素同時に露光を開始し、全画素同時に露光を終了することで、グローバル露光が行われる。
メカニカルシャッター方式は、機械的な露光時間を制御することで、フォトダイオードに光が入射し光電荷が発生する期間を全画素で一致させる。そして、メカニカルシャッターが閉じて実質的に光電荷が発生しない状態になってから、信号を順次読み出す方式である。
ただし、メカニカルシャッター方式では、機械的な遮光手段が必要となるため、小型化が難しく、また、機械駆動速度に限界があるためで電気的な方法よりも同時性に劣る。
そのため、電気的なグローバル露光が採用されている。電気的なグローバル露光方式では、まず、全画素同時に埋め込みフォトダイオードの蓄積電荷を空にする電荷排出動作を実行し、露光を開始する。これにより、フォトダイオードのpn接合容量に光電荷が蓄積される。
露光期間終了時点で、転送ゲートを全画素同時にONとし、蓄積された光電荷を全て浮遊拡散領域(容量)へと転送する。
転送ゲートを閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域で保持される。
この後、順次、信号レベルを垂直信号線に読み出し、次いで、浮遊拡散領域をリセットし、リセットレベルを垂直信号線に読み出す。
信号レベルおよびリセットレベルを垂直信号線に読み出した後、後段の信号処理でリセットレベルを用いて信号レベルのノイズ除去が行われる(例えば、特許文献1または特許文献2参照)。
このノイズ除去処理では、信号レベルの読み出し後に実行されるリセット動作のリセットレベルを読み出すことになるため、リセット動作におけるkTCノイズ(熱雑音)を除去することができず、画質劣化となる。
リセット動作におけるkTCノイズは、リセット動作時にリセットトランジスタのスイッチ動作で発生するランダムノイズであるため、浮遊拡散領域へ電荷転送する前のレベルを用いなければ、信号レベルのノイズを正確に除去できない。
上述のように、全画素同時に浮遊拡散領域へ電荷が転送される場合、信号レベルを読み出した後に再度リセット動作を実行してノイズ除去を行うことになる。そのため、オフセット誤差などのノイズは除去可能であるが、kTCノイズについては除去できない。
上述したkTCノイズを除去できない問題点を解決する手法として、例えば、画素内に浮遊拡散領域とは別に、メモリ部を搭載した単位画素が提案されている。メモリ部は、埋め込みフォトダイオードで蓄積した光電荷を一時的に保持するようになされており、単位画素にはさらに、フォトダイオードで蓄積した光電荷をメモリ部に転送する転送ゲートが設けられる。
メモリ部を有する単位画素において、グローバル露光を実行する場合、まず、全画素同時にPDをリセットするOFGをONとし、PDの電荷排出動作を実行する。
その後、OFGを立ち下げて同時露光を開始すると、発生した光電荷はPDに蓄積される。
露光終了時に全画素同時に転送ゲートを駆動して光電荷をMEMへ転送し、転送ゲートをたち下げて電荷をメモリ部で保持する。
転送ゲートを立ち下げた後に、OFGを立ち上げ、保持中のメモリ部へPDから信号が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたPDリセットを行う。
メモリ部で保持している電荷は、この後、順次動作にてリセットレベルと信号レベルを読み出す。
まず、浮遊拡散領域(FD)をリセットし、次にリセットレベルを読み出す。
続いて、メモリ部の保持電荷を浮遊拡散領域(FD)へ転送し、信号レベルを読み出す。このとき、信号レベルに含まれるリセットノイズは、リセットレベルの読み出しで読み出されたリセットノイズと一致するため、kTCノイズも含めたノイズ低減処理が可能となる。
すなわち、浮遊拡散領域とは別に、埋め込み型フォトダイオードで蓄積した光電荷を一時的に保持するメモリ部を有する画素構造によれば、kTCノイズも含めたノイズ低減処理を実現できる。
このような構成を有するイメージセンサの例として、例えば、特許文献3、特許文献4などが挙げられる。
しかしながら、特許文献3,または特許文献4の技術には、以下のような課題がある。
例えば、信号を保持したメモリ部から、次のフレームの露光を行なっているPDに対して、信号電荷が溢れ(逆流して)、残像と同様のノイズが強く発生する。
なお、残像とは、従来イメージセンサにおいて、PDからFDへ信号電荷を転送する際に、信号電荷が転送しきれずにPDに残ってしまうことで、その転送残り電荷が次のフレームに加算されるため、移動体などを撮影した際に、尾をひくような映像になる現象をいう。
電荷溢れにより発生する残像は、PD-MEM間の障壁電位とMEM電位(蓄積時)の差と相関があることが実験でわかっている。
電荷が溢れメモリ部からPDへ電荷が移動してしまうのは、熱により一定のエネルギーを得て、ある確率で電位差を飛び越えることで発生する。そのため、電位差(すなわち、PD-MEM間の障壁電位とMEM電位(蓄積時)の差)が小さいほど、電荷が飛び越えやすくなり、残像も増大する。その関係は、おおよそ電位差に対して電荷溢れは対数的に減少することがわかっている。
つまり、電荷溢れによる残像を減らすためには、PD-MEM間の障壁電位とMEM電位(蓄積時)の差を大きくすることが必要となる。
本技術はこのような状況に鑑みて開示するものであり、電荷溢れによる残像の発生を低減させることができるようにするものである。
本技術の第1の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートを備え、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子である。
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第1転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加されるようにすることができる。
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げるようにすることができる。
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第2転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定するようにすることができる。
前記第1転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第2転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされるようにすることができる。
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第1転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定するようにすることができる。
前記光電変換部および前記電荷保持部の下層として配置されたN型基板をさらに備え、前記第1の転送ゲートの駆動パルスを立ち下げるとき、前記N型基板の電位が高くなるように電圧が印加されるようにすることができる。
本技術の第1の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される駆動方法である。
本技術の第2の側面は、受光した光に応じた電荷を生成して蓄積する光電変換部と、前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、前記光電変換部の電荷を排出させる電荷排出ゲートを備え、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える電子機器である。
本技術の第1の側面および第2の側面においては、次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される。
本技術によれば、電荷溢れによる残像の発生を低減させることができる。
以下、図面を参照して、本技術の実施の形態について説明する。
最初に従来のグローバル露光について説明する。
固体撮像素子を有する固体撮像装置として、例えば、光電変換素子であるフォトダイオードのpn接合容量に蓄積した光電荷を、MOSトランジスタを介して読み出すCMOSイメージセンサが用いられている。CMOSイメージセンサでは、画素毎、行毎などでフォトダイオードに蓄積した光電荷の読み出し動作を実行する。そのため、光電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影時に歪みが発生することがある。
そこで、全画素同一の露光期間で撮像を行うグローバル露光を実現する技術が開発されている。
また、kTCノイズ(熱雑音)を除去できるようにするため、例えば、画素内に浮遊拡散領域とは別に、メモリ部を搭載した単位画素が開発されている。
図1は、画素内にメモリ部(MEM)を搭載したCMOSイメージセンサの単位画素の構成例を示す図である。
同図に示される単位画素10は、光電変換素子として例えばフォトダイオード(PD)21を有している。PD21は、例えば、N型基板(N−Sub)31に形成されたP型ウェル層(P−Well)32に対して、P型層(P+)33を基板表面側に形成してN型埋め込み層(N)34を埋め込むことによって形成される埋め込み型フォトダイオードである。
単位画素10は、PD21に加えて、第1転送ゲート(TRX)22、メモリ部(MEM)23、第2転送ゲート(TRG)24および浮遊拡散領域(FD:Floating Diffusion)25を有する。
TRX22は、PD21で光電変換され、その内部に蓄積された電荷を、ゲート電極22Aに転送パルスTRXが印加されることによって、転送する。MEM23は、ゲート電極22Aの下に形成されたN型の埋め込みチャネル35(N+)によって形成され、第1転送ゲート22によってPD21から転送された電荷を保持する。
MEM23においては、その上部にゲート電極22Aが配置され、そのゲート電極22Aに転送パルスTRXを印加することでMEM23に変調をかけることができる。すなわち、ゲート電極22Aに転送パルスTRXが印加されることで、MEM23のポテンシャルが深くなる。これにより、MEM23の飽和電荷量を、変調をかけない場合よりも増やすことができる。
TRG24は、MEM23に保持された電荷を、ゲート電極24Aに転送パルスTRGが印加されることによって、転送する。FD25は、N型層(N+)からなる電荷電圧変換部であり、TRG24によってMEM23から転送された電荷を電圧に変換する。
単位画素10はさらに、リセットトランジスタ(RST)26、増幅トランジスタ27および選択トランジスタ(SEL)28を有している。
リセットトランジスタ26は、電源VDDとFD25との間に接続されており、ゲート電極にリセットパルスRSTが印加されることによってFD25をリセットする。増幅トランジスタ27は、ドレイン電極が電源VDDに接続され、ゲート電極がFD25に接続されており、FD25の電圧を読み出すようになされている。
選択トランジスタ28は、例えば、ドレイン電極が増幅トランジスタ27のソース電極に、ソース電極が垂直信号線17にそれぞれ接続されており、ゲート電極に選択パルスSELが印加されることで、画素信号を読み出すべき単位画素10を選択する。
なお、リセットトランジスタ26、増幅トランジスタ27および選択トランジスタ28については、画素信号の読み出し方法に応じて、省略したり、複数の画素間で共有したりすることも可能である。
単位画素10はさらに、PD21の蓄積電荷を排出するための電荷排出ゲート(OFG)29を有している。OFG29は、露光開始時にゲート電極29Aに制御パルスOFGが印加されることで、PD21の電荷をN型層のドレイン部36(N+)に排出する。
図2は、単位画素10におけるグローバル露光動作時の各部のポテンシャルについて説明する図である。
図2の上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧(パルス)が印加されたゲート電極を表している。また、図2の下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。従って、電位が低いほど障壁が高くなり、電位が高いほど障壁が低くなる。
グローバル露光動作が実行される場合、まず、全画素同時にPDをリセットするため、図2Aに示されるように、OFGをONとし(駆動し)、PDの電荷を排出する。図2Aでは、OFGに駆動電圧が印加されてONされたことにより、OFG下の障壁が低くなり(電位が高くなり)、PDの電荷が電源VDD側に排出されるようになされている。
その後、図2Bに示されるように、OFGの駆動電圧(パルス)を立ち下げてOFGをOFFとし、同時露光を開始する。これにより、PDでの光電変換により発生した電荷がPDに蓄積される。図2Bでは、OFGがOFFされたことにより、OFG下の障壁が高くなり、PDの電荷の排出が阻止され、PD内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
露光終了時には、図2Cに示されるように、全画素同時にTRXに駆動電圧を印加してTRXをONとし、PDに蓄積された電荷をMEMに転送する。図2Cでは、TRXがONされたことにより、TRX下におけるPDとMEM間の障壁が低くなるとともに、MEMのポテンシャルが深くなっている。これにより、PD内に蓄積された電荷がMEMに転送されている。
その後、図2Dに示されるように、TRXの駆動電圧(パルス)を立ち下げてTRXをOFFとし、PDから転送された電荷をMEMに保持する。図2Dでは、TRXがOFFされたことにより、PDとMEM間の障壁が高くなり、MEM内に電荷が蓄積されて保持されている。なお、このとき、PD内には、MEMに転送しきれなかった電荷が残っている。
そして、図2Eに示されるように、OFGをONとし(駆動し)、PDの電荷を排出する。このようにすることで、電荷を保持しているMEMに、PDから電荷が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたPDのリセットが行われる。
この後、順次リセットレベルと信号レベルが読み出される。すなわち、FDをリセットしてリセットレベルが読み出され、MEMに保持された電荷をFDに転送した後、信号レベルが読み出される。そして、信号レベルからリセットノイズを減じるCDS(Correlated Double Sampling;相関二重サンプリング)処理が行われ、kTCノイズも含めたノイズ除去処理が可能となる。
図3は、グローバル露光動作時の各駆動パルスの波形を示すタイミングチャートである。同図は、横軸が時間とされ、図1の選択トランジスタ27に印加される駆動パルスSEL、リセットトランジスタ26に印加される駆動パルスRST、ゲート電極22Aに印加される駆動パルスTRX、ゲート電極24Aに印加される駆動パルスTRG、ゲート電極29Aに印加される駆動パルスOFG、および、N−Sub31に印加されるパルスSUBの波形が示されている。
なお、図3においては、行列状に配置された複数の単位画素のうち、第i行目の単位画素に印加される駆動パルスの波形と、第i+1行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「i」または「i+1」が付されている。
また、図3において、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、図3において「CDS読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
図3において、時刻taでしめされたタイミングにおける各部のポテンシャルが図2Aに示されている。また、図3において、時刻tbでしめされたタイミングにおける各部のポテンシャルが図2Bに示されている。同様に、図3において、時刻tc乃至時刻teで示されるタイミングにおける各部のポテンシャルが図2C乃至図2Eに示されている。
また、図3において時刻tfで示されるタイミングでは、第i行目の単位画素のFDがリセットされ、時刻tgで示されるタイミングでリセットレベルが読み出される。また、図3において時刻thで示されるタイミングでは、第i行目の単位画素のMEMに保持されていた電荷がFDに転送され、時刻tiで示されるタイミングで信号レベルが読み出される。これにより、CDS処理が行われる。
ところで、従来のグローバル露光動作には、次のような問題があった。
例えば、信号を保持したMEMから、次のフレームの露光を行なっているPDに対して、信号電荷が溢れ(逆流して)、残像と同様のノイズが強く発生する。
なお、残像とは、例えば、PDからFDへ信号電荷を転送する際に、信号電荷が転送しきれずにPDに残ってしまうことで、その転送残り電荷が次のフレームに加算されるため、移動体などを撮影した際に、尾をひくような映像になる現象をいう。
電荷溢れにより発生する残像は、PD-MEM間の障壁電位とMEM電位(蓄積時)の差と相関があることが実験でわかっている。
すなわち、図3の時刻teと時刻tfの間では、例えば、図4に示されるように、MEMに電荷が保持された状態で、PDに電荷が蓄積されていく。この際、図4に示される、PDとMEMの間の高いポテンシャルの電位pa(PD-MEM間の障壁電位)と、MEMに保持された電荷の水面の電位pb(MEM電位(蓄積時))との差が小さいと、信号を保持したMEMから、次のフレームの露光を行なっているPDに対して、信号電荷が溢れる現象が発生しやすい。なお、ここでは、図4において、MEMに蓄積される電荷を液体に例えて、電位pbをMEMに保持された電荷の水面と表現している。
電荷が溢れメモリ部からPDへ電荷が移動してしまうのは、熱により一定のエネルギーを得て、ある確率で電位差を飛び越えることで発生する。そのため、電位差(すなわち、PD-MEM間の障壁電位とMEM電位(蓄積時)の差)が小さいほど、電荷が飛び越えやすくなり、残像も増大する。その関係は、おおよそ電位差に対して電荷溢れは対数的に減少することがわかっている。
図5は、電荷溢れで発生する残像とPD-MEM間の障壁電位とMEM電位(蓄積時)の差の関係を説明するグラフである。なお、同図において、縦軸の電荷溢れで発生する残像は、溢れる電荷の量(残像の量)を対数(log)で表したものとされ、横軸のPD-MEM間の障壁電位とMEM電位(蓄積時)の差は、図4の電位paと電位pbの差分絶対値を表す。
図5に示されるグラフは、図中左上から右下に向かって傾斜しており、PD-MEM間の障壁電位とMEM電位(蓄積時)の差が大きいほど、残像の量が小さくなることが分かる。
つまり、電荷溢れによる残像を減らすためには、PD-MEM間の障壁電位とMEM電位(蓄積時)の差を大きくすることが必要となる。例えば、MEMに保持された電荷の水面の電位を、より低くすることができれば、PD-MEM間の障壁電位とMEM電位(蓄積時)の差を大きくすることができる。
ここで、単位画素10の各部のポテンシャルが図2Cに示される状態から、図2Dに示される状態に変化する様子をより詳細に説明する。
図2Cに示される状態では、TRX22のゲート電極22A(図1)に正バイアスの駆動電圧が印加されることになる。これにより、PD-MEM間の障壁電位とMEM電位(空乏時)の変調が行われることになる。そして、図2Cに示される状態では、TRX22のゲート電極22Aに印加される駆動電圧の電圧を所定の負バイアスまで下げ、TRX22がOFFされることになる。
TRX22のゲート電極22Aに所定の負バイアスを印加し、TRX22をOFFにした状態から印加電圧を上げていくと、印加電圧に対応して、PD-MEM間の障壁電位およびMEM電位(空乏時)のそれぞれにおいてポテンシャルが深くなっていく。
ただし、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なる。暗電流低減のため、MEMの表面にはP型不純物が形成されており、その結果、PD-MEM間の障壁電位に対しMEM電位(空乏時)の変調度が低下してしまうからである。
図6は、TRX22のゲート電極22Aに印加される電圧(TRX印加電圧)と、PD-MEM間の障壁電位およびMEM電位(空乏時)との関係を説明するグラフである。同図は、横軸がTRX印加電圧とされ、図中の右側が正バイアスとされる。なお、CMOSイメージセンサの単位画素に入力される通常の駆動パルスにおいては、ONとされるときの印加電圧は+3V程度とされ、OFFとされるときの印加電圧は−1V程度とされる。
また、縦軸はポテンシャル(電位の低さ)とされ、TRX印加電圧の変化に応じたPD-MEM間の障壁電位の変化が線61で示され、TRX印加電圧の変化に応じたMEM電位(空乏時)の変化が線62で示されている。
図6に示されるように、線61および線62はいずれも、図中左上から右下に向かって傾斜しているが、線62と比較して、線61の傾きが大きい。また、線61では、TRX印加電圧が所定の値(図中(a)で示される電圧)より低くなると、TRX印加電圧の値に係らず一定のポテンシャルとなることが表されている。
また、図6における矢印71、矢印72、および矢印73は、それぞれ図6におけるTRX印加電圧の値が(a)、(b)、および(c)のときのPD-MEM間の障壁電位とMEM電位(空乏時)との差を表している。
図7は、図6におけるTRX印加電圧の値が(a)、(b)、および(c)のそれぞれであるとき、単位画素10における各部のポテンシャルについて説明する図である。
図7Aは、図6におけるTRX印加電圧の値が(a)であるときの単位画素10の各部のポテンシャルを示している。図6におけるTRX印加電圧の値が(a)であるときは、TRX22がOFFされた状態から、駆動電圧の印加が開始されて間もないときである。すなわち、TRX印加電圧はまだ低い状態である。この際、PD-MEM間の障壁電位は電位pxaとなり、MEM電位(空乏時)は電位pyaとなる。このときのPD-MEM間の障壁電位とMEM電位(空乏時)との差が矢印71で示されている。
図7Bは、図6におけるTRX印加電圧の値が(b)であるときの単位画素10の各部のポテンシャルを示している。図6におけるTRX印加電圧の値が(b)であるときは、駆動電圧がさらに印加されたときである。すなわち、TRX印加電圧はやや高い態である。この際、PD-MEM間の障壁電位は電位pxbとなり、MEM電位(空乏時)は電位pybとなる。このときのPD-MEM間の障壁電位とMEM電位(空乏時)との差が矢印72で示されている。
図7Cは、図6におけるTRX印加電圧の値が(c)であるときの単位画素10の各部のポテンシャルを示している。図6におけるTRX印加電圧の値が(c)であるときは、駆動電圧が十分に印加されたときである。すなわち、TRX印加電圧はかなり高い態である。この際、PD-MEM間の障壁電位は電位pxcとなり、MEM電位(空乏時)は電位pycとなる。このときのPD-MEM間の障壁電位とMEM電位(空乏時)との差が矢印73で示されている。
図6および図7から分かるように、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なるため、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなっている。このように、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなることで、MEMに保持される電荷に非線形成分が混入してしまう。
図8は、図2Cに示される状態から、図2Dに示される状態に変化する際の単位画素10におけるPDからMEMへの電荷の移動を説明する図である。なお、PDで蓄積された電荷またはMEMで保持される電荷は図中の斜線により示されている。
図8Aは、図2Cと同じ状態であって、TRX印加電圧が十分に高いときの電荷の移動を説明する図である。同図に示されるように、PD-MEM間のポテンシャルが十分に低くなったことにより、PDに蓄積された電荷がMEMに移動している。
図8Bでは、図8Aの状態よりTRX印加電圧が下がったことにより、PD-MEM間のポテンシャルがやや高くなり、PD電位(空乏時)とほぼ等しくなっている。図8Bにおける単位画素10の各部のポテンシャルは、図7Bに示される各部のポテンシャルと同様である。
図8Bにおける領域81に対応する電荷量が、MEMが保持できる電荷量の最小値となる。従って、PDに蓄積された電荷量が領域81に対応する電荷量を超えない限り、PDに蓄積された電荷量の増加に伴って、MEMに保持される電荷量が線形に増加することになる。なお、領域81に対応する電荷量は、図7において矢印72で示されるポテンシャルの深さに対応して定まる電荷量である。
しかしながら、図8Bの場合のように、PDに蓄積された電荷量が領域81に対応する電荷量を超える場合、最終的にMEMに保持される電荷量は、領域81に対応する電荷量よりも多くなる。
図8Cでは、図8Bの状態よりTRX印加電圧がさらに下がったことにより、PD-MEM間の障壁が高くなっている。この際、MEMに保持される電荷量は、領域81および領域82によって構成されている。
図8Dでは、図8Bの状態よりTRX印加電圧がさらに下がったことにより、PD-MEM間の障壁がさらに高くなっている。図8Dにおける単位画素10の各部のポテンシャルは、図7Aに示される各部のポテンシャルと同様である。また、この際、MEMに保持される電荷量は、領域81および領域82によって構成されている。
領域82に対応する電荷量は、領域81に対応する電荷量とは異なり、PDに蓄積された電荷量の増加に伴って線形に増加することはない。今の場合、例えば、図8Cの状態におけるPD-MEM間の障壁の高さに対応して領域82に対応する電荷量がMEMに保持されることになる。また、MEMのポテンシャルの深さには限界があるため、領域82に対応する電荷量は、PDに蓄積された電荷量がさらに増加しても、ほとんど増えることはない。
図8を参照して上述したように、MEMに保持される電荷に、領域82に対応する非線形成分が混入してしまう。
図9は、露光量と単位画素10の信号出力の関係を説明する図である。同図は、横軸が露光量とされ、縦軸が信号出力とされ、露光量の変化に応じた信号出力の変化が実線91により示されている。なお、信号出力は、MEMに保持された電荷がFDに転送され、そのFDの電圧値に対応する信号の出力値とされる。従って、MEMに保持された電荷量が大きいほど信号出力も大きくなる。
図9に示されるように、実線91は、信号出力がVaとなる時点まで、露光量の増加に伴って線形に上昇している。しかし、実線91は、信号出力がVaを超えると傾きが緩やかになる。さらに、実線91は、信号出力がVbを超えると、ほぼ水平線となる。
すなわち、信号出力がVaを超えると露光量の増加に伴って線形に上昇しなくなる。なお、図9には、参考のため、露光量の増加に伴って線形に上昇する信号出力の変化が点線92により示されている。
すなわち、MEMに保持された電荷量が図8に示される領域81に対応する電荷量であった場合、信号出力はVaとなる。また、MEMに保持された電荷量が図8に示される領域81および領域82に対応する電荷量であった場合、信号出力はVbとなる。
このように、従来のグローバル露光動作が実行される際には、MEMに保持される電荷に非線形成分が含まれ、その結果、PD-MEM間の障壁電位とMEM電位(蓄積時)の差が小さくなり、電荷溢れにより残像が発生することがあった。
例えば、MEM表面のP型不純物の濃度を下げることで、変調度を上げれば、PD-MEM間の障壁電位とMEM電位(空乏時)の変化の度合を等しくし、MEMに保持される電荷に非線形成分が混入することを防止することも可能である。しかし、このようにすると、MEM表面のピンニングが弱くなってしまう。そのため、転送ゲートの負バイアスを強化して、MEM表面のピンニングの弱さを補う必要があり、表面電界が強くなり、強電界起因のリーク成分の悪化や、ゲート酸化膜耐圧の信頼性の低下が生じる。
また、PD-MEM間の障壁電位の変調度をMEM電位(空乏時)に合わせて下げることで、PD-MEM間の障壁電位とMEM電位(空乏時)の変化の度合を等しくすることも可能だが、PD-MEM間の障壁電位の変調度を下げると、PDとメモリ部との間での電荷の転送に影響するため採用し難い。
そこで、本技術では、MEMに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できるようにする。
図10は、本技術が適用される固体撮像装置の概略を示すシステム構成図である。ここでは、本技術を適用したCMOSイメージセンサ100の構成の概略を示すシステム構成図が示されている。
図10に示されるように、CMOSイメージセンサ100は、図示せぬ半導体基板(チップ)上に形成された画素アレイ部111と、画素アレイ部111と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。この例では、周辺回路部が、垂直駆動部112、カラム処理部113、水平駆動部114およびシステム制御部115により構成されている。
CMOSイメージセンサ100はさらに、信号処理部118およびデータ格納部119を備えている。信号処理部118およびデータ格納部119については、本イメージセンサ100とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、本イメージセンサ100と同じ基板上に搭載しても構わない。
画素アレイ部111には、入射光量に応じた電荷量の光電荷(単に「電荷」と記述する場合もある)を発生して内部に蓄積する光電変換素子を有する単位画素(単に「画素」と記述する場合もある)が行列状に2次元配置されている。単位画素の具体的な構成については後述する。
画素アレイ部111にはさらに、行列状の画素配列に対して行ごとに画素駆動線116が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直信号線117が図の上下方向(画素列の画素の配列方向)に沿って形成されている。図10では、画素駆動線116について1本として示しているが、1本に限られるものではない。画素駆動線116の一端は、垂直駆動部112の各行に対応した出力端に接続されている。
垂直駆動部112は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部111の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部112は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部111の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。そして、この掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。
垂直駆動部112によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線117の各々を通してカラム処理部113に供給される。カラム処理部113は、画素アレイ部111の画素列ごとに、選択行の各単位画素から垂直信号線117を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部113は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部113によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部113にノイズ除去処理以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部114は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部113の画素列に対応する単位回路を順番に選択する。この水平駆動部114による選択走査により、カラム処理部113で信号処理された画素信号が順番に出力される。
システム制御部115は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部112、カラム処理部113および水平駆動部114などの駆動制御を行う。
信号処理部118は、少なくとも加算処理機能を有し、カラム処理部113から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部119は、信号処理部118での信号処理に当たって、その処理に必要なデータを一時的に格納する。
図11は、図10の画素アレイ部111に配置される単位画素の構成を示す平面図である。同図に示される単位画素200は、PD221、第1転送ゲート(TRX)222、メモリ部(MEM)223、第2転送ゲート(TRG)224、浮遊拡散領域(FD:Floating Diffusion)225、および電荷排出ゲート(OFG)229を有する。単位画素200はさらに、リセットトランジスタ(RST)226、増幅トランジスタ(AMP)227および選択トランジスタ(SEL)228を有している。
なお、図中において、電源VDDに接続される端子がVDDと示されており、垂直信号線117に接続される端子がSELOUTと示されている。
図12は、図11と同様の平面図であり、図13は、図12の一点鎖線A−A´における断面図である。
図13に示されるように、単位画素200は、PD221の部分を除いて、その表面が遮光膜により覆われている。また、遮光膜の下には、反射防止膜兼絶縁膜が配置される。さらに、OFG229、TRX222、TRG224、およびRST226のゲート電極下には、ゲート絶縁膜が配置される。
PD221は、例えば、N型基板(N−Sub)に形成されたP型ウェル層(P−Well)に対して、P型層(P+)を基板表面側に形成してN型埋め込み層(N)を埋め込むことによって形成される埋め込み型フォトダイオードである。
TRX222は、PD221で光電変換され、その内部に蓄積された電荷を、ゲート電極に転送パルスTRXが印加されることによって、転送する。
MEM223は、ゲート電極の下に、P型不純物(P)とN型の埋め込みチャネル(N)によって形成され、TRX222によってPD221から転送された電荷を保持する。
MEM223において、その上部にゲート電極を配置し、そのゲート電極に転送パルスTRXを印加することでMEM223に変調をかけることができる。すなわち、ゲート電極に転送パルスTRXが印加されることで、MEM223のポテンシャルが深くなる。これにより、MEM223の飽和電荷量を、変調をかけない場合よりも増やすことができる。
TRX222はMEM223を覆うように形成される。TRX222に正バイアスを印加するとMEM223のポテンシャルとPD−MEM間障壁が共に容量結合で変調され深くなり、PD221からMEM223へ電荷が転送され、その後TRX222をOFFすることで信号電荷をMEM223で保持する状態となる。MEM223に転送された電荷は、順次読み出されるまで保持される。その際、TRX222に負バイアスを印加し、MEM223の表面をピンニングさせ暗電流を抑制する。
なお、図示したMEM223は表面にP型不純物を形成し、ピンニングしやすくしている。この点を除いて、単位画素200の構成は、図1の単位画素10の場合と同様である。
TRG224は、MEM223に保持された電荷を、ゲート電極に転送パルスTRGが印加されることによって、転送する。
FD225は、N型層(N+)からなる電荷電圧変換部であり、TRG224によってMEM223から転送された電荷を電圧に変換する。
OFG229は、露光開始時にゲート電極に制御パルスOFGが印加されることで、PD221の電荷をN型層のドレイン部(N+)に排出する。
OFG229をONすることでPD221を空乏化(リセット)することができる。グローバル露光動作時には、全画素一括で露光した信号電荷をMEM223へ転送することで蓄積の同時性を実現する。MEM223で電荷を保持していても、OFG229によりPD221を任意のタイミングでリセットし、また、次のフレームの露光を開始することができる。
OFG229がないと、次のフレームの露光開始は、全画素のMEM223の保持電荷を読みだしてから、TRX222とTRG224を駆動させてPD221にある電荷をFD225に排出する必要がある。このため、全画素のMEM223の保持電荷読みだしを待たなければならず、その分、フレームレートが低下してしまう。
RST226は、電源VDDとFD225との間に接続されており、ゲート電極にリセットパルスRSTが印加されることによってFD225をリセットする。
AMP227(ここでは図示せず)は、ドレイン電極が電源VDDに接続され、ゲート電極がFD225に接続されており、FD225の電圧を読み出すようになされている。
SEL228(ここでは図示せず)は、例えば、ドレイン電極が増幅トランジスタ227のソース電極に、ソース電極が垂直信号線117にそれぞれ接続されており、ゲート電極に選択パルスSELが印加されることで、画素信号を読み出すべき単位画素200を選択する。
なお、RST226、AMP227およびSEL228については、画素信号の読み出し方法に応じて、省略したり、複数の画素間で共有したりすることも可能である。
図14は、図13と同様の断面図である。図15は、図14の一点鎖線B−B´における断面のポテンシャルを説明する図であり、図16は、図14の一点鎖線C−C´における断面のポテンシャルを説明する図である。
図15の上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。また、図15の下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
図15は、PDで露光がなされておらず、かつ、OFG、TRX、およびTRGの各ゲート電極に所定の電圧が印加されておらず、OFFとなった状態を示しており、この状態におけるOFG下の障壁電位、PD電位(空乏時)、PD−MEM間の障壁電位、MEM電位(空乏時)、およびTRG下の障壁電位が示されている。
図16は、縦軸が電位(ポテンシャル)を表し、横軸がシリコン(Si)基板内の深さを表している。同図に示されるように、シリコン基板の表面付近は障壁が高く(ポテンシャルが低く)、MEMが構成されるN型の埋め込みチャネル(N)部分においてポテンシャルが高くなり、P型ウェル層においては再び障壁が高く(ポテンシャルが低く)なる。さらに、N−Subの部分においてはポテンシャルが高くなる。
図17は、本技術を適用したCMOSイメージセンサ100におけるグローバル露光動作時の各駆動パルスの波形を示すタイミングチャートである。同図は、横軸が時間とされ、図11のSEL228に印加される駆動パルスSEL、RST226に印加される駆動パルスRST、TRX222のゲート電極に印加される駆動パルスTRX、TRGのゲート電極に印加される駆動パルスTRG、OFG229のゲート電極に印加される駆動パルスOFG、および、N−Sub231に印加されるパルスSUBの波形が示されている。
なお、図17においては、行列状に配置された複数の単位画素のうち、第i行目の単位画素に印加される駆動パルスの波形と、第i+1行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「i」または「i+1」が付されている。
また、図17において、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、図17において「CDS読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
図17に示されるタイミングチャートでは、例えば、図3に示される従来のタイミングチャートの場合と異なり、時刻tcと時刻teの間の時間帯において駆動パルスTRGが形成されている。すなわち、ほぼ時刻tjにおいて駆動パルスTRGが立ち上がり、ほぼ時刻tlにおいて、駆動パルスTRGが立ち下がっている。
また、図17のタイミングチャートにおける時刻tj乃至時刻tlに形成された駆動パルスTRGは、その前後に形成された駆動パルスよりも突出度合が低く、より低い駆動電圧とされている。つまり、図17のタイミングチャートにおける時刻tj乃至時刻tlに形成された駆動パルスTRGにより印加されるTRGの駆動電圧は、TRGの駆動時の電圧(例えば、+3V)と、TRGの駆動停止時の電圧(例えば、−1V)の中間の電圧に設定されることになる。
例えば、駆動パルスTRGを立ち下げるときに、通常より弱い負バイアスの電圧を印加することにより、このような波形を形成することができる。
図17のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図3に示されるタイミングチャートの場合と同様である。
図18乃至図20は、単位画素200におけるグローバル露光動作時の各部のポテンシャルについて説明する図である。図17において、時刻ta、時刻tb、および時刻tcで示されたタイミングにおける各部のポテンシャルが図18A乃至図18Cに示されている。図17において、時刻tj、時刻tk、および時刻tlで示されたタイミングにおける各部のポテンシャルが図19A乃至図19Cに示されている。図17において、時刻te、および時刻ta´で示されたタイミングにおける各部のポテンシャルが図20Aおよび図20Bに示されている。
図18乃至図20の上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧(パルス)が印加されたゲート電極を表している。なお、図19において、TRGのゲート電極に対応する長方形は、ハッチングされることにより、低い駆動電圧(パルス)が印加されたことを表している。
また、図18乃至図20の下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
グローバル露光動作が実行される場合、まず、全画素同時にPDをリセットするため、図18Aに示されるように、OFGをONとし(駆動し)、PDの電荷を排出する。図18Aでは、OFGに駆動電圧が印加されてONされたことにより、OFG下の障壁が低くなり、PDの電荷が電源VDD側に排出されるようになされている。
その後、図18Bに示されるように、OFGの駆動電圧(パルス)を立ち下げてOFGをOFFとし、同時露光を開始する。これにより、PDでの光電変換により発生した電荷がPDに蓄積される。図18Bでは、OFGがOFFされたことにより、OFG下の障壁が高くなり、PDの電荷の排出が阻止され、PD内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
露光終了時には、図18Cに示されるように、全画素同時にTRXに駆動電圧を印加してTRXをONとし、PDに蓄積された電荷をMEMに転送する。図18Cでは、TRXがONされたことにより、TRX下におけるPDとMEM間の障壁が低くなるとともに、MEMのポテンシャルが深くなっている。これにより、PD内に蓄積された電荷がMEMに転送されている。
その後、図19Aに示されるように、TRGに弱いバイアスの駆動電圧を印加することにより、TRG下の障壁が低くなる。
この状態で、図19Bに示されるように、TRXの駆動電圧(パルス)を立ち下げてTRXをOFFとし、PDから転送された電荷をMEMに保持する。図19Bでは、TRXがOFFされたことにより、PD−MEM間の障壁が高くなり、MEM内に電荷が蓄積されて保持されている。なお、このとき、PD内には、MEMに転送しきれなかった電荷が残っている。
このとき、図6および図7を参照して上述したように、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なるため、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、TRGに弱いバイアスの駆動電圧を印加することにより、TRG下の障壁が低くなる。このため、MEMに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、FD側に排出されることになる。従って、MEMに保持される電荷には、非線形成分がほとんど混入しないことになる。
その後、図19Cに示されるように、駆動パルスTRGが立ち下げられてTRGがOFFとされる。これにより、TRG下の障壁が高くなる。
そして、図20Aに示されるように、OFGをONとし(駆動し)、PDの電荷を排出する。このようにすることで、電荷を保持しているMEMに、PDから電荷が溢れる(ブルーミング)ことを防止すると共に、次フレームに向けたPDのリセットが行われる。
その後、図20Bに示されるように、OFGをOFFとすることで、次フレームに向けたPDの露光が開始される。
この後、順次リセットレベルと信号レベルが読み出される。すなわち、FDをリセットしてリセットレベルが読み出され、MEMに保持された電荷をFDに転送した後、信号レベルが読み出される。そして、信号レベルからリセットノイズを減じるCDS(Correlated Double Sampling;相関二重サンプリング)処理が行われ、kTCノイズも含めたノイズ除去処理が可能となる。
図17のタイミングチャートに示されるように、各駆動パルスを生成することにより、図18乃至図20を参照して説明したように、MEMに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
なお、図17に示されるタイミングチャートに代えて、図21に示されるタイミングチャートで各駆動パルスが生成されるようにしてもよい。図21のタイミングチャートでは、TRGに弱いバイアスの駆動電圧を印加する時間がより長くされている。要は、TRXがOFFされる(駆動パルスTRXが立ち下がる)タイミングで、TRGに弱いバイアスの駆動電圧が印加されているようにすればよい。
図22は、CMOSイメージセンサ100におけるグローバル露光動作時の各駆動パルスの波形の別の例を示すタイミングチャートである。同図は、図17と同様に、横軸が時間とされ、図11のSEL228に印加される駆動パルスSEL、RST226に印加される駆動パルスRST、TRX222のゲート電極に印加される駆動パルスTRX、TRGのゲート電極に印加される駆動パルスTRG、OFG229のゲート電極に印加される駆動パルスOFG、および、N−Sub231に印加されるパルスSUBの波形が示されている。
また、行列状に配置された複数の単位画素のうち、第i行目の単位画素に印加される駆動パルスの波形と、第i+1行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「i」または「i+1」が付されている。
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「CDS読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
図22に示されるタイミングチャートでは、例えば、図3に示される従来のタイミングチャートの場合と異なり、時刻tcと時刻teの間の時間帯において駆動パルスTRXの凹状の波形が形成されている。すなわち、駆動パルスTRGの凸状の波形が立ち下げる際に、通常の負バイアスよりも強いバイアスを印加する。これにより、MEMのポテンシャルが通常レベルより浅い(電位的には低い)レベルまで変調される。そして、ほぼ時刻tnにおいて、TRGに印加される電圧が通常のバイアスに戻っている。
図22のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図3に示されるタイミングチャートの場合と同様である。
図23は、単位画素200におけるグローバル露光動作時の各部のポテンシャルの別の例について説明する図である。図22において、時刻tm、および時刻tnで示されたタイミングにおける各部のポテンシャルが図23Aおよび図23Bに示されている。
図23の上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。なお、図20において、TRXのゲート電極に対応する長方形は、ハッチングされることにより、通常の負バイアスよりも強いバイアスの駆動電圧(パルス)が印加されたことを表している。
また、図23の下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
図22の時刻tcでは、TRXがONされたことにより、TRX下におけるPDとMEM間の障壁が低くなるとともに、MEMのポテンシャルが深くなる。これにより、PD内に蓄積された電荷がMEMに転送されている。
そして、TRXがOFFされることにより、PD−MEM間の障壁が高くなり、MEM内に電荷が蓄積されて保持される。
このとき、図6および図7を参照して上述したように、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なるため、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、TRXに通常の負バイアスよりも強いバイアスの駆動電圧が印加され、図23Aに示されるようにMEMのポテンシャルがやや浅くなる。なお、図23Aでは、参考のため、TRXに通常の負バイアスの駆動電圧を印加した場合のMEM電位が点線により示されている。
このようにすることで、MEMに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、FD側に排出されることになる。従って、MEMに保持される電荷には、非線形成分がほとんど混入しないことになる。
その後、TRXの駆動電圧を通常のバイアスに戻すことにより、図23Bに示されるように、MEMのポテンシャルも深くなる。
図22のタイミングチャートに示されるように、各駆動パルスを生成することにより、図23を参照して説明したように、やはり、MEMに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
図24は、CMOSイメージセンサ100におけるグローバル露光動作時の各駆動パルスの波形のさらに別の例を示すタイミングチャートである。同図は、図17、図22と同様に、横軸が時間とされ、図11のSEL228に印加される駆動パルスSEL、RST226に印加される駆動パルスRST、TRX222のゲート電極に印加される駆動パルスTRX、TRGのゲート電極に印加される駆動パルスTRG、OFG229のゲート電極に印加される駆動パルスOFG、および、N−Sub231に印加されるパルスSUBの波形が示されている。
また、行列状に配置された複数の単位画素のうち、第i行目の単位画素に印加される駆動パルスの波形と、第i+1行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「i」または「i+1」が付されている。
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「CDS読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
図24に示されるタイミングチャートでは、例えば、図3に示される従来のタイミングチャートの場合と異なり、時刻tcと時刻teの間の時間帯において駆動パルスSUBの凸状の波形が形成されている。すなわち、駆動パルスTRXの凸状の波形が立ち下がる直前の時刻toにおいて、駆動パルスSUBの凸状の波形が立ち上がっており、時刻tqにおいて駆動パルスSUBの凸状の波形が立ち下がっている。
すなわち、駆動パルスSUBの凸状の波形が形成される間、N−Subの電位が高くなる。
図24のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図3に示されるタイミングチャートの場合と同様である。
図25乃至図28は、単位画素200におけるグローバル露光動作時の各部のポテンシャルのさらに別の例について説明する図である。図24において、時刻tc、時刻to、時刻tp、および時刻tqで示されたタイミングにおける各部のポテンシャルが図25、図26、図27、および図28に示されている。
なお、図25A、図26A、図27A、および図28Aは、図14の一点鎖線B−B´における断面のポテンシャルを説明する図であり、図25B、図26B、図27B、および図28Bは、図14の一点鎖線C−C´における断面のポテンシャルを説明する図である。
図25A、図26A、図27A、および図28Aの上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。なお、図25と図26において、TRXのゲート電極に対応する長方形は、黒く表示されることによって駆動電圧(パルス)が印加されたことを表している。
また、図25A、図26A、図27A、および図28Aの下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
また、図25B、図26B、図27B、および図28Bでも、図中下側において、電位が高く、図中上側において、電位が低いものとする。
図25Aに示されるように、露光終了時には、全画素同時にTRXに駆動電圧を印加してTRXをONとし、PDに蓄積された電荷をMEMに転送する。図25Aでは、TRXがONされたことにより、TRX下におけるPDとMEM間の障壁が低くなるとともに、MEMのポテンシャルが深くなっている。これにより、PD内に蓄積された電荷がMEMに転送されている。
また、このとき、図25Bに示されるように、シリコン基板の表面付近は障壁が高く、MEMが構成されるN型の埋め込みチャネル(N)部分においてポテンシャルが高くなり、P型ウェル層においては再び障壁が高くなっている。さらに、N−Subの部分においてはポテンシャルが高くなっている。
この状態から駆動パルスSUBが印加され、N−Subの電位が高くなると、図26Bに示されるように、P型ウェル層の障壁が低くなり、N−Subの部分においてはポテンシャルがさらに高くなる。
そして、TRXがOFFされることにより、図27Aに示されるように、PD−MEM間の障壁が高くなり、MEM内に電荷が蓄積されて保持される。この際、図27Bに示されるように、P型ウェル層の障壁が低く、N−Subの部分のポテンシャルが高くなった状態を維持したまま、MEMのポテンシャルが浅くなる。
このとき、図6および図7を参照して上述したように、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なるため、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなる。しかし、本技術では、このとき、駆動パルスSUBが印加されているので、図27Bに示されるように、MEMに蓄積された電荷のうち、P型ウェル層のポテンシャルを超えて存在する電荷がN−Subに排出される。このため、MEMに保持される電荷に非線形成分が混入したとしても、その非線形成分のほとんどは、N−Subに排出されることになる。従って、MEMに保持される電荷には、非線形成分がほとんど混入しないことになる。
その後、N−Subに駆動パルスSUBが立ち下がることにより、図28Bに示されるように、P型ウェル層の障壁が高くなり、N−Subの部分のポテンシャルもやや高くなる。
図24のタイミングチャートに示されるように、各駆動パルスを生成することにより、図25乃至図28を参照して説明したように、やはり、MEMに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
なお、駆動パルスSUBの立ち上げ立ち下げのタイミングは、図24のタイミングチャートに示されるものに限られない。要は、駆動パルスTRXの立ち下げ時に駆動パルスSUBが立ち上がっていればよい。
図29は、CMOSイメージセンサ100におけるグローバル露光動作時の各駆動パルスの波形のさらに別の例を示すタイミングチャートである。同図は、図17、図22などと同様に、横軸が時間とされ、図11のSEL228に印加される駆動パルスSEL、RST226に印加される駆動パルスRST、TRX222のゲート電極に印加される駆動パルスTRX、TRGのゲート電極に印加される駆動パルスTRG、OFG229のゲート電極に印加される駆動パルスOFG、および、N−Sub231に印加されるパルスSUBの波形が示されている。
また、行列状に配置された複数の単位画素のうち、第i行目の単位画素に印加される駆動パルスの波形と、第i+1行目の単位画素に印加される駆動パルスの波形が示されている。各行の駆動パルスを区別するために、パルスの識別名に「i」または「i+1」が付されている。
さらに、「グローバル転送」と示された時間帯においては、単位画素の行の如何に係らず、全単位画素一斉に各駆動パルスが入力される。一方、「CDS読み出し」と示された時間帯においては、行毎にタイミングをずらして、単位画素に各駆動パルスが入力される。
図29に示されるタイミングチャートでは、例えば、図3に示される従来のタイミングチャートの場合と異なり、時刻tcと時刻teの間の時間帯において駆動パルスTRXの凸状の波形が立ち下がる前に、駆動パルスOFGが立ち上がっている。すなわち、駆動パルスTRXの凸状の波形が立ち下がる直前の時刻trにおいて、駆動パルスOFGが立ち上がっている。
図29のタイミングチャートにおけるそれ以外の駆動パルスの波形は、図3に示されるタイミングチャートの場合と同様である。
図30および図31は、単位画素200におけるグローバル露光動作時の各部のポテンシャルのさらに別の例について説明する図である。図29において、時刻ta、時刻tb、および時刻tcで示されたタイミングにおける各部のポテンシャルが図30A、図30B、および図30Cに示されている。また、図29において、時刻tr、時刻te、および時刻ta´で示されたタイミングにおける各部のポテンシャルが図31A、図31B、および図31Cに示されている。
図30および図31の上側には、OFG、TRX、およびTRGのそれぞれのゲート電極が図中の横長の長方形として示されている。これらの長方形のうち、図中黒く表示されたものが、駆動電圧(パルス)が印加されたゲート電極を表している。
また、図30および図31の下側には、PDおよびMEM間のポテンシャルの高低が模式的に図示されている。ここでは、図中下側において、電位が高く、図中上側において、電位が低いものとする。
グローバル露光動作が実行される場合、まず、全画素同時にPDをリセットするため、図30Aに示されるように、OFGをONとし(駆動し)、PDの電荷を排出する。図30Aでは、OFGに駆動電圧が印加されてONされたことにより、OFG下の障壁が低くなり、PDの電荷が電源VDD側に排出されるようになされている。
その後、図30Bに示されるように、OFGの駆動電圧(パルス)を立ち下げてOFGをOFFとし、同時露光を開始する。これにより、PDでの光電変換により発生した電荷がPDに蓄積される。図30Bでは、OFGがOFFされたことにより、OFG下の障壁が高くなり、PDの電荷の排出が阻止され、PD内に電荷が蓄積している。なお、図中の斜線により蓄積した電荷が示されている。
露光終了時には、図30Cに示されるように、全画素同時にTRXに駆動電圧を印加してTRXをONとし、PDに蓄積された電荷をMEMに転送する。図30Cでは、TRXがONされたことにより、TRX下におけるPDとMEM間の障壁が低くなるとともに、MEMのポテンシャルが深くなっている。これにより、PD内に蓄積された電荷がMEMに転送されている。
その後、図31Aに示されるように、駆動パルスOFGを印加し、OFGをオンとする。これにより、OFG下の障壁が低くなり、PDの電荷が電源VDD側に排出される。
この状態で、図31Bに示されるように、TRXの駆動電圧(パルス)を立ち下げてTRXをOFFとし、PDから転送された電荷をMEMに保持する。図31Bでは、TRXがOFFされたことにより、PD−MEM間の障壁が高くなり、MEM内に電荷が蓄積されて保持されている。
このとき、図6および図7を参照して上述したように、PD-MEM間の障壁電位とMEM電位(空乏時)とでは、変化の度合が異なるため、TRX印加電圧が高くなるに従って、PD-MEM間の障壁電位とMEM電位(空乏時)との差が小さくなる。しかし、本技術では、これに先立って、OFGをオンすることにより、OFG下の障壁が低くなる。このため、MEMに保持される電荷に非線形成分が混入することはなく、非線形成分に対応する電荷は、VDD側に排出されることになる。従って、MEMに保持される電荷には、非線形成分が混入しないことになる。
その後、図31Cに示されるように、OFGをOFFし、次フレームに向けたPDの露光が開始される。
図29のタイミングチャートに示されるように、各駆動パルスを生成することにより、図30および図31を参照して説明したように、やはり、MEMに保持される電荷の非線形成分を除去し、電荷溢れによる残像の発生を抑止できる。
なお、図29に示されるタイミングチャートに代えて、図32に示されるタイミングチャートで各駆動パルスが生成されるようにしてもよい。図32のタイミングチャートでは、駆動パルスOFGの立ち上がりのタイミングと駆動パルスRSTの立下りのタイミングがほぼ一致している。
グローバル露光動作では、全画素の露光時間をそろえるため、OFGは全画素同時に駆動させることになる。そのため、このOFGの駆動とのカップリングによる他の信号線等への影響が懸念される。そこで、図32に示されるように、駆動パルスOFGの立ち上げと同時に駆動パルスRSTを立ち下げることで、カップリング変動がキャンセルされることになる。これにより、カップリングによる不具合(例えば電源揺れによる横筋等)を軽減することができる。
ところで、本技術を適用したCMOSイメージセンサの構成例として、図10に代えて図33の構成を採用するようにしてもよい。図33は、本技術が適用される固体撮像素子を有する固体撮像装置の別の概略構成例を示すシステム構成図である。
図33の構成では、データ格納部119がカラム処理部113と並列的に設けられている。このようにすることで、水平駆動部114による水平走査によって同時に読み出して後段の信号処理部118で信号処理を実行することができる。
さらに、本技術を適用したCMOSイメージセンサの構成例として、図10に代えて図34の構成を採用するようにしてもよい。図34は、本技術が適用される固体撮像素子を有する固体撮像装置の別の概略構成例を示すシステム構成図である。
図34の構成では、画素アレイ部111の列ごと、または複数列ごとにAD変換するAD変換機能をカラム処理部113に持たせるとともに、カラム処理部113に対してデータ格納部119および信号処理部118が並列的に設けられている。このようにすることで、信号処理部118においてアナログあるいはデジタルでノイズ除去処理を行った後、データ格納部119および信号処理部118での各処理を列ごと、または複数列ごと実行することも可能である。
なお、本技術は、例えば、CMOSイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部(光電変換部)に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図35は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図35の撮像装置600は、レンズ群などからなる光学部601、上述した画素2の各構成が採用される固体撮像素子(撮像デバイス)602、およびカメラ信号処理回路であるDSP回路603を備える。また、撮像装置600は、フレームメモリ604、表示部605、記録部606、操作部607、および電源部608も備える。DSP回路603、フレームメモリ604、表示部605、記録部606、操作部607および電源部608は、バスライン609を介して相互に接続されている。
光学部601は、被写体からの入射光(像光)を取り込んで固体撮像素子602の撮像面上に結像する。固体撮像素子602は、光学部601によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子602として、上述した実施の形態に係るCMOSイメージセンサ100等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
表示部605は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子602で撮像された動画または静止画を表示する。記録部606は、固体撮像素子602で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部607は、ユーザによる操作の下に、撮像装置600が有する様々な機能について操作指令を発する。電源部608は、DSP回路603、フレームメモリ604、表示部605、記録部606および操作部607の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子(物理量分布検知装置)全般に対して適用可能である。
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
(1)
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
個体撮像素子。
(2)
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第1転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加される
(1)に記載の個体撮像素子。
(3)
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、
前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げる
(2)に記載の固体撮像素子。
(4)
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第2転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定する
(1)に記載の個体撮像素子。
(5)
前記第1転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第2転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされる
(4)に記載の固体撮像素子。
(6)
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第1転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定する
(1)に記載の個体撮像素子。
(7)
前記光電変換部および前記電荷保持部の下層として配置されたN型基板をさらに備え、
前記第1の転送ゲートの駆動パルスを立ち下げるとき、前記N型基板の電位が高くなるように電圧が印加される
(1)に記載の個体撮像素子。
(8)
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
駆動方法。
(9)
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える
電子機器。
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
個体撮像素子。
(2)
前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第1転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加される
(1)に記載の個体撮像素子。
(3)
前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、
前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げる
(2)に記載の固体撮像素子。
(4)
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第2転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定する
(1)に記載の個体撮像素子。
(5)
前記第1転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第2転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされる
(4)に記載の固体撮像素子。
(6)
前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第1転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定する
(1)に記載の個体撮像素子。
(7)
前記光電変換部および前記電荷保持部の下層として配置されたN型基板をさらに備え、
前記第1の転送ゲートの駆動パルスを立ち下げるとき、前記N型基板の電位が高くなるように電圧が印加される
(1)に記載の個体撮像素子。
(8)
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
駆動方法。
(9)
受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える
電子機器。
100 CMOSイメージセンサ, 111 画素アレイ部, 112 垂直駆動部, 113 係数データ記憶部, 113 カラム処理部, 114 水平駆動部, 115システム制御部, 118 信号処理部, 119 データ格納部, 200 単位画素, 221 PD, 222 TRX, 223 MEM 224 TRG, 225 FD, 226 RST, 227 AMP, 228 SEL, 229 OFG, 231 N−Sub, 232 P型ウェル層
Claims (9)
- 受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
個体撮像素子。 - 前記光電変換部に蓄積された電荷を前記電荷保持部に転送するために前記第1転送ゲートに駆動電圧が印加されているとき、前記電荷排出ゲートに駆動電圧が印加される
請求項1に記載の個体撮像素子。 - 前記浮遊拡散領域に蓄積された電荷をリセットするリセットトランジスタをさらに備え、
前記リセットトランジスタの駆動パルスの立ち下げと同時に、前記電荷排出ゲートの駆動パルスを立ち上げる
請求項2に記載の固体撮像素子。 - 前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第2転送ゲートに印加する電圧の値を、駆動時の電圧と、駆動停止時の電圧との間の中間の値に設定する
請求項1に記載の個体撮像素子。 - 前記第1転送ゲートの駆動電圧の駆動パルスの立ち下げ時における前記第2転送ゲートに印加する電圧の値が、駆動時の電圧と、駆動停止時の電圧との間の中間の値とされる
請求項4に記載の固体撮像素子。 - 前記第1転送ゲートを駆動して前記光電変換部に蓄積された電荷を前記電荷保持部に転送した後、前記第1転送ゲートに印加する電圧の値を、駆動停止時の電圧より低い値に設定する
請求項1に記載の個体撮像素子。 - 前記光電変換部および前記電荷保持部の下層として配置されたN型基板をさらに備え、
前記第1の転送ゲートの駆動パルスを立ち下げるとき、前記N型基板の電位が高くなるように電圧が印加される
請求項1に記載の個体撮像素子。 - 受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートとを備える固体撮像素子の駆動方法であって、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される
駆動方法。 - 受光した光に応じた電荷を生成して蓄積する光電変換部と、
前記光電変換部に蓄積された電荷が浮遊拡散領域に転送される前に、所定の時間保持する電荷保持部と、
前記光電変換部に蓄積された電荷を前記電荷保持部に転送する第1転送ゲートと、
前記電荷保持部に保持された電荷を前記浮遊拡散領域に転送する第2転送ゲートと、
前記光電変換部の電荷を排出させる電荷排出ゲートを備え、
次フレームに向けた前記光電変換部への電荷の蓄積が開始される前に、前記電荷保持部に蓄積された電荷の一部が排出される個体撮像素子を備える
電子機器。
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