JP2014060439A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高い信頼性を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】キャリア供給層４上方に形成された金属膜１１ｓ及び１１ｄと、金属膜１１ｓ上に形成されたＡｌを含む膜１２ｓと、金属膜１１ｄ上に形成されたＡｌを含む膜１２ｄと、が設けられている。更に、キャリア供給層４上方において金属膜１１ｓ及び１２ｄの間に形成されたゲート電極１３ｇと、キャリア供給層４上方に、基板１の表面に平行な方向において膜１１ｓから離間して形成されたＡｕを含む膜１４ｓと、キャリア供給層４上方に、基板１の表面に平行な方向において膜１２ｄから離間して形成されたＡｕを含む膜１４ｄと、膜１２ｓと膜１４ｓとを電気的に接続する接続導電膜１５ｓと、膜１２ｄと膜１４ｄとを電気的に接続する接続導電膜１５ｄと、が設けられている。
【選択図】図７

Description

本発明は、ＧａＮ系の化合物半導体を用いた化合物半導体装置及びその製造方法等に関する。

携帯基地局及び衛星通信等に使用可能な電界効果トランジスタとして、高出力動作、高速スイッチング及び高温動作等が可能なＡｌＧａＮ／ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が注目されている。そして、ＧａＮ系ＨＥＭＴに関する種々の技術が知られている。

ＧａＮ系ＨＥＭＴのソース電極及びドレイン電極としては、オーミック電極が用いられている。図１は、従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。図１に示すように、ＧａＮ系材料からなる化合物半導体層１１０上にゲート電極１１３ｇ及びオーミック電極１１３ｏが形成されている。オーミック電極１１３ｏは、化合物半導体層１１０と接するＴａ膜１１１、及びその上に形成されたＡｌ膜１１２から構成されている。Ｔａ膜１１１に代えてＴｉ膜が用いられることもある。また、ゲート電極１１３ｇとオーミック電極１１３ｏとの間にＳｉＮ膜１０６が形成されている。更に、オーミック電極１１３ｏ上に、バリアメタル膜１２０を介して、Ａｕ膜１１４が配線として設けられている。配線としてＡｕ膜１１４が用いられているのは、抵抗率が低く、エレクトロマイグレーションに対する許容電流密度が高い等の理由による。また、バリアメタル膜１２０は、Ａｌ膜１１２とＡｕ膜１１４とが接触しないように設けられている。Ａｌ膜１１２とＡｕ膜１１４とが接触していると、パープルプレイグとよばれる腐食反応が進み、この接触部分の抵抗が高くなり、信頼性が低下する。バリアメタル膜１２０の材料は、Ｔａ、Ｔｉ若しくはＷ又はこれらの窒化物である。

しかしながら、バリアメタル膜１２０が存在しても、上記の腐食反応を十分に抑制して高い信頼性を維持することは困難である。腐食反応を抑制するためにバリアメタル膜１２０を厚くすることも考えられるが、バリアメタル膜１２０を厚くすると、抵抗値が高くなったり、その近傍のストレスが高くなったりしてしまう。

特開２００２−３５９２５６号公報 特開２００６−１６５２０７号公報

本発明の目的は、高い信頼性を得ることができる化合物半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

化合物半導体装置の一態様には、基板上方に形成されたキャリア走行層と、前記キャリア走行層上方に形成されたキャリア供給層と、が設けられている。また、前記キャリア供給層上方に形成された第１の金属膜及び第２の金属膜と、前記第１の金属膜上に形成された第１のＡｌを含む膜と、前記第２の金属膜上に形成された第２のＡｌを含む膜と、が設けられている。更に、前記キャリア供給層上方において前記第１の金属膜及び前記第２の金属膜の間に形成されたゲート電極と、前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第１のＡｌを含む膜から離間して形成された第１のＡｕを含む膜と、前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第２のＡｌを含む膜から離間して形成された第２のＡｕを含む膜と、前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを電気的に接続する第１の接続導電膜と、前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを電気的に接続する第２の接続導電膜と、が設けられている。

化合物半導体装置の製造方法の一態様では、基板上方にキャリア走行層を形成し、前記キャリア走行層上方にキャリア供給層を形成する。前記キャリア供給層上方に第１及び第２の金属膜を形成する。前記第１の金属膜上に第１のＡｌを含む膜を形成し、前記第２の金属膜上に第２のＡｌを含む膜を形成する。前記キャリア供給層上方において前記第１の金属膜及び前記第２の金属膜の間に位置するゲート電極を形成する。前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第１のＡｌを含む膜から離間して第１のＡｕを含む膜を形成し、前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第２のＡｌを含む膜から離間して第２のＡｕを含む膜を形成する。前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを電気的に接続する第１の接続導電膜を形成し、前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを電気的に接続する第２の接続導電膜を形成する。

上記の化合物半導体装置等によれば、バリアメタル膜を用いずとも、腐食反応を防止し、また、オーミック接合を実現することができる。このため、高い信頼性を得ることができる。

従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の参考例に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の参考例に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ａに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｂに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｃに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｄに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｅに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図４Ｆに引き続き、第１の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第２の参考例に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ａに引き続き、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｂに引き続き、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｃに引き続き、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｄに引き続き、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｅに引き続き、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図８Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図８Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図８Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１０Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１０Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１０Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１２Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。

（第１の参考例）
先ず、第１の参考例について説明する。図２は、第１の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第１の参考例では、ＳｉＣ基板等の基板１上に、厚さが３μｍ程度のノンドープのｉ−ＧａＮ層２（キャリア走行層）が形成されている。ｉ−ＧａＮ層２上に、厚さが５ｎｍ程度のノンドープのｉ−ＡｌＧａＮ層３が形成されている。ｉ−ＡｌＧａＮ層３上に、厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層４（キャリア供給層）が形成されている。ｎ−ＡｌＧａＮ層４には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。更に、ｎ−ＡｌＧａＮ層４上に、厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層５（保護層）が形成されている。ｎ−ＧａＮ層５には、Ｓｉが５×１０¹⁸ｃｍ^-3程度ドーピングされている。ｎ−ＧａＮ層５には、ソース電極用の開口部５ｓ及びドレイン電極用の開口部５ｄが形成されており、開口部５ｓ内にＴａ膜１１ｓが形成され、開口部５ｄ内にＴａ膜１１ｄが形成されている。Ｔａ膜１１ｓ及び１１ｄの厚さは、３ｎｍ〜１００ｎｍ程度である。そして、Ｔａ膜１１ｓ上にＡｌ膜１２ｓが形成され、Ｔａ膜１１ｄ上にＡｌ膜１２ｄが形成されている。本参考例では、Ｔａ膜１１ｓ及びＡｌ膜１２ｓがソース電極１３ｓに含まれ、Ｔａ膜１１ｄ及びＡｌ膜１２ｄがドレイン電極１３ｄに含まれている。Ａｌ膜１２ｓ及び１２ｄの厚さは、例えば５０ｎｍ以上であり、１００ｎｍ以上であることが好ましい。また、Ａｌ膜１２ｓ及び１２ｄのＴａ膜１１ｓ及び１１ｄが並ぶ方向における寸法（幅）は、例えば２μｍ〜３μｍ程度である。

更に、ｎ−ＧａＮ層５、Ｔａ膜１１ｓ、Ａｌ膜１２ｓ、Ｔａ膜１１ｄ及びＡｌ膜１２ｄを覆うＳｉＮ膜６が形成されている。ＳｉＮ膜６の厚さは、５ｎｍ〜５００ｎｍ程度、例えば１００ｎｍである。ＳｉＮ膜６には、ｎ−ＧａＮ層５の一部を露出するゲート電極用の開口部６ｇが形成されている。開口部６ｇ内にゲート電極１３ｇが形成されている。ゲート電極１３ｇは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されている。ＳｉＮ膜６には、ゲート電極１３ｇとの間でＡｌ膜１２ｓを挟む領域に、Ｔａ膜１１ｓを露出するソース配線用の開口部６ｓが形成されている。更に、ＳｉＮ膜６には、ゲート電極１３ｇとの間でＡｌ膜１２ｄを挟む領域に、Ｔａ膜１１ｄを露出するドレイン配線用の開口部６ｄが形成されている。開口部６ｓ内にＡｕ膜１４ｓがソース配線として形成され、開口部６ｄ内にＡｕ膜１４ｄがドレイン配線として形成されている。Ａｕ膜１４ｓ及び１４ｄの厚さは、０．１μｍ〜５０μｍ程度、例えば５μｍである。

このような第１の参考例では、ｉ−ＡｌＧａＮ層３のｉ−ＧａＮ層２との界面近傍に、格子不整合に起因するピエゾ効果が生じる。このため、正の分極電荷が現れ、ｉ−ＧａＮ層２のｉ−ＡｌＧａＮ層３との界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れる。

また、本参考例では、Ａｌ膜１２ｓ及び１２ｄがＡｕ膜１４ｓ及び１４ｄから空間的に離間されている。このため、これらの間にバリアメタルが存在しなくても、これらの間で腐食反応が生じることはない。また、ソース電極１３ｓ及びドレイン電極１３ｄは、Ａｌ膜１２ｓ及び１２ｄの下方においてｎ−ＡｌＧａＮ層４とオーミック接合されているので、図２に示すように、このオーミック接合の領域を通じて確実に電流３０が流れる。

また、ゲート電極１３ｇの周囲に絶縁体層としてＳｉＮ膜６が存在するため、側面からのゲートリーク電流を防止することができる。従って、十分な出力電力及び信頼性を得ることが可能となり、高耐圧化も可能となる。

なお、基板１の表面側から見たレイアウトは、例えば図３のようになる。つまり、ゲート電極１３ｇ、ソース配線として機能するＡｕ膜１４ｓ及びドレイン配線として機能するＡｕ膜１４ｄの平面形状が櫛歯状となっており、Ａｕ膜１４ｓ及びＡｕ膜１４ｄの櫛歯部分が交互に配置されている。そして、これらの間にゲート電極１３ｇの櫛歯部分が配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図２に示す断面図は、図３中のＩ−Ｉ線に沿った断面図である。また、活性領域１０にｉ−ＧａＮ層２及びｉ−ＡｌＧａＮ層３等が含まれており、活性領域１０の周囲がイオン注入又はメサエッチング等により不活性領域とされている。

なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

次に、第１の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図４Ａ乃至図４Ｇは、第１の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第１の参考例では、先ず、図４Ａに示すように、基板１上にｉ−ＧａＮ層２を形成する。次いで、ｉ−ＧａＮ層２上にｉ−ＡｌＧａＮ層３を形成する。その後、ｉ−ＡｌＧａＮ層３上にｎ−ＡｌＧａＮ層４を形成する。続いて、ｎ−ＡｌＧａＮ層４上にｎ−ＧａＮ層５を形成する。ｉ−ＧａＮ層２、ｉ−ＡｌＧａＮ層３、ｎ−ＡｌＧａＮ層４及びｎ−ＧａＮ層５の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。

次いで、ｎ−ＧａＮ層５上に、Ｔａ膜１１ｓ及び１１ｄを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ｎ−ＧａＮ層５のエッチングを行うことにより、図４Ｂに示すように、ｎ−ＧａＮ層５に、ソース電極用の開口部５ｓ及びドレイン電極用の開口部５ｄを形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部５ｓ及び５ｄの深さに関し、ｎ−ＧａＮ層５の一部を残してもよく、また、ｎ−ＡｌＧａＮ層４の一部を除去してもよい。つまり、開口部５ｓ及び５ｄの深さがｎ−ＧａＮ層５の厚さと一致している必要はない。続いて、開口部５ｓ及び５ｄ内に、夫々Ｔａ膜１１ｓ及び１１ｄをリフトオフ法により形成する。Ｔａ膜１１ｓ及び１１ｄの形成では、Ｔａの蒸着を行い、その後、レジストパターン上に付着したＴａをレジストパターンごと除去する。

次いで、図４Ｃに示すように、Ｔａ膜１１ｓ及び１１ｄ上に、夫々Ａｌ膜１２ｓ及び１２ｄをリフトオフ法により形成する。Ａｌ膜１２ｓ及び１２ｄの形成では、先ず、Ａｌ膜１２ｓ及び１２ｄを形成する予定の領域を開口するレジストパターンを形成し、Ａｌの蒸着を行い、その後、レジストパターン上に付着したＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃、例えば５５０℃で熱処理を行い、オーミック特性を確立する。このようにして、ソース電極１３ｓ及びドレイン電極１３ｄが得られる。

Ａｌ膜１２ｓ及び１２ｄの形成後、図４Ｄに示すように、ＳｉＮ膜６を全面に形成する。ＳｉＮ膜６の形成は、例えばプラズマＣＶＤ法により行う。

次いで、ＳｉＮ膜６上に、ゲート電極１３ｇを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ＳｉＮ膜６のエッチングを行うことにより、図４Ｅに示すように、ＳｉＮ膜６にゲート電極用の開口部６ｇを形成する。このエッチングとしては、例えば弗素系ガスを用いたドライエッチング又は酸を用いたウェットエッチング等を行う。続いて、開口部６ｇ内にゲート電極１３ｇをリフトオフ法により形成する。ゲート電極１３ｇの形成では、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。

続いて、ＳｉＮ膜６上に、Ａｕ膜１４ｓ及び１４ｄを形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンをマスクとして用いて、ＳｉＮ膜６のエッチングを行うことにより、図４Ｆに示すように、ＳｉＮ膜６に、ソース配線用の開口部６ｓ及びドレイン配線用の開口部６ｄを形成する。このエッチングとしては、例えば弗素系ガスを用いたドライエッチング又は酸を用いたウェットエッチング等を行う。そして、レジストパターンを除去する。

その後、図４Ｇに示すように、開口部６ｓ及び６ｄ内に、夫々Ａｕ膜１４ｓ及び１４ｄをめっき法により形成する。

このような製造方法によれば、上述のように、Ａｕ膜１４ｓ及び１４ｄとＡｌ膜１２ｓ及び１２ｄとの腐食反応を防止することができる。

（第２の参考例）
次に、第２の参考例について説明する。図５は、第２の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第２の参考例では、Ｔａ膜１１ｓ及び１１ｄの厚さが、Ａｌ膜１２ｓ及び１２ｄよりもゲート電極１３ｇから離れた部分において第１の参考例よりも厚くなっている。つまり、Ｔａ膜１１ｓ及び１１ｄのゲート電極１３ｇ側に、夫々段差２１ｓ及び２１ｄが形成されており、夫々段差２１ｓ及び２１ｄに倣うようにしてＡｌ膜１２ｓ及び１２ｄが配置されている。他の構成は第１の参考例と同様である。

このような第２の参考例によれば、第１の参考例と比較して、Ｔａ膜１１ｓ及びＡｌ膜１２ｓの接触面積、並びにＴａ膜１１ｄ及びＡｌ膜１２ｄの接触面積が大きくなるため、ソース電極１３ｓ及びドレイン電極１３ｄの抵抗が低くなる。

次に、第２の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図６Ａ乃至図６Ｆは、第２の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第２の参考例では、先ず、第１の参考例と同様にして、開口部５ｓ及び５ｄの形成までの処理を行う。次いで、図６Ａに示すように、開口部５ｓ及び５ｄ内に、夫々Ｔａ膜１１ｓ及び１１ｄをリフトオフ法により、第１の参考例よりも厚く形成する。

その後、Ｔａ膜１１ｓ及び１１ｄ並びにｎ−ＧａＮ層５上に、段差２１ｓ及び２１ｄを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンをマスクとして用いて、Ｔａ膜１１ｓ及び１１ｄのエッチングを行って薄くすることにより、図６Ｂに示すように、Ｔａ膜１１ｓ及び１１ｄに、夫々段差２１ｓ及び２１ｄを形成する。Ｔａ膜１１ｓ及び１１ｄの薄化された部分の厚さは３ｎｍ〜１００ｎｍ程度とする。そして、レジストパターンを除去する。

次いで、図６Ｃに示すように、夫々段差２１ｓ及び２１ｄに倣うようにＡｌ膜１２ｓ及び２１ｄをリフトオフ法により形成する。Ａｌ膜１２ｓ及び２１ｄの形成では、Ｔａ膜１１ｓ及び１１ｄ並びにｎ−ＧａＮ層５上に、Ａｌ膜１２ｓ及び１２ｄを形成する予定の領域を開口するレジストパターンを形成し、Ａｌの蒸着を行い、その後、レジストパターン上に付着したＡｌをレジストパターンごと除去する。

続いて、図６Ｄに示すように、ＳｉＮ膜６を全面に形成する。ＳｉＮ膜６の形成は、例えばプラズマＣＶＤ法により行う。

次いで、第１の参考例と同様にして、図６Ｅに示すように、開口部６ｇ及びゲート電極１３ｇを形成する。

その後、第１の参考例と同様にして、図６Ｆに示すように、開口部６ｓ及び６ｄ、並びにＡｕ膜１４ｓ及び１４ｄを形成する。

このようにしてＧａＮ系ＨＥＭＴを製造することができる。

（第１の実施形態）
次に、第１の実施形態について説明する。図７は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第１の実施形態には、Ａｕ膜１４ｓを直接覆うと共に、Ｔａ膜１１ｓ及びＡｌ膜１２ｓに接触するＴａ膜１５ｓ、並びに、Ａｕ膜１４ｄを直接覆うと共に、Ｔａ膜１１ｄ及びＡｌ膜１２ｄに接触するＴａ膜１５ｄが設けられている。また、Ａｕ膜１４ｓ及び１４ｄが、夫々Ｔａ膜１５ｓ及び１５ｄを介してＳｉＮ膜６により覆われている。他の構成は第１の参考例と同様である。

このような第１の実施形態によれば、Ｔａ膜１５ｓを介してＡｕ膜１４ｓ及びＡｌ膜１２ｓが電気的に接続され、Ｔａ膜１５ｄを介してＡｕ膜１４ｄ及びＡｌ膜１２ｄが電気的に接続されるため、第１の参考例と比較して、これらの間の抵抗が低くなる。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図８Ａ乃至図８Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、第１の参考例と同様にして、Ａｌ膜１２ｓ及び１２ｄの形成までの処理を行う（図４Ｃ参照）。次いで、図８Ａに示すように、Ａｌ膜１２ｓ及び１２ｄ上に、夫々Ａｕ膜１４ｓ及び１４ｄをリフトオフ法により形成する。

その後、図８Ｂに示すように、Ａｕ膜１４ｓを直接覆うと共に、Ｔａ膜１１ｓ及びＡｌ膜１２ｓに接触するＴａ膜１５ｓ、並びに、Ａｕ膜１４ｄを直接覆うと共に、Ｔａ膜１１ｄ及びＡｌ膜１２ｄに接触するＴａ膜１５ｄを形成する。Ｔａ膜１５ｓ及び１５ｄの形成では、例えば、Ｔａ膜を全面にスパッタリング法により形成し、その上にＴａ膜１５ｓ及び１５ｄを形成する予定の領域を覆うレジストパターンを形成し、その後、このレジストパターンをマスクとして用いて、Ｔａ膜をエッチングする。この結果、所定の形状のＴａ膜１５ｓ及び１５ｄが得られる。

続いて、図８Ｃに示すように、ＳｉＮ膜６を全面に形成する。ＳｉＮ膜６の形成は、例えばプラズマＣＶＤ法により行う。

次いで、第１の参考例と同様にして、図８Ｄに示すように、開口部６ｇ及びゲート電極１３ｇを形成する。

このようにしてＧａＮ系ＨＥＭＴを製造することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。図９は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第２の実施形態では、Ａｌ膜１２ｓ及び１２ｄ上において、ＳｉＮ膜６がＴａ膜１５ｓ及び１５ｄの一部とＡｌ膜１２ｓ及び１２ｄとの間に介在している。また、ＳｉＮ膜６は、Ｔａ膜１５ｓ及び１５ｄ上に存在しない。他の構成は第１の実施形態と同様である。

このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。

次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図１０Ａ乃至図１０Ｄは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様にして、Ａｕ膜１４ｓ及び１４ｄの形成までの処理を行う（図８Ａ参照）。次いで、図１０Ａに示すように、ＳｉＮ膜６を全面に形成する。ＳｉＮ膜６の形成は、例えばプラズマＣＶＤ法により行う。

その後、図１０Ｂに示すように、ＳｉＮ膜６に、開口部６ｇ、ソース配線用の開口部６ａ及びドレイン配線用の開口部６ｂを形成する。これらは、同時に形成してもよく、また、個別に形成してもよい。なお、開口部６ａ及び６ｂは開口部６ｓ及び６ｄよりも大きなものとし、その縁がＡｌ膜１２ｓ及び１２ｄにかかるようにする。続いて、Ｔａ膜１１ｓ及び１１ｄ上に、夫々Ａｕ膜１４ｓ及び１４ｄをリフトオフ法により形成する。

次いで、図１０Ｃに示すように、開口部６ｇ内にゲート電極１３ｇを形成する。

その後、第１の実施形態と同様にして、図１０Ｄに示すように、Ｔａ膜１５ｓ及び１５ｄを形成する。

このようにしてＧａＮ系ＨＥＭＴを製造することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。図１１は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第３の実施形態では、Ｔａ膜１１ｓ及び１１ｄが、Ａｌ膜１２ｓ及び１２ｄの直下のみに位置している。このため、Ａｕ膜１４ｓ及び１４ｄの下方には、ｎ−ＧａＮ層５が存在する。そして、Ａｕ膜１４ｓ及び１４ｄとｎ−ＧａＮ層５との間に密着膜として、夫々Ｔｉ膜１６ｓ及び１６ｄが形成されている。他の構成は第１の実施形態と同様である。

このような第３の実施形態によれば、Ｔａ膜１１ｓ及び１１ｄの表面の全体がＡｌ膜１２ｓ及び１２ｄに覆われているため、オーミック特性を確立させるためのアニールの際のストレスに伴う剥がれ及び酸化を低減することができる。

次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図１２Ａ乃至図１２Ｄは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第１の参考例と同様にして、ｎ−ＧａＮ層５の形成までの処理を行う（図４Ａ参照）。次いで、Ｔａ膜１１ｓ及び１１ｄを形成する予定の領域を開口するレジストパターンを形成する。このとき、Ｔａ膜１１ｓ及び１１ｄを形成する予定の領域は、第１の参考例におけるＡｌ膜１２ｓ及び１２ｄを形成する予定の領域と一致させる。その後、レジストパターンをマスクとして用いて、ｎ−ＧａＮ層５のエッチングを行うことにより、図１２Ａに示すように、ｎ−ＧａＮ層５に、ソース電極用の開口部５ｓ及びドレイン電極用の開口部５ｄを形成する。続いて、開口部５ｓ内にＴａ膜１１ｓ及びＡｌ膜１２ｓをリフトオフ法により形成し、開口部５ｄ内にＴａ膜１１ｄ及びＡｌ膜１２ｄをリフトオフ法により形成する。Ｔａ膜１１ｓ及び１１ｄ並びにＡｌ膜１２ｓ及び１２ｄの形成では、Ｔａ及びＡｌの蒸着を続けて行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃、例えば５５０℃で熱処理を行い、オーミック特性を確立する。このようにして、ソース電極１３ｓ及びドレイン電極１３ｄが得られる。

次いで、図１２Ｂに示すように、ｎ−ＧａＮ層５上のソース電極１３ｓ及びドレイン電極１３ｄよりもゲート電極１３ｇを形成する予定の領域から離間した部分に、夫々Ｔｉ膜１６ｓ及び１６ｄを形成する。Ｔｉ膜１６ｓ及び１６ｄは、例えば、リフトオフ法により形成する。その後、Ｔｉ膜１６ｓ及び１６ｄ上に、夫々Ａｕ膜１４ｓ及び１４ｄをめっき法により形成する。

続いて、第１の実施形態と同様にして、図１２Ｃに示すように、Ｔａ膜１５ｓ及び１５ｄを形成する。

次いで、図１２Ｄに示すように、ＳｉＮ膜６を全面に形成する。ＳｉＮ膜６の形成は、例えばプラズマＣＶＤ法により行う。その後、ＳｉＮ膜６に開口部６ｇを形成し、開口部６ｇ内にゲート電極１３ｇを形成する。

このようにしてＧａＮ系ＨＥＭＴを製造することができる。

なお、いずれの実施形態及び参考例においても、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

また、ゲート電極１３ｇ、ソース電極１３ｓ及びドレイン電極１３ｄの構造は上述の実施形態及び参考例のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極１３ｓ及びドレイン電極１３ｄの形成後の熱処理を省略してもよい。また、ゲート電極１３ｇに対して熱処理を行ってもよい。

また、Ａｕ膜１４ｓとＡｌ膜１２ｓとを接続する接続導電膜、及びＡｕ膜１４ｄとＡｌ膜１２ｄとを接続する接続導電膜の材料はＴａに限定されないが、その電気抵抗率は６×１０^-7Ω・ｍ以下であることが好ましい。これは、十分な導電性を確保するためである。また、融点は１０００℃以上であることが好ましい。これは、接続導電膜の形成後の熱処理に対する耐性、及び使用時のエレクトロマイグレーションに対する耐性を確保するためである。このような材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｅ、Ｎｂ、Ｔａ、Ｐｔ、Ｐｄ、Ｏｓ、Ｒｕ、Ｎｉ、Ｇｄ、Ｍｏ、Ｃｏ、Ｗ、Ｉｒ、Ｒｈ、及びＣｕが挙げられる。また、これらの窒化物、珪化物及び炭化物（ＴａＮ、ＭｏＳｉ及びＴｉＣ等）を用いてもよい。特に、Ｔｉは、密着性が高く、形成しやすいため、好適である。更に、接続導電膜の構造が積層構造となっていてもよい。また、Ａｌ膜に代えてＡｌ合金膜を用いてもよく、Ａｕ膜に代えてＡｕ合金膜を用いてもよい。

また、ｎ−ＧａＮ層５のゲート電極１３ｇが接している部分がエッチングされていてもよい。その深さはｎ−ＧａＮ層５の厚さと一致していてもよく、それよりも浅くてもよい。但し、このエッチングは、均一に行うことが好ましい。また、ｎ−ＧａＮ層５とゲート電極１３ｇとの間に絶縁膜が介在していてもよい。つまり、ショットキー型構造に代えて、ＭＩＳ（metal-insulator-semiconductor）型構造が採用されていてもよい。

なお、Ａｌ膜１２ｓ、Ａｌ膜１２ｄ、Ａｕ膜１４ｓ及びＡｕ膜１４ｄの大きさ及び位置は特に限定されないが、これらのＬＥＲ（line edge roughness）及びエレクトロマイグレーション等を考慮して設定することが好ましい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板上方に形成されたキャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層と、
前記キャリア供給層上方に形成された第１の金属膜及び第２の金属膜と、
前記第１の金属膜上に形成された第１のＡｌを含む膜と、
前記第２の金属膜上に形成された第２のＡｌを含む膜と、
前記第１の金属膜上に形成され、前記第１のＡｌを含む膜と離間して配置された第１のＡｕを含む膜と、
前記第２の金属膜上に形成され、前記第２のＡｌを含む膜と離間して配置された第２のＡｕを含む膜と、
前記キャリア供給層上方において前記第１の金属膜及び第２の金属膜の間に位置するゲート電極と、
を有することを特徴とする化合物半導体装置。

（付記２）
前記第１のＡｕを含む膜は、前記基板の表面に平行な方向において、前記第１のＡｌを含む膜から離間して設けられており、
前記第２のＡｕを含む膜は、前記基板の表面に平行な方向において、前記第２のＡｌを含む膜から離間して設けられていることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記第１のＡｌを含む膜は、前記第１のＡｕを含む膜と前記ゲート電極との間に位置し、
前記第２のＡｌを含む膜は、前記第２のＡｕを含む膜と前記ゲート電極との間に位置していることを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを接続する第１の接続導電膜と、
前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを接続する第２の接続導電膜と、
を有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記第１の接続導電膜及び第２の接続導電膜の電気抵抗率は、６×１０^-7Ω・ｍ以下であることを特徴とする付記４に記載の化合物半導体装置。

（付記６）
前記第１の接続導電膜及び第２の接続導電膜の融点は、１０００℃以上であることを特徴とする付記４又は５に記載の化合物半導体装置。

（付記７）
前記第１の接続導電膜及び第２の接続導電膜は、Ｔａ膜であることを特徴とする付記４に記載の化合物半導体装置。

（付記８）
前記第１のＡｕを含む膜は、前記第１の金属膜上に設けられ、
前記第２のＡｕを含む膜は、前記第２の金属膜上に設けられていることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。

（付記９）
前記第１のＡｕを含む膜は、前記基板の表面に平行な方向において、前記第１の金属膜から離間した位置に設けられ、
前記第２のＡｕを含む膜は、前記基板の表面に平行な方向において、前記第２の金属膜から離間した位置に設けられていることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。

（付記１０）
前記第１の金属膜及び第２の金属膜は、前記キャリア供給層とオーミックコンタクトしていることを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。

（付記１１）
基板上方にキャリア走行層を形成する工程と、
前記キャリア走行層上方にキャリア供給層を形成する工程と、
前記キャリア供給層上方に第１及び第２の金属膜を形成する工程と、
前記第１の金属膜上に第１のＡｌを含む膜を形成し、前記第２の金属膜上に第２のＡｌを含む膜を形成する工程と、
前記第１の金属膜上に、前記第１のＡｌを含む膜と離間して配置される第１のＡｕを含む膜を形成し、前記第２の金属膜上に、前記第２のＡｌを含む膜と離間して配置される第２のＡｕを含む膜を形成する工程と、
前記キャリア供給層上方において前記第１の金属膜及び第２の金属膜の間に位置するゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。

（付記１２）
前記第１のＡｕを含む膜を、前記基板の表面に平行な方向において、前記第１のＡｌを含む膜から離間して形成し、
前記第２のＡｕを含む膜を、前記基板の表面に平行な方向において、前記第２のＡｌを含む膜から離間して形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３）
前記第１のＡｌを含む膜を、前記第１のＡｕを含む膜と前記ゲート電極との間に位置させ、
前記第２のＡｌを含む膜を、前記第２のＡｕを含む膜と前記ゲート電極との間に位置させることを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。

（付記１４）
前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを接続する第１の接続導電膜を形成し、前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを接続する第２の接続導電膜を形成する工程を有することを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）
前記第１の接続導電膜及び第２の接続導電膜として、電気抵抗率が６×１０^-7Ω・ｍ以下の膜を形成することを特徴とする付記１４に記載の化合物半導体装置。

（付記１６）
前記第１の接続導電膜及び第２の接続導電膜として、融点が１０００℃以上の膜を形成することを特徴とする付記１４又は１５に記載の化合物半導体装置の製造方法。

（付記１７）
前記第１の接続導電膜及び第２の接続導電膜として、Ｔａ膜を形成することを特徴とする付記１４に記載の化合物半導体装置の製造方法。

（付記１８）
前記第１のＡｕを含む膜を、前記第１の金属膜上に形成し、
前記第２のＡｕを含む膜を、前記第２の金属膜上に形成することを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１９）
前記第１のＡｕを含む膜を、前記基板の表面に平行な方向において、前記第１の金属膜から離間した位置に形成し、
前記第２のＡｕを含む膜を、前記基板の表面に平行な方向において、前記第２の金属膜から離間した位置に形成することを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２０）
前記第１の金属膜及び第２の金属膜を、前記キャリア供給層とオーミックコンタクトさせることを特徴とする付記１１乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。

１：基板
１０：活性領域
１１ｓ、１１ｄ：Ｔａ膜
１２ｓ、１２ｄ：Ａｌ膜
１３ｇ：ゲート電極
１３ｓ：ソース電極
１３ｄ：ドレイン電極
１４ｓ、１４ｄ：Ａｕ膜
１５ｓ、１５ｄ：Ｔａ膜
１６ｓ、１６ｄ：Ｔｉ膜
２１ｓ、２１ｄ：段差

Claims (7)

1. 基板上方に形成されたキャリア走行層と、
   前記キャリア走行層上方に形成されたキャリア供給層と、
   前記キャリア供給層上方に形成された第１の金属膜及び第２の金属膜と、
   前記第１の金属膜上に形成された第１のＡｌを含む膜と、
   前記第２の金属膜上に形成された第２のＡｌを含む膜と、
   前記キャリア供給層上方において前記第１の金属膜及び前記第２の金属膜の間に形成されたゲート電極と、
   前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第１のＡｌを含む膜から離間して形成された第１のＡｕを含む膜と、
   前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第２のＡｌを含む膜から離間して形成された第２のＡｕを含む膜と、
   前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを電気的に接続する第１の接続導電膜と、
   前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを電気的に接続する第２の接続導電膜と、
   を有していることを特徴とする化合物半導体装置。
2. 前記第１のＡｌを含む膜は、前記第１のＡｕを含む膜と前記ゲート電極との間に位置し、
   前記第２のＡｌを含む膜は、前記第２のＡｕを含む膜と前記ゲート電極との間に位置していることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記第１のＡｌを含む膜及び前記第２のＡｌを含む膜の下方においてのみオーミック接合していることを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記第１の接続導電膜及び第２の接続導電膜の電気抵抗率は、６×１０^-7Ω・ｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記第１の接続導電膜及び第２の接続導電膜の融点は、１０００℃以上であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
6. 基板上方にキャリア走行層を形成する工程と、
   前記キャリア走行層上方にキャリア供給層を形成する工程と、
   前記キャリア供給層上方に第１及び第２の金属膜を形成する工程と、
   前記第１の金属膜上に第１のＡｌを含む膜を形成し、前記第２の金属膜上に第２のＡｌを含む膜を形成する工程と、
   前記キャリア供給層上方において前記第１の金属膜及び前記第２の金属膜の間に位置するゲート電極を形成する工程と、
   前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第１のＡｌを含む膜から離間して第１のＡｕを含む膜を形成し、前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第２のＡｌを含む膜から離間して第２のＡｕを含む膜を形成する工程と、
   前記第１のＡｌを含む膜と前記第１のＡｕを含む膜とを電気的に接続する第１の接続導電膜を形成し、前記第２のＡｌを含む膜と前記第２のＡｕを含む膜とを電気的に接続する第２の接続導電膜を形成する工程と、
   を有することを特徴とする化合物半導体装置の製造方法。
7. 前記第１のＡｕを含む膜を形成する工程において、前記第１のＡｕを含む膜は、前記第１のＡｌを含む膜を前記ゲート電極と挟む位置に形成され、
   前記第２のＡｕを含む膜を形成する工程において、前記第２のＡｕを含む膜は、前記第２のＡｌを含む膜を前記ゲート電極と挟む位置に形成されることを特徴とする請求項６に記載の化合物半導体装置の製造方法。

Images