JP2014060439A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高い信頼性を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】キャリア供給層4上方に形成された金属膜11s及び11dと、金属膜11s上に形成されたAlを含む膜12sと、金属膜11d上に形成されたAlを含む膜12dと、が設けられている。更に、キャリア供給層4上方において金属膜11s及び12dの間に形成されたゲート電極13gと、キャリア供給層4上方に、基板1の表面に平行な方向において膜11sから離間して形成されたAuを含む膜14sと、キャリア供給層4上方に、基板1の表面に平行な方向において膜12dから離間して形成されたAuを含む膜14dと、膜12sと膜14sとを電気的に接続する接続導電膜15sと、膜12dと膜14dとを電気的に接続する接続導電膜15dと、が設けられている。
【選択図】図7
【解決手段】キャリア供給層4上方に形成された金属膜11s及び11dと、金属膜11s上に形成されたAlを含む膜12sと、金属膜11d上に形成されたAlを含む膜12dと、が設けられている。更に、キャリア供給層4上方において金属膜11s及び12dの間に形成されたゲート電極13gと、キャリア供給層4上方に、基板1の表面に平行な方向において膜11sから離間して形成されたAuを含む膜14sと、キャリア供給層4上方に、基板1の表面に平行な方向において膜12dから離間して形成されたAuを含む膜14dと、膜12sと膜14sとを電気的に接続する接続導電膜15sと、膜12dと膜14dとを電気的に接続する接続導電膜15dと、が設けられている。
【選択図】図7
Description
本発明は、GaN系の化合物半導体を用いた化合物半導体装置及びその製造方法等に関する。
携帯基地局及び衛星通信等に使用可能な電界効果トランジスタとして、高出力動作、高速スイッチング及び高温動作等が可能なAlGaN/GaN系高電子移動度トランジスタ(HEMT:high electron mobility transistor)が注目されている。そして、GaN系HEMTに関する種々の技術が知られている。
GaN系HEMTのソース電極及びドレイン電極としては、オーミック電極が用いられている。図1は、従来のGaN系HEMTの構造を示す断面図である。図1に示すように、GaN系材料からなる化合物半導体層110上にゲート電極113g及びオーミック電極113oが形成されている。オーミック電極113oは、化合物半導体層110と接するTa膜111、及びその上に形成されたAl膜112から構成されている。Ta膜111に代えてTi膜が用いられることもある。また、ゲート電極113gとオーミック電極113oとの間にSiN膜106が形成されている。更に、オーミック電極113o上に、バリアメタル膜120を介して、Au膜114が配線として設けられている。配線としてAu膜114が用いられているのは、抵抗率が低く、エレクトロマイグレーションに対する許容電流密度が高い等の理由による。また、バリアメタル膜120は、Al膜112とAu膜114とが接触しないように設けられている。Al膜112とAu膜114とが接触していると、パープルプレイグとよばれる腐食反応が進み、この接触部分の抵抗が高くなり、信頼性が低下する。バリアメタル膜120の材料は、Ta、Ti若しくはW又はこれらの窒化物である。
しかしながら、バリアメタル膜120が存在しても、上記の腐食反応を十分に抑制して高い信頼性を維持することは困難である。腐食反応を抑制するためにバリアメタル膜120を厚くすることも考えられるが、バリアメタル膜120を厚くすると、抵抗値が高くなったり、その近傍のストレスが高くなったりしてしまう。
本発明の目的は、高い信頼性を得ることができる化合物半導体装置及びその製造方法を提供することにある。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
化合物半導体装置の一態様には、基板上方に形成されたキャリア走行層と、前記キャリア走行層上方に形成されたキャリア供給層と、が設けられている。また、前記キャリア供給層上方に形成された第1の金属膜及び第2の金属膜と、前記第1の金属膜上に形成された第1のAlを含む膜と、前記第2の金属膜上に形成された第2のAlを含む膜と、が設けられている。更に、前記キャリア供給層上方において前記第1の金属膜及び前記第2の金属膜の間に形成されたゲート電極と、前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第1のAlを含む膜から離間して形成された第1のAuを含む膜と、前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第2のAlを含む膜から離間して形成された第2のAuを含む膜と、前記第1のAlを含む膜と前記第1のAuを含む膜とを電気的に接続する第1の接続導電膜と、前記第2のAlを含む膜と前記第2のAuを含む膜とを電気的に接続する第2の接続導電膜と、が設けられている。
化合物半導体装置の製造方法の一態様では、基板上方にキャリア走行層を形成し、前記キャリア走行層上方にキャリア供給層を形成する。前記キャリア供給層上方に第1及び第2の金属膜を形成する。前記第1の金属膜上に第1のAlを含む膜を形成し、前記第2の金属膜上に第2のAlを含む膜を形成する。前記キャリア供給層上方において前記第1の金属膜及び前記第2の金属膜の間に位置するゲート電極を形成する。前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して第1のAuを含む膜を形成し、前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して第2のAuを含む膜を形成する。前記第1のAlを含む膜と前記第1のAuを含む膜とを電気的に接続する第1の接続導電膜を形成し、前記第2のAlを含む膜と前記第2のAuを含む膜とを電気的に接続する第2の接続導電膜を形成する。
上記の化合物半導体装置等によれば、バリアメタル膜を用いずとも、腐食反応を防止し、また、オーミック接合を実現することができる。このため、高い信頼性を得ることができる。
(第1の参考例)
先ず、第1の参考例について説明する。図2は、第1の参考例に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
先ず、第1の参考例について説明する。図2は、第1の参考例に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
第1の参考例では、SiC基板等の基板1上に、厚さが3μm程度のノンドープのi−GaN層2(キャリア走行層)が形成されている。i−GaN層2上に、厚さが5nm程度のノンドープのi−AlGaN層3が形成されている。i−AlGaN層3上に、厚さが30nm程度のn型のn−AlGaN層4(キャリア供給層)が形成されている。n−AlGaN層4には、Siが5×1018cm-3程度ドーピングされている。更に、n−AlGaN層4上に、厚さが10nm程度のn型のn−GaN層5(保護層)が形成されている。n−GaN層5には、Siが5×1018cm-3程度ドーピングされている。n−GaN層5には、ソース電極用の開口部5s及びドレイン電極用の開口部5dが形成されており、開口部5s内にTa膜11sが形成され、開口部5d内にTa膜11dが形成されている。Ta膜11s及び11dの厚さは、3nm〜100nm程度である。そして、Ta膜11s上にAl膜12sが形成され、Ta膜11d上にAl膜12dが形成されている。本参考例では、Ta膜11s及びAl膜12sがソース電極13sに含まれ、Ta膜11d及びAl膜12dがドレイン電極13dに含まれている。Al膜12s及び12dの厚さは、例えば50nm以上であり、100nm以上であることが好ましい。また、Al膜12s及び12dのTa膜11s及び11dが並ぶ方向における寸法(幅)は、例えば2μm〜3μm程度である。
更に、n−GaN層5、Ta膜11s、Al膜12s、Ta膜11d及びAl膜12dを覆うSiN膜6が形成されている。SiN膜6の厚さは、5nm〜500nm程度、例えば100nmである。SiN膜6には、n−GaN層5の一部を露出するゲート電極用の開口部6gが形成されている。開口部6g内にゲート電極13gが形成されている。ゲート電極13gは、例えばNi膜とその上に形成されたAu膜とから構成されている。SiN膜6には、ゲート電極13gとの間でAl膜12sを挟む領域に、Ta膜11sを露出するソース配線用の開口部6sが形成されている。更に、SiN膜6には、ゲート電極13gとの間でAl膜12dを挟む領域に、Ta膜11dを露出するドレイン配線用の開口部6dが形成されている。開口部6s内にAu膜14sがソース配線として形成され、開口部6d内にAu膜14dがドレイン配線として形成されている。Au膜14s及び14dの厚さは、0.1μm〜50μm程度、例えば5μmである。
このような第1の参考例では、i−AlGaN層3のi−GaN層2との界面近傍に、格子不整合に起因するピエゾ効果が生じる。このため、正の分極電荷が現れ、i−GaN層2のi−AlGaN層3との界面近傍に電子が誘起される。この結果、2次元電子ガス層(2DEG)が現れる。
また、本参考例では、Al膜12s及び12dがAu膜14s及び14dから空間的に離間されている。このため、これらの間にバリアメタルが存在しなくても、これらの間で腐食反応が生じることはない。また、ソース電極13s及びドレイン電極13dは、Al膜12s及び12dの下方においてn−AlGaN層4とオーミック接合されているので、図2に示すように、このオーミック接合の領域を通じて確実に電流30が流れる。
また、ゲート電極13gの周囲に絶縁体層としてSiN膜6が存在するため、側面からのゲートリーク電流を防止することができる。従って、十分な出力電力及び信頼性を得ることが可能となり、高耐圧化も可能となる。
なお、基板1の表面側から見たレイアウトは、例えば図3のようになる。つまり、ゲート電極13g、ソース配線として機能するAu膜14s及びドレイン配線として機能するAu膜14dの平面形状が櫛歯状となっており、Au膜14s及びAu膜14dの櫛歯部分が交互に配置されている。そして、これらの間にゲート電極13gの櫛歯部分が配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図2に示す断面図は、図3中のI−I線に沿った断面図である。また、活性領域10にi−GaN層2及びi−AlGaN層3等が含まれており、活性領域10の周囲がイオン注入又はメサエッチング等により不活性領域とされている。
なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路(MMIC)としてもよい。
次に、第1の参考例に係るGaN系HEMT(化合物半導体装置)を製造する方法について説明する。図4A乃至図4Gは、第1の参考例に係るGaN系HEMT(化合物半導体装置)の製造方法を工程順に示す断面図である。
第1の参考例では、先ず、図4Aに示すように、基板1上にi−GaN層2を形成する。次いで、i−GaN層2上にi−AlGaN層3を形成する。その後、i−AlGaN層3上にn−AlGaN層4を形成する。続いて、n−AlGaN層4上にn−GaN層5を形成する。i−GaN層2、i−AlGaN層3、n−AlGaN層4及びn−GaN層5の形成は、例えば有機金属気相成長(MOVPE)法等の結晶成長法により行う。
次いで、n−GaN層5上に、Ta膜11s及び11dを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、n−GaN層5のエッチングを行うことにより、図4Bに示すように、n−GaN層5に、ソース電極用の開口部5s及びドレイン電極用の開口部5dを形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部5s及び5dの深さに関し、n−GaN層5の一部を残してもよく、また、n−AlGaN層4の一部を除去してもよい。つまり、開口部5s及び5dの深さがn−GaN層5の厚さと一致している必要はない。続いて、開口部5s及び5d内に、夫々Ta膜11s及び11dをリフトオフ法により形成する。Ta膜11s及び11dの形成では、Taの蒸着を行い、その後、レジストパターン上に付着したTaをレジストパターンごと除去する。
次いで、図4Cに示すように、Ta膜11s及び11d上に、夫々Al膜12s及び12dをリフトオフ法により形成する。Al膜12s及び12dの形成では、先ず、Al膜12s及び12dを形成する予定の領域を開口するレジストパターンを形成し、Alの蒸着を行い、その後、レジストパターン上に付着したAlをレジストパターンごと除去する。そして、窒素雰囲気中で400℃〜1000℃、例えば550℃で熱処理を行い、オーミック特性を確立する。このようにして、ソース電極13s及びドレイン電極13dが得られる。
Al膜12s及び12dの形成後、図4Dに示すように、SiN膜6を全面に形成する。SiN膜6の形成は、例えばプラズマCVD法により行う。
次いで、SiN膜6上に、ゲート電極13gを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、SiN膜6のエッチングを行うことにより、図4Eに示すように、SiN膜6にゲート電極用の開口部6gを形成する。このエッチングとしては、例えば弗素系ガスを用いたドライエッチング又は酸を用いたウェットエッチング等を行う。続いて、開口部6g内にゲート電極13gをリフトオフ法により形成する。ゲート電極13gの形成では、Ni及びAuの蒸着を行い、その後、レジストパターン上に付着したNi及びAuをレジストパターンごと除去する。
続いて、SiN膜6上に、Au膜14s及び14dを形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンをマスクとして用いて、SiN膜6のエッチングを行うことにより、図4Fに示すように、SiN膜6に、ソース配線用の開口部6s及びドレイン配線用の開口部6dを形成する。このエッチングとしては、例えば弗素系ガスを用いたドライエッチング又は酸を用いたウェットエッチング等を行う。そして、レジストパターンを除去する。
その後、図4Gに示すように、開口部6s及び6d内に、夫々Au膜14s及び14dをめっき法により形成する。
このような製造方法によれば、上述のように、Au膜14s及び14dとAl膜12s及び12dとの腐食反応を防止することができる。
(第2の参考例)
次に、第2の参考例について説明する。図5は、第2の参考例に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
次に、第2の参考例について説明する。図5は、第2の参考例に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
第2の参考例では、Ta膜11s及び11dの厚さが、Al膜12s及び12dよりもゲート電極13gから離れた部分において第1の参考例よりも厚くなっている。つまり、Ta膜11s及び11dのゲート電極13g側に、夫々段差21s及び21dが形成されており、夫々段差21s及び21dに倣うようにしてAl膜12s及び12dが配置されている。他の構成は第1の参考例と同様である。
このような第2の参考例によれば、第1の参考例と比較して、Ta膜11s及びAl膜12sの接触面積、並びにTa膜11d及びAl膜12dの接触面積が大きくなるため、ソース電極13s及びドレイン電極13dの抵抗が低くなる。
次に、第2の参考例に係るGaN系HEMT(化合物半導体装置)を製造する方法について説明する。図6A乃至図6Fは、第2の参考例に係るGaN系HEMT(化合物半導体装置)の製造方法を工程順に示す断面図である。
第2の参考例では、先ず、第1の参考例と同様にして、開口部5s及び5dの形成までの処理を行う。次いで、図6Aに示すように、開口部5s及び5d内に、夫々Ta膜11s及び11dをリフトオフ法により、第1の参考例よりも厚く形成する。
その後、Ta膜11s及び11d並びにn−GaN層5上に、段差21s及び21dを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンをマスクとして用いて、Ta膜11s及び11dのエッチングを行って薄くすることにより、図6Bに示すように、Ta膜11s及び11dに、夫々段差21s及び21dを形成する。Ta膜11s及び11dの薄化された部分の厚さは3nm〜100nm程度とする。そして、レジストパターンを除去する。
次いで、図6Cに示すように、夫々段差21s及び21dに倣うようにAl膜12s及び21dをリフトオフ法により形成する。Al膜12s及び21dの形成では、Ta膜11s及び11d並びにn−GaN層5上に、Al膜12s及び12dを形成する予定の領域を開口するレジストパターンを形成し、Alの蒸着を行い、その後、レジストパターン上に付着したAlをレジストパターンごと除去する。
続いて、図6Dに示すように、SiN膜6を全面に形成する。SiN膜6の形成は、例えばプラズマCVD法により行う。
次いで、第1の参考例と同様にして、図6Eに示すように、開口部6g及びゲート電極13gを形成する。
その後、第1の参考例と同様にして、図6Fに示すように、開口部6s及び6d、並びにAu膜14s及び14dを形成する。
このようにしてGaN系HEMTを製造することができる。
(第1の実施形態)
次に、第1の実施形態について説明する。図7は、第1の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
次に、第1の実施形態について説明する。図7は、第1の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
第1の実施形態には、Au膜14sを直接覆うと共に、Ta膜11s及びAl膜12sに接触するTa膜15s、並びに、Au膜14dを直接覆うと共に、Ta膜11d及びAl膜12dに接触するTa膜15dが設けられている。また、Au膜14s及び14dが、夫々Ta膜15s及び15dを介してSiN膜6により覆われている。他の構成は第1の参考例と同様である。
このような第1の実施形態によれば、Ta膜15sを介してAu膜14s及びAl膜12sが電気的に接続され、Ta膜15dを介してAu膜14d及びAl膜12dが電気的に接続されるため、第1の参考例と比較して、これらの間の抵抗が低くなる。
次に、第1の実施形態に係るGaN系HEMT(化合物半導体装置)を製造する方法について説明する。図8A乃至図8Dは、第1の実施形態に係るGaN系HEMT(化合物半導体装置)の製造方法を工程順に示す断面図である。
第1の実施形態では、先ず、第1の参考例と同様にして、Al膜12s及び12dの形成までの処理を行う(図4C参照)。次いで、図8Aに示すように、Al膜12s及び12d上に、夫々Au膜14s及び14dをリフトオフ法により形成する。
その後、図8Bに示すように、Au膜14sを直接覆うと共に、Ta膜11s及びAl膜12sに接触するTa膜15s、並びに、Au膜14dを直接覆うと共に、Ta膜11d及びAl膜12dに接触するTa膜15dを形成する。Ta膜15s及び15dの形成では、例えば、Ta膜を全面にスパッタリング法により形成し、その上にTa膜15s及び15dを形成する予定の領域を覆うレジストパターンを形成し、その後、このレジストパターンをマスクとして用いて、Ta膜をエッチングする。この結果、所定の形状のTa膜15s及び15dが得られる。
続いて、図8Cに示すように、SiN膜6を全面に形成する。SiN膜6の形成は、例えばプラズマCVD法により行う。
次いで、第1の参考例と同様にして、図8Dに示すように、開口部6g及びゲート電極13gを形成する。
このようにしてGaN系HEMTを製造することができる。
(第2の実施形態)
次に、第2の実施形態について説明する。図9は、第2の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
次に、第2の実施形態について説明する。図9は、第2の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
第2の実施形態では、Al膜12s及び12d上において、SiN膜6がTa膜15s及び15dの一部とAl膜12s及び12dとの間に介在している。また、SiN膜6は、Ta膜15s及び15d上に存在しない。他の構成は第1の実施形態と同様である。
このような第2の実施形態によっても、第1の実施形態と同様の効果が得られる。
次に、第2の実施形態に係るGaN系HEMT(化合物半導体装置)を製造する方法について説明する。図10A乃至図10Dは、第2の実施形態に係るGaN系HEMT(化合物半導体装置)の製造方法を工程順に示す断面図である。
第2の実施形態では、先ず、第1の実施形態と同様にして、Au膜14s及び14dの形成までの処理を行う(図8A参照)。次いで、図10Aに示すように、SiN膜6を全面に形成する。SiN膜6の形成は、例えばプラズマCVD法により行う。
その後、図10Bに示すように、SiN膜6に、開口部6g、ソース配線用の開口部6a及びドレイン配線用の開口部6bを形成する。これらは、同時に形成してもよく、また、個別に形成してもよい。なお、開口部6a及び6bは開口部6s及び6dよりも大きなものとし、その縁がAl膜12s及び12dにかかるようにする。続いて、Ta膜11s及び11d上に、夫々Au膜14s及び14dをリフトオフ法により形成する。
次いで、図10Cに示すように、開口部6g内にゲート電極13gを形成する。
その後、第1の実施形態と同様にして、図10Dに示すように、Ta膜15s及び15dを形成する。
このようにしてGaN系HEMTを製造することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。図11は、第3の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
次に、第3の実施形態について説明する。図11は、第3の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す断面図である。
第3の実施形態では、Ta膜11s及び11dが、Al膜12s及び12dの直下のみに位置している。このため、Au膜14s及び14dの下方には、n−GaN層5が存在する。そして、Au膜14s及び14dとn−GaN層5との間に密着膜として、夫々Ti膜16s及び16dが形成されている。他の構成は第1の実施形態と同様である。
このような第3の実施形態によれば、Ta膜11s及び11dの表面の全体がAl膜12s及び12dに覆われているため、オーミック特性を確立させるためのアニールの際のストレスに伴う剥がれ及び酸化を低減することができる。
次に、第3の実施形態に係るGaN系HEMT(化合物半導体装置)を製造する方法について説明する。図12A乃至図12Dは、第3の実施形態に係るGaN系HEMT(化合物半導体装置)の製造方法を工程順に示す断面図である。
第3の実施形態では、先ず、第1の参考例と同様にして、n−GaN層5の形成までの処理を行う(図4A参照)。次いで、Ta膜11s及び11dを形成する予定の領域を開口するレジストパターンを形成する。このとき、Ta膜11s及び11dを形成する予定の領域は、第1の参考例におけるAl膜12s及び12dを形成する予定の領域と一致させる。その後、レジストパターンをマスクとして用いて、n−GaN層5のエッチングを行うことにより、図12Aに示すように、n−GaN層5に、ソース電極用の開口部5s及びドレイン電極用の開口部5dを形成する。続いて、開口部5s内にTa膜11s及びAl膜12sをリフトオフ法により形成し、開口部5d内にTa膜11d及びAl膜12dをリフトオフ法により形成する。Ta膜11s及び11d並びにAl膜12s及び12dの形成では、Ta及びAlの蒸着を続けて行い、その後、レジストパターン上に付着したTa及びAlをレジストパターンごと除去する。そして、窒素雰囲気中で400℃〜1000℃、例えば550℃で熱処理を行い、オーミック特性を確立する。このようにして、ソース電極13s及びドレイン電極13dが得られる。
次いで、図12Bに示すように、n−GaN層5上のソース電極13s及びドレイン電極13dよりもゲート電極13gを形成する予定の領域から離間した部分に、夫々Ti膜16s及び16dを形成する。Ti膜16s及び16dは、例えば、リフトオフ法により形成する。その後、Ti膜16s及び16d上に、夫々Au膜14s及び14dをめっき法により形成する。
続いて、第1の実施形態と同様にして、図12Cに示すように、Ta膜15s及び15dを形成する。
次いで、図12Dに示すように、SiN膜6を全面に形成する。SiN膜6の形成は、例えばプラズマCVD法により行う。その後、SiN膜6に開口部6gを形成し、開口部6g内にゲート電極13gを形成する。
このようにしてGaN系HEMTを製造することができる。
なお、いずれの実施形態及び参考例においても、基板1として、炭化シリコン(SiC)基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板1が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
また、ゲート電極13g、ソース電極13s及びドレイン電極13dの構造は上述の実施形態及び参考例のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極13s及びドレイン電極13dの形成後の熱処理を省略してもよい。また、ゲート電極13gに対して熱処理を行ってもよい。
また、Au膜14sとAl膜12sとを接続する接続導電膜、及びAu膜14dとAl膜12dとを接続する接続導電膜の材料はTaに限定されないが、その電気抵抗率は6×10-7Ω・m以下であることが好ましい。これは、十分な導電性を確保するためである。また、融点は1000℃以上であることが好ましい。これは、接続導電膜の形成後の熱処理に対する耐性、及び使用時のエレクトロマイグレーションに対する耐性を確保するためである。このような材料としては、例えば、Ti、Zr、Hf、V、Re、Nb、Ta、Pt、Pd、Os、Ru、Ni、Gd、Mo、Co、W、Ir、Rh、及びCuが挙げられる。また、これらの窒化物、珪化物及び炭化物(TaN、MoSi及びTiC等)を用いてもよい。特に、Tiは、密着性が高く、形成しやすいため、好適である。更に、接続導電膜の構造が積層構造となっていてもよい。また、Al膜に代えてAl合金膜を用いてもよく、Au膜に代えてAu合金膜を用いてもよい。
また、n−GaN層5のゲート電極13gが接している部分がエッチングされていてもよい。その深さはn−GaN層5の厚さと一致していてもよく、それよりも浅くてもよい。但し、このエッチングは、均一に行うことが好ましい。また、n−GaN層5とゲート電極13gとの間に絶縁膜が介在していてもよい。つまり、ショットキー型構造に代えて、MIS(metal-insulator-semiconductor)型構造が採用されていてもよい。
なお、Al膜12s、Al膜12d、Au膜14s及びAu膜14dの大きさ及び位置は特に限定されないが、これらのLER(line edge roughness)及びエレクトロマイグレーション等を考慮して設定することが好ましい。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
基板上方に形成されたキャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層と、
前記キャリア供給層上方に形成された第1の金属膜及び第2の金属膜と、
前記第1の金属膜上に形成された第1のAlを含む膜と、
前記第2の金属膜上に形成された第2のAlを含む膜と、
前記第1の金属膜上に形成され、前記第1のAlを含む膜と離間して配置された第1のAuを含む膜と、
前記第2の金属膜上に形成され、前記第2のAlを含む膜と離間して配置された第2のAuを含む膜と、
前記キャリア供給層上方において前記第1の金属膜及び第2の金属膜の間に位置するゲート電極と、
を有することを特徴とする化合物半導体装置。
基板上方に形成されたキャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層と、
前記キャリア供給層上方に形成された第1の金属膜及び第2の金属膜と、
前記第1の金属膜上に形成された第1のAlを含む膜と、
前記第2の金属膜上に形成された第2のAlを含む膜と、
前記第1の金属膜上に形成され、前記第1のAlを含む膜と離間して配置された第1のAuを含む膜と、
前記第2の金属膜上に形成され、前記第2のAlを含む膜と離間して配置された第2のAuを含む膜と、
前記キャリア供給層上方において前記第1の金属膜及び第2の金属膜の間に位置するゲート電極と、
を有することを特徴とする化合物半導体装置。
(付記2)
前記第1のAuを含む膜は、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して設けられており、
前記第2のAuを含む膜は、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して設けられていることを特徴とする付記1に記載の化合物半導体装置。
前記第1のAuを含む膜は、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して設けられており、
前記第2のAuを含む膜は、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して設けられていることを特徴とする付記1に記載の化合物半導体装置。
(付記3)
前記第1のAlを含む膜は、前記第1のAuを含む膜と前記ゲート電極との間に位置し、
前記第2のAlを含む膜は、前記第2のAuを含む膜と前記ゲート電極との間に位置していることを特徴とする付記1又は2に記載の化合物半導体装置。
前記第1のAlを含む膜は、前記第1のAuを含む膜と前記ゲート電極との間に位置し、
前記第2のAlを含む膜は、前記第2のAuを含む膜と前記ゲート電極との間に位置していることを特徴とする付記1又は2に記載の化合物半導体装置。
(付記4)
前記第1のAlを含む膜と前記第1のAuを含む膜とを接続する第1の接続導電膜と、
前記第2のAlを含む膜と前記第2のAuを含む膜とを接続する第2の接続導電膜と、
を有することを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。
前記第1のAlを含む膜と前記第1のAuを含む膜とを接続する第1の接続導電膜と、
前記第2のAlを含む膜と前記第2のAuを含む膜とを接続する第2の接続導電膜と、
を有することを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。
(付記5)
前記第1の接続導電膜及び第2の接続導電膜の電気抵抗率は、6×10-7Ω・m以下であることを特徴とする付記4に記載の化合物半導体装置。
前記第1の接続導電膜及び第2の接続導電膜の電気抵抗率は、6×10-7Ω・m以下であることを特徴とする付記4に記載の化合物半導体装置。
(付記6)
前記第1の接続導電膜及び第2の接続導電膜の融点は、1000℃以上であることを特徴とする付記4又は5に記載の化合物半導体装置。
前記第1の接続導電膜及び第2の接続導電膜の融点は、1000℃以上であることを特徴とする付記4又は5に記載の化合物半導体装置。
(付記7)
前記第1の接続導電膜及び第2の接続導電膜は、Ta膜であることを特徴とする付記4に記載の化合物半導体装置。
前記第1の接続導電膜及び第2の接続導電膜は、Ta膜であることを特徴とする付記4に記載の化合物半導体装置。
(付記8)
前記第1のAuを含む膜は、前記第1の金属膜上に設けられ、
前記第2のAuを含む膜は、前記第2の金属膜上に設けられていることを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
前記第1のAuを含む膜は、前記第1の金属膜上に設けられ、
前記第2のAuを含む膜は、前記第2の金属膜上に設けられていることを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
(付記9)
前記第1のAuを含む膜は、前記基板の表面に平行な方向において、前記第1の金属膜から離間した位置に設けられ、
前記第2のAuを含む膜は、前記基板の表面に平行な方向において、前記第2の金属膜から離間した位置に設けられていることを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
前記第1のAuを含む膜は、前記基板の表面に平行な方向において、前記第1の金属膜から離間した位置に設けられ、
前記第2のAuを含む膜は、前記基板の表面に平行な方向において、前記第2の金属膜から離間した位置に設けられていることを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
(付記10)
前記第1の金属膜及び第2の金属膜は、前記キャリア供給層とオーミックコンタクトしていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
前記第1の金属膜及び第2の金属膜は、前記キャリア供給層とオーミックコンタクトしていることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
(付記11)
基板上方にキャリア走行層を形成する工程と、
前記キャリア走行層上方にキャリア供給層を形成する工程と、
前記キャリア供給層上方に第1及び第2の金属膜を形成する工程と、
前記第1の金属膜上に第1のAlを含む膜を形成し、前記第2の金属膜上に第2のAlを含む膜を形成する工程と、
前記第1の金属膜上に、前記第1のAlを含む膜と離間して配置される第1のAuを含む膜を形成し、前記第2の金属膜上に、前記第2のAlを含む膜と離間して配置される第2のAuを含む膜を形成する工程と、
前記キャリア供給層上方において前記第1の金属膜及び第2の金属膜の間に位置するゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
基板上方にキャリア走行層を形成する工程と、
前記キャリア走行層上方にキャリア供給層を形成する工程と、
前記キャリア供給層上方に第1及び第2の金属膜を形成する工程と、
前記第1の金属膜上に第1のAlを含む膜を形成し、前記第2の金属膜上に第2のAlを含む膜を形成する工程と、
前記第1の金属膜上に、前記第1のAlを含む膜と離間して配置される第1のAuを含む膜を形成し、前記第2の金属膜上に、前記第2のAlを含む膜と離間して配置される第2のAuを含む膜を形成する工程と、
前記キャリア供給層上方において前記第1の金属膜及び第2の金属膜の間に位置するゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
(付記12)
前記第1のAuを含む膜を、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して形成し、
前記第2のAuを含む膜を、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して形成することを特徴とする付記11に記載の化合物半導体装置の製造方法。
前記第1のAuを含む膜を、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して形成し、
前記第2のAuを含む膜を、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して形成することを特徴とする付記11に記載の化合物半導体装置の製造方法。
(付記13)
前記第1のAlを含む膜を、前記第1のAuを含む膜と前記ゲート電極との間に位置させ、
前記第2のAlを含む膜を、前記第2のAuを含む膜と前記ゲート電極との間に位置させることを特徴とする付記11又は12に記載の化合物半導体装置の製造方法。
前記第1のAlを含む膜を、前記第1のAuを含む膜と前記ゲート電極との間に位置させ、
前記第2のAlを含む膜を、前記第2のAuを含む膜と前記ゲート電極との間に位置させることを特徴とする付記11又は12に記載の化合物半導体装置の製造方法。
(付記14)
前記第1のAlを含む膜と前記第1のAuを含む膜とを接続する第1の接続導電膜を形成し、前記第2のAlを含む膜と前記第2のAuを含む膜とを接続する第2の接続導電膜を形成する工程を有することを特徴とする付記11乃至13のいずれか1項に記載の化合物半導体装置の製造方法。
前記第1のAlを含む膜と前記第1のAuを含む膜とを接続する第1の接続導電膜を形成し、前記第2のAlを含む膜と前記第2のAuを含む膜とを接続する第2の接続導電膜を形成する工程を有することを特徴とする付記11乃至13のいずれか1項に記載の化合物半導体装置の製造方法。
(付記15)
前記第1の接続導電膜及び第2の接続導電膜として、電気抵抗率が6×10-7Ω・m以下の膜を形成することを特徴とする付記14に記載の化合物半導体装置。
前記第1の接続導電膜及び第2の接続導電膜として、電気抵抗率が6×10-7Ω・m以下の膜を形成することを特徴とする付記14に記載の化合物半導体装置。
(付記16)
前記第1の接続導電膜及び第2の接続導電膜として、融点が1000℃以上の膜を形成することを特徴とする付記14又は15に記載の化合物半導体装置の製造方法。
前記第1の接続導電膜及び第2の接続導電膜として、融点が1000℃以上の膜を形成することを特徴とする付記14又は15に記載の化合物半導体装置の製造方法。
(付記17)
前記第1の接続導電膜及び第2の接続導電膜として、Ta膜を形成することを特徴とする付記14に記載の化合物半導体装置の製造方法。
前記第1の接続導電膜及び第2の接続導電膜として、Ta膜を形成することを特徴とする付記14に記載の化合物半導体装置の製造方法。
(付記18)
前記第1のAuを含む膜を、前記第1の金属膜上に形成し、
前記第2のAuを含む膜を、前記第2の金属膜上に形成することを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
前記第1のAuを含む膜を、前記第1の金属膜上に形成し、
前記第2のAuを含む膜を、前記第2の金属膜上に形成することを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
(付記19)
前記第1のAuを含む膜を、前記基板の表面に平行な方向において、前記第1の金属膜から離間した位置に形成し、
前記第2のAuを含む膜を、前記基板の表面に平行な方向において、前記第2の金属膜から離間した位置に形成することを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
前記第1のAuを含む膜を、前記基板の表面に平行な方向において、前記第1の金属膜から離間した位置に形成し、
前記第2のAuを含む膜を、前記基板の表面に平行な方向において、前記第2の金属膜から離間した位置に形成することを特徴とする付記11乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
(付記20)
前記第1の金属膜及び第2の金属膜を、前記キャリア供給層とオーミックコンタクトさせることを特徴とする付記11乃至19のいずれか1項に記載の化合物半導体装置の製造方法。
前記第1の金属膜及び第2の金属膜を、前記キャリア供給層とオーミックコンタクトさせることを特徴とする付記11乃至19のいずれか1項に記載の化合物半導体装置の製造方法。
1:基板
10:活性領域
11s、11d:Ta膜
12s、12d:Al膜
13g:ゲート電極
13s:ソース電極
13d:ドレイン電極
14s、14d:Au膜
15s、15d:Ta膜
16s、16d:Ti膜
21s、21d:段差
10:活性領域
11s、11d:Ta膜
12s、12d:Al膜
13g:ゲート電極
13s:ソース電極
13d:ドレイン電極
14s、14d:Au膜
15s、15d:Ta膜
16s、16d:Ti膜
21s、21d:段差
Claims (7)
- 基板上方に形成されたキャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層と、
前記キャリア供給層上方に形成された第1の金属膜及び第2の金属膜と、
前記第1の金属膜上に形成された第1のAlを含む膜と、
前記第2の金属膜上に形成された第2のAlを含む膜と、
前記キャリア供給層上方において前記第1の金属膜及び前記第2の金属膜の間に形成されたゲート電極と、
前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第1のAlを含む膜から離間して形成された第1のAuを含む膜と、
前記キャリア供給層上方に、前記基板の表面に平行な方向において前記第2のAlを含む膜から離間して形成された第2のAuを含む膜と、
前記第1のAlを含む膜と前記第1のAuを含む膜とを電気的に接続する第1の接続導電膜と、
前記第2のAlを含む膜と前記第2のAuを含む膜とを電気的に接続する第2の接続導電膜と、
を有していることを特徴とする化合物半導体装置。 - 前記第1のAlを含む膜は、前記第1のAuを含む膜と前記ゲート電極との間に位置し、
前記第2のAlを含む膜は、前記第2のAuを含む膜と前記ゲート電極との間に位置していることを特徴とする請求項1に記載の化合物半導体装置。 - 前記第1のAlを含む膜及び前記第2のAlを含む膜の下方においてのみオーミック接合していることを特徴とする請求項1又は2に記載の化合物半導体装置。
- 前記第1の接続導電膜及び第2の接続導電膜の電気抵抗率は、6×10-7Ω・m以下であることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体装置。
- 前記第1の接続導電膜及び第2の接続導電膜の融点は、1000℃以上であることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。
- 基板上方にキャリア走行層を形成する工程と、
前記キャリア走行層上方にキャリア供給層を形成する工程と、
前記キャリア供給層上方に第1及び第2の金属膜を形成する工程と、
前記第1の金属膜上に第1のAlを含む膜を形成し、前記第2の金属膜上に第2のAlを含む膜を形成する工程と、
前記キャリア供給層上方において前記第1の金属膜及び前記第2の金属膜の間に位置するゲート電極を形成する工程と、
前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第1のAlを含む膜から離間して第1のAuを含む膜を形成し、前記キャリア供給層上方に、前記基板の表面に平行な方向において、前記第2のAlを含む膜から離間して第2のAuを含む膜を形成する工程と、
前記第1のAlを含む膜と前記第1のAuを含む膜とを電気的に接続する第1の接続導電膜を形成し、前記第2のAlを含む膜と前記第2のAuを含む膜とを電気的に接続する第2の接続導電膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。 - 前記第1のAuを含む膜を形成する工程において、前記第1のAuを含む膜は、前記第1のAlを含む膜を前記ゲート電極と挟む位置に形成され、
前記第2のAuを含む膜を形成する工程において、前記第2のAuを含む膜は、前記第2のAlを含む膜を前記ゲート電極と挟む位置に形成されることを特徴とする請求項6に記載の化合物半導体装置の製造方法。
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